JP2024140726A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2024140726A JP2024140726A JP2023052031A JP2023052031A JP2024140726A JP 2024140726 A JP2024140726 A JP 2024140726A JP 2023052031 A JP2023052031 A JP 2023052031A JP 2023052031 A JP2023052031 A JP 2023052031A JP 2024140726 A JP2024140726 A JP 2024140726A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- inclined portion
- insulating substrate
- metal wiring
- case
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 40
- 239000003566 sealing material Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 7
- 238000007789 sealing Methods 0.000 claims description 7
- 238000009413 insulation Methods 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 239000008393 encapsulating agent Substances 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Chemical & Material Sciences (AREA)
- Dispersion Chemistry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】信頼性の低下及び絶縁不良を抑制することができる半導体装置及びその製造方法を得る。
【解決手段】リードフレーム8が絶縁基板1の金属配線とケース4の電極5を接続する。封止材9がケース4の中に充填され、絶縁基板1の上面、半導体チップ6及びリードフレーム8を封止する。リードフレーム8は、金属配線3に接合された第1の接合部8aと、電極5に接合された第2の接合部8bと、第1の接合部8aと第2の接合部8bを接続する接続部8cとを有する。接続部8cは、リードフレーム8の延伸方向を横切る断面において絶縁基板1の上面に対して傾斜している傾斜部8caと、傾斜部8caと第1の接合部8aの間に設けられた第1の非傾斜部8cbと、傾斜部8caと第2の接合部8bの間に設けられた第2の非傾斜部8ccとを有する。第1の非傾斜部8cbと傾斜部8caの境界及び第2の非傾斜部8ccと傾斜部8caの境界において、リードフレーム8の両サイドにスリット10が設けられている。
【選択図】図2
【解決手段】リードフレーム8が絶縁基板1の金属配線とケース4の電極5を接続する。封止材9がケース4の中に充填され、絶縁基板1の上面、半導体チップ6及びリードフレーム8を封止する。リードフレーム8は、金属配線3に接合された第1の接合部8aと、電極5に接合された第2の接合部8bと、第1の接合部8aと第2の接合部8bを接続する接続部8cとを有する。接続部8cは、リードフレーム8の延伸方向を横切る断面において絶縁基板1の上面に対して傾斜している傾斜部8caと、傾斜部8caと第1の接合部8aの間に設けられた第1の非傾斜部8cbと、傾斜部8caと第2の接合部8bの間に設けられた第2の非傾斜部8ccとを有する。第1の非傾斜部8cbと傾斜部8caの境界及び第2の非傾斜部8ccと傾斜部8caの境界において、リードフレーム8の両サイドにスリット10が設けられている。
【選択図】図2
Description
本開示は、半導体装置及びその製造方法に関する。
封止材注入時にリードフレームの下に気泡が残ると、絶縁距離が低下して絶縁破壊が起きる。また、気泡と封止材の膨張率の差によって温度サイクルでリードフレーム剥がれて寿命が低下する。これに対して、リードフレームに貫通口を設けて気泡を抜く構成が提案されている(例えば、特許文献1参照)。
しかし、リードフレームの下にトラップされた気泡が貫通口まで移動する距離が長いと、気泡が抜け難い。このため、パワーモジュールの信頼性の低下又は絶縁不良につながるという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は信頼性の低下及び絶縁不良を抑制することができる半導体装置及びその製造方法を得るものである。
本開示に係る第1の半導体装置は、絶縁基板と、前記絶縁基板の上面に設けられた金属配線と、前記絶縁基板の上面の外周部に接合されたケースと、前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、前記ケースに設けられた電極と、前記金属配線と前記電極を接続するリードフレームと、前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、前記接続部は、前記リードフレームの延伸方向を横切る断面において前記絶縁基板の上面に対して傾斜している傾斜部と、前記傾斜部と前記第1の接合部の間に設けられた第1の非傾斜部と、前記傾斜部と前記第2の接合部の間に設けられた第2の非傾斜部とを有し、前記第1の非傾斜部と前記傾斜部の境界及び前記第2の非傾斜部と前記傾斜部の境界において、前記リードフレームの両サイドにスリットが設けられていることを特徴とする。
本開示に係る第2の半導体装置は、絶縁基板と、前記絶縁基板の上面に設けられた金属配線と、前記絶縁基板の上面の外周部に接合されたケースと、前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、前記ケースに設けられた電極と、前記金属配線と前記電極を接続するリードフレームと、前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、前記接続部は、前記リードフレームの幅方向に厚みが変化して、前記リードフレームの延伸方向を横切る断面において下面が前記絶縁基板の上面に対して傾斜している傾斜部を有することを特徴とする。
本開示では、リードフレームに傾斜部が設けられている。このため、封止材の注入時にリードフレームの傾斜部の下方の空気が上方に押し出されやすい。従って、リードフレームの下に気泡がトラップされ難いため、信頼性の低下及び絶縁不良を抑制することができる。
実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1は、実施の形態1に係る半導体装置を示す断面図である。絶縁基板1の下面に放熱板2が設けられている。絶縁基板1の上面の中央部に金属配線3が設けられている。金属配線3を囲むように絶縁基板1の上面の外周部にケース4が接合されている。
図1は、実施の形態1に係る半導体装置を示す断面図である。絶縁基板1の下面に放熱板2が設けられている。絶縁基板1の上面の中央部に金属配線3が設けられている。金属配線3を囲むように絶縁基板1の上面の外周部にケース4が接合されている。
ケース4の上面には段差が設けられ、ケース4の外周側の上面よりもケース4の内周側の上面が低くなっている。ケース4の内側に電極5が設けられている。電極5は、ケース4の内周側の上面からケース4の上方に引き出されている。
ケース4の内側において絶縁基板1の上に半導体チップ6が実装されている。半導体チップ6の下面電極が金属配線3にはんだ7により接合され、金属配線3に電気的に接続されている。半導体チップ6の上面電極は他の金属配線(不図示)にワイヤ接続されている。リードフレーム8が金属配線3とケース4の電極5を接続している。
封止材9が、ケース4の中に充填され、絶縁基板1の上面、半導体チップ6、及びリードフレーム8等を封止している。リードフレーム8は封止材9から露出していない。封止材9は流動性のあるゲル又は樹脂である。なお、樹脂は完成後の装置では硬化されるものの製造時の硬化前には流動性がある。
図2は、実施の形態1に係るリードフレームを示す斜視図である。リードフレーム8は、厚みが一定の平板を折り曲げたものである。リードフレーム8は、金属配線3にはんだ接合された第1の接合部8aと、ケース4の内周側の上面に設けられた電極5にはんだ接合された第2の接合部8bと、第1の接合部8aと第2の接合部8bを接続する接続部8cとを有する。第1の接合部8aと第2の接合部8bは絶縁基板1の上面に平行である。電極5の上面の高さは金属配線3の上面の高さよりも高いため、接続部8cは金属配線3側から電極5側に向かって斜めに立ち上がっている。言い換えると、接続部8cは、リードフレーム8の延伸方向に沿った断面において、絶縁基板1の上面に対して傾斜している。
図3は、実施の形態1に係るリードフレームの接続部を示す平面図である。接続部8cは、傾斜部8caと、傾斜部8caと第1の接合部8aの間に設けられた第1の非傾斜部8cbと、傾斜部8caと第2の接合部8bの間に設けられた第2の非傾斜部8ccとを有する。第1の非傾斜部8cbと傾斜部8caの境界及び第2の非傾斜部8ccと傾斜部8caの境界において、リードフレーム8の両サイドにスリット10が設けられている。
図4は図2のa―bに沿った断面図である。この断面は、リードフレーム8の延伸方向を横切る断面であり、かつ絶縁基板1の上面に対して垂直な断面である。なお、リードフレーム8の延伸方向は、金属配線3側から電極5側に向かう方向又はその逆方向であり、リードフレーム8に電流が流れる方向でもある。傾斜部8caは、第1の非傾斜部8cbと第2の非傾斜部8ccに対してねじられており、リードフレーム8の延伸方向を横切る断面において絶縁基板1の上面に対して傾斜している。一方、第1の非傾斜部8cbと第2の非傾斜部8ccは、当該断面において傾斜していない。
図5は、実施の形態1に係る半導体装置の封止工程を示す断面図である。リードフレーム8の傾斜部8caは傾斜しているため、絶縁基板1の上面を基準として傾斜部8caの下面のサイドa側の高さはサイドb側の高さよりも低い。そこで、サイドa側からサイドb側に向かってリードフレーム8の傾斜部8caの下方に封止材9を注入する。これにより、リードフレーム8の下方の気泡11を上方に押し出し易くなる。
続いて、本実施の形態の効果を比較例と比較して説明する。図6は、比較例に係る半導体装置を示す断面図である。比較例ではリードフレーム8に傾斜部8caが設けられていない。このため、封止材9の注入時にリードフレーム8の下方の空気が上方に逃げ難い。従って、ケース4の内側面、金属配線3の側面、絶縁基板1の上面、及びリードフレーム8の下面で囲まれた狭い領域に気泡11が閉じ込められた状態で封止材9が硬化してしまう場合がある。
一方、本実施の形態では、リードフレーム8に傾斜部8caが設けられている。このため、封止材9の注入時にリードフレーム8の傾斜部8caの下方の空気が上方に押し出されやすい。従って、リードフレーム8の下に気泡11がトラップされ難いため、信頼性の低下及び絶縁不良を抑制することができる。
また、リードフレーム8に傾斜部8caを設けるには、リードフレーム8をねじる必要がある。しかし、通常のリードフレームをねじった場合、ねじり始め箇所は傾斜角度が低くなり気泡11が抜け難い。そこで、本実施の形態では、リードフレーム8にスリット10を設けてねじりを入れる。これにより、傾斜部8caの傾斜角度θを大きくできるため、リードフレーム8の下方の空気を上方に押し出しやすくなる。また、絶縁基板1の金属配線3に接合されるリードフレーム8の第1の接合部8aが絶縁基板1の上面に対して平行に保たれるため、リードフレーム8と金属配線3の間の接触不良を抑制することができる。
図7は、実施の形態1に係るリードフレームの接続部の変形例を示す平面図である。電流はリードフレーム8の延長方向(Y方向)に流れるため、リードフレーム8の最小幅(X方向)が狭いほどインダクタンスが増加する。そこで、リードフレーム8の左右のスリット10の位置をリードフレーム8の延長方向(Y方向)に距離d1だけずらす。これにより、リードフレーム8の最小幅を広くすることができるため、インダクタンスを低減することができる。
実施の形態2.
図8は、実施の形態2に係るリードフレームを示す斜視図である。図9は、実施の形態2に係るリードフレームの接続部を示す平面図である。図10は図8のa―bに沿った断面図である。
図8は、実施の形態2に係るリードフレームを示す斜視図である。図9は、実施の形態2に係るリードフレームの接続部を示す平面図である。図10は図8のa―bに沿った断面図である。
第1の非傾斜部8cb及び第2の非傾斜部8ccは、それぞれ第1の接合部8a及び第2の接合部8bに対して垂直に折り曲げられ、絶縁基板1の上面に対して垂直に延在する。第1の非傾斜部8cb及び第2の非傾斜部8ccに対してそれぞれ角度θでリードフレーム8を折り曲げることで傾斜部8caを形成する。これにより、傾斜部8caをリードフレーム8の曲げのみで容易に形成することができる。その他の半導体装置の構成は実施の形態1と同様である。実施の形態1と同様にリードフレーム8の傾斜部8caの下に気泡11がトラップされ難いため、信頼性の低下及び絶縁不良を抑制することができる。
実施の形態3
図11は、実施の形態3に係るリードフレームを示す斜視図である。図12は図11のa―bに沿った断面図である。リードフレーム8の傾斜部8caの上面は、リードフレーム8の延伸方向を横切る断面において、絶縁基板1の上面に対して平行である。一方、リードフレーム8の傾斜部8caの厚みが幅方向に変化して、傾斜部8caの下面は、当該断面において絶縁基板1の上面に対して傾斜している。その他の半導体装置の構成は実施の形態1と同様である。実施の形態1と同様にリードフレーム8の傾斜部8caの下に気泡11がトラップされ難いため、信頼性の低下及び絶縁不良を抑制することができる。
図11は、実施の形態3に係るリードフレームを示す斜視図である。図12は図11のa―bに沿った断面図である。リードフレーム8の傾斜部8caの上面は、リードフレーム8の延伸方向を横切る断面において、絶縁基板1の上面に対して平行である。一方、リードフレーム8の傾斜部8caの厚みが幅方向に変化して、傾斜部8caの下面は、当該断面において絶縁基板1の上面に対して傾斜している。その他の半導体装置の構成は実施の形態1と同様である。実施の形態1と同様にリードフレーム8の傾斜部8caの下に気泡11がトラップされ難いため、信頼性の低下及び絶縁不良を抑制することができる。
図13は、実施の形態3に係るリードフレームの変形例を示す斜視図である。図14は図13のa―bに沿った断面図である。傾斜部8caの下面が傾斜した曲面になっている。これにより傾斜部8caの下方の空気が上方に更に押し出されやすくなる。
なお、半導体チップ6は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。
また、ワイドバンドギャップ半導体の半導体チップ6は発熱量が大きいため、耐熱添加剤を多く含む封止材9を用いる必要がある。耐熱添加剤を多く含むことで気泡が発生し易くなるため、上記の実施の形態が特に有効である。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。以下、本開示の諸態様を付記としてまとめて記載する。
(付記1)
絶縁基板と、
前記絶縁基板の上面に設けられた金属配線と、
前記絶縁基板の上面の外周部に接合されたケースと、
前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、
前記ケースに設けられた電極と、
前記金属配線と前記電極を接続するリードフレームと、
前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、
前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、
前記接続部は、前記リードフレームの延伸方向を横切る断面において前記絶縁基板の上面に対して傾斜している傾斜部と、前記傾斜部と前記第1の接合部の間に設けられた第1の非傾斜部と、前記傾斜部と前記第2の接合部の間に設けられた第2の非傾斜部とを有し、
前記第1の非傾斜部と前記傾斜部の境界及び前記第2の非傾斜部と前記傾斜部の境界において、前記リードフレームの両サイドにスリットが設けられていることを特徴とする半導体装置。
(付記2)
前記リードフレームの左右の前記スリットの位置が前記リードフレームの延長方向にずれていることを特徴とする付記1に記載の半導体装置。
(付記3)
前記第1の非傾斜部及び前記第2の非傾斜部は前記絶縁基板の上面に対して垂直に延在することを特徴とする付記1又は2に記載の半導体装置。
(付記4)
絶縁基板と、
前記絶縁基板の上面に設けられた金属配線と、
前記絶縁基板の上面の外周部に接合されたケースと、
前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、
前記ケースに設けられた電極と、
前記金属配線と前記電極を接続するリードフレームと、
前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、
前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、
前記接続部は、前記リードフレームの幅方向に厚みが変化して、前記リードフレームの延伸方向を横切る断面において下面が前記絶縁基板の上面に対して傾斜している傾斜部を有することを特徴とする半導体装置。
(付記5)
前記傾斜部の下面が傾斜した曲面になっていることを特徴とする付記4に記載の半導体装置。
(付記6)
前記半導体チップはワイドバンドギャップ半導体によって形成されていることを特徴とする付記1から5の何れか1項に記載の半導体装置。
(付記7)
付記1から6の何れか1項に記載の半導体装置を製造する方法であって、
前記絶縁基板の上面を基準として前記傾斜部の下面の第1のサイド側の高さは第2のサイド側の高さよりも低く、
前記第1のサイド側から前記第2のサイド側に向かって前記傾斜部の下方に前記封止材を注入することを特徴とする半導体装置の製造方法。
(付記1)
絶縁基板と、
前記絶縁基板の上面に設けられた金属配線と、
前記絶縁基板の上面の外周部に接合されたケースと、
前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、
前記ケースに設けられた電極と、
前記金属配線と前記電極を接続するリードフレームと、
前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、
前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、
前記接続部は、前記リードフレームの延伸方向を横切る断面において前記絶縁基板の上面に対して傾斜している傾斜部と、前記傾斜部と前記第1の接合部の間に設けられた第1の非傾斜部と、前記傾斜部と前記第2の接合部の間に設けられた第2の非傾斜部とを有し、
前記第1の非傾斜部と前記傾斜部の境界及び前記第2の非傾斜部と前記傾斜部の境界において、前記リードフレームの両サイドにスリットが設けられていることを特徴とする半導体装置。
(付記2)
前記リードフレームの左右の前記スリットの位置が前記リードフレームの延長方向にずれていることを特徴とする付記1に記載の半導体装置。
(付記3)
前記第1の非傾斜部及び前記第2の非傾斜部は前記絶縁基板の上面に対して垂直に延在することを特徴とする付記1又は2に記載の半導体装置。
(付記4)
絶縁基板と、
前記絶縁基板の上面に設けられた金属配線と、
前記絶縁基板の上面の外周部に接合されたケースと、
前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、
前記ケースに設けられた電極と、
前記金属配線と前記電極を接続するリードフレームと、
前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、
前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、
前記接続部は、前記リードフレームの幅方向に厚みが変化して、前記リードフレームの延伸方向を横切る断面において下面が前記絶縁基板の上面に対して傾斜している傾斜部を有することを特徴とする半導体装置。
(付記5)
前記傾斜部の下面が傾斜した曲面になっていることを特徴とする付記4に記載の半導体装置。
(付記6)
前記半導体チップはワイドバンドギャップ半導体によって形成されていることを特徴とする付記1から5の何れか1項に記載の半導体装置。
(付記7)
付記1から6の何れか1項に記載の半導体装置を製造する方法であって、
前記絶縁基板の上面を基準として前記傾斜部の下面の第1のサイド側の高さは第2のサイド側の高さよりも低く、
前記第1のサイド側から前記第2のサイド側に向かって前記傾斜部の下方に前記封止材を注入することを特徴とする半導体装置の製造方法。
1 絶縁基板、3 金属配線、4 ケース、5 電極、6 半導体チップ、8 リードフレーム、9 封止材、8a 第1の接合部、8b 第2の接合部、8c 接続部、8ca 傾斜部、8cb 第1の非傾斜部、8cc 第2の非傾斜部、10 スリット
Claims (7)
- 絶縁基板と、
前記絶縁基板の上面に設けられた金属配線と、
前記絶縁基板の上面の外周部に接合されたケースと、
前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、
前記ケースに設けられた電極と、
前記金属配線と前記電極を接続するリードフレームと、
前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、
前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、
前記接続部は、前記リードフレームの延伸方向を横切る断面において前記絶縁基板の上面に対して傾斜している傾斜部と、前記傾斜部と前記第1の接合部の間に設けられた第1の非傾斜部と、前記傾斜部と前記第2の接合部の間に設けられた第2の非傾斜部とを有し、
前記第1の非傾斜部と前記傾斜部の境界及び前記第2の非傾斜部と前記傾斜部の境界において、前記リードフレームの両サイドにスリットが設けられていることを特徴とする半導体装置。 - 前記リードフレームの左右の前記スリットの位置が前記リードフレームの延長方向にずれていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の非傾斜部及び前記第2の非傾斜部は前記絶縁基板の上面に対して垂直に延在することを特徴とする請求項1又は2に記載の半導体装置。
- 絶縁基板と、
前記絶縁基板の上面に設けられた金属配線と、
前記絶縁基板の上面の外周部に接合されたケースと、
前記ケースの内側において前記絶縁基板の上面に実装され、前記金属配線に接続された半導体チップと、
前記ケースに設けられた電極と、
前記金属配線と前記電極を接続するリードフレームと、
前記ケースの中に充填され、前記絶縁基板の上面、前記半導体チップ及び前記リードフレームを封止する封止材とを備え、
前記リードフレームは、前記金属配線に接合された第1の接合部と、前記電極に接合された第2の接合部と、前記第1の接合部と前記第2の接合部を接続する接続部とを有し、
前記接続部は、前記リードフレームの幅方向に厚みが変化して、前記リードフレームの延伸方向を横切る断面において下面が前記絶縁基板の上面に対して傾斜している傾斜部を有することを特徴とする半導体装置。 - 前記傾斜部の下面が傾斜した曲面になっていることを特徴とする請求項4に記載の半導体装置。
- 前記半導体チップはワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1,2,4,5の何れか1項に記載の半導体装置。
- 請求項1,2,4,5の何れか1項に記載の半導体装置を製造する方法であって、
前記絶縁基板の上面を基準として前記傾斜部の下面の第1のサイド側の高さは第2のサイド側の高さよりも低く、
前記第1のサイド側から前記第2のサイド側に向かって前記傾斜部の下方に前記封止材を注入することを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023052031A JP2024140726A (ja) | 2023-03-28 | 2023-03-28 | 半導体装置及びその製造方法 |
US18/466,228 US20240332139A1 (en) | 2023-03-28 | 2023-09-13 | Semiconductor device and method for manufacturing semiconductor device |
DE102023126954.2A DE102023126954A1 (de) | 2023-03-28 | 2023-10-04 | Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung |
CN202410333782.4A CN118737837A (zh) | 2023-03-28 | 2024-03-22 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023052031A JP2024140726A (ja) | 2023-03-28 | 2023-03-28 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024140726A true JP2024140726A (ja) | 2024-10-10 |
Family
ID=92713084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023052031A Pending JP2024140726A (ja) | 2023-03-28 | 2023-03-28 | 半導体装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20240332139A1 (ja) |
JP (1) | JP2024140726A (ja) |
CN (1) | CN118737837A (ja) |
DE (1) | DE102023126954A1 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008226924A (ja) | 2007-03-08 | 2008-09-25 | Tokyo Electron Ltd | 半導体装置の製造方法および記録媒体 |
JP7228325B2 (ja) | 2019-01-07 | 2023-02-24 | 四国化成ホールディングス株式会社 | チオール化合物、その合成方法および該チオール化合物の利用 |
-
2023
- 2023-03-28 JP JP2023052031A patent/JP2024140726A/ja active Pending
- 2023-09-13 US US18/466,228 patent/US20240332139A1/en active Pending
- 2023-10-04 DE DE102023126954.2A patent/DE102023126954A1/de active Pending
-
2024
- 2024-03-22 CN CN202410333782.4A patent/CN118737837A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN118737837A (zh) | 2024-10-01 |
DE102023126954A1 (de) | 2024-10-02 |
US20240332139A1 (en) | 2024-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9520345B2 (en) | Semiconductor module, semiconductor device having semiconductor module, and method of manufacturing semiconductor module | |
US10104775B2 (en) | Semiconductor device and method for manufacturing the same | |
JP4455488B2 (ja) | 半導体装置 | |
JP5656907B2 (ja) | パワーモジュール | |
JP6316412B2 (ja) | 電力用半導体装置 | |
US20140284783A1 (en) | Semiconductor device | |
JP2003124437A (ja) | 半導体装置 | |
JP2011009410A (ja) | 半導体モジュール | |
JP4146785B2 (ja) | 電力用半導体装置 | |
JP2008263210A (ja) | 電力用半導体装置 | |
CN113228265A (zh) | 半导体组件的电路构造 | |
JP7173375B2 (ja) | 半導体モジュール | |
JP2024140726A (ja) | 半導体装置及びその製造方法 | |
JP4870204B2 (ja) | パワー半導体モジュール | |
CN112530915A (zh) | 半导体装置 | |
WO2018029801A1 (ja) | 半導体装置 | |
JP7172846B2 (ja) | 半導体装置 | |
CN110957277B (zh) | 一种逆变器电力系统及其制造方法 | |
JP4485995B2 (ja) | パワー半導体モジュール | |
JP2017079217A (ja) | 電力用半導体装置および電力用半導体装置の製造方法 | |
CN220553436U (zh) | 双面散热的功率模块 | |
JP7570298B2 (ja) | 半導体装置 | |
CN112640096A (zh) | 半导体装置 | |
JP2012044208A (ja) | パワー半導体モジュール | |
JP2024108671A (ja) | 半導体製造装置および半導体製造装置の製造方法 |