JP2024060879A - 表示パネル、表示パネルの欠陥修正方法および表示パネルの製造方法 - Google Patents

Abstract

【課題】製造歩留まりの低下が抑制された表示パネル、そのような表示パネルの欠陥修正方法、および欠陥修正方法を用いた表示パネルの製造方法を提供する。【解決手段】表示パネル１０００ａは、複数の画素Ｐによって画定される表示領域ＡＡと、表示領域以外の周辺領域ＮＡとを有する。表示パネルは、周辺領域に、シフトレジスタ１１０を含むゲート駆動回路と、ダミー容量部ＣＡとを有する。ダミー容量部は、ダミー段に接続された、並列に接続された複数の容量素子４０を含む。複数の容量素子のそれぞれは、第１容量電極ＣＥ１ｓと、第２容量電極ＣＥ２ｇと、第１容量電極と第２容量電極との間に位置する誘電体層とを含む。ダミー容量部は、それぞれの両端が、複数の容量素子のうちのいずれか１つの第１容量電極と、複数の容量素子のうちの他のいずれか１つの第１容量電極とに接続されている、少なくとも１つの第１接続部をさらに有する。【選択図】図４Ｂ

Description

本発明は、表示パネル、表示パネルの欠陥修正方法および表示パネルの製造方法に関する。

薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を備えるアクティブマトリクス型の表示パネルは、モバイル端末用や、テレビ用途等、種々の用途の表示装置に用いられている。

アクティブマトリクス型の表示パネルの狭額縁化が、製造コストを削減する観点や、デザイン性および機能性の観点から求められている。ＴＦＴ基板上にゲート駆動回路（「ゲートドライバ」ということもある。）を一体的に形成するゲートドライバモノリシック（ＧＤＭ）技術を用いることによって、ゲート駆動回路をＣＯＦ（チップオンフィルム）またはＣＯＧ（チップオングラス）等を用いてＴＦＴ基板に実装する場合に比べて、ドライバ実装に係るコストを削減するとともに、狭額縁化を図ることができる。ＧＤＭ技術は、ＧＯＡ（Ｇａｔｅ ｏｎ Ａｒｒａｙ）と呼ばれることもある。例えば、特許文献１に、ＧＤＭ技術が適用された表示装置が開示されている。

ゲート駆動回路は、表示装置が有する複数の画素行に対応する複数の段を有するシフトレジスタを含む。シフトレジスタの各段の出力は、画素行のそれぞれに関連付けられたゲートバスライン（走査配線）に接続され、走査信号がゲートバスラインに供給される。シフトレジスタの動作安定性を向上させるために、表示に寄与しないダミー段がさらに設けられ、ゲートバスラインと同様の配線抵抗を有するダミー走査ラインがダミー段に接続される場合がある（例えば特許文献２および３）。

国際公開第２０１１／１０４９４５号 特開２００２－２１４６４３号公報 米国特許出願公開第２００７／００１９８７号明細書

ＧＤＭ技術が適用された表示装置の製造歩留まりを向上させることが求められている。本発明は、製造歩留まりの低下を抑制することができる表示パネル、そのような表示パネルの欠陥修正方法、および欠陥修正方法を用いた表示パネルの製造方法を提供することを目的とする。

本発明の実施形態によると、以下の項目に記載の解決手段が提供される。

［項目１］
複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素を有し、
前記複数の画素によって画定される表示領域と、前記表示領域以外の周辺領域とを有し、
前記周辺領域に設けられたゲート駆動回路であって、前記複数の画素行のそれぞれに対応付けられた複数の段と、ダミー段とを有するシフトレジスタを含むゲート駆動回路と、
前記周辺領域に設けられたダミー容量部と
を有し、
前記ダミー容量部は、前記ダミー段に接続された、並列に接続された複数の容量素子を含み、
前記複数の容量素子のそれぞれは、第１容量電極と、第２容量電極と、前記第１容量電極と前記第２容量電極との間に位置する誘電体層とを含み、
前記ダミー容量部は、それぞれの両端が、前記複数の容量素子のうちのいずれか１つの前記第１容量電極と、前記複数の容量素子のうちの他のいずれか１つの前記第１容量電極とに接続されている、少なくとも１つの第１接続部をさらに有する、表示パネル。
［項目２］
前記ダミー容量部は、前記複数の容量素子の前記第１容量電極のそれぞれについて、前記第１容量電極に電位を与える信号を入力する入力端から、前記複数の容量素子の前記第１容量電極のそれぞれに至る電気的に導通された経路を２つ以上有する、項目１に記載の表示パネル。
［項目３］
前記少なくとも１つの第１接続部は、複数の第１接続部を含み、
前記複数の容量素子のそれぞれの前記第１容量電極が、前記複数の第１接続部のいずれか２つ以上のそれぞれの一端と接続されており、前記複数の第１接続部の前記いずれか２つ以上の他端は、それぞれ前記複数の容量素子のうちの異なる容量素子の前記第１容量電極と接続されており、
前記複数の容量素子は、前記複数の容量素子のいずれかの前記第１容量電極を介さずに、前記第１容量電極に電位を与える信号を入力する入力端と接続された前記第１容量電極を有する容量素子を２つ以上含む、項目１または２に記載の表示パネル。
［項目４］
前記第２容量電極は、前記複数の容量素子に共通して設けられており、前記少なくとも１つの第１接続部と重なる少なくとも１つの第１開口部を有する、項目１から３のいずれか１項に記載の表示パネル。
［項目５］
前記ダミー容量部は、それぞれの両端が、前記複数の容量素子のうちのいずれか１つの前記第２容量電極と、前記複数の容量素子のうちの他のいずれか１つの前記第２容量電極とに接続されている、少なくとも１つの第２接続部をさらに有する、項目１から３のいずれか１項に記載の表示パネル。
［項目６］
前記少なくとも１つの第２接続部は、前記少なくとも１つの第１接続部と重ならないように設けられている、項目５に記載の表示パネル。
［項目７］
前記ダミー容量部は、前記複数の容量素子の前記第２容量電極のそれぞれについて、前記第２容量電極に電位を与える信号を入力する入力端から、前記複数の容量素子の前記第２容量電極のそれぞれに至る電気的に導通された経路を２つ以上有する、項目５または６に記載の表示パネル。
［項目８］
前記少なくとも１つの第２接続部は、複数の第２接続部を含み、
前記複数の容量素子のそれぞれの前記第２容量電極が、前記複数の第２接続部のいずれか２つ以上のそれぞれの一端と接続されており、前記複数の第２接続部の前記いずれか２つ以上の他端は、それぞれ前記複数の容量素子のうちの異なる容量素子の前記第２容量電極と接続されており、
前記複数の容量素子は、前記複数の容量素子のいずれかの前記第２容量電極を介さずに、前記第２容量電極に電位を与える信号を入力する入力端と接続された前記第２容量電極を有する容量素子を２つ以上含む、項目５から７のいずれか１項に記載の表示パネル。
［項目９］
前記ダミー容量部は、前記複数の容量素子の前記第１容量電極に絶縁層を介して対向するように形成された導電層であって、前記第１容量電極の前記第２容量電極と反対側に位置し、前記第１容量電極と電気的に接続された導電層をさらに有し、
前記導電層は、前記少なくとも１つの第１接続部および前記少なくとも１つの第２接続部と重なる少なくとも１つの第２開口部を有する、項目５から８のいずれか１項に記載の表示パネル。
［項目１０］
前記導電層は、透明導電材料から形成されている、項目９に記載の表示パネル。
［項目１１］
前記導電層は、前記複数の画素のそれぞれに設けられた画素電極と同じ導電膜から形成されている、項目９または１０に記載の表示パネル。
［項目１２］
前記第１容量電極には、ローレベル電位を与える信号および前記複数の画素行のいずれかを選択する走査信号のうちの一方の信号が供給され、
前記第２容量電極には、ローレベル電位を与える信号および前記複数の画素行のいずれかを選択する走査信号のうちの他方の信号が供給される、項目１から１１のいずれか１項に記載の表示パネル。
［項目１３］
基板と、前記基板に支持されたゲートメタル層と、前記ゲートメタル層を覆う前記誘電体層と、前記誘電体層上に形成されたソースメタル層とを有し、
前記第１容量電極は、前記ゲートメタル層および前記ソースメタル層の一方の層に含まれ、
前記第２容量電極は、前記ゲートメタル層および前記ソースメタル層の他方の層に含まれる、項目１から１２のいずれか１項に記載の表示パネル。
［項目１４］
項目１から１３のいずれか１項に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、欠陥修正方法。
［項目１５］
項目４に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部のうち、前記第１開口部と重なる部分を切断する、欠陥修正方法。
［項目１６］
項目５に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、
一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、または、
一端が、絶縁破壊が生じた容量素子の前記第２容量電極に接続された前記第２接続部を切断する、欠陥修正方法。
［項目１７］
項目５から８のいずれか１項に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか２つに絶縁破壊が生じたとき、
一端が、絶縁破壊が生じた２つの容量素子の一方の前記第１容量電極に接続された前記第１接続部を切断し、
一端が、前記絶縁破壊が生じた２つの容量素子の他方の前記第２容量電極に接続された前記第２接続部を切断する、欠陥修正方法。
［項目１８］
項目９から１１のいずれか１項に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、
一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、欠陥修正方法。
［項目１９］
項目１４から１８のいずれか１項に記載の欠陥修正方法によって、前記表示パネルの欠陥を修正する工程を包含する、表示パネルの製造方法。

本発明の実施形態によると、製造歩留まりの低下が抑制された表示パネル、そのような表示パネルの欠陥修正方法、および欠陥修正方法を用いた表示パネルの製造方法が提供される。

本発明の実施形態１による表示パネル１０００ａを有する表示装置１１００ａの構成を示す模式的な図である。 表示装置１１００ａの模式的な平面図である。 表示パネル１０００ａの模式的な平面図であり、表示パネル１０００ａの周辺領域ＮＡを模式的に示す平面図である。 表示パネル１０００ａの模式的な平面図であり、表示パネル１０００ａの周辺領域ＮＡの一部を模式的に示す平面図である。 表示パネル１０００ａの欠陥修正方法の一例を説明するための模式的な平面図であり、表示パネル１０００ａの周辺領域ＮＡの一部を模式的に示す平面図である。 本発明の実施形態２による表示パネル１０００ｂの模式的な平面図であり、表示パネル１０００ｂの周辺領域ＮＡの一部を模式的に示す平面図である。 表示パネル１０００ｂの欠陥修正方法の一例を説明するための模式的な平面図であり、表示パネル１０００ｂの周辺領域ＮＡの一部を模式的に示す平面図である。 表示パネル１０００ｂの欠陥修正方法の他の例を説明するための模式的な平面図であり、表示パネル１０００ｂの周辺領域ＮＡの一部を模式的に示す平面図である。 表示パネル１０００ｂの欠陥修正方法のさらに他の例を説明するための模式的な平面図であり、表示パネル１０００ｂの周辺領域ＮＡの一部を模式的に示す平面図である。 本発明の実施形態２の変形例による表示パネル１０００ｂ１の模式的な平面図であり、表示パネル１０００ｂ１の周辺領域ＮＡの一部を模式的に示す平面図である。 表示パネル１０００ｂ１の欠陥修正方法の一例を説明するための模式的な平面図であり、表示パネル１０００ｂ１の周辺領域ＮＡの一部を模式的に示す平面図である。 本発明の実施形態３による表示パネル１０００ｃの模式的な平面図であり、表示パネル１０００ｃの周辺領域ＮＡの一部を模式的に示す平面図である。 表示パネル１０００ｃのダミー容量部ＣＡを説明するための模式的な断面図である。 表示パネル１０００ｃの欠陥修正方法の一例を説明するための模式的な平面図であり、表示パネル１０００ｃの周辺領域ＮＡの一部を模式的に示す平面図である。 表示パネル１０００ｃの欠陥修正方法の一例を説明するための表示パネル１０００ｃのダミー容量部ＣＡの模式的な断面図である。

以下、図面を参照しながら本発明の実施形態を説明する。なお、以下では、本発明の実施形態による表示パネルの例として液晶表示パネルを示すが、本発明は以下の実施形態に限定されるものではなく、例えば有機ＥＬ表示装置などのアクティブマトリクス型の表示パネルに適用され得る。以下の図面において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、その説明を省略することがある。

（実施形態１）
図１、図２、図３および図４Ａを参照して、本実施形態による液晶表示パネル１０００ａおよび液晶表示パネル１０００ａを有する液晶表示装置１１００ａ（以下、「表示パネル１０００ａ」および「表示装置１１００ａ」ということがある。）を説明する。図１は、表示装置１１００ａの構成を示す模式的な図である。図２は、表示装置１１００ａの模式的な平面図である。図３は、表示パネル１０００ａの一部を示す模式的な平面図である。図４Ａは、表示パネル１０００ａの周辺領域ＮＡの一部を示す模式的な平面図である。

図１および図２に示すように、表示パネル１０００ａは、複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素Ｐを有する。各画素Ｐには、ＴＦＴ（薄膜トランジスタ）１およびＴＦＴ１に電気的に接続された画素電極５が設けられている。画素行は、行方向（図２のＸ方向）に配列された複数の画素Ｐであり、画素列は、列方向（図２のＹ方向）に配列された複数の画素Ｐである。表示パネル１０００ａは、互いに対向するＴＦＴ基板１０１および対向基板２０１と、これらの基板の間に設けられた液晶層とを有する。表示パネル１０００ａは、複数の画素Ｐによって画定される表示領域ＡＡと、表示領域ＡＡ以外の周辺領域ＮＡとを有する。周辺領域ＮＡは、行方向において表示領域ＡＡよりも外側の第１周辺領域ＮＡ１と、列方向において表示領域ＡＡよりも外側の第２周辺領域ＮＡ２とを含む。表示装置１１００ａは、表示パネル１０００ａと、表示パネル１０００ａに接続された回路基板５１０とを有する。

この例では、複数の画素行のそれぞれにはゲートバスラインＧＬが関連付けられ、複数の画素列のそれぞれにソースバスラインＳＬが関連付けられている。各画素ＰのＴＦＴ１は、対応するゲートバスラインＧＬからゲート信号を供給され、対応するソースバスラインＳＬからソース信号を供給される。画素行を上から順に第１行、第２行、・・・、第ｒｘ行とし、第ｒ行（１≦ｒ≦ｒｘ）の画素行に関連付けられたゲートバスラインをゲートバスラインＧＬ（ｒ）と表すことがある（図１参照）。ここで、ｒｘは表示パネル１０００ａが有する画素行の数である。第ｒ行の画素行の画素は、ゲートバスラインＧＬ（ｒ）に供給された走査信号電圧によって選択される。第ｒ行の画素行に関連付けられたゲートバスラインＧＬ（ｒ）は、第ｒ行の画素行に含まれる画素に接続されたＴＦＴのゲート電極に接続されている。画素列について、左から順に第１列、第２列、・・・、第ｑｙ列とし、第ｑ列の画素列に関連付けられたソースバスラインＳＬをソースバスラインＳＬ（ｑ）と表すことがある。ここで、ｑｙは表示パネル１０００ａが有する画素列の数である。第ｑ列（１≦ｑ≦ｑｙ）の画素列の画素には、ソースバスラインＳＬ（ｑ）から表示信号電圧が供給される。第ｑ列の画素列に関連付けられたソースバスラインＳＬ（ｑ）は、第ｑ列の画素列に含まれる画素に接続されたＴＦＴのソース電極に接続されている。

表示パネル１０００ａは、ゲート駆動回路ＧＤを有する。ここでは、ゲート駆動回路ＧＤは、ＴＦＴ基板１０１上に一体的に形成されている（ゲートドライバモノリシック）。ゲート駆動回路ＧＤは、表示パネル１０００ａの第１周辺領域ＮＡ１に設けられ、複数の画素行のそれぞれに対応付けられた複数の段（「駆動段」ということがある。）を有するシフトレジスタ１１０を含む。シフトレジスタ１１０の各駆動段の出力は、複数の画素行のそれぞれに関連付けられたゲートバスラインＧＬに接続されている。典型的には、シフトレジスタ１１０はｒｘ個の駆動段を有し、上から順に第１段、第２段、・・・、第ｒｘ段とすると、第ｒ段（１≦ｒ≦ｒｘ）の出力は、ゲートバスラインＧＬ（ｒ）に接続されている。シフトレジスタ１１０は、ｒｘ個の駆動段に加えて、ｒｘ個の駆動段に列方向に隣接する、表示に寄与しない１または複数のダミー段をさらに有する。この例では、ｒｘ個の駆動段の上下両側のそれぞれに複数のダミー段が設けられている。駆動段の上側（すなわち、駆動段の最初の段の前段）に設けられたダミー段を上から順に第ｕ１段、第ｕ２段とし、駆動段の下側（すなわち、駆動段の最終段の次段）に設けられたダミー段を上から順に第ｄ１段、第ｄ２段とする。シフトレジスタ１１０は、複数の単位回路ＱＣが縦続接続（カスケード接続）されることによって構成されている。シフトレジスタ１１０の各段（駆動段およびダミー段のそれぞれ）は各単位回路ＱＣによって構成されている。シフトレジスタ１１０の各段を構成する単位回路ＱＣは、少なくとも１つのＴＦＴを有している。第ｒ段（１≦ｒ≦ｒｘ）の駆動段は、単位回路ＱＣ（ｒ）によって構成されており、第ｕ１段、第ｕ２段、第ｄ１段、第ｄ２段のダミー段は、それぞれ、単位回路ＱＣ（ｕ１）、ＱＣ（ｕ２）、ＱＣ（ｄ１）、ＱＣ（ｄ２）によって構成されている。シフトレジスタ１１０が有するダミー段の個数は、図示する例に限られず、駆動段の上側（駆動段の最初の段の前段）および／または下側（駆動段の最終段の次段）に少なくとも１つのダミー段が設けられている形態に適宜変更され得る。

シフトレジスタ１１００のダミー段のうち、駆動段の上側に設けられたダミー段のそれぞれには、周辺領域ＮＡに設けられたダミー容量部ＣＡが有する並列に接続された複数の容量素子４０が接続されている。また、ここでは、シフトレジスタ１１００のダミー段のうち、駆動段の下側に設けられたダミー段のそれぞれには、ダミーバスラインｄＬが接続されている。ダミーバスラインｄＬは、例えば、ゲートバスラインＧＬと同等の配線抵抗を有する。ダミー容量部ＣＡまたはダミーバスラインｄＬをダミー段のそれぞれに接続することによって、ダミー段のそれぞれに、ゲートバスラインＧＬが形成する寄生容量と同等の容量が接続される。ダミー段の単位回路ＱＣの負荷が、駆動段の単位回路ＱＣの負荷と同程度になるように設計される。シフトレジスタ１１０の各段の単位回路ＱＣの負荷は、単位回路ＱＣに接続された配線の容量や抵抗によって決まる。

図４Ａに示すように、ダミー容量部ＣＡは、並列に接続された４つの容量素子４０ａ、４０ｂ、４０ｃおよび４０ｄ（総称して「容量素子４０」ということがある。）を有する。ここでは、４つの容量素子４０ａ～４０ｄのそれぞれは、第１容量電極ＣＥ１ｓと、第２容量電極ＣＥ２ｇと、第１容量電極ＣＥ１ｓと第２容量電極ＣＥ２ｇとの間に位置する誘電体層とを含む。４つの容量素子４０の第１容量電極ＣＥ１ｓには、互いに同じ電位が供給され、４つの容量素子４０の第２容量電極ＣＥ２ｇには、互いに同じ電位が供給される。第１容量電極ＣＥ１ｓと第２容量電極ＣＥ２ｇには互いに異なる電位が供給される。第１容量電極ＣＥ１ｓには、例えば、ローレベル電位ＶＳＳを与える信号が供給される。第２容量電極ＣＥ２ｇには、例えば、ゲートバスラインＧＬに供給される走査信号Ｇｏｕｔが供給される。

ダミー容量部ＣＡは、複数の第１接続部４６（ここでは４つの第１接続部４６）をさらに有する。各第１接続部４６の両端は、４つの容量素子４０のうちのいずれか１つの第１容量電極ＣＥ１ｓと、４つの容量素子４０のうちの他のいずれか１つの第１容量電極ＣＥ１ｓとに接続されている。ここでは、各第１接続部４６の両端は、隣接する２つの容量素子４０の第１容量電極ＣＥ１ｓに接続されている。第１容量電極ＣＥ１ｓおよび第１接続部４６は、例えば、ソースバスラインＳＬと同じ導電膜から形成されている（すなわち、ソースメタル層に含まれる）。第２容量電極ＣＥ２ｇは、複数の容量素子４０に共通して設けられている。例えば、第２容量電極ＣＥ２ｇは、複数の容量素子４０の第１容量電極ＣＥ１ｓのそれぞれと少なくとも部分的に重なるように設けられている。第２容量電極ＣＥ２ｇは、表示パネル１０００ａの法線方向から見たとき（図４Ａ）、それぞれが、４つの第１接続部４６のいずれかと重なる複数の開口部ＣＨａ（ここでは３つの開口部ＣＨａ）を有する。４つの第１接続部４６のうち、両端が、容量素子４０ａの第１容量電極ＣＥ１ｓと、容量素子４０ｄの第１容量電極ＣＥ１ｓとに接続されている第１接続部４６は、第２容量電極ＣＥ２ｇと重なっていない部分を有するので、第２容量電極ＣＥ２ｇと重なる部分に開口部を設ける必要がない。第２容量電極ＣＥ２ｇは、例えば、ゲートバスラインＧＬと同じ導電膜から形成されている（すなわち、ゲートメタル層に含まれる）。第１接続部４６は、例えばレーザを照射することによって切断することが容易な形状を有していることが好ましい。それぞれの容量素子４０の第１容量電極ＣＥ１ｓと第２容量電極ＣＥ２ｇとは少なくとも部分的に重なっていることが好ましい。表示パネル１０００ａ（またはＴＦＴ基板１０１）を法線方向から見たとき、第１接続部４６は、例えば、第２容量電極ＣＥ２ｇとの間で容量を形成するために設けられた第１容量電極ＣＥ１ｓよりも、小さい面積を有する。第１接続部４６は、例えば略矩形状の第１容量電極ＣＥ１ｓから延設されている部分であり、略矩形状の第１容量電極ＣＥ１ｓの外縁から突出して設けられている部分ということもできる。第１接続部４６は、例えば配線状に設けられており、言い換えると、２つの第１容量電極ＣＥ１ｓの間を結ぶ細い線であり、線の長さに対して小さい幅を有する形状である。第１接続部４６の両端は、例えば、２つの第１容量電極ＣＥ１ｓの外縁上にある。

図４Ｂを参照しながら、表示パネル１０００ａの欠陥修正方法を説明する。並列接続された複数の（ここでは４つの）容量素子４０のうちの１つの容量素子４０ｂに絶縁破壊Ｌｘが生じたとき、一端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓに接続された第１接続部４６を切断する。典型的には、一端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓに接続されている第１接続部４６をすべて切断する。具体的には、例えば、図４Ｂに示すように、両端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓと、他の容量素子４０ａの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断し（切断箇所ＣＰａ）、両端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓと、他の容量素子４０ｃの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断する（切断箇所ＣＰｂ）。第１接続部４６を、例えばレーザ光で照射することによって、切断箇所ＣＰａおよびＣＰｂで切断する。このとき、第１接続部４６のうち、第２容量電極ＣＥ２ｇの開口部ＣＨａと重なる部分を切断するので、第２容量電極ＣＥ２ｇへの影響が抑制される。このようにして、表示パネル１０００ａの製造工程において、容量素子４０のいずれかに絶縁破壊が生じたとき、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓを他の容量素子４０ａ、４０ｃおよび４０ｄの第１容量電極ＣＥ１ｓから電気的に独立させることによって、表示パネル１０００ａの欠陥を修正することができる。表示パネル１０００ａおよび表示パネル１０００ａの欠陥修正方法を用いると、表示パネル１０００ａの製造歩留まりの低下が抑制される。容量素子４０の絶縁破壊は、例えば、異物の混入や絶縁膜（誘電体層）の形成不良に起因して、第１容量電極ＣＥ１ｓと第２容量電極ＣＥ２ｇとの間で短絡（リーク）が生じた場合や、外部からの静電気等による静電放電（Electro-Static Discharge：ＥＳＤ）による静電破壊、等を含む。

表示パネル１０００ａは、シフトレジスタ１１０のダミー段の少なくとも一部に接続するためのダミーバスラインを周辺領域に設ける必要がないので、狭額縁化に貢献し得る。

ここでは、ソースメタル層は、ゲートメタル層の上に配置されている。すなわち、表示パネル１０００ａのＴＦＴ基板１０１は、基板と、基板に支持されたゲートメタル層と、ゲートメタル層を覆う誘電体層（ゲート絶縁層）と、誘電体層上に形成されたソースメタル層とを有する。ここでは、第１容量電極ＣＥ１ｓおよび第１接続部４６がソースメタル層に含まれ、第２容量電極ＣＥ２ｇがゲートメタル層に含まれる例を説明したが、本発明の実施形態はこの例に限られない。第１容量電極ＣＥ１ｓおよび第１接続部４６がゲートメタル層に含まれており、第２容量電極ＣＥ２ｇがソースメタル層に含まれていてもよい。この場合、第１容量電極ＣＥ１ｓには、例えば、ゲートバスラインＧＬに供給される走査信号Ｇｏｕｔが供給され、第２容量電極ＣＥ２ｇには、例えば、ローレベル電位ＶＳＳを与える信号が供給される。また、このような表示パネルの欠陥修正方法においては、第１接続部４６（ゲートメタル層）のうち、第２容量電極ＣＥ２ｇ（ソースメタル層）の開口部ＣＨａと重なる部分を、ゲート絶縁層の上から切断することができる。製造コストの削減の観点から、第１容量電極ＣＥ１ｓがゲートメタル層およびソースメタル層の一方に含まれており、第２容量電極ＣＥ２ｇがゲートメタル層およびソースメタル層の他方に含まれていることが好ましい。

表示パネル１０００ａおよび表示装置１１００ａの構造をさらに詳細に説明する。

図２に示すように、回路基板５１０は、ゲート駆動回路ＧＤに制御信号を供給する制御回路ＣＮＴＬを有する。例えば、制御回路ＣＮＴＬは、回路基板５１０に実装されている。回路基板５１０は、ソース基板５２０を介して、表示パネル１０００ａの第２周辺領域ＮＡ２に形成された端子部ＴＰに接続されている。回路基板５１０は、フレキシブル回路基板（ＦＰＣ：Flexible printed circuits）５１２を介してソース基板５２０に接続されている。端子部ＴＰには、ゲート駆動回路ＧＤに信号を供給するための幹線のそれぞれに電気的に接続された端子が設けられている。回路基板５１０は、ソース基板５２０を介して、表示パネル１０００ａの端子部ＴＰから、ゲート駆動回路ＧＤに信号を供給するための幹線のそれぞれに信号を供給する。回路基板５１０は、この例では、複数のソース基板５２０を介して表示パネル１０００ａと接続されている。ソース基板５２０（プリント配線基板）のそれぞれは、複数のフレキシブル回路基板５２２を介して表示パネル１０００ａと接続されており、ソースバスラインＳＬに表示信号電圧を供給するソース駆動回路ＳＤがフレキシブル回路基板５２２に実装されている。なお、図２では見やすさのためにソースバスラインＳＬの図示を省略している。制御回路ＣＮＴＬは、例えば、ソース駆動回路ＳＤにも制御信号を供給する。制御回路ＣＮＴＬがゲート駆動回路ＧＤに供給する制御信号は、例えば、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、ゲートエンドパルス信号ＧＥＰを含む。制御回路ＣＮＴＬがソース駆動回路ＳＤに供給する制御信号は、例えば、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫを含む。なお、ソース駆動回路ＳＤおよび制御回路ＣＮＴＬの配置や接続方法は、図示するものに限られない。また、図２では表示領域ＡＡの左右両側にゲート駆動回路ＧＤおよびゲート駆動回路ＧＤに信号を供給するための配線が設けられているが、表示領域ＡＡの左右どちらか一方にのみ、ゲート駆動回路ＧＤおよびゲート駆動回路ＧＤに信号を供給するための配線を設けてもよい。

図３に、シフトレジスタ１１０に信号を入力するための配線をより詳細に示している。表示パネル１０００ａは、ゲート駆動回路ＧＤに信号を供給するために第１周辺領域ＮＡ１に設けられた以下の配線をさらに有する。具体的には、表示パネル１０００ａは、それぞれが列方向に延び、シフトレジスタ１１０の複数の段に互いに位相の異なるｎ種類（ｎは２以上の整数）のクロック信号を供給するｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎと、それぞれが列方向に延び、シフトレジスタ１１０の複数の段に共通の信号を供給する外側幹線１２２および内側幹線１２４と、それぞれが外側幹線１２２と内側幹線１２４とを電気的に接続する複数の枝配線１４０とを有する。表示パネル１０００ａの第２周辺領域ＮＡ２の端子部ＴＰには、ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎおよび外側幹線１２２のそれぞれに電気的に接続された端子（ｎ個のクロック幹線用端子および外側幹線用端子）が設けられている。ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎを総称してクロック幹線ＣＫＬということがある。

ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎとして、図３の例では、８本のクロック幹線ＣＫＬ１～ＣＫＬ８が設けられている（ｎ＝８）。クロック幹線ＣＫＬ１～ＣＫＬ８から供給されるゲートクロック信号ＧＣＫをＧＣＫ１～ＧＣＫ８とすると、ゲートクロック信号ＧＣＫ１～ＧＣＫ８は、例えば周期が８Ｈ（１Ｈは１水平走査期間）、デューティ比が１：１（１周期の８Ｈのうち４Ｈがハイレベル、４Ｈがローレベルにある）の振動電圧であり、位相が１Ｈずつ異なる。例えば、ローレベル電位Ｖｇｌ＝－７Ｖ、ハイレベル電位Ｖｇｈ＝３５Ｖである。表示パネル１０００ａの第２周辺領域ＮＡ２の端子部ＴＰには、クロック幹線ＣＫＬ１～ＣＫＬ８のそれぞれに電気的に接続された端子（８個のクロック幹線用端子）が設けられており、制御回路ＣＮＴＬからクロック幹線用端子を介して接続されたクロック幹線ＣＫＬ１～ＣＫＬ８にゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給される。各クロック幹線ＣＫＬ１～ＣＫＬ８とシフトレジスタ１１０の各段の入力（入力端子）とは、行方向に延びる配線１５４を介して電気的に接続されているので、シフトレジスタ１１０の各段の入力に、ゲートクロック信号ＧＣＫ１～ＧＣＫ８が供給される。シフトレジスタ１１０の各段の入力と、ｎ本のクロック幹線ＣＫＬ１～ＣＫＬｎとの接続関係の例は以下の通りである。例えば、第１段～第８段の入力には、クロック幹線ＣＫＬ１～ＣＫＬ８からゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給され、第９段～第１６段の入力には、クロック幹線ＣＫＬ１～ＣＫＬ８からゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給され、第１７段～第２４段の入力には、クロック幹線ＣＫＬ１～ＣＫＬ８からゲートクロック信号ＧＣＫ１～ＧＣＫ８がそれぞれ供給され、・・・と同様に繰り返される。すなわち、シフトレジスタ１１０の第｛（ａ×ｎ）＋ｋ｝段の入力には、クロック幹線ＣＫＬｋからゲートクロック信号ＧＣＫｋが供給される（ここで、ａは０以上の整数、ｋは０以上ｎ－１以下の整数）。

外側幹線１２２および内側幹線１２４は、例えば、シフトレジスタ１１０の複数の段にローレベル電位（例えばＶＳＳ＝－７Ｖ）を与える信号を供給するためのものである。制御回路ＣＮＴＬから外側幹線用端子を介して接続された外側幹線１２２に、固定電位を与える信号（例えばローレベル電位ＶＳＳを与える信号）が供給される。外側幹線１２２と内側幹線１２４とは枝配線１４０を介して電気的に接続されており、内側幹線１２４とシフトレジスタ１１０の各段の入力（入力端子）とは配線１５２を介して電気的に接続されているので、シフトレジスタ１１０の各段の入力に、ローレベル電位ＶＳＳを与える信号が供給される。

表示パネル１００１ａは、第１周辺領域ＮＡ１に設けられ、列方向に延び、シフトレジスタ１１０の複数の段に共通の他の信号を供給するさらなる幹線１２１をさらに有してもよい。この場合、制御回路ＣＮＴＬから２種類のローレベル電位（例えばＶＳＳ１＝－１２Ｖ、ＶＳＳ２＝－７Ｖ）を与える信号が供給される。外側幹線１２２および内側幹線１２４は、ローレベル電位ＶＳＳ２を与える信号をシフトレジスタ１１０の複数の段に供給し、幹線１３１は、ローレベル電位ＶＳＳ１を与える信号をシフトレジスタ１１０の複数の段に供給する。

なお、外側幹線１２２および内側幹線１２４は、例えば、シフトレジスタ１１０の複数の段にハイレベル電位（Ｖｇｈと異なってよい）を与える信号ＶＤを供給するためのものであってもよい。制御回路ＣＮＴＬから外側幹線用端子を介して接続された外側幹線１２２に、ハイレベル電位を与える信号ＶＤが供給されてもよい。

この例では、内側幹線１２４は、シフトレジスタ１１０よりも表示領域ＡＡから遠く配置されており、外側幹線１２２は、内側幹線１２４よりも表示領域ＡＡから遠く配置されている。８本のクロック幹線ＣＫＬ１～ＣＫＬ８は、外側幹線１２２と内側幹線１２４との間に設けられている。外側幹線１２２の行方向の幅は、典型的には、内側幹線１２４の行方向の幅よりも大きい。

表示パネル１０００ａは、シフトレジスタ１１０の複数の段のそれぞれに信号を供給するための第１幹線１３２および第２幹線１３４をさらに有する。第１幹線１３２および第２幹線１３４は、例えばシフトレジスタ１１０の各段にクリア信号（リセット信号）を供給するために用いられる。クリア信号として、ゲートスタートパルス信号ＧＳＰおよび／またはゲートエンドパルス信号ＧＥＰを用いてもよい。第１幹線１３２は、第１周辺領域ＮＡ１に設けられ、複数の段に含まれる１または複数の第１種の段に共通の信号を供給する。第２幹線１３４は、第１幹線１３２と表示領域ＡＡとの間に設けられ、複数の段に含まれる１または複数の第２種の段に共通の他の信号を供給する。第１幹線１３２および第２幹線１３４は列方向に延びている。第１幹線１３２および第２幹線１３４は、電気的に独立なので、第１種の段と第２種の段に互いに異なる信号を供給することができる。

（実施形態２）
図５Ａ、図５Ｂ、図５Ｃおよび図５Ｄを参照しながら、本実施形態による表示パネル１０００ｂおよびその欠陥修正方法を説明する。図５Ａは、表示パネル１０００ｂの模式的な平面図であり、周辺領域ＮＡの一部を模式的に示す平面図である。図５Ｂ、図５Ｃおよび図５Ｄは、表示パネル１０００ｂの欠陥修正方法を説明するための模式的な平面図である。以下では、先の実施形態と異なる点を主に説明する。

表示パネル１０００ａにおいては、第２容量電極ＣＥ２ｇは、複数の容量素子４０に共通して設けられていたが、表示パネル１０００ｂにおいては、４つの容量素子４０のそれぞれに対応するように、４つの第２容量電極ＣＥ２ｇが設けられている。表示パネル１０００ｂにおいて、ダミー容量部ＣＡは、複数の第２接続部４２（ここでは４つの第２接続部４２）をさらに有する。各第２接続部４２の両端は、４つの容量素子４０のうちのいずれか１つの第２容量電極ＣＥ２ｇと、４つの容量素子４０のうちの他のいずれか１つの第２容量電極ＣＥ２ｇとに接続されている。ここでは、各第２接続部４２の両端は、隣接する２つの容量素子４０の第２容量電極ＣＥ２ｇに接続されている。各第２接続部４２は、表示パネル１０００ｂの法線方向から見たとき（図５Ａ）、第１接続部４６のいずれとも重ならないように設けられている。第２接続部４２の形状や、第２接続部４２と第２容量電極ＣＥ２ｇとの関係については、第１接続部４６および第１容量電極ＣＥ１ｓと同様のことが言える。

図５Ｂおよび図５Ｃを参照しながら、表示パネル１０００ｂの欠陥修正方法の一例を説明する。並列接続された複数の容量素子４０のうちの１つの容量素子４０ｄに絶縁破壊Ｌｘが生じたとき、一端が、絶縁破壊が生じた容量素子４０ｄの第１容量電極ＣＥ１ｓに接続された第１接続部４６を切断する、または、一端が、絶縁破壊が生じた容量素子４０ｄの第２容量電極ＣＥ２ｇに接続された第２接続部４２を切断することによって、欠陥を修正することができる。典型的には、一端が、絶縁破壊が生じた容量素子４０ｄの第１容量電極ＣＥ１ｓに接続されている第１接続部４６をすべて切断する、または、一端が、絶縁破壊が生じた容量素子４０ｄの第２容量電極ＣＥ２ｇに接続されている第２接続部４２をすべて切断する。具体的には、例えば、図５Ｂに示すように、両端が、絶縁破壊が生じた容量素子４０ｄの第１容量電極ＣＥ１ｓと、他の容量素子４０ｃの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断し（切断箇所ＣＰａ）、両端が、絶縁破壊が生じた容量素子４０ｄの第１容量電極ＣＥ１ｓと、他の容量素子４０ａの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断する（切断箇所ＣＰｂ）。または、図５Ｃに示すように、両端が、絶縁破壊が生じた容量素子４０ｄの第２容量電極ＣＥ２ｇと、他の容量素子４０ｃの第２容量電極ＣＥ２ｇとに接続された第２接続部４２を切断し（切断箇所ＣＰａ）、両端が、絶縁破壊が生じた容量素子４０ｄの第２容量電極ＣＥ２ｇと、他の容量素子４０ａの第２容量電極ＣＥ２ｇとに接続された第２接続部４２を切断する（切断箇所ＣＰｂ）。図５Ｂまたは図５Ｃの欠陥修正方法のいずれかによって、表示パネル１０００ｂの欠陥を修正することができる。表示パネル１０００ｂは、製造歩留まりの低下を抑制することができる。また、表示パネル１０００ｂは、図５Ｂの欠陥修正方法のように、第１接続部４６を切断するか、図５Ｃの欠陥修正方法のように、第２接続部４２を切断するかを選択することができる。表示パネル１０００ｂは、表示パネル１０００ａよりもさらに、製造歩留まりの低下を抑制することができる。

図５Ｄを参照しながら、表示パネル１０００ｂの欠陥修正方法の他の例を説明する。表示パネル１０００ｂは、複数の容量素子４０のうちの２つの容量素子４０に絶縁破壊が生じた場合も、欠陥を修正することができるので、表示パネル１０００ａよりも効果的に製造歩留まりの低下を抑制することができる。並列接続された複数の容量素子４０のいずれか２つ（ここでは容量素子４０ｄおよび４０ｂ）に絶縁破壊が生じたとき、一端が、絶縁破壊が生じた２つの容量素子の一方の第１容量電極ＣＥ１ｓに接続された第１接続部４６を（典型的にはすべて）切断し、一端が、絶縁破壊が生じた２つの容量素子の他方の第２容量電極ＣＥ２ｇに接続された第２接続部４２を（典型的にはすべて）切断する。具体的には、例えば、以下の４箇所を切断する。
・両端が、絶縁破壊が生じた２つの容量素子の一方の容量素子４０ｄの第１容量電極ＣＥ１ｓと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか１つの容量素子４０ｃの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断する（切断箇所ＣＰａ）。
・両端が、絶縁破壊が生じた２つの容量素子の一方の容量素子４０ｄの第１容量電極ＣＥ１ｓと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか他の１つの容量素子４０ａの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断する（切断箇所ＣＰｂ）。
・両端が、絶縁破壊が生じた２つの容量素子の他方の容量素子４０ｂの第２容量電極ＣＥ２ｇと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか１つの容量素子４０ａの第２容量電極ＣＥ２ｇとに接続された第２接続部４２を切断する（切断箇所ＣＰｃ）。
・両端が、絶縁破壊が生じた２つの容量素子の他方の容量素子４０ｂの第２容量電極ＣＥ２ｇと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか他の１つの容量素子４０ｃの第２容量電極ＣＥ２ｇとに接続された第２接続部４２を切断する（切断箇所ＣＰｄ）。

表示パネル１０００ｂは、以下の（１）および（２）を満たすので、複数の（ここでは４つの）容量素子４０のうちの任意の２つの容量素子４０に絶縁破壊が生じた場合、欠陥を修正することができる。
（１）４つの第１容量電極ＣＥ１ｓのそれぞれについて、第１容量電極ＣＥ１ｓに電位を与える信号を入力する入力端（図の「ＶＳＳ」の矢印の先）から、４つの第１容量電極ＣＥ１ｓのそれぞれに至る電気的に導通された経路が２つ以上ある。ここで「経路」は、１または複数の第１接続部４６に加えて、他の第１容量電極ＣＥ１ｓも含み得る。
（２）４つの第２容量電極ＣＥ２ｇのそれぞれについて、第２容量電極ＣＥ２ｇに電位を与える信号を入力する入力端（図の「Ｇｏｕｔ」の矢印の先）から、４つの第２容量電極ＣＥ２ｇのそれぞれに至る電気的に導通された経路が２つ以上ある。ここで「経路」は、１または複数の第２接続部４２に加えて、他の第２容量電極ＣＥ２ｇも含み得る。

上記（１）および（２）の両方を満たすことが好ましいが、いずれか一方のみを満たしていてもよい。上記（１）を満たすためには、以下の（３ａ）および（３ｂ）を満たすことが好ましく、上記（２）を満たすためには、以下の（４ａ）および（４ｂ）を満たすことが好ましい。
（３ａ）４つの容量素子４０のそれぞれの第１容量電極ＣＥ１ｓが、４つの第１接続部４６のいずれか２つ以上のそれぞれの一端と接続されており、４つの第１接続部４６の前記いずれか２つ以上の他端は、それぞれ４つの容量素子４０のうちの異なる容量素子の第１容量電極ＣＥ１ｓと接続されている。言い換えると、４つの容量素子４０のそれぞれの第１容量電極ＣＥ１ｓが、２つ以上の第１接続部４６の一端と接続されており、当該２つ以上の第１接続部４６の他端は、互いに異なる容量素子４０の第１容量電極ＣＥ１ｓに接続されている。
（３ｂ）４つの容量素子４０は、第１容量電極ＣＥ１ｓに電位を与える信号を入力する入力端（図の「ＶＳＳ」の矢印の先）と、他の容量素子の第１容量電極ＣＥ１ｓを介さずに接続された第１容量電極ＣＥ１ｓを有する容量素子を２つ以上含む。図５Ａから図５Ｄの例では、容量素子４０ａおよび４０ｄが、第１容量電極ＣＥ１ｓに電位を与える信号を入力する入力端と、他の容量素子を介さずに接続されている。
（４ａ）４つの容量素子４０のそれぞれの第２容量電極ＣＥ２ｇが、４つの第２接続部４２のいずれか２つ以上のそれぞれの一端と接続されており、４つの第２接続部４２の前記いずれか２つ以上の他端は、それぞれ４つの容量素子４０のうちの異なる容量素子の第２容量電極ＣＥ２ｇと接続されている。言い換えると、４つの容量素子４０のそれぞれの第２容量電極ＣＥ２ｇが、２つ以上の第２接続部４２の一端と接続されており、当該２つ以上の第２接続部４２の他端は、互いに異なる容量素子４０の第２容量電極ＣＥ２ｇに接続されている。
（４ｂ）４つの容量素子４０は、第２容量電極ＣＥ２ｇに電位を与える信号を入力する入力端（図の「Ｇｏｕｔ」の矢印の先）と、他の容量素子の第２容量電極ＣＥ２ｇを介さずに接続された第２容量電極ＣＥ２ｇを有する容量素子を２つ以上含む。図５Ａから図５Ｄの例では、容量素子４０ｃおよび４０ｄが、第２容量電極ＣＥ２ｇに電位を与える信号を入力する入力端と、他の容量素子を介さずに接続されている。

（変形例）
図６Ａおよび図６Ｂを参照しながら、本実施形態の変形例による表示パネル１０００ｂ１およびその欠陥修正方法を説明する。図６Ａは、表示パネル１０００ｂ１の模式的な平面図であり、周辺領域ＮＡの一部を模式的に示す平面図である。図６Ｂは、表示パネル１０００ｂ１の欠陥修正方法を説明するための模式的な平面図である。

表示パネル１０００ｂ１は、ダミー容量部ＣＡに、並列接続された６つの容量素子４０を有する点において、表示パネル１０００ｂと異なる。表示パネル１０００ｂ１は、上記の（１）および（２）の両方を満たすので、６つの容量素子４０のうちの任意の２つの容量素子４０に絶縁破壊が生じた場合、図５Ａおよび図５Ｂを参照しながら説明した欠陥修正方法と同様の方法で、欠陥を修正することができる。ダミー容量部ＣＡが有する並列接続された容量素子４０の個数が５または７以上であっても同様のことが言える。具体的には、例えば、図６Ｂに示すように、以下の４箇所を切断する。
・両端が、絶縁破壊が生じた２つの容量素子４０ｃおよび４０ｆの一方の容量素子４０ｃの第１容量電極ＣＥ１ｓと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか１つの容量素子４０ｂの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断する（切断箇所ＣＰｃ）。
・両端が、絶縁破壊が生じた２つの容量素子４０ｃおよび４０ｆの一方の容量素子４０ｃの第１容量電極ＣＥ１ｓと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか他の１つの容量素子４０ｄの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断する（切断箇所ＣＰｄ）。
・両端が、絶縁破壊が生じた２つの容量素子４０ｃおよび４０ｆの他方の容量素子４０ｆの第２容量電極ＣＥ２ｇと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか１つの容量素子４０ｅの第２容量電極ＣＥ２ｇとに接続された第２接続部４２を切断する（切断箇所ＣＰａ）。
・両端が、絶縁破壊が生じた２つの容量素子４０ｃおよび４０ｆの他方の容量素子４０ｆの第２容量電極ＣＥ２ｇと、４つの容量素子４０のうちの絶縁破壊が生じた２つの容量素子以外のいずれか他の１つの容量素子４０ａの第２容量電極ＣＥ２ｇとに接続された第２接続部４２を切断する（切断箇所ＣＰｂ）。

（実施形態３）
図７Ａ、図７Ｂ、図７Ｃおよび図７Ｄを参照しながら、本実施形態による表示パネル１０００ｃおよびその欠陥修正方法を説明する。図７Ａは、表示パネル１０００ｃの模式的な平面図であり、周辺領域ＮＡの一部を模式的に示す平面図である。図７Ｂは、表示パネル１０００ｃのダミー容量部ＣＡを説明するための模式的な断面図である。図７Ｃは、表示パネル１０００ｃの欠陥修正方法の一例を説明するための模式的な平面図であり、表示パネル１０００ｃの周辺領域ＮＡの一部を模式的に示す平面図である。図７Ｄは、表示パネル１０００ｃの欠陥修正方法の一例を説明するための表示パネル１０００ｃのダミー容量部ＣＡの模式的な断面図である。以下では、先の実施形態と異なる点を主に説明する。

表示パネル１０００ｃは、ダミー容量部ＣＡが、複数の容量素子４０を覆う層間絶縁層１５と、層間絶縁層１５上に形成された透明導電層１６をさらに有する点において、表示パネル１０００ｂと異なる。透明導電層１６は、コンタクト部ＣＨｃにおいて、第１容量電極ＣＥ１ｓと電気的に接続されている。透明導電層１６は、表示パネル１０００ｃの法線方向から見たとき（図７Ａ）、第１接続部４６および第２接続部４２と重なる開口部ＣＨｂを有する。透明導電層１６は、例えばＩＴＯ層であり、例えば各画素Ｐに設けられた画素電極５と同じ透明導電膜から形成されている。透明導電層１６は、透明導電材料から形成されている導電層に限られず、他の導電層であってもよい。図７Ｂに示すように、透明導電層１６は、層間絶縁層１５を介して、第２容量電極ＣＥ２ｇを含むゲートメタル層１２、第１容量電極ＣＥ１ｓを含むソースメタル層１４、およびこれらの間の誘電体層１３（例えばゲート絶縁層）の上に設けられている。

図７Ｃおよび図７Ｄを参照しながら、表示パネル１０００ｃの欠陥修正方法の一例を説明する。並列接続された複数の容量素子４０のうちの１つの容量素子４０ｂに絶縁破壊Ｌｘが生じたとき、一端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓに接続された第１接続部４６を切断する。典型的には、一端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓに接続されている第１接続部４６をすべて切断する。具体的には、例えば、図７Ｃに示すように、両端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓと、他の容量素子４０ａの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断し（切断箇所ＣＰａ）、両端が、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓと、他の容量素子４０ｃの第１容量電極ＣＥ１ｓとに接続された第１接続部４６を切断する（切断箇所ＣＰｂ）。表示パネル１０００ｃは、製造歩留まりの低下を抑制することができる。このとき、絶縁破壊が生じた容量素子４０ｂにおいては、第１容量電極ＣＥ１ｓは第２容量電極ＣＥ２ｇと導通されるので、第１接続部４６が切断された後、容量素子４０ｂの第１容量電極ＣＥ１ｓの電位は、第２容量電極ＣＥ２ｇの電位（例えばＧｏｕｔ）と等しくなる。一方で、透明導電層１６は、第１容量電極ＣＥ１ｓと電気的に接続されているので、透明導電層１６の電位は、第１容量電極ＣＥ１ｓの電位（例えばＶＳＳ）と等しい。したがって、絶縁破壊が生じた容量素子４０ｂの第１容量電極ＣＥ１ｓと、透明導電層１６と、これらの間の層間絶縁層１５とによって、容量５０が形成される。容量５０が形成されることによって、絶縁破壊が生じた容量素子４０ｂが切り離された影響を低減することができる。

ここでは、第１容量電極ＣＥ１ｓおよび第１接続部４６がソースメタル層に含まれ、第２容量電極ＣＥ２ｇがゲートメタル層に含まれる例、すなわち第１容量電極ＣＥ１ｓが第２容量電極ＣＥ２ｇの上に配置される例を説明したが、第２容量電極ＣＥ２ｇが第１容量電極ＣＥ１ｓの上に配置されてもよい。この場合、第１容量電極ＣＥ１ｓと電気的に接続された導電層は、第１容量電極ＣＥ１ｓに絶縁層を介して対向し、第１容量電極ＣＥ１ｓの第２容量電極ＣＥ２ｇと反対側に位置する。すなわち、導電層は、第１容量電極ＣＥ１ｓの下に絶縁層を介して位置する。このような場合であっても、表示パネル１０００ｃと同様の効果が得られる。

本発明の実施形態による表示パネルは、液晶表示パネルおよび有機ＥＬ表示パネル等のアクティブマトリクス型表示パネルに広く適用される。本発明の実施形態による表示パネルを適用すると、アクティブマトリクス型表示パネルの製造歩留まりを向上させることができる。本発明の実施形態による表示パネルの欠陥修正方法は、表示パネルの製造方法に用いることができる。

４０、４０ａ、４０ｂ、４０ｃ、４０ｄ：容量素子、４２：第２接続部、４６：第１接続部、ＣＥ１ｓ：第１容量電極、ＣＥ２ｇ：第２容量電極、１０１：ＴＦＴ基板、１１０：シフトレジスタ、２０１：対向基板、５１０：回路基板、１０００ａ、１０００ｂ、１０００ｂ１、１０００ｃ：表示パネル、１１００ａ：表示装置

［項目１］
複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素を有し、
前記複数の画素によって画定される表示領域と、前記表示領域以外の周辺領域とを有し、
前記周辺領域に設けられたゲート駆動回路であって、前記複数の画素行のそれぞれに対応付けられた複数の段と、ダミー段とを有するシフトレジスタを含むゲート駆動回路と、
前記周辺領域に設けられたダミー容量部と
を有し、
前記ダミー容量部は、前記ダミー段に接続された、並列に接続された複数の容量素子を含み、
前記複数の容量素子のそれぞれは、第１容量電極と、第２容量電極と、前記第１容量電極と前記第２容量電極との間に位置する誘電体層とを含み、
前記ダミー容量部は、それぞれの両端が、前記複数の容量素子のうちのいずれか１つの前記第１容量電極と、前記複数の容量素子のうちの他のいずれか１つの前記第１容量電極とに接続されている、少なくとも１つの第１接続部をさらに有する、表示パネル。
［項目２］
前記ダミー容量部は、前記複数の容量素子の前記第１容量電極のそれぞれについて、前記第１容量電極に電位を与える信号を入力する入力端から、前記複数の容量素子の前記第１容量電極のそれぞれに至る電気的に導通された経路を２つ以上有する、項目１に記載の表示パネル。
［項目３］
前記少なくとも１つの第１接続部は、複数の第１接続部を含み、
前記複数の容量素子のそれぞれの前記第１容量電極が、前記複数の第１接続部のいずれか２つ以上のそれぞれの一端と接続されており、前記複数の第１接続部の前記いずれか２つ以上の他端は、それぞれ前記複数の容量素子のうちの異なる容量素子の前記第１容量電極と接続されており、
前記複数の容量素子は、前記複数の容量素子のいずれかの前記第１容量電極を介さずに、前記第１容量電極に電位を与える信号を入力する入力端と接続された前記第１容量電極を有する容量素子を２つ以上含む、項目１または２に記載の表示パネル。
［項目４］
前記第２容量電極は、前記複数の容量素子に共通して設けられており、前記少なくとも１つの第１接続部と重なる少なくとも１つの第１開口部を有する、項目１から３のいずれか１項に記載の表示パネル。
［項目５］
前記ダミー容量部は、それぞれの両端が、前記複数の容量素子のうちのいずれか１つの前記第２容量電極と、前記複数の容量素子のうちの他のいずれか１つの前記第２容量電極とに接続されている、少なくとも１つの第２接続部をさらに有する、項目１から３のいずれか１項に記載の表示パネル。
［項目６］
前記少なくとも１つの第２接続部は、前記少なくとも１つの第１接続部と重ならないように設けられている、項目５に記載の表示パネル。
［項目７］
前記ダミー容量部は、前記複数の容量素子の前記第２容量電極のそれぞれについて、前記第２容量電極に電位を与える信号を入力する入力端から、前記複数の容量素子の前記第２容量電極のそれぞれに至る電気的に導通された経路を２つ以上有する、項目５または６に記載の表示パネル。
［項目８］
前記少なくとも１つの第２接続部は、複数の第２接続部を含み、
前記複数の容量素子のそれぞれの前記第２容量電極が、前記複数の第２接続部のいずれか２つ以上のそれぞれの一端と接続されており、前記複数の第２接続部の前記いずれか２つ以上の他端は、それぞれ前記複数の容量素子のうちの異なる容量素子の前記第２容量電極と接続されており、
前記複数の容量素子は、前記複数の容量素子のいずれかの前記第２容量電極を介さずに、前記第２容量電極に電位を与える信号を入力する入力端と接続された前記第２容量電極を有する容量素子を２つ以上含む、項目５から７のいずれか１項に記載の表示パネル。
［項目９］
前記ダミー容量部は、前記複数の容量素子の前記第１容量電極に絶縁層を介して対向するように形成された導電層であって、前記第１容量電極の前記第２容量電極と反対側に位置し、前記第１容量電極と電気的に接続された導電層をさらに有し、
前記導電層は、前記少なくとも１つの第１接続部および前記少なくとも１つの第２接続部と重なる少なくとも１つの第２開口部を有する、項目５から８のいずれか１項に記載の表示パネル。
［項目１０］
前記導電層は、透明導電材料から形成されている、項目９に記載の表示パネル。
［項目１１］
前記導電層は、前記複数の画素のそれぞれに設けられた画素電極と同じ導電膜から形成されている、項目９または１０に記載の表示パネル。
［項目１２］
前記第１容量電極には、ローレベル電位を与える信号および前記複数の画素行のいずれかを選択する走査信号のうちの一方の信号が供給され、
前記第２容量電極には、ローレベル電位を与える信号および前記複数の画素行のいずれかを選択する走査信号のうちの他方の信号が供給される、項目１から１１のいずれか１項に記載の表示パネル。
［項目１３］
基板と、前記基板に支持されたゲートメタル層と、前記ゲートメタル層を覆う前記誘電体層と、前記誘電体層上に形成されたソースメタル層とを有し、
前記第１容量電極は、前記ゲートメタル層および前記ソースメタル層の一方の層に含まれ、
前記第２容量電極は、前記ゲートメタル層および前記ソースメタル層の他方の層に含まれる、項目１から１２のいずれか１項に記載の表示パネル。
［項目１４］
項目１から１３のいずれか１項に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、欠陥修正方法。
［項目１５］
項目４に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部のうち、前記第１開口部と重なる部分を切断する、欠陥修正方法。
［項目１６］
項目５から８のいずれか１項に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、
一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、または、
一端が、絶縁破壊が生じた容量素子の前記第２容量電極に接続された前記第２接続部を切断する、欠陥修正方法。
［項目１７］
項目５から８のいずれか１項に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか２つに絶縁破壊が生じたとき、
一端が、絶縁破壊が生じた２つの容量素子の一方の前記第１容量電極に接続された前記第１接続部を切断し、
一端が、前記絶縁破壊が生じた２つの容量素子の他方の前記第２容量電極に接続された前記第２接続部を切断する、欠陥修正方法。
［項目１８］
項目９から１１のいずれか１項に記載の表示パネルの欠陥修正方法であって、
前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、
一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、欠陥修正方法。
［項目１９］
項目１４から１８のいずれか１項に記載の欠陥修正方法によって、前記表示パネルの欠陥を修正する工程を包含する、表示パネルの製造方法。

シフトレジスタ１１０のダミー段のうち、駆動段の上側に設けられたダミー段のそれぞれには、周辺領域ＮＡに設けられたダミー容量部ＣＡが有する並列に接続された複数の容量素子４０が接続されている。また、ここでは、シフトレジスタ１１０のダミー段のうち、駆動段の下側に設けられたダミー段のそれぞれには、ダミーバスラインｄＬが接続されている。ダミーバスラインｄＬは、例えば、ゲートバスラインＧＬと同等の配線抵抗を有する。ダミー容量部ＣＡまたはダミーバスラインｄＬをダミー段のそれぞれに接続することによって、ダミー段のそれぞれに、ゲートバスラインＧＬが形成する寄生容量と同等の容量が接続される。ダミー段の単位回路ＱＣの負荷が、駆動段の単位回路ＱＣの負荷と同程度になるように設計される。シフトレジスタ１１０の各段の単位回路ＱＣの負荷は、単位回路ＱＣに接続された配線の容量や抵抗によって決まる。

表示パネル１０００ａは、第１周辺領域ＮＡ１に設けられ、列方向に延び、シフトレジスタ１１０の複数の段に共通の他の信号を供給するさらなる幹線１２１をさらに有してもよい。この場合、制御回路ＣＮＴＬから２種類のローレベル電位（例えばＶＳＳ１＝－１２Ｖ、ＶＳＳ２＝－７Ｖ）を与える信号が供給される。外側幹線１２２および内側幹線１２４は、ローレベル電位ＶＳＳ２を与える信号をシフトレジスタ１１０の複数の段に供給し、幹線１２１は、ローレベル電位ＶＳＳ１を与える信号をシフトレジスタ１１０の複数の段に供給する。

Claims (19)

1. 複数の画素行および複数の画素列を有するマトリクス状に配列された複数の画素を有し、
   前記複数の画素によって画定される表示領域と、前記表示領域以外の周辺領域とを有し、
   前記周辺領域に設けられたゲート駆動回路であって、前記複数の画素行のそれぞれに対応付けられた複数の段と、ダミー段とを有するシフトレジスタを含むゲート駆動回路と、
   前記周辺領域に設けられたダミー容量部と
   を有し、
   前記ダミー容量部は、前記ダミー段に接続された、並列に接続された複数の容量素子を含み、
   前記複数の容量素子のそれぞれは、第１容量電極と、第２容量電極と、前記第１容量電極と前記第２容量電極との間に位置する誘電体層とを含み、
   前記ダミー容量部は、それぞれの両端が、前記複数の容量素子のうちのいずれか１つの前記第１容量電極と、前記複数の容量素子のうちの他のいずれか１つの前記第１容量電極とに接続されている、少なくとも１つの第１接続部をさらに有する、表示パネル。
2. 前記ダミー容量部は、前記複数の容量素子の前記第１容量電極のそれぞれについて、前記第１容量電極に電位を与える信号を入力する入力端から、前記複数の容量素子の前記第１容量電極のそれぞれに至る電気的に導通された経路を２つ以上有する、請求項１に記載の表示パネル。
3. 前記少なくとも１つの第１接続部は、複数の第１接続部を含み、
   前記複数の容量素子のそれぞれの前記第１容量電極が、前記複数の第１接続部のいずれか２つ以上のそれぞれの一端と接続されており、前記複数の第１接続部の前記いずれか２つ以上の他端は、それぞれ前記複数の容量素子のうちの異なる容量素子の前記第１容量電極と接続されており、
   前記複数の容量素子は、前記複数の容量素子のいずれかの前記第１容量電極を介さずに、前記第１容量電極に電位を与える信号を入力する入力端と接続された前記第１容量電極を有する容量素子を２つ以上含む、請求項１に記載の表示パネル。
4. 前記第２容量電極は、前記複数の容量素子に共通して設けられており、前記少なくとも１つの第１接続部と重なる少なくとも１つの第１開口部を有する、請求項１から３のいずれか１項に記載の表示パネル。
5. 前記ダミー容量部は、それぞれの両端が、前記複数の容量素子のうちのいずれか１つの前記第２容量電極と、前記複数の容量素子のうちの他のいずれか１つの前記第２容量電極とに接続されている、少なくとも１つの第２接続部をさらに有する、請求項１から３のいずれか１項に記載の表示パネル。
6. 前記少なくとも１つの第２接続部は、前記少なくとも１つの第１接続部と重ならないように設けられている、請求項５に記載の表示パネル。
7. 前記ダミー容量部は、前記複数の容量素子の前記第２容量電極のそれぞれについて、前記第２容量電極に電位を与える信号を入力する入力端から、前記複数の容量素子の前記第２容量電極のそれぞれに至る電気的に導通された経路を２つ以上有する、請求項５に記載の表示パネル。
8. 前記少なくとも１つの第２接続部は、複数の第２接続部を含み、
   前記複数の容量素子のそれぞれの前記第２容量電極が、前記複数の第２接続部のいずれか２つ以上のそれぞれの一端と接続されており、前記複数の第２接続部の前記いずれか２つ以上の他端は、それぞれ前記複数の容量素子のうちの異なる容量素子の前記第２容量電極と接続されており、
   前記複数の容量素子は、前記複数の容量素子のいずれかの前記第２容量電極を介さずに、前記第２容量電極に電位を与える信号を入力する入力端と接続された前記第２容量電極を有する容量素子を２つ以上含む、請求項５に記載の表示パネル。
9. 前記ダミー容量部は、前記複数の容量素子の前記第１容量電極に絶縁層を介して対向するように形成された導電層であって、前記第１容量電極の前記第２容量電極と反対側に位置し、前記第１容量電極と電気的に接続された導電層をさらに有し、
   前記導電層は、前記少なくとも１つの第１接続部および前記少なくとも１つの第２接続部と重なる少なくとも１つの第２開口部を有する、請求項５に記載の表示パネル。
10. 前記導電層は、透明導電材料から形成されている、請求項９に記載の表示パネル。
11. 前記導電層は、前記複数の画素のそれぞれに設けられた画素電極と同じ導電膜から形成されている、請求項９に記載の表示パネル。
12. 前記第１容量電極には、ローレベル電位を与える信号および前記複数の画素行のいずれかを選択する走査信号のうちの一方の信号が供給され、
    前記第２容量電極には、ローレベル電位を与える信号および前記複数の画素行のいずれかを選択する走査信号のうちの他方の信号が供給される、請求項１から３のいずれか１項に記載の表示パネル。
13. 基板と、前記基板に支持されたゲートメタル層と、前記ゲートメタル層を覆う前記誘電体層と、前記誘電体層上に形成されたソースメタル層とを有し、
    前記第１容量電極は、前記ゲートメタル層および前記ソースメタル層の一方の層に含まれ、
    前記第２容量電極は、前記ゲートメタル層および前記ソースメタル層の他方の層に含まれる、請求項１から３のいずれか１項に記載の表示パネル。
14. 請求項１から３のいずれか１項に記載の表示パネルの欠陥修正方法であって、
    前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、欠陥修正方法。
15. 請求項４に記載の表示パネルの欠陥修正方法であって、
    前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部のうち、前記第１開口部と重なる部分を切断する、欠陥修正方法。
16. 請求項５に記載の表示パネルの欠陥修正方法であって、
    前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、
    一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、または、
    一端が、絶縁破壊が生じた容量素子の前記第２容量電極に接続された前記第２接続部を切断する、欠陥修正方法。
17. 請求項５に記載の表示パネルの欠陥修正方法であって、
    前記複数の容量素子のいずれか２つに絶縁破壊が生じたとき、
    一端が、絶縁破壊が生じた２つの容量素子の一方の前記第１容量電極に接続された前記第１接続部を切断し、
    一端が、前記絶縁破壊が生じた２つの容量素子の他方の前記第２容量電極に接続された前記第２接続部を切断する、欠陥修正方法。
18. 請求項９に記載の表示パネルの欠陥修正方法であって、
    前記複数の容量素子のいずれか１つに絶縁破壊が生じたとき、
    一端が、絶縁破壊が生じた容量素子の前記第１容量電極に接続された前記第１接続部を切断する、欠陥修正方法。
19. 請求項１４に記載の欠陥修正方法によって、前記表示パネルの欠陥を修正する工程を包含する、表示パネルの製造方法。