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JP2024050092A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】容量を低減できる半導体装置および半導体装置の製造方法を得ることを目的とする。【解決手段】本開示に係る半導体装置は、トレンチが形成された半導体層と、前記トレンチの内部に設けられた埋込電極と、前記トレンチの内部で、前記埋込電極の上方に設けられた上部電極と、前記トレンチの内部に設けられた絶縁膜と、前記半導体層の上面に設けられた第１電極と、前記半導体層の下面に設けられた第２電極と、を備え、前記絶縁膜は、前記埋込電極と前記トレンチの側壁との間の第１部分と、前記上部電極と前記トレンチの側壁との間の第２部分と、前記埋込電極と前記上部電極との間の第３部分と、を有し、前記上部電極の下面は、中央部が凹んでいる。【選択図】図１

Description

本開示は、半導体装置および半導体装置の製造方法に関する。
特許文献１の半導体装置の製造方法では、半導体層に形成されたトレンチの内面を覆う第１絶縁膜と、第１絶縁膜の上に積層された第２絶縁膜と、を形成する。次に、トレンチの下部に、第１絶縁膜および第２絶縁膜を介して半導体層に対向する第１の制御電極を形成する。次に、第１の制御電極の上に第３絶縁膜を形成する。次に、トレンチの上部の壁面に形成された第１絶縁膜および第２絶縁膜を除去し、第４絶縁膜を形成する。トレンチの上部には、第４絶縁膜を介して半導体層と対向し、第３絶縁膜を介して第１の制御電極と対向する第２の制御電極が形成される。
特開２０１３－１７５５９６号公報
特許文献１の半導体装置では、トレンチ内の絶縁膜の一部がゲート・コレクタ間の絶縁膜として作用する。しかし、絶縁膜を厚くすると閾値電圧が増大する。このため、絶縁膜を厚くできず、ゲート・コレクタ間容量を低減できないおそれがある。
本開示は、上述の課題を解決するためになされたもので、容量を低減できる半導体装置および半導体装置の製造方法を得ることを目的とする。
第１の開示に係る半導体装置は、トレンチが形成された半導体層と、前記トレンチの内部に設けられた埋込電極と、前記トレンチの内部で、前記埋込電極の上方に設けられた上部電極と、前記トレンチの内部に設けられた絶縁膜と、前記半導体層の上面に設けられた第１電極と、前記半導体層の下面に設けられた第２電極と、を備え、前記絶縁膜は、前記埋込電極と前記トレンチの側壁との間の第１部分と、前記上部電極と前記トレンチの側壁との間の第２部分と、前記埋込電極と前記上部電極との間の第３部分と、を有し、前記上部電極の下面は、中央部が凹んでいる。
第２の開示に係る半導体装置の製造方法は、半導体層にトレンチを形成し、前記トレンチの内部に、埋込電極と、前記埋込電極と前記トレンチの側壁とを隔てる第１酸化膜と、を形成し、前記第１酸化膜のうち前記埋込電極よりも上の部分がテーパ状となるように、前記第１酸化膜の一部を除去し、前記埋込電極の上面と、前記トレンチの側壁と、前記テーパ状の部分を覆うように、第２酸化膜を形成し、前記トレンチの内部の前記第２酸化膜の上に、上部電極を形成する。
第１の開示に係る半導体装置では、上部電極の下面は中央部が凹んでいる。これにより、絶縁膜の第３部分を上部電極の中央部において厚く形成でき、ゲート・エミッタ間容量を低減できる。
第２の開示に係る半導体装置では、第１酸化膜のテーパ状の部分を覆うように第２酸化膜を形成し、第２酸化膜の上に上部電極を形成する。これにより、第２酸化膜のうち上部電極とトレンチの側壁との間の部分を下方ほど厚く形成できる。従って、閾値の増大を抑制しつつ、ゲート・コレクタ間容量を低減できる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面の拡大図である。
各実施の形態に係る半導体装置および半導体装置の製造方法について図面を参照して説明する。同じまたは対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の断面図である。半導体装置１００は、例えば、トレンチゲート構造を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。半導体装置１００では、ｎ型ドリフト層１１の上にｎ型キャリア蓄積層１２が形成されている。ｎ型キャリア蓄積層１２の上には、ｐ型ベース層１３、ｎ型エミッタ層１４がこの順に形成されている。ｎ型ドリフト層１１の下にはｎ型バッファ層１５、ｐ型コレクタ層１６が形成されている。
ｎ型ドリフト層１１、ｎ型キャリア蓄積層１２、ｐ型ベース層１３、ｎ型エミッタ層１４、ｎ型バッファ層１５、ｐ型コレクタ層１６は、半導体層に該当する。また、ｎ型は第１導電型に該当し、ｐ型は第１導電型と異なる第２導電型に該当する。各層の導電型は逆であっても良い。ｎ型ドリフト層１１、ｎ型キャリア蓄積層１２は、第１半導体層に該当し、ｐ型ベース層１３は第２半導体層に該当する。
半導体層にはトレンチ２０が形成されている。トレンチ２０の内部には、埋込電極２２と上部電極２４の２つの電極が設けられる。上部電極２４は、埋込電極２２の上方に設けられる。また、トレンチ２０の内部には絶縁膜２１が設けられる。絶縁膜２１は、埋込電極２２とトレンチ２０の側壁との間の第１部分２１ａと、上部電極２４とトレンチ２０の側壁との間の第２部分２１ｂと、埋込電極２２と上部電極２４との間の第３部分２１ｃとを有する。つまり、第１部分２１ａは埋込電極２２と半導体層を分離する。第２部分２１ｂは上部電極２４と半導体層を分離する。第３部分２１ｃは埋込電極２２と上部電極２４を分離する。
上部電極２４は、下端に側面がトレンチ２０の内側に向かって傾斜した部分を有する。これにより、絶縁膜２１の第２部分２１ｂは、下方ほど厚く形成される。また、上部電極２４の下面は、中央部が凹んでいる。
半導体層の上面には、バリアメタル４０と、主電極であるエミッタ電極４１が設けられる。層間絶縁膜３０は、上部電極２５とエミッタ電極４１を分離している。半導体層の下面には、主電極であるコレクタ電極４２が設けられる。エミッタ電極４１は第１電極に該当し、コレクタ電極４２は第２電極に該当する。
上部電極２４はゲート電位、埋込電極２２はエミッタ電位に接続される。これにより、上部電極２４がシールドされ、ゲート・コレクタ間容量を低減することができる。また、絶縁膜２１の第２部分２１ｂの厚さＴａを厚くすると、ゲート・コレクタ間容量をさらに小さくできる。しかし、絶縁膜２１を厚くすると閾値電圧の増大を招く。閾値電圧は半導体装置１００の基本特性である。閾値電圧が大きくなると、飽和電流などの他の特性も悪化するおそれがある。よって、第２部分２１ｂを厚くすることは通常許されない。
これに対し本実施の形態では、絶縁膜２１の第２部分２１ｂが下方ほど厚く形成される。つまり、Ｔａ＜Ｔｂである。これにより、閾値電圧の増大を抑制しつつ、ゲート・コレクタ間容量を低減できる。特に、上部電極２４とｎ型キャリア蓄積層１２間の容量は、ゲート・コレクタ間容量に寄与し易い。本実施の形態では、例えば絶縁膜２１の第２部分２１ｂのうち、ｎ型キャリア蓄積層１２と隣接する部分は、ｐ型ベース層１３と隣接する部分よりも厚い。これにより、閾値電圧の増大を抑制しつつ、有効にゲート・コレクタ間容量を低減できる。
また、絶縁膜２１の第３部分２１ｃが厚いことで、ゲート・エミッタ間容量を低減することができる。しかし、第３部分２１ｃを厚く形成すると、上部電極２４の下端がｐ型ベース層１３の底部より上に位置する可能性がある。この場合、絶縁膜２１が厚いとチャネルが形成されず、半導体装置１００が動作しないおそれがある。
これに対し本実施の形態では、上部電極２４の下面は、中央部が凹んでいる。つまり、絶縁膜２１の第３部分２１ｃは、半導体層側の厚さＤａよりも、トレンチ２０中央部の厚さＤｂが厚い。この構成によれば、チャネルの未形成を抑制しながら、第３部分２１ｃの厚い部分を確保できる。従って、ゲート・エミッタ間容量を低減することができる。
次に半導体装置１００の製造方法を説明する。図２～１５は、実施の形態１に係る半導体装置１００の製造方法を示す図である。まず、図２に示すように、ｎ型ドリフト層１１で構成される半導体基板を準備する。半導体基板は、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハである。半導体基板は、ＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製された、いわゆるＭＣＺウエハであっても良い。半導体基板は、ｎ型不純物を含むｎ型ウエハであって良い。
半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置１００の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置１００では、ｎ型ドリフト層１１の比抵抗が４０～１２０Ω・ｃｍ程度となるように、ｎ型不純物の濃度が調整される。図２に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ型ドリフト層１１となっている。このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって不純物イオンを半導体基板内に拡散する。このようにｐ型あるいはｎ型の半導体層を形成することで、半導体装置１００は製造される。
次に、図３に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入して、ｎ型キャリア蓄積層１２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入して、ｐ型ベース層１３を形成する。ｎ型キャリア蓄積層１２、ｐ型ベース層１３は、半導体基板に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後にイオン注入されるため、半導体基板の第１主面側に選択的に形成される。なお、マスク処理では、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成する。この開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりする。
次に、図４に示すように、マスク処理によりｐ型ベース層１３の第１主面側に選択的にｎ型不純物を注入して、ｎ型エミッタ層１４を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）である。また、マスク処理により、ｐ型ベース層１３の第１主面側に選択的にｐ型不純物を注入することで、ｐ型コンタクト層を形成することができる。図４では、ｐ型コンタクト層は省略されている。注入するｐ型不純物は、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）である。
次に、図５に示すように、半導体層にトレンチ２０を形成する。トレンチ２０は、半導体基板の第１主面側から、ｎ型エミッタ層１４、ｐ型ベース層１３、ｎ型キャリア蓄積層１２を貫通し、ｎ型ドリフト層１１に達する。トレンチ２０の形成方法として、例えば半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ２０を形成する部分の酸化膜に開口を形成する。次に、開口を形成した酸化膜をマスクとして、半導体基板をエッチングすることでトレンチ２０を形成すれば良い。トレンチ２０のピッチおよび平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図６に示すように、酸素を含む雰囲気中で半導体基板を加熱して、トレンチ２０の内壁および半導体基板の第１主面に第１酸化膜２３ａを形成する。次に、図７に示すように、内壁に第１酸化膜２３ａを形成したトレンチ２０内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによって、ｎ型またはｐ型の不純物をドープした多結晶シリコンを堆積させる。これにより、トレンチ２０の下部に埋込電極２２を形成する。埋込電極２２として、多結晶シリコンの代わりに例えばｎ型またはｐ型の不純物をドープした非晶質シリコンを使用しても良い。非晶質シリコンを使用することで、埋込電極２２の上面の凹凸の低減効果が得られる。以上から、トレンチ２０の内部に、埋込電極２２と、埋込電極２２とトレンチ２０の側壁とを隔てる第１酸化膜２３ａとが形成される。
次に、図８に示すように、トレンチ２０内の上部および半導体基板の第１主面の第１酸化膜２３ａをウエットエッチングにより除去する。これにより、埋込電極２２と半導体層を分離する絶縁膜２１の第１部分２１ａが形成される。絶縁膜２１は、埋込電極２２よりも上の部分が、テーパ状に残るという特徴を有する。つまり、本工程では、第１酸化膜２３ａのうち埋込電極２２よりも上の部分がテーパ状となるように、第１酸化膜２３ａの一部を除去する。
次に、図９に示すように、半導体基板の第１主面と、埋込電極２２の上面と、トレンチ２０の側壁と、第１酸化膜２３ａのテーパ状の部分を覆うように、第２酸化膜２３ｂを形成する。第２酸化膜２３ｂは、例えば酸素を含む雰囲気中で半導体基板を加熱することで形成される。第１酸化膜２３ａのテーパ状の部分に更に第２酸化膜２３ｂが形成されることにより、絶縁膜２１の第２部分２１ｂに、下方ほど厚くなる部分が形成される。このように、第２酸化膜２３ｂのうち、上部電極２４とトレンチ２０の側壁との間となる部分は、下方ほど厚く形成される。
また、埋込電極２２は不純物をドープした多結晶シリコンであるため、第２酸化膜２３ｂの形成の際に増速酸化される。よって、埋込電極２２の上面に形成された第２酸化膜２３ｂは、トレンチ２０の側壁に形成された第２酸化膜２３ｂより厚くなる。つまり、絶縁膜２１の第３部分２１ｃは、第２部分２１ｂより厚く形成される。
次に、図１０に示すように、トレンチ２０内にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープした多結晶シリコンを堆積させる。これにより、トレンチ２０の内部の第２酸化膜２３ｂの上に、上部電極２４を形成する。上部電極２４として、多結晶シリコンの代わりに、例えばｎ型またはｐ型の不純物をドープした非晶質シリコンを使用しても良い。ただし、上部電極２４の上面の凹凸による特性への影響は少ないと考えられる。このため、上部電極２４としてデポレートが高い多結晶シリコンを用いた方が生産面において効率が良い。
次に、図１１に示すように、半導体基板の第１主面に層間絶縁膜３０を堆積させる。次に、半導体基板の第１主面に形成された第２酸化膜２３ｂを除去する。層間絶縁膜３０は、例えばＳｉＯ２である。次に、マスク処理により、層間絶縁膜３０にコンタクトホールを形成する。コンタクトホールは、ｎ型エミッタ層１４、図示しないｐ型コンタクト層上に形成される。
次に、図１２に示すように、半導体基板の第１主面および層間絶縁膜３０の上にバリアメタル４０を形成する。さらに、バリアメタル４０の上にエミッタ電極４１を形成する。バリアメタル４０は、例えば窒化チタンをＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤによって成膜することで形成する。エミッタ電極４１は、例えばスパッタリング、蒸着などのＰＶＤによって、アルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル４０の上に堆積させて形成する。
また、アルミシリコン合金の上に、無電解めっきまたは電解めっきでニッケル合金（Ｎｉ合金）をさらに形成して、エミッタ電極４１としても良い。エミッタ電極４１をめっきで形成すると、エミッタ電極４１として厚い金属膜を容易に形成することができる。これにより、エミッタ電極４１の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極４１を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施しても良い。
次に、図１３に示すように半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、６０μｍ～２００μｍである。
次に、図１４に示すように、半導体基板の第２主面側からｎ型不純物を注入してｎ型バッファ層１５を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層１５は、例えば、リン（Ｐ）イオンまたはプロトン（Ｈ＋）を注入して形成する。ｎ型バッファ層１５は、プロトンとリンの両方を注入して形成しても良い。プロトンは、低い加速エネルギーで、半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを容易に変更することができる。このため、加速エネルギーを変更しながら複数回プロトンを注入することで、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層１５を形成することができる。
また、リンはプロトンと比較して、ｎ型不純物としての活性化率を高くすることができる。リンでｎ型バッファ層１５を形成することにより、薄板化した半導体基板であっても空乏層がパンチスルーするのを確実に抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層１５を形成するのが好ましい。この際、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ型コレクタ層１６は、例えばボロン（Ｂ）を注入して形成する。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールする。これにより、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から浅い位置に注入されたｎ型バッファ層１５のリンも、同時に活性化される。一方、プロトンは３５０℃～５００℃といった比較的低いアニール温度で活性化される。このため、プロトンを注入した後は、プロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。レーザーアニールによれば、半導体基板の第２主面近傍のみを高温にすることができる。このため、プロトンを注入した後であっても、ｎ型不純物またはｐ型不純物の活性化に用いることができる。
次に、図１５に示すように、半導体基板の第２主面上にコレクタ電極４２を形成する。コレクタ電極４２は、例えばスパッタリング、蒸着などのＰＶＤによって、アルミシリコン合金（Ａｌ－Ｓｉ系合金）、チタン（Ｔｉ）などを堆積させて形成する。コレクタ電極４２は、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成しても良い。さらに、ＰＶＤで形成した金属膜上に、無電解めっきまたは電解めっきで、さらに金属膜を形成して、コレクタ電極４２としても良い。
以上のような工程により半導体装置１００は製造される。半導体装置１００は、１枚のｎ型ウエハにマトリクス状に複数作製される。ウエハをレーザーダイシングまたはブレードダイシングにより個々の半導体装置１００に切り分けることで、半導体装置１００が完成する。
本実施の形態の変形例として、絶縁膜２１の第２部分２１ｂが下方ほど厚く形成されれば、上部電極２４の下面は中央部が凹んでいなくても良い。この場合も、ゲート・コレクタ間容量を低減できる。また、上部電極２４の下面の中央部が凹んでいれば、絶縁膜２１の第２部分２１ｂが下方ほど厚く形成されなくても良い。この場合も、ゲート・エミッタ間容量を低減することができる。また、各層の材質、形状、製造方法は上述したのものに限定されない。
半導体層は、ワイドバンドギャップ半導体で形成されていても良い。ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドである。本実施の形態によれば、閾値電圧の増大を抑制しつつゲート・コレクタ間容量を低減できるため、ワイドバンドギャップ半導体で形成された半導体装置１００の性能を有効に活用することができる。
これらの変形は、以下の実施の形態に係る半導体装置および半導体装置の製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置および半導体装置の製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図１６は、実施の形態２に係る半導体装置２００の断面図である。本実施の形態では、絶縁膜２１、埋込電極２２２および上部電極２２４の構造が実施の形態１の構造と異なる。他の構造は、実施の形態１の構造と同様である。本実施の形態では、絶縁膜２１の第１部分２１ａは第２部分２１ｂより厚い。これにより、ゲート・コレクタ間容量に大きく影響する上部電極２４とｎ型キャリア蓄積層１２間の絶縁膜２１の厚さを更に厚くすることができる。従って、ゲート・コレクタ間容量を更に低減できる。
実施の形態３．
図１７は、実施の形態３に係る半導体装置の断面の拡大図である。本実施の形態では、埋込電極２２の上面の凹凸は、上部電極２４の上面の凹凸よりも小さい。これにより、絶縁膜２１の第３部分２１ｃが局所的に薄くなることを抑制できる。従って、局所的にゲート・エミッタ間容量が大きくなることを抑制でき、ゲート・エミッタ間容量の低減効果を向上できる。埋込電極２２にｎ型またはｐ型の不純物をドープした非晶質シリコンを使用することで、埋込電極２２の上面の凹凸を低減することができる。
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
トレンチが形成された半導体層と、
前記トレンチの内部に設けられた埋込電極と、
前記トレンチの内部で、前記埋込電極の上方に設けられた上部電極と、
前記トレンチの内部に設けられた絶縁膜と、
前記半導体層の上面に設けられた第１電極と、
前記半導体層の下面に設けられた第２電極と、
を備え、
前記絶縁膜は、前記埋込電極と前記トレンチの側壁との間の第１部分と、前記上部電極と前記トレンチの側壁との間の第２部分と、前記埋込電極と前記上部電極との間の第３部分と、を有し、
前記上部電極の下面は、中央部が凹んでいることを特徴とする半導体装置。
（付記２）
前記絶縁膜の前記第２部分は、下方ほど厚いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記上部電極は、側面が前記トレンチの内側に向かって傾斜した部分を有することを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記半導体層は第１導電型の第１半導体層と、前記第１半導体層の上に設けられた前記第１導電型と異なる第２導電型の第２半導体層と、を有し、
前記絶縁膜の前記第２部分のうち、前記第１半導体層と隣接する部分は、前記第２半導体層と隣接する部分よりも厚いことを特徴とする付記１から３の何れか１項に記載の半導体装置。
（付記５）
前記第３部分は、前記第２部分より厚いことを特徴とする付記１から４の何れか１項に記載の半導体装置。
（付記６）
前記第１部分は前記第２部分より厚いことを特徴とする付記１から５の何れか１項に記載の半導体装置。
（付記７）
前記埋込電極の上面の凹凸は、前記上部電極の上面の凹凸よりも小さいことを特徴とする付記１から６の何れか１項に記載の半導体装置。
（付記８）
前記埋込電極は、非晶質シリコンで形成されることを特徴とする付記１から７の何れか１項に記載の半導体装置。
（付記９）
前記半導体層は、ワイドバンドギャップ半導体で形成されていることを特徴とする付記１から８の何れか１項に記載の半導体装置。
（付記１０）
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする付記９に記載の半導体装置。
（付記１１）
半導体層にトレンチを形成し、
前記トレンチの内部に、埋込電極と、前記埋込電極と前記トレンチの側壁とを隔てる第１酸化膜と、を形成し、
前記第１酸化膜のうち前記埋込電極よりも上の部分がテーパ状となるように、前記第１酸化膜の一部を除去し、
前記埋込電極の上面と、前記トレンチの側壁と、前記テーパ状の部分を覆うように、第２酸化膜を形成し、
前記トレンチの内部の前記第２酸化膜の上に、上部電極を形成することを特徴とする半導体装置の製造方法。
（付記１２）
前記第２酸化膜のうち、前記上部電極と前記トレンチの側壁との間の部分は、下方ほど厚いことを特徴とする付記１１に記載の半導体装置の製造方法。
１１ ｎ型ドリフト層、１２ ｎ型キャリア蓄積層、１３ ｐ型ベース層、１４ ｎ型エミッタ層、１５ ｎ型バッファ層、１６ ｐ型コレクタ層、２０ トレンチ、２１ 絶縁膜、２１ａ 第１部分、２１ｂ 第２部分、２１ｃ 第３部分、２２ 埋込電極、２３ａ 第１酸化膜、２３ｂ 第２酸化膜、２４ 上部電極、２５ 上部電極、３０ 層間絶縁膜、４０ バリアメタル、４１ エミッタ電極、４２ コレクタ電極、１００、２００ 半導体装置、２２２ 埋込電極、２２４ 上部電極

Claims (12)

  1. トレンチが形成された半導体層と、
    前記トレンチの内部に設けられた埋込電極と、
    前記トレンチの内部で、前記埋込電極の上方に設けられた上部電極と、
    前記トレンチの内部に設けられた絶縁膜と、
    前記半導体層の上面に設けられた第１電極と、
    前記半導体層の下面に設けられた第２電極と、
    を備え、
    前記絶縁膜は、前記埋込電極と前記トレンチの側壁との間の第１部分と、前記上部電極と前記トレンチの側壁との間の第２部分と、前記埋込電極と前記上部電極との間の第３部分と、を有し、
    前記上部電極の下面は、中央部が凹んでいることを特徴とする半導体装置。
  2. 前記絶縁膜の前記第２部分は、下方ほど厚いことを特徴とする請求項１に記載の半導体装置。
  3. 前記上部電極は、側面が前記トレンチの内側に向かって傾斜した部分を有することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体層は第１導電型の第１半導体層と、前記第１半導体層の上に設けられた前記第１導電型と異なる第２導電型の第２半導体層と、を有し、
    前記絶縁膜の前記第２部分のうち、前記第１半導体層と隣接する部分は、前記第２半導体層と隣接する部分よりも厚いことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第３部分は、前記第２部分より厚いことを特徴とする請求項１または２に記載の半導体装置。
  6. 前記第１部分は前記第２部分より厚いことを特徴とする請求項１または２に記載の半導体装置。
  7. 前記埋込電極の上面の凹凸は、前記上部電極の上面の凹凸よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
  8. 前記埋込電極は、非晶質シリコンで形成されることを特徴とする請求項１または２に記載の半導体装置。
  9. 前記半導体層は、ワイドバンドギャップ半導体で形成されていることを特徴とする請求項１または２に記載の半導体装置。
  10. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項９に記載の半導体装置。
  11. 半導体層にトレンチを形成し、
    前記トレンチの内部に、埋込電極と、前記埋込電極と前記トレンチの側壁とを隔てる第１酸化膜と、を形成し、
    前記第１酸化膜のうち前記埋込電極よりも上の部分がテーパ状となるように、前記第１酸化膜の一部を除去し、
    前記埋込電極の上面と、前記トレンチの側壁と、前記テーパ状の部分を覆うように、第２酸化膜を形成し、
    前記トレンチの内部の前記第２酸化膜の上に、上部電極を形成することを特徴とする半導体装置の製造方法。
  12. 前記第２酸化膜のうち、前記上部電極と前記トレンチの側壁との間の部分は、下方ほど厚いことを特徴とする請求項１１に記載の半導体装置の製造方法。
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