JP2023130544A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の信頼性を向上させる。特に、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を提供する。
【解決手段】基板BP1と、基板BP1上に設けられ、基板BP1の上面に沿う第1方向に互いに離間して並ぶ半導体チップUAおよび導体M1と、半導体チップUAの上面に接続された中間導体ICNと、導体M1の直上において中間導体ICNの上面に接続された半導体チップLAと、を有する半導体装置であって、平面視において、半導体チップUAと半導体チップLAとは、互いに離間し、半導体チップUAおよび半導体チップLAは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成している。
【選択図】図1
【解決手段】基板BP1と、基板BP1上に設けられ、基板BP1の上面に沿う第1方向に互いに離間して並ぶ半導体チップUAおよび導体M1と、半導体チップUAの上面に接続された中間導体ICNと、導体M1の直上において中間導体ICNの上面に接続された半導体チップLAと、を有する半導体装置であって、平面視において、半導体チップUAと半導体チップLAとは、互いに離間し、半導体チップUAおよび半導体チップLAは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成している。
【選択図】図1
Description
本発明は、半導体装置に係り、2以上の半導体チップを備えた半導体モジュールに関する。
近年、SiC(炭化ケイ素)パワー半導体が搭載された半導体モジュールを使用した電力変換装置が市場に投入され始めている。SiCを代表とするワイドバンドギャップパワー半導体は従来のSi(シリコン)パワー半導体よりも導通損失が小さいため、電力変換装置の冷却系を簡素化できる。また、Siではバイポーラデバイスを採用しなければいけない中・高耐圧領域でも、SiCであればユニポーラデバイスで十分な低損失デバイスが実現可能であるため、高周波駆動が可能となる。その結果、電力変換装置を構成するインダクタまたはキャパシタなどの受動部品を小型化できる。以上の効果により、電力変換装置全体のサイズを小さくすることが可能である。
特許文献1(特開2011-243872号公報)には、P極側に接続するハイサイド側半導体素子と、N極側に接続するローサイド側半導体素子との2組を、1つのパワーカードに実装した半導体装置が記載されている。
半導体装置を高周波駆動する際には、寄生インダクタンスが大きいことにより半導体装置のオフ時に印加されるサージ電圧の存在が問題となる。また、サージ電圧による短時間の電圧跳ね上がりはノイズの発生源ともなる。そこで、寄生インダクタンスが小さくなるように、半導体チップを2つ備えた2in1モジュールとして、上アームの半導体チップと下アームの半導体チップとを3次元的に配置した積層両面冷却モジュールがあるが、単純にそれらの半導体チップとを積層した構造では熱抵抗が上昇し、半導体装置の温度が上昇し易くなる。これにより、半導体装置のみならず電力変換装置全体の温度が上昇し、信頼性が低下することで製品寿命が短くなる。
本発明の目的は、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を提供することにある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、第1基板と、前記第1基板上に設けられ、前記第1基板の上面に沿う第1方向に互いに離間して並ぶ第1半導体チップおよび第1導体と、前記第1半導体チップの上面に接続された第2導体と、前記第1導体の直上において前記第2導体の上面に接続された第2半導体チップと、を有し、平面視において、前記第1半導体チップと前記第2半導体チップとは、互いに離間し、前記第1半導体チップおよび前記第2半導体チップは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成しているものである。
本発明によれば、半導体装置の信頼性を向上させる。特に、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を提供する。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
<改善の余地>
以下に、図19~図22を用いて、改善の余地の詳細について説明する。
以下に、図19~図22を用いて、改善の余地の詳細について説明する。
半導体装置(半導体モジュール)を高周波駆動する際に課題となる要素として、半導体装置の寄生インダクタンスLsがある。図19は、縦軸の電流および電圧と、横軸の時間との関係を示すグラフである。図19では、半導体装置に流れる電流のグラフを破線で示し、半導体装置に印加される電圧のグラフを実線で示している。図19に示すように、寄生インダクタンスが大きいと、半導体装置のオフ時に半導体装置に対し大きなサージ電圧ΔVが印加される。大きいサージ電圧ΔVが印加された後、電圧値は下がって一定の電源電圧Vになる。したがって、半導体モジュールの絶縁を、サージ電圧分を考慮して保証しなければならない。
また、サージ電圧による短時間の電圧跳ね上がりはノイズの発生源ともなる。さらに、サージ電圧は寄生インダクタンスと電流の変化量di/dt(図19参照)で決まる。このため、SiCを用いた半導体装置を高周波で動かすためにdi/dtを高速にすると、サージ電圧およびノイズの影響はより大きくなる。
そこで、図20に示す比較例1の半導体装置内のように、半導体チップを実装する絶縁基板の寄生インダクタンスが小さくなるように設計することが考えられる。比較例1の半導体装置は、上アームの半導体チップUAと下アームの半導体チップLAとを搭載した2in1モジュールであって、それらの半導体チップ2つを3次元的に配置することで低寄生インダクタンスを実現する積層両面冷却モジュールがある。すなわち、半導体チップUAと半導体チップLAとは、中間導体ICNのみを介して接続されるため、電流経路が短く、低寄生インダクタンスが実現できる。
しかし、単純に上アームの半導体チップUAと下アームの半導体チップLAとを上下に積層した構造では、熱抵抗が上昇し、半導体装置の温度が上昇し易くなる。これにより、半導体チップのみならず、半導体装置により構成される電力変換装置全体の温度が上昇し、電力変換装置の信頼性が低下することで製品寿命が短くなる。
これに対し、図21に示す比較例2の半導体装置のように、半導体装置内において上アームの半導体チップUAと下アームの半導体チップLAとを隣り合うように配置し、それらの半導体チップ同士を、導体CN1、CN2およびCN3を介して電気的に接続することが考えられる。この場合、半導体チップUAと半導体チップLAとの間において電流は導体CN1、CN2およびCN3を通る。このため、比較例2の半導体装置は、比較例1の半導体装置のように半導体チップUAと半導体チップLAと中間導体ICNのみを介して接続されている場合に比べて電流経路が長く、寄生インダクタンスが大きい。
このことを、図22を用いて説明する。図22は、縦軸が熱抵抗であり、横軸が寄生インダクタンスであるグラフである。図22には、比較例1の半導体装置の特性を四角のプロットで示し、比較例2の半導体装置の特性を三角のプロットで示している。図22に示すように、比較例1は比較例2に比べて寄生インダクタンスが低い。ただし、比較例1は半導体チップUAと半導体チップLAとが近い位置に配置されているため発熱量が大きく、比較例2に比べて熱抵抗が高い。このように、寄生インダクタンスと熱抵抗はトレードオフの関係にあり、低寄生インダクタンスであり、かつ低熱抵抗な半導体装置を実現することが、改善の余地として存在する。
このように、複数の半導体チップを含む半導体モジュールからなる半導体装置には、改善の余地が存在する。そこで、本願の各実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
(実施の形態1)
<半導体装置の構造>
以下、図1~図8を用いて、本実施の形態について説明する。ここでは、半導体装置として、積層ハーフブリッジモジュールを例に説明する。
<半導体装置の構造>
以下、図1~図8を用いて、本実施の形態について説明する。ここでは、半導体装置として、積層ハーフブリッジモジュールを例に説明する。
図1は、本実施の形態における半導体装置の断面図である。図1に示すように、本実施の形態の半導体装置は、基板BP1と、基板BP1の上面上に接続された絶縁導体IC1と、絶縁導体IC1上に接続された絶縁板IP1とを有している。絶縁板IP1上には、配線PCと導体CN2とが、基板BP1の上面に沿うX方向において並んで配置されている。配線PCと導体CN2とは互いに離間しており、それぞれ絶縁板IP1の上面に接続されている。配線PCと導体CN2とのそれぞれの厚さは同じである。配線PC上には、2in1モジュールを構成する上アームの半導体チップUAが接続されている。導体CN2上には、X方向において半導体チップUAと並んで導体M2が接続されている。半導体チップUAと導体M2とは、互いに離間しており、それぞれの厚さは同じである。半導体チップUA上および導体M2上には、中間導体ICNが接続されている。中間導体ICNの底面と基板BP1の上面とは、平行な関係にある。
中間導体ICN上には、導体M1と、2in1モジュールを構成する下アームの半導体チップLAとが接続されている。導体M1と半導体チップLAとは、X方向に並んで互いに離間しており、それぞれの厚さは同じである。導体M1は、半導体チップUAの直上に中間導体ICNを介して配置されている。また、半導体チップLAは、導体M2の直上に中間導体ICNを介して配置されている。導体M1上には、導体CN1が接続され、半導体チップLA上には配線NCが接続されている。導体CN1と配線NCとは、X方向に並んで互いに離間しており、それぞれの厚さは同じである。導体CN1上および配線NC上には、絶縁板IP2が接続されている。絶縁板IP2上には、絶縁導体IC2が接続されている。絶縁導体IC2上には、基板BP2が接続されている。
本実施の形態の半導体装置は、上記のような構成を有している。なお、図1では半導体装置を封止している樹脂の図示を省略している。
上述した導体のうち、絶縁導体IC1、IC2、配線PC、NCおよび中間導体ICNのそれぞれは、例えばCu(銅)またはAl(アルミニウム)からなる。上述した絶縁板IP1、IP2は、例えばセラミックまたは樹脂からなる。基板BP1、BP2は、Cu、AlSiC(炭化ケイ素アルミニウム複合材)またはMgSiC(炭化ケイ素マグネシウム複合材)からなる。基板BP1、BP2は、図示していない冷却構造(例えばヒートシンク)に接続されている。例えば、基板BP1の下面に接続されたヒートシンクは、下方に突出する櫛葉状の複数の突起を有しており、例えばCu、Fe(鉄)またはAlからなる。
半導体チップUA、LAのそれぞれは、主にSiC(炭化ケイ素)、GaN(窒化ガリウム)またはGa2O3(酸化ガリウム)からなる。導体M1、M2は、比較例1、2のように、2in1モジュールにおいて2つの半導体チップを上下方向または横方向に並べる代わりに配置する擬似的な半導体チップである。導体M1、M2は熱電導体であり、例えば金属により構成される。導体M1、M2は、Cu若しくはMo(モリブデン)またはCu/Moの積層体からなる。導体M1、M2は放熱の役割を有する放熱用ダミーチップである。
半導体チップUA、LAと各導体との間、導体同士の間、並びに、基板BP1、BP2と絶縁導体IC1、IC2との間は、はんだまたは金属焼結体で接続されている。絶縁導体IC1、IC2は、絶縁板IP1、IP2により半導体チップUA、LAから絶縁された導体板である。
図2に、本実施の形態の半導体装置の平面図を示す。図2では、中間導体ICNよりも下の構造を、封止用の樹脂を省略して示している。図2に示すように、配線PCおよび導体CN2のそれぞれの面積は、半導体チップUAおよび導体M2のいずれの面積よりも大きい。また、絶縁導体IC1および基板BP1のそれぞれの面積は、配線PCおよび導体CN2のそれぞれの面積の和よりも大きい。
図3に、本実施の形態の半導体装置である積層ハーフブリッジモジュール(2in1モジュール)の回路図を示す。本実施の形態の半導体装置は、例えば電力変換装置である。ここでは、半導体チップUA、LAのそれぞれがMOSFET(Metal Insulator Semiconductor Field Effect Transistor)を搭載している場合について説明する。ただし、半導体チップUA、LAはMOSFETではなくIGBT(Insulated Gate Bipolar Transistor)を搭載していてもよい。図1および図3に示すように、上アームの半導体チップUAを構成するMOSFETのソースは、中間導体ICNを介して、下アームの半導体チップLAを構成するMOSFETのドレインに接続されている。上アームの半導体チップUAを構成するMOSFETのドレインは、配線PCを介してP端子に接続されている。下アームの半導体チップLAを構成するMOSFETのソースは、配線NCを介してN端子に接続されている。
すなわち、図1に示す半導体チップUAの下面側では、半導体チップUAのドレイン電極が配線PCに接続されている。半導体チップUAの上面側では、半導体チップUAのソース電極が中間導体ICNに接続されている。半導体チップLAの上面側では、半導体チップLAのソース電極が配線NCに接続されている。半導体チップLAの下面側では、半導体チップLAのドレイン電極が中間導体ICNに接続されている。このように、半導体チップUAおよび半導体チップLAは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成している。
ここで、半導体チップUA、LAの表面と導体との間には、導体のスペーサーを用いる場合がある。図4および図5に、例として配線NCと半導体チップLAとの接続態様を断面図で示す。図4では、配線NCの下面と半導体チップLAとが、順に形成されたはんだS1、スペーサーSP1およびはんだS2により接続されている。これに対し、図5に示すように、スペーサーを用いずに、導体の一部が凸型になった導体を使用してもよい。図5において、配線PCの下面には、下方に突出する凸部CP1が設けられており、凸部CP1の下面にはんだS3を介して半導体チップLAが接続されている。このように導体が凸部を有することで、はんだを用いる数が減少するため、熱抵抗がより小さくなるという利点がある。はんだS1~S3は、金属焼結体であってもよい。導体M1、M2も、図4または図5に示す半導体チップUA、LAと同様に導体と接続される。凸部を有するのは、配線PCに限らず、中間導体ICN、配線NC、導体CN1またはCN2であってもよい。
図6に、本実施の形態の半導体装置を樹脂により封止した態様を断面図で示す。図6に示すように、図1に示した構成のうち、基板BP1と基板BP2との間に設けられた部分は、絶縁体である樹脂RSにより封止されている。樹脂RSは、例えば絶縁ゲル、モールド樹脂またはエポキシ樹脂などからなる。このように封止を行うことで、放電を防止し、ゴミまたは水分などから半導体装置を保護できる。封止する範囲は、X方向、Y方向およびZ方向における基板BP1、BP2のそれぞれの端部よりも内側である。X方向およびY方向は基板BP1の上面に沿う方向であり、X方向、Y方向およびZ方向のそれぞれは互いに直交する方向である。Z方向は、基板BP1および絶縁板IP1のそれぞれの上面に対して垂直な方向(上下方向、縦方向、厚さ方向)である。本願でいう平面視とは、半導体装置をZ方向において、基板BP1の上面上から、基板BP1の上面側を見下ろす場合を指す。
半導体装置が基板BP1、BP2を備えていない場合は、絶縁板IP1、IP2の端部より内側を封止する。このように基板BP1、BP2または絶縁板IP1、IP2を樹脂RSから露出させるのは、それらを冷却面として用いるためである。なお、基板BP1、BP2が無い場合は、絶縁板IP1、IP2が半導体チップや各導体などを支える基板として機能する。
次に、図7および図8を用いて、半導体装置の配線態様について説明する。図1では、配線PC、NCのそれぞれの全体が基板BP1、BP2と重なる場合について説明したが、実際には、P端子およびN端子との接続のため、平面視において配線PC、NCの一部が基板BP1、BP2の外側に延出していることが考えられる。図7および図8に示すように、配線PCは、X方向において基板BP1、BP2の外側に位置するP端子PTまで延在し、配線PCの端部はP端子PTに接続されている。言い換えれば、配線PCの端部はP端子PTを構成している。同様に、配線NCは、X方向において基板BP1、BP2の外側に位置するN端子NTまで延在し、配線NCの端部はN端子NTに接続されている。言い換えれば、配線NCの端部はN端子NTを構成している。
すなわち、上アームの半導体チップUAを構成するMOSFETのドレインは、配線PCを介してP端子PTに接続されている。下アームの半導体チップLAを構成するMOSFETのソースは、配線NCを介してN端子NTに接続されている。
図8では、中間導体ICNより下の部分と、配線NCと、半導体チップLAに接続されたゲート配線GWとを示している。このことは、後の説明で用いる図11および図12の平面図でも同様である。また、図8では、ゲート配線GWに接続された半導体チップUAの拡大平面図も示している。半導体チップUA、LAは、それぞれ同様の特性を有するパワーMOSFETであり、いずれも一方の面(第1主面、上面)側にソースパッドSPおよびゲートパッドGPを有し、当該面とは反対側の面(第2主面、下面)にドレイン電極を有している。半導体チップUA、LAのそれぞれのゲートパッドGPには、例えばワイヤ、リボン、はんだまたは金属焼結体を介してゲート配線GWが接続されている。ゲート配線GWは、例えばCuからなる。
なお、図8と異なり、ゲートパッドGPの位置は半導体チップの4隅のいずれかでもよい。また、半導体チップUAに接続されたゲート配線GWと半導体チップLAに接続されたゲート配線GWとは、図8では、平面視において180度異なる向きに延出している。ただし、それらのゲート配線GWは、半導体装置に対して同じ方向に引き出されていてもよい。ゲート配線GWの一方の端部は半導体チップUAまたはLAに接続されており、ゲート配線GWの他方の端部は、ゲート端子GTを構成している。
半導体チップUAの第1主面と中間導体ICNとの間には、半導体チップUAのソースパッドSPおよび中間導体ICNのいずれからも絶縁されたゲート配線GWが挿入されている。また、半導体チップLAの第1主面と配線NCとの間には、半導体チップUAのソースパッドSPおよび配線NCのいずれからも絶縁されたゲート配線GWが挿入されている。
半導体チップUAのゲートパッドGPに電気的に接続されたゲート配線GWは、配線PCの延在方向(X方向)に対して平面視で交差する方向(ここではY方向)に延在している。本実施の形態では、平面視において、半導体チップUAのゲートパッドGPに電気的に接続されたゲート配線GWの延在方向と、配線PCの延在方向とのなす角度θ1を45~90度(45度以上90度以内)とする。
同様に、半導体チップLAのゲートパッドGP(図示しない)に電気的に接続されたゲート配線GWは、配線NCの延在方向(X方向)に対して平面視で交差する方向(ここではY方向)に延在している。本実施の形態では、平面視において、半導体チップLAのゲートパッドGPに電気的に接続されたゲート配線GWの延在方向と、配線NCの延在方向とのなす角度θ2を45~90度とする。角度θ1、θ2のそれぞれは、直角または鋭角である。
これらの角度θ1、θ2のそれぞれが45度未満となると、ゲート配線GWと配線PC、NCとが互いに接近し、それぞれの延在方向同士が平行に近づくため、ゲート配線GWを介して伝送されるゲート信号に遅れが生じる。このため、ここでは角度θ1、θ2のそれぞれを45~90度に設定することで、当該ゲート信号の遅れの発生を防げる。
<本実施の形態の効果>
図22のグラフは、本実施の形態の特性を丸のプロットで示す。図22に示すように、本実施の形態は、比較例2に比べて寄生インダクタンスが低い。これは、比較例2において半導体チップUA、LAの相互間は導体CN1、CN3およびCN2を含む長い電流経路により接続されているのに対し、本実施の形態において半導体チップUA、LAの相互間は中間導体ICNのみにより電気的に接続されているためである。
図22のグラフは、本実施の形態の特性を丸のプロットで示す。図22に示すように、本実施の形態は、比較例2に比べて寄生インダクタンスが低い。これは、比較例2において半導体チップUA、LAの相互間は導体CN1、CN3およびCN2を含む長い電流経路により接続されているのに対し、本実施の形態において半導体チップUA、LAの相互間は中間導体ICNのみにより電気的に接続されているためである。
また、図22に示すように、本実施の形態は、比較例1に比べて熱抵抗が低い。これは、半導体チップUA、LAが平面視において、互いに重なっておらず離間しており、さらに、半導体チップUA、LAは、互いに異なる高さに位置しているためである。つまり、中間導体ICNを介して、上下方向において重なるように半導体チップUA、LAを配置している比較例1に比べて、本実施の形態では発熱量を抑えることができる。また、半導体チップLAの直下の領域であって、半導体チップUAと同じ高さには、半導体チップの代わりに、熱導伝性を有する導体M2が配置されていることにより、導体M2および基板BP1を介して、放熱が行われる。同様に、半導体チップUAの直上であって、半導体チップLAと同じ高さには、半導体チップの代わりに、熱導伝性を有する導体M1が配置されていることにより、導体M1および基板BP2を介して、放熱が行われる。このため、さらに熱抵抗を低減できる。
以上により、本実施の形態では、低寄生インダクタンスであり、かつ、高放熱により低熱抵抗な半導体装置を実現でき、上述した寄生インダクタンスと熱抵抗とのトレードオフを改善している。よって、上述した改善の余地を解消でき、半導体装置の信頼性を向上できる。
<変形例1>
図9に示すように、半導体チップLAのソースは、配線NCと、接続導体CPとを介してN端子に電気的に接続されていてもよい。
図9に示すように、半導体チップLAのソースは、配線NCと、接続導体CPとを介してN端子に電気的に接続されていてもよい。
図9に示すように、基板BP1上に設けられた導体NCAが、絶縁板IP1の上面に接続され、配線PCおよび導体CN2のそれぞれと同じ高さに配置されている。配線PCおよび導体CN2のそれぞれと導体NCAとは、互いに離間している。ここでは、配線NCではなく、例えば導体NCAが、平面視において基板BP1の外側に延出し、N端子と接続される。配線NCの一部は、平面視において導体NCAと重なっており、配線NCの当該一部の下面と導体NCAの上面との間は、接続導体CPにより接続されている。接続導体CPは、半導体チップUAの高さから半導体チップLAの高さに亘って形成されている。
本変形例の半導体装置では、半導体装置から突き出る配線であって、P端子に接続される配線PCと、N端子に接続される配線(導体NCA)との高さを揃えられる。
<変形例2>
前記変形例1と異なり、図10に示すように、半導体チップLAのソースは、配線NCと、ワイヤWRとを介して、導体NCAおよびN端子に電気的に接続されていてもよい。
前記変形例1と異なり、図10に示すように、半導体チップLAのソースは、配線NCと、ワイヤWRとを介して、導体NCAおよびN端子に電気的に接続されていてもよい。
図10に示すように、前記変形例1と同様に、基板BP1上には導体NCAが設けられている。ここで、配線NCの上面の一部は、絶縁板IP2および絶縁導体IC2から露出している。配線NCの上面の当該一部には、導電性のワイヤ(ボンディングワイヤ)WRの一方の端部が接続され、ワイヤWRの他方の端部は導体NCAの上面に接続されている。このようにして、半導体チップLAのソースを、配線NCおよびワイヤWRを介して、導体NCAに電気的に接続できる。ワイヤWRの材料には、例えばAl、CuまたはAu(金)が使用できる。ワイヤWRの代わりに、導電性のリボンを用いてもよい。
<変形例3>
図8では、半導体チップUA、LAがそれぞれ1つの場合について説明したが、半導体チップUA、LAのそれぞれは複数設けられていてもよい。
図8では、半導体チップUA、LAがそれぞれ1つの場合について説明したが、半導体チップUA、LAのそれぞれは複数設けられていてもよい。
図11に示すように、ここでは、配線PCの上面に2つの半導体チップUAを接続している。半導体チップUAのそれぞれのゲートパッドには、ゲート配線GWが接続されている。同様に、ここでは配線NCの下面に2つの半導体チップLAを接続している。半導体チップLAのそれぞれのゲートパッドには、ゲート配線GWが接続されている。
2つの半導体チップUAは、X方向またはY方向において、両端部を揃えて隣合っていなくてもよい。ただし、それらの半導体チップUAのそれぞれに接続されたゲート配線GWの引き出す方向は揃える。複数の半導体チップLAを搭載する場合も同様である。
<変形例4>
図12に示すように、本変形例では、平面視において、半導体チップUAの一部が配線PCの外側に位置しており、ゲート配線GWは、半導体チップUAの当該一部の上面に接続されている。同様に、半導体チップLAの一部は配線NCの外側に位置しており、ゲート配線GWは、半導体チップLAの当該一部の上面に接続されている。
図12に示すように、本変形例では、平面視において、半導体チップUAの一部が配線PCの外側に位置しており、ゲート配線GWは、半導体チップUAの当該一部の上面に接続されている。同様に、半導体チップLAの一部は配線NCの外側に位置しており、ゲート配線GWは、半導体チップLAの当該一部の上面に接続されている。
すなわち、平面視において、それらのゲート配線GWと、配線PCおよび配線NCのそれぞれとは、互いに離間している。これにより、半導体チップLA、UAに対するゲート配線GWの接続が容易となる。例えば、半導体チップLAの上面に接続するゲート配線GWと、半導体チップLAの上面に接続する配線NCとを、同じ高さに配置でき、当該ゲート配線GWと、配線NCとの相互間の絶縁処理が容易となる。なお、ゲート配線GWはワイヤであってもよい。
(実施の形態2)
前記実施の形態1では、半導体装置の下面側に放熱用の基板BP1が設けられ、上面側に放熱用の基板BP2が設けられた、両面冷却モジュールについて説明した。以下では、半導体装置の上面側に放熱用の基板を有さない片面冷却モジュールについて説明する。
前記実施の形態1では、半導体装置の下面側に放熱用の基板BP1が設けられ、上面側に放熱用の基板BP2が設けられた、両面冷却モジュールについて説明した。以下では、半導体装置の上面側に放熱用の基板を有さない片面冷却モジュールについて説明する。
図13に示すように、本実施の形態の半導体装置は、前記実施の形態1の半導体装置と似た構造を有している。ただし、前記実施の形態1と異なり、本実施の形態の半導体装置は、導体M1、導体CN1、絶縁板IP2、絶縁導体IC2および基板BP2を有していない。その他の構造は、前記実施の形態1の半導体装置と同様である。
本実施の場合、半導体装置の封止は、図14に示すような樹脂RSにより行われる。樹脂RSは、基板BP1上の構造全体(N端子、P端子およびゲート端子などに接続される配線を除く)を覆っている。
本実施の形態では、前記実施の形態1に比べて放熱性は低下するが、低寄生インダクタンスであり、かつ、低熱抵抗な半導体装置を実現でき、寄生インダクタンスと熱抵抗とのトレードオフを改善できる。
また、導体M1、導体CN1、絶縁板IP2、絶縁導体IC2および基板BP2を設けないことで、半導体装置の小型化が可能である。
<変形例1>
図15に示すように、半導体チップLAのソースは、配線NCと、接続導体CPとを介してN端子に電気的に接続されていてもよい。
図15に示すように、半導体チップLAのソースは、配線NCと、接続導体CPとを介してN端子に電気的に接続されていてもよい。
図15に示すように、基板BP1上に設けられた導体NCAが、絶縁板IP1の上面に接続され、配線PCおよび導体CN2のそれぞれと同じ高さに配置されている。配線PCおよび導体CN2のそれぞれと導体NCAとは、互いに離間している。ここでは、配線NCではなく、例えば導体NCAが、平面視において基板BP1の外側に延出し、N端子と接続される。配線NCの一部は、平面視において導体NCAと重なっており、配線NCの当該一部の下面と導体NCAの上面との間は、接続導体CPにより接続されている。接続導体CPは、半導体チップUAの高さから半導体チップLAの高さに亘って形成されている。
本変形例の半導体装置では、半導体装置から突き出る配線であって、P端子に接続される配線PCと、N端子に接続される配線(導体NCA)との高さを揃えられる。
<変形例2>
前記変形例1と異なり、図16に示すように、半導体チップLAのソースは、配線NCと、ワイヤWRとを介して、導体NCAおよびN端子に電気的に接続されていてもよい。
前記変形例1と異なり、図16に示すように、半導体チップLAのソースは、配線NCと、ワイヤWRとを介して、導体NCAおよびN端子に電気的に接続されていてもよい。
図16に示すように、前記変形例1と同様に、基板BP1上には導体NCAが設けられている。配線NCの上面には、導電性のワイヤ(ボンディングワイヤ)WRの一方の端部が接続され、ワイヤWRの他方の端部は導体NCAの上面に接続されている。このようにして、半導体チップLAのソースを、配線NCおよびワイヤWRを介して、導体NCAに電気的に接続できる。ワイヤWRの材料には、例えばAl、CuまたはAu(金)が使用できる。ワイヤWRの代わりに、導電性のリボンを用いてもよい。
<変形例3>
前記変形例2と異なり、図17に示すように、配線NCを形成せず、ワイヤWRの一方の端部を配線NCではなく半導体チップLAのソースパッドに接続してもよい。配線NCを形成しないことで、半導体装置の小型化が可能である。
前記変形例2と異なり、図17に示すように、配線NCを形成せず、ワイヤWRの一方の端部を配線NCではなく半導体チップLAのソースパッドに接続してもよい。配線NCを形成しないことで、半導体装置の小型化が可能である。
(実施の形態3)
図18に、半導体チップUAおよび半導体チップLA(図示しない)のそれぞれを3以上の複数備えた半導体装置の平面図を示す。図18では、中間導体ICN(図示しない)より下の構造を示している。図18では、図を分かり易くするため、配線PCと、配線PCと同じ高さに位置する導体CN2とにハッチングを付している。以下において、図18で図示していない半導体チップLAは、導体M2の直上に設けられているものとして説明する。
図18に、半導体チップUAおよび半導体チップLA(図示しない)のそれぞれを3以上の複数備えた半導体装置の平面図を示す。図18では、中間導体ICN(図示しない)より下の構造を示している。図18では、図を分かり易くするため、配線PCと、配線PCと同じ高さに位置する導体CN2とにハッチングを付している。以下において、図18で図示していない半導体チップLAは、導体M2の直上に設けられているものとして説明する。
本実施の形態では、平面視において、半導体チップUAおよび半導体チップLAのそれぞれはX方向およびY方向に等間隔で複数並んでいる。すなわち、半導体チップUAおよび半導体チップLAのそれぞれはマトリクス状に配置されている。具体的には、半導体チップUAは、Y方向に等間隔で複数並ぶ列を構成しており、このような列がX方向に複数並んでいる。ただし、隣り合う列同士は、Y方向における半導体チップUAの位置が半周期ずれている。つまり、複数の半導体チップUAは、所謂千鳥状に配置されている。半導体チップLAも同様に千鳥状に配置されている。
平面視において、複数の半導体チップUAは、いずれも、複数の半導体チップLAのそれぞれに対して離間している。具体的には、平面視において、半導体チップLAは、互いに隣り合う半導体チップUA同士の間に配置されている。言い換えれば、X方向およびY方向のそれぞれにおいて、半導体チップUAおよび半導体チップLAは交互に配置されている。
図18に示すように、配線PCは、平面視において複数の半導体チップUA、複数の半導体チップLAおよび、複数の導体M2を含むように、広い面積を有している。配線PCは、平面視において千鳥状に位置する複数の開口部を有し、当該開口部内に、配線PCから離間する導体CN2が設けられている。これらの導体CN2のそれぞれの上面に、導体M2が接続されている。
ここでは図示していないが、図8を用いて説明したように、半導体チップUAおよび半導体チップLAのそれぞれからは、ゲート配線GWが延出している。また、図8では示していないが、配線PCおよび配線NCのそれぞれは、平面視において基板BP1の外側へ延出している。半導体チップUAのゲートパッドに電気的に接続されたゲート配線GWの延在方向と、配線PCの延在方向とのなす角度は45~90度である。同様に、半導体チップLAのゲートパッドに電気的に接続されたゲート配線GWの延在方向と、配線PCの延在方向とのなす角度は45~90度である。これらの角度をそれぞれ45~90度に設定することで、ゲート信号の遅延発生を防げる。
本実施の形態では、半導体装置に複数の半導体チップを搭載することで、低寄生インダクタンスおよび低熱抵抗を実現しつつ、半導体装置の性能を向上できる。本実施の形態では、半導体チップをマトリクス状(例えば千鳥状)に配置することで、半導体チップ同士の間隔を詰め易いため、半導体チップが複数であっても、寄生インダクタンスおよび熱抵抗の両方を下げ易いという効果が得られる。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
CN1、CN2、CN3、M1、M2、NCA 導体
IC1、IC2 絶縁導体
ICN 中間導体
IP1、IP2 絶縁板
LA、UA 半導体チップ
NC、PC 配線
IC1、IC2 絶縁導体
ICN 中間導体
IP1、IP2 絶縁板
LA、UA 半導体チップ
NC、PC 配線
Claims (13)
- 第1基板と、
前記第1基板上に設けられ、前記第1基板の上面に沿う第1方向に互いに離間して並ぶ第1半導体チップおよび第1導体と、
前記第1半導体チップの上面に接続された第2導体と、
前記第1導体の直上において前記第2導体の上面に接続された第2半導体チップと、
を有し、
平面視において、前記第1半導体チップと前記第2半導体チップとは、互いに離間し、
前記第1半導体チップおよび前記第2半導体チップは、ハーフブリッジ回路の上アームおよび下アームをそれぞれ構成している、半導体装置。 - 請求項1に記載の半導体装置において、
前記第2半導体チップの上面に接続された第3導体と、
前記第1基板上において、前記第1半導体チップおよび前記第1導体のそれぞれよりも下に設けられた第4導体と、
前記第3導体の下面と前記第4導体の上面とを接続する第1接続導体と、
をさらに有する、半導体装置。 - 請求項1に記載の半導体装置において、
前記第2半導体チップの上面に接続された第3導体と、
前記第1基板上において、前記第1半導体チップおよび前記第1導体のそれぞれよりも下に設けられた第4導体と、
前記第3導体の上面と前記第4導体の上面とを電気的に接続する第1ワイヤと、
をさらに有する、半導体装置。
、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1基板上において、前記第1半導体チップおよび前記第1導体のそれぞれよりも下に設けられた第4導体と、
前記第2半導体チップの上面と前記第4導体の上面とを電気的に接続する第2ワイヤと、
をさらに有する、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体チップの直上において前記第2導体の上面に接続され、前記第1方向において前記第2半導体チップと並ぶ第5導体と、
前記第5導体および前記第2半導体チップのそれぞれの上に設けられた第2基板と、
をさらに有する、半導体装置。 - 請求項5に記載の半導体装置において、
前記第2基板より下に設けられ、前記第2半導体チップの上面に接続された第3導体と、
前記第1基板上において、前記第1半導体チップおよび前記第1導体のそれぞれよりも下に設けられた第4導体と、
前記第3導体の下面と前記第4導体の上面とを接続する第1接続導体と、
をさらに有する、半導体装置。 - 請求項5に記載の半導体装置において、
前記第2基板より下に設けられ、前記第2半導体チップの上面に接続された第3導体と、
前記第1基板上において、前記第1半導体チップおよび前記第1導体のそれぞれよりも下に設けられた第4導体と、
前記第3導体の上面と前記第4導体の上面とを電気的に接続する第1ワイヤと、
をさらに有する、半導体装置。 - 請求項1に記載の半導体装置において、
前記第2半導体チップの上面に接続され、N端子に接続された第3導体と、
前記第1半導体チップの下面に接続され、P端子に接続された第6導体と、
前記第1半導体チップの上面のゲートパッドに接続された第1ゲート配線と、
前記第2半導体チップの上面のゲートパッドに接続された第2ゲート配線と、
をさらに有し、
平面視において、前記第6導体の第1延在方向と前記第1ゲート配線の第2延在方向とのなす第1角度、および、前記第3導体の第3延在方向と前記第2ゲート配線の第4延在方向とのなす第2角度のそれぞれは、45度以上90度以内である、半導体装置。 - 請求項8に記載の半導体装置において、
平面視において、前記第1ゲート配線と前記第6導体とは、互いに離間し、前記第2ゲート配線と前記第3導体とは、互いに離間している、半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記第1基板上に前記第1半導体チップがマトリクス状に並んで複数配置され、前記第2導体上に前記第2半導体チップがマトリクス状に並んで複数配置され、
平面視において、複数の前記第1半導体チップは、いずれも複数の前記第2半導体チップのそれぞれに対して離間している、半導体装置。 - 請求項10に記載の半導体装置において、
前記第1方向、および、平面視において前記第1方向と直交する第2方向のそれぞれの方向において、前記第1半導体チップと前記第2半導体チップとが交互に配置されている、半導体装置。 - 請求項10に記載の半導体装置において、
前記第2半導体チップの上面に接続され、N端子に接続された第3導体と、
前記第1半導体チップの下面に接続され、P端子に接続された第6導体と、
前記第1半導体チップの上面のゲートパッドに接続された第1ゲート配線と、
前記第2半導体チップの上面のゲートパッドに接続された第2ゲート配線と、
をさらに有し、
平面視において、前記第6導体の第1延在方向と前記第1ゲート配線の第2延在方向とのなす第1角度、および、前記第3導体の第3延在方向と前記第2ゲート配線の第4延在方向とのなす第2角度のそれぞれは、45度以上90度以内である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1半導体チップおよび前記第2半導体チップのそれぞれは、MOSFETまたはIGBTを搭載している、半導体装置。
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