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JP2023183843A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】電気的特性の向上を図ることができる半導体装置を提供することである。【解決手段】実施形態の半導体装置は、配線層と、前記配線層に積層された第１積層体と、前記第１積層体に積層された第２積層体と、前記第１積層体の周囲の少なくとも一部を覆う第１樹脂体と、を持つ。前記第１積層体と、前記第２積層体と、が積層された方向を積層方向としたとき、前記第１積層体は、前記配線層に接続された第１パッドと、前記第１パッドと電気的に接続された第１デバイス層と、前記第１デバイス層と電気的に接続した第１電極と、を持つ。前記第２積層体は、前記第１電極に電気的に接続された第２パッドと、前記第２パッドと電気的に接続された第２デバイス層と、を持つ。前記積層方向において、前記第１樹脂体が、前記第１積層体と前記第２積層体との界面よりも前記配線層側にある。【選択図】図２

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
半導体装置の一例として、積層デバイスチップが知られている。
米国特許第７７６８１２５号明細書
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体装置および半導体装置の製造方法を提供することである。
実施形態の半導体装置は、配線層と、前記配線層に積層された第１積層体と、前記第１積層体に積層された第２積層体と、前記第１積層体の周囲の少なくとも一部を覆う第１樹脂体と、を持つ。前記第１積層体と、前記第２積層体と、が積層された方向を積層方向としたとき、前記第１積層体は、前記配線層に接続された第１パッドと、前記第１パッドと電気的に接続された第１デバイス層と、前記第１デバイス層と電気的に接続した第１電極と、を持つ。前記第２積層体は、前記第１電極に電気的に接続された第２パッドと、前記第２パッドと電気的に接続された第２デバイス層と、を持つ。前記積層方向において、前記第１樹脂体が、前記第１積層体と前記第２積層体との界面よりも前記配線層側にある。
第１実施形態に係る半導体装置を備えるメモリシステムの構成例を示すブロック図。 第１実施形態に係る半導体装置の構成を示す断面図。 第１実施形態の第１積層体の構成を示す断面図。 第１実施形態のメモリセルアレイのメモリピラーの近傍を示す断面図。 第１実施形態の第１中間積層体の構成を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法の第１変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第１変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第１変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第１変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第１変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第１変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第２変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第２変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第２変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第２変形例を示す断面図。 第１実施形態の半導体装置の製造方法の第２変形例を示す断面図。 第２実施形態に係る半導体装置の構成を示す断面図。 第３実施形態に係る半導体装置の構成を示す断面図。 第４実施形態に係る半導体装置の構成を示す断面図。 第４実施形態の半導体装置の製造方法を示す断面図。 第４実施形態の半導体装置の製造方法を示す断面図。 第４実施形態の半導体装置の製造方法を示す断面図。 第４実施形態の半導体装置の製造方法を示す断面図。 第４実施形態の半導体装置の製造方法を示す断面図。
以下、実施形態の半導体装置および半導体装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を持つ構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち、「接続」とは、直接に接する場合に限定されず、別の部材が介在する場合も含む。「直交」、「同一」とは、それぞれ、「略直交」、「略同一」の場合も含む。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
（第１実施形態）
＜１．半導体装置の全体構成＞
第１実施形態では、半導体装置１を備えるメモリシステムを例に挙げて説明する。図１は、第１実施形態の半導体装置１を備えるメモリシステムの構成例を示すブロック図である。半導体装置１には、例えばＮＡＮＤ型フラッシュメモリを用いる。半導体装置１は、メモリコントローラ２によって、制御される。半導体装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。
図１に示すように、例えば、半導体装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダ１５、およびセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫはデータを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。メモリセルアレイ１０には、複数のビット線および複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成は、後述する。
コマンドレジスタ１１は、半導体装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、およびカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、およびカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、およびビット線の選択に使用される。
シーケンサ１３は、半導体装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダ１５、およびセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダ１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックを選択する。ロウデコーダ１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロック内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧またはビット線に流れる電流に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体装置１およびメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）等が挙げられる。
＜半導体装置の構造＞
以下、第１実施形態に係る半導体装置１の構造の一例について説明する。図２は、半導体装置１の構成を示す断面図である。半導体装置１は、例えば、配線層８０、チップＣ１、チップＣ２、チップＣ３、およびチップＣ４を含む。半導体装置１は、更にチップＣ１の周囲の少なくとも一部を覆う樹脂体Ｍ１と、チップＣ２の周囲の少なくとも１部を覆う樹脂体Ｍ２と、樹脂体Ｍ１と樹脂体Ｍ２との間にある絶縁層Ｉ１と、チップＣ３の周囲の少なくとも一部を覆う樹脂体Ｍ３と、樹脂体Ｍ２と樹脂体Ｍ３との間にある絶縁層Ｉ２と、チップＣ４の周囲の少なくとも一部を覆う樹脂体Ｍ４と、樹脂体Ｍ３と樹脂体Ｍ４との間にある絶縁層Ｉ３と、をさらに含む。配線層８０のパッド７４は、チップＣ１のパッドＰａに電気的に接続されている。チップＣ１は、「第１積層体」の例である。また、チップＣ２は、「第２積層体」の例である。チップＣ１のパッドＰａは、「第１パッド」の例である。以下、半導体装置１について説明する。
まず、Ｘ方向、Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。Ｘ方向およびＹ方向は、配線層８０（図２参照）の表面８０ａに沿う方向である。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、配線層８０の厚さ方向である。＋Ｚ方向は、配線層８０からチップＣ１（図２参照）に向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。以下の説明では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。
配線層８０、チップＣ１、チップＣ２、チップＣ３、およびチップＣ４は、下方から上方にこの順で積層されている。配線層８０のパッド７４は、チップＣ１のパッドＰａと界面Ｓ０で電気的に接続している。チップＣ１の貫通電極ＴＳＶは、チップＣ２のパッドＰａと界面Ｓ１で電気的に接続している。チップＣ２の貫通電極ＴＳＶは、チップＣ３のパッドＰａと界面Ｓ２で電気的に接続している。チップＣ３の貫通電極ＴＳＶは、チップＣ４のパッドＰａと界面Ｓ３で電気的に接続している。それぞれのチップＣ１からＣ４は内部に半導体素子と配線とを含むデバイス層Ｄが形成されている。チップＣ１に形成されたデバイス層Ｄは、チップＣ１のパッドＰａとチップＣ１の貫通電極ＴＳＶと電気的に接続する。チップＣ２からチップＣ４についても同様である。チップＣ４では貫通電極ＴＳＶが形成されていてもよいし、形成されていなくてもよい。デバイス層Ｄの詳細については後述する。
半導体装置１において、樹脂体Ｍ１、絶縁層Ｉ１、樹脂体Ｍ２、絶縁層Ｉ２、樹脂体Ｍ３、絶縁層Ｉ３、樹脂体Ｍ４は、この順で積層されている。チップＣ１とチップＣ２とが積層された方向を積層方向（Ｚ方向）としたとき、樹脂体Ｍ１が、チップＣ１とチップＣ２との界面Ｓ１よりも配線層８０側にある。また、樹脂体Ｍ１と絶縁層Ｉ１との界面が、チップＣ１とチップＣ２との界面Ｓ１よりも配線層８０側にある。樹脂体Ｍ２は、チップＣ２とチップＣ３との界面Ｓ２よりも配線層８０側にある。また、樹脂体Ｍ２と絶縁層Ｉ２との界面が、チップＣ２とチップＣ３との界面Ｓ２よりも配線層８０側にある。樹脂体Ｍ３は、チップＣ３とチップＣ４との界面Ｓ３よりも配線層８０側にある。また、また、樹脂体Ｍ３と絶縁層Ｉ３との界面が、チップＣ３とチップＣ４との界面Ｓ３よりも配線層８０側にある。樹脂体Ｍ１は、「第１樹脂体」の例である。
配線層８０は、外部接続パッド７１と、配線７２と、プラグ７３と、パッド７４と、を備える。配線層８０は、チップＣ１と接する面８０ａにパッド７４を有する。また、配線層８０は、チップＣ１と接する面８０ａと反対の面８０ｂに複数の外部接続パッド７１を有する。
外部接続パッド７１は配線７２と電気的に接続される。外部接続パッド７１は、配線７２およびプラグ７３を介し、パッド７４を電気的に接続する。プラグ７３はＺ方向に延びており、配線層８０中の異なる層間を電気的に接続する配線である。配線７２は、Ｘ方向またはＹ方向に延びた配線である。外部接続パッド７１、配線７２、プラグ７３、パッド７４は、銅（Ｃｕ）、タングステン（Ｗ）またはアルミニウム（Ａｌ）のような導電材料を用いて形成されている。
外部接続パッド７１は、入力用のパッドでもよく、出力用のパッドでもよく入力兼出力用のパッドであってもよい。また、外部接続パッド７１には、外部の電源から電力が供給可能または基準電圧（例えば接地電圧）を印加可能であってもよい。
外部接続パッド７１は、不図示の外部接続端子（例えば半田ボール）が設けられ、当該外部接続端子を介して半導体装置１の外部と電気的に接続される。外部接続パッド７１を介し、入力可能な信号は、データ信号、制御信号およびデータストローブ信号のうちの少なくとも１つである。
データ信号は、例えば、メモリセルアレイに記憶させる書き込み対象データを示す信号、メモリセルアレイから読み出された読み出し対象データ、各種コマンドを示す信号、データの書き込み先または読み出し先のアドレスを示す信号である。
制御信号は、例えば、チップイネーブル信号、ライトイネーブル信号、リードイネーブル信号、ライトプロテクト信号、レディ／ビジー信号である。チップイネーブル信号は、複数の半導体装置１の中からアクセス対象の半導体装置１の選択を可能にする信号。ライトイネーブル信号は、半導体装置１にデータ（例えばコマンドＣＭＤまたはアドレスＡＤＤ）を受け渡すことを可能にする信号である。リードイネーブル信号は、半導体装置１からデータを読み出すことを可能にする信号である。ライトプロテクト信号は、書き込みおよび消去を禁止する際にアサートされる信号である。レディ／ビジー信号は、半導体装置１がレディ状態であるかビジー状態であるかを区別可能に示す信号である。
データストローブ信号は、データ信号のラッチまたはデータ信号の出力のために用いられるデータストローブ信号である。
半導体装置１において、例えば、チップＣ１は、回路チップ（積層体）２１０とアレイチップ（積層体）２２０とが接合面Ｓａで貼り合わされたチップである。回路チップ２１０は、アレイチップ２２０の動作を制御する制御回路（論理回路）を含む。以下、チップＣ１の構造について詳しく説明する。
チップＣ１は、例えば、半導体層１００と、積層体２２０と、積層体２１０と、絶縁層３１と、基板３０と、絶縁層３２と、プラグ３３と、絶縁膜３４と、パッドＰａと、貫通電極ＴＳＶと、を含む。デバイス層Ｄは、積層体２１０および積層体２２０である。チップＣ１のデバイス層Ｄは、第１デバイス層の例である。積層体２２０と積層体２１０とは、下方から上方にこの順に積層されている。絶縁層３２と、基板３０と、絶縁層３１と、積層体２２０と、積層体２１０と、半導体層１００と、絶縁層Ｉ１と、は、下方から上方にこの順に積層されている。
絶縁層３２は、配線層８０に積層される面３２ａを有する。面３２ａにおいて、パッドＰａが露出している。絶縁層３２は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。
基板３０は、絶縁層３２と絶縁層３１との間に位置する。基板３０は、例えば、シリコンなどの半導体基板である。プラグ３３は、基板３０をＺ方向に貫通し、パッドＰａと電気的に接続される。プラグ３３と基板３０との間には絶縁膜３４が設けられる。プラグ３３は、絶縁層３１をＺ方向に貫通し、配線４３と電気的に接続される。パッドＰａは、配線４３と電気的に接続される。プラグ３３、パッドＰａは、銅（Ｃｕ）、タングステン（Ｗ）またはアルミニウム（Ａｌ）のような導電材料を用いて形成されている。
絶縁層３１は、積層体２２０と、基板３０との間に位置する。絶縁層３１は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。
積層体２２０は、メモリセルアレイ１０、複数のプラグ４２、複数の配線４３、複数のパッド４４、絶縁体４５を含む。絶縁体４５は、半導体層１００と配線層８０との間にある。
メモリセルアレイ１０は、ソース線６０の上方に設けられている。メモリセルアレイ１０は、複数の導電層４１と、複数のメモリピラーＰとを有する。複数の導電層４１および複数のメモリピラーＰの各々は、プラグ４２に接続されている。また、複数のメモリピラーＰは、ソース線６０に接続される。
複数の導電層４１は、例えば、タングステン（Ｗ）または不純物がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）を用いて形成されている。複数の導電層４１は、絶縁体４５に含まれる層間絶縁膜４５ｂ（図４参照）を間に挟んでＺ方向に積層されている。複数の導電層４１のうち積層体２１０側（＋Ｚ方向側）の導電層４１、本実施の形態においては積層体２１０側の４つの導電層４１は、ドレイン側選択ゲート線ＳＧＤとして機能する。複数の導電層４１のうちソース線６０側（－Ｚ方向側）の導電層４１、本実施の形態においてはソース線６０側の１つの導電層４１は、ソース側選択ゲート線ＳＧＳとして機能する。複数の導電層４１のうちドレイン側選択ゲート線ＳＧＤとソース側選択ゲート線ＳＧＳとの間に位置した残りの導電層４１は、複数のワード線ＷＬとして機能する。
複数のメモリピラーＰは、Ｚ方向に延びており、ドレイン側選択ゲート線ＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲート線ＳＧＳを貫通している。メモリピラーＰは、プラグ４２を介してビット線ＢＬと電気的に接続されており、かつソース線６０と電気的に接続されている。
複数のワード線ＷＬと複数のメモリピラーＰとの交差部分の各々には、メモリセルＭＣが形成されている。これにより、複数のメモリセルＭＣは、Ｘ方向、Ｙ方向、およびＺ方向に間隔を空けて３次元状に配置されている。メモリセルＭＣについては、詳しく後述する。
プラグ４２、配線４３、およびパッド４４は、メモリセルアレイ１０と積層体２１０とを電気的に接続する。プラグ４２、配線４３、およびパッド４４は、銅、タングステンまたはアルミニウムのような導電材料を用いて形成されている。プラグ４２は、Ｚ方向に延びており、積層体２２０内の異なる層間を電気的に繋ぐ配線である。配線４３は、Ｘ方向またはＹ方向に延びた配線である。
パッド４４は、積層体２２０に設けられた接続用の電極である。積層体２２０と積層体２１０とが積層された状態では、積層体２２０のパッド４４は、積層体２１０のパッド５４と接合されている。
絶縁体４５は、複数のプラグ４２、複数の配線４３、および複数のパッド４４の間に設けられ、これら要素を互いに電気的に絶縁している。即ち、複数のプラグ４２、複数の配線４３、複数のパッド４４は、絶縁体４５に設けられている。絶縁体４５は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。
ソース線６０は、例えば、タングステン（Ｗ）を用いた下層部分とシリコン（Ｓｉ）を用いた上層部分を含む２層膜である。ソース線６０はメモリセルアレイ１０がある領域には配置されている。ソース線６０の各部分には、積層体２１０から電位が供給され得る。
積層体２１０は、積層体２２０上に設けられている。積層体２１０は、Ｚ方向で、半導体層１００と積層体２２０との間に位置する。積層体２１０は、複数のトランジスタ５１、複数のプラグ５２、複数の配線５３、複数のパッド５４、および絶縁体５５を含む。貫通電極ＴＳＶは、配線５３を介し、配線４３と接続される。チップＣ１の貫通電極ＴＳＶは、「第１電極」の例である。
トランジスタ５１は、半導体層１００上に設けられている。トランジスタ５１は、プラグ５２に接続されている。トランジスタ５１は、プラグ４２，５２、配線４３，５３、パッド４４，５４を介して、メモリセルアレイ１０と電気的に接続されている。トランジスタ５１は、例えばメモリセルアレイ１０を制御する。
プラグ５２、配線５３、およびパッド５４は、複数のトランジスタ５１と積層体２２０とを電気的に接続する。プラグ５２、配線５３、およびパッド５４は、銅、タングステンまたはアルミニウムのような導電材料を用いて形成されている。プラグ５２は、Ｚ方向に延びており、積層体２１０内の異なる層間を電気的に接続する配線である。配線５３は、Ｘ方向またはＹ方向に延びた配線である。
パッド５４は、積層体２１０に設けられた接続用の電極である。積層体２２０と積層体２１０とが積層された状態では、積層体２１０のパッド５４は、積層体２２０のパッド４４上に設けられ、積層体２２０のパッド４４と接合されている。
絶縁体５５は、複数のプラグ５２、複数の配線５３、および複数のパッド５４の間に設けられ、これら要素を互いに電気的に絶縁している。即ち、複数のプラグ５２、複数の配線５３、複数のパッド５４は、絶縁体５５に設けられている。絶縁体５５は、例えば、シリコン酸化物（ＳｉＯ２）、またはシリコン窒化物（ＳｉＮ）などを用いて形成されている。積層体２２０と積層体２１０とが積層された状態では、積層体２１０の絶縁体５５は、積層体２２０の絶縁体４５と接触している。
半導体層１００は、例えば、シリコンなどを用いた半導体層である。半導体層１００は、積層体２１０が積層される表面１００ａを有する。半導体層１００には、積層体２１０に含まれるトランジスタのソース領域およびドレイン領域が設けられている。貫通電極ＴＳＶは、半導体層１００をＺ方向（積層方向）に貫通する。また、貫通電極ＴＳＶは、配線４３と電気的に接続される。貫通電極ＴＳＶと半導体層１００との間には、絶縁膜５８が設けられる。
絶縁層Ｉ１は、半導体層１００上に設けられている。絶縁層Ｉ１は、例えば、シリコン酸化物、またはシリコン窒化物などを用いて形成されている。絶縁層Ｉ１の表面Ｉ１ａには、貫通電極ＴＳＶが露出し、チップＣ２のパッドＰａと電気的に接続される。
図4は、メモリセルアレイ１０のメモリピラーＰの近傍を示す断面図である。図4に示すように、複数のワード線ＷＬは、層間絶縁膜４５ｂを間に挟んでＺ方向に積層されている。複数のワード線ＷＬは、Ｘ方向に延びている。メモリセルアレイ１０は、メモリピラーＰが設けられるメモリホールＭＨを有する。メモリピラーＰは、メモリホールＭＨの内部をＺ方向に延びており、複数のワード線ＷＬを貫通している。
メモリピラーＰは、Ｚ方向から見た場合、例えば円状または楕円状である。メモリピラーＰは、内側から順に、コア絶縁体６３、半導体ボディ６４、およびメモリ膜６５を有する。
コア絶縁体６３は、Ｚ方向に延びた柱状体である。コア絶縁体６３は、例えばシリコン酸化物を含む。コア絶縁体６３は、半導体ボディ６４の内側にある。
半導体ボディ６４は、Ｚ方向に延びており、チャネルとして機能する。半導体ボディ６４は、ソース線６０に接続されている。半導体ボディ６４は、コア絶縁体６３の外周面を覆う。半導体ボディ６４は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。
メモリ膜６５は、Ｚ方向に延びている。メモリ膜６５は、半導体ボディ６４の外周面を覆う。メモリ膜６５は、メモリホールＭＨの内面と半導体ボディ６４の外側面との間に位置する。メモリ膜６５は、例えば、トンネル絶縁膜６６と、電荷蓄積膜６７とを含む。
トンネル絶縁膜６６は、電荷蓄積膜６７と半導体ボディ６４との間に位置する。トンネル絶縁膜６６は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜６６は、半導体ボディ６４と電荷蓄積膜６７との間の電位障壁である。
電荷蓄積膜６７は、ワード線ＷＬおよび層間絶縁膜４５ｂの各々とトンネル絶縁膜６６との間に設けられている。電荷蓄積膜６７は、例えばシリコン窒化物を含む。電荷蓄積膜６７とワード線ＷＬとの交差部分は、メモリセルＭＣとして機能する。メモリセルＭＣは、電荷蓄積膜６７とワード線ＷＬとの交差部分（電荷蓄積部）内の電荷の有無、または、蓄積された電荷量によって、データを保持する。電荷蓄積部は、ワード線ＷＬと半導体ボディ６４との間にあり、周りを絶縁材料で囲まれている。
ワード線ＷＬと層間絶縁膜４５ｂとの間、および、ワード線ＷＬとメモリ膜６５との間には、ブロック絶縁膜６８およびバリア膜６９が設けられてもよい。ブロック絶縁膜６８は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからメモリ膜６５への電荷が戻る現象である。ブロック絶縁膜６８には、例えば、シリコン酸化膜、金属酸化物膜、または複数の絶縁膜が積層された積層構造膜を用いる。金属酸化物の一例は、アルミニウム酸化物である。バリア膜６９は、例えば、窒化チタン膜、または窒化チタンとチタンとの積層構造膜である。
層間絶縁膜４５ｂと電荷蓄積膜６７との間にはカバー絶縁膜７０が設けられてもよい。カバー絶縁膜７０は、例えばシリコン酸化物を含む。カバー絶縁膜７０は、加工時に電荷蓄積膜６７をエッチングから保護する。カバー絶縁膜７０は、無くてもよいし、導電層４１と電荷蓄積膜６７との間に一部残して、ブロック絶縁膜として用いられてもよい。
なお、半導体装置１において、チップＣ２、チップＣ３、およびチップＣ４もチップＣ１と同じ構造である。チップＣ２の半導体層１００は、「第２半導体層」の例である。チップＣ２のデバイス層Ｄは、第２デバイス層の例である。チップＣ２の配線４３に電気的に接続されるとともに貫通電極ＴＳＶと電気的に接続されたチップＣ２のパッドＰａは、「第２パッド」の例である。
以上、第１実施形態について説明した。第１実施形態に係る半導体装置１では、第１樹脂体である樹脂体Ｍ１がチップＣ１とチップＣ２との界面よりも配線層８０側にある。そのため、チップＣ１にチップＣ２を積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。
（半導体装置の製造方法）
半導体装置１の製造方法について説明する。図５は、第１積層体であるチップＣ１を製造する為の第１中間積層体の断面図である。図６は、半導体装置１の製造工程の一例を示し、半導体装置１の積層体の断面図である。図６から図１３までの各図は、Ｙ方向に沿って見たときの各製造工程における構成部品の断面図である。
図５は、チップＣ１を製造する為の中間製造物である第１中間積層体Ｃ１ａの断面図である。例えば、積層体２１０となる不図示の回路ウェハと、積層体２２０となる不図示のアレイウェハとを貼り合わせて、アニールし、アレイウェハを薄型化する。得られたアレイウェハ上に、絶縁層３２とパッドＰａを形成し、ダイシングすることで第１中間積層体Ｃ１ａが得られる。第１中間積層体Ｃ１ａは、積層体２２０と積層体２１０とを含む。第１中間積層体Ｃ１ａの積層体２１０および積層体２２０は、第１デバイス層の例である。第１中間積層体Ｃ１ａの積層体２１０および積層体２２０は、第１中間積層体Ｃ１ａのパッドＰａと電気的に接続している。第１中間積層体Ｃ１ａにおいて、第１積層体であるチップＣ１と同じ構成については、説明を省略する。積層体２１０上には、半導体基板１５０が設けられる。電極ＥＥは、デバイス層Ｄと電気的に接続され、半導体基板１５０に埋設されている。第１中間積層体Ｃ１ａの半導体基板１５０は、第１半導体基板の例である。また、電極ＥＥは、Ｚ方向（半導体基板１５０の板厚方向）に延びている。電極ＥＥと半導体基板１５０との間には絶縁膜５８が設けられる。電極ＥＥは、「第１電極」の例である。第１中間積層体Ｃ１ａは、第１積層体の例である。第１中間積層体Ｃ１ａのデバイス層Ｄは、第１デバイス層の例である。
図６は、第１実施形態の半導体装置１の製造方法を示す断面図である。図６では、支持基板ＳＢ上に配線層８０が設けられている。第１中間積層体Ｃ１ａのパッドＰａが、配線層８０と接続するように、積層する。配線層８０と、第１中間積層体Ｃ１ａと、が積層された方向を第１積層方向（Ｚ方向）とする。支持基板ＳＢおよび支持基板ＳＢ上に設けられた配線層８０は、「基板」の例である。
図７に示す通り、配線層８０に第１中間積層体Ｃ１ａを積層した後に、第１中間積層体Ｃ１ａを樹脂体Ｍで被覆する。このとき、配線層８０も覆われる。樹脂体Ｍは、チップの保護に用いられる樹脂を用いることができる。
図８に示す通り、第１中間積層体Ｃ１ａを樹脂体Ｍで被覆した後に、半導体基板１５０および樹脂体Ｍを例えば、バックサイドグラインダーおよびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で、半導体基板１５０の板厚方向（Ｚ方向）に研磨して、電極ＥＥを露出させる。
図９に示すように、第１積層方向（Ｚ方向）において、樹脂体Ｍの高さが、研磨後の第１中間積層体Ｃ１ａの表面よりも低くなるように樹脂体Ｍの一部を除去する。樹脂体Ｍの一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Ｍの一部を除去することができる。樹脂体Ｍの一部を除去することで樹脂体Ｍ１を形成することができる。樹脂体Ｍ１が、チップＣ１と後述する第２中間積層体Ｃ２ａとの界面よりも支持基板ＳＢ側にあるように樹脂体Ｍの一部を除去している。
図１０に示すように、樹脂体Ｍの一部を除去後に、研磨後の半導体基板１５０をドライエッチングする。これによって、電極ＥＥの先端部を露出させる。半導体基板１５０と樹脂体Ｍとを研磨することおよび半導体基板１５０をドライエッチングすることは、「第１中間積層体Ｃ１ａを半導体基板１５０の板厚方向に削除し、電極ＥＥを露出させる」ことの一例である。
図１１に示すように、電極ＥＥの先端部を露出させた後に、例えばプラズマ援用ＡＬＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１中間積層体Ｃ１ａの電極ＥＥが露出する面に絶縁層Ｉａ１を形成する。絶縁層Ｉａ１は、「第１絶縁層」の例である。
図１２に示すように、絶縁層Ｉａ１を形成後に、例えば、ＣＭＰによって、絶縁層Ｉａ１をＺ方向に研磨し、電極ＥＥを露出させる。これによって、チップＣ１を形成する。
図１３に示すように、絶縁層Ｉａ１を研磨した後に、第２中間積層体Ｃ２ａのパッドＰａがチップＣ１の電極ＥＥと接続するようにパッドＰａを備える第２中間積層体Ｃ２ａをチップＣ１に積層する。第２中間積層体Ｃ２ａのパッドＰａは第２パッドの例である。第２中間積層体Ｃ２ａは、第１中間積層体Ｃ１ａと同じ構造である。第２中間積層体Ｃ２ａは、積層体２２０と積層体２１０とを含む。第２中間積層体Ｃ２ａのデバイス層Ｄは「第２デバイス層」の例である。第２中間積層体Ｃ２ａのパッドＰａは、第２中間積層体Ｃ２ａの積層体２１０および積層体２２０と電気的に接続している。第２中間積層体Ｃ２ａは、半導体基板１５０と、積層体２１０と、電極ＥＥと、を備える。
以下、図６から図１３までの手順を繰り返して、チップＣ４まで積層し、支持基板ＳＢを剥離することで、半導体装置１が得られる。支持基板ＳＢの剥離方法は特に限定されない。例えば、支持基板ＳＢを研磨して剥離してもよいし、レーザーで支持基板ＳＢを剥離してもよいし、機械的に支持基板ＳＢを剥離してもよい。支持基板ＳＢは剥離しなくてもよい。半導体装置１が得られる。
以上、第１実施形態の半導体装置１の製造方法について説明した。第１実施形態に係る半導体装置１の製造方法では、第１樹脂体である樹脂体Ｍ１がチップＣ１とチップＣ２との界面よりも配線層８０側にある。そのため、チップＣ１にチップＣ２を積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。また、第１中間積層体Ｃ１ａが露出した後に樹脂体Ｍの一部を削除することで、削除する樹脂体Ｍの位置を特定しやすくすることができる。
（半導体装置の製造方法の第１変形例）
半導体装置１の製造方法の第１変形例について説明する。第１実施形態の製造方法と同じ工程については、説明を省略する。
図１４に示すように、樹脂体Ｍの形成後、第１積層方向（Ｚ方向）において、樹脂体Ｍの一部を除去する。樹脂体Ｍの一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Ｍの一部を除去することができる。樹脂体Ｍの一部を除去することで樹脂体Ｍ１を形成することができる。樹脂体Ｍ１が、チップＣ１と後述する第２中間積層体Ｃ２ａとの界面よりも低くなるように樹脂体Ｍの一部を除去している。具体的には、樹脂体Ｍ１が、チップＣ１と後述する第２中間積層体Ｃ２ａとの界面よりも支持基板ＳＢ側にあるように樹脂体Ｍの一部を除去している。
図１５に示す通り、樹脂体Ｍの一部を除去した後に、半導体基板１５０および樹脂体ＭをバックサイドグラインダーおよびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で、Ｚ方向に研磨して、電極ＥＥを露出させる。
図１６に示すように、研磨後の半導体基板１５０をドライエッチングする。これによって、電極ＥＥの先端部を露出させる。
図１７に示すように、ドライエッチング後に、例えばプラズマ援用ＡＬＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１中間積層体Ｃ１ａの電極ＥＥが露出する面に絶縁層Ｉａ１を形成する。
図１８に示すように、研磨した後に、例えば、ＣＭＰによって、絶縁層Ｉａ１をＺ方向に研磨し、電極ＥＥを露出させる。これによって、チップＣ１を形成する。
図１９に示すように、研磨した後に、第２中間積層体Ｃ２ａのパッドＰａがチップＣ１の電極ＥＥと接続するように、パッドＰａを備える第２中間積層体Ｃ２ａをチップＣ１に積層する。第２中間積層体Ｃ２ａは、第１中間積層体Ｃ１ａと同じ構造である。第２中間積層体Ｃ２ａのデバイス層Ｄは「第２デバイス層」の例である。第２中間積層体Ｃ２ａのパッドＰａは、第２中間積層体Ｃ２ａの積層体２１０および積層体２２０と電気的に接続している。第２中間積層体Ｃ２ａは、半導体基板１５０と、積層体２１０と、電極ＥＥと、を備える。第２中間積層体Ｃ２ａの電極ＥＥは、第２中間積層体Ｃ２ａのデバイス層Ｄと電気的に接続している。
以下、同様の手順を繰り返して、チップＣ４まで積層し、支持基板ＳＢを剥離することで、半導体装置１が得られる。支持基板ＳＢの剥離方法は特に限定されない。例えば、支持基板ＳＢを研磨して剥離してもよいし、レーザーで支持基板ＳＢを剥離してもよいし、機械的に支持基板ＳＢを剥離してもよい。支持基板ＳＢは剥離しなくてもよい。
以上、半導体装置１の製造方法の第１変形例について説明した。半導体装置１の製造方法の第１変形例では、第１樹脂体である樹脂体Ｍ１がチップＣ１とチップＣ２との界面よりも配線層８０側にある。そのため、チップＣ１にチップＣ２を積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。
（半導体装置の製造方法の第２変形例）
半導体装置１の製造方法の第２変形例について説明する。第１実施形態の製造方法と同じ工程については、説明を省略する。
図２０に示すように、半導体基板１５０および樹脂体Ｍを研磨した後に、研磨後の半導体基板１５０をドライエッチングする。これによって、電極ＥＥの先端部を露出させる。
図２１に示すように、ドライエッチング後に、第１積層方向（Ｚ方向）において、樹脂体Ｍの高さが、研磨後の第１中間積層体Ｃ１ａの表面よりも低くなるように樹脂体Ｍの一部を除去する。樹脂体Ｍの一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Ｍの一部を除去することができる。樹脂体Ｍの一部を除去することで樹脂体Ｍ１を形成することができる。樹脂体Ｍ１が、チップＣ１と後述する第２中間積層体Ｃ２ａとの界面よりも支持基板ＳＢ側にあるように樹脂体Ｍの一部を除去している。
図２２に示すように、樹脂体Ｍの一部を除去した後に、例えばプラズマ援用ＡＬＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって絶縁層Ｉａ１を形成する。
図２３に示すように、絶縁層Ｉａ１を形成させた後に、例えば、ＣＭＰによって、絶縁層Ｉａ１をＺ方向に研磨し、電極ＥＥを露出させる。これによって、チップＣ１を形成する。
図２４に示すように、絶縁層Ｉａ１を研磨した後に、第２中間積層体Ｃ２ａのパッドＰａがチップＣ１の電極ＥＥと接続するようにパッドＰａを備える第２中間積層体Ｃ２ａをチップＣ１に積層する。第２中間積層体Ｃ２ａは、第１中間積層体Ｃ１ａと同様に、積層体２２０と積層体２１０とを含む。第２中間積層体Ｃ２ａの積層体２１０および積層体２２０は「第２デバイス層」の例である。第２中間積層体Ｃ２ａのパッドＰａは、第２中間積層体Ｃ２ａの積層体２１０および積層体２２０と電気的に接続している。第２中間積層体Ｃ２ａは、半導体基板１５０と、積層体２１０と、電極ＥＥと、を備える。
以下、同様の手順を繰り返して、チップＣ４までを積層し、支持基板ＳＢを剥離することで、半導体装置１が得られる。支持基板ＳＢの剥離方法は特に限定されない。例えば、支持基板ＳＢを研磨して剥離してもよいし、レーザーで支持基板ＳＢを剥離してもよいし、機械的に支持基板ＳＢを剥離してもよい。支持基板ＳＢは剥離しなくてもよい。
以上、半導体装置１の製造方法の第２変形例について説明した。半導体装置１の製造方法の第２変形例では、第１樹脂体である樹脂体Ｍ１がチップＣ１とチップＣ２との界面よりも配線層８０側にある。そのため、チップＣ１にチップＣ２を積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。
（半導体装置１の製造方法の第３変形例）
配線層８０が形成されていない基板に剥離層を介し、本実施形態の製造方法によりチップＣ１からＣ４までを積層し、積層体を形成する。積層体から基板を削除する。露出したチップＣ１のパッド上に配線層を形成することで、第１実施形態に係る半導体装置を形成してもよい。
（第２実施形態）
次に、本発明に係る第２実施形態の半導体装置１Ｂを、図２５を参照して説明する。なお、この第２実施形態においては、第１実施形態における構成要素と同一の部分については同一の符号を付し、その説明を省略し、異なる点についてのみ説明する。
＜半導体装置の構造＞
以下、第２実施形態に係る半導体装置１Ｂの構造の一例について説明する。図２５は、半導体装置１Ｂの構成を示す断面図である。半導体装置１Ｂは、例えば、配線層８０、チップＣ１、チップＣ２、チップＣ３、およびチップＣ４を含む。半導体装置１Ｂは、更にチップＣ１の周囲の少なくとも一部を覆う樹脂体Ｍ１と、チップＣ２の周囲の少なくとも１部を覆う樹脂体Ｍ２と、樹脂体Ｍ１と樹脂体Ｍ２との間にある絶縁層Ｉ１と、チップＣ３の周囲の少なくとも一部を覆う樹脂体Ｍ３と、樹脂体Ｍ２と樹脂体Ｍ３との間にある絶縁層Ｉ２と、チップＣ４の周囲の少なくとも一部を覆う樹脂体Ｍ４と、樹脂体Ｍ３と樹脂体Ｍ４との間にある絶縁層Ｉ３と、をさらに含む。配線層８０のパッド７４は、チップＣ１のパッドＰａに電気的に接続されている。また、半導体装置１Ｂは、チップＣ１、チップＣ２、チップＣ３、チップＣ４、樹脂体Ｍ１、樹脂体Ｍ２、樹脂体Ｍ３、樹脂体Ｍ４、絶縁層Ｉ１、絶縁層Ｉ２、および絶縁層Ｉ３を被覆する樹脂体ＭＭを備える。
以上、第２実施形態の半導体装置１Ｂについて説明した。第２実施形態に係る半導体装置１Ｂでは、第１樹脂体である樹脂体Ｍ１がチップＣ１とチップＣ２との界面よりも配線層８０側にある。そのため、チップＣ１にチップＣ２を積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。また、チップＣ１、チップＣ２、チップＣ３、チップＣ４、樹脂体Ｍ１、樹脂体Ｍ２、樹脂体Ｍ３、樹脂体Ｍ４、絶縁層Ｉ１、絶縁層Ｉ２、および絶縁層Ｉ３を被覆する樹脂体ＭＭを備えるので、半導体装置１の耐久性を向上することができる。
（第３実施形態）
次に、本発明に係る第３実施形態の半導体装置１Ｃを、図２６を参照して説明する。なお、この第３実施形態においては、第１実施形態における構成要素と同一の部分については同一の符号を付し、その説明を省略し、異なる点についてのみ説明する。
＜半導体装置の構造＞
以下、第３実施形態に係る半導体装置１Ｃの構造の一例について説明する。図２６は、半導体装置１Ｃの構成を示す断面図である。半導体装置１Ｃは、例えば、配線層８０、チップＣ１、チップＣ２、チップＣ３、チップＣ４ａおよびチップＣ５を含む。半導体装置１Ｃは、更にチップＣ１の周囲の少なくとも一部を覆う樹脂体Ｍ１と、チップＣ２の周囲の少なくとも１部を覆う樹脂体Ｍ２と、樹脂体Ｍ１と樹脂体Ｍ２との間にある絶縁層Ｉ１と、チップＣ３の周囲の少なくとも一部を覆う樹脂体Ｍ３と、樹脂体Ｍ２と樹脂体Ｍ３との間にある絶縁層Ｉ２と、チップＣ４ａの周囲の少なくとも一部を覆う樹脂体Ｍ４と、樹脂体Ｍ３と樹脂体Ｍ４との間にある絶縁層Ｉ３と、をさらに含む。配線層８０のパッド７４は、チップＣ１のパッドＰａに電気的に接続されている。また、半導体装置１Ｃは、チップＣ１、チップＣ２、チップＣ３、チップＣ４ａ、チップＣ５、樹脂体Ｍ１、樹脂体Ｍ２、樹脂体Ｍ３、樹脂体Ｍ４、絶縁層Ｉ１、絶縁層Ｉ２、および絶縁層Ｉ３を被覆する樹脂体ＭＭを備える。チップＣ４ａは、貫通電極ＴＳＶを備える。チップＣ４ａの貫通電極ＴＳＶとチップＣ５のパッドＰａとが、電気的に接続される。チップＣ５は、論理回路を含むチップである。
以上、第３実施形態の半導体装置１Ｃについて説明した。第３実施形態に係る半導体装置１Ｃでは、第１樹脂体である樹脂体Ｍ１がチップＣ１とチップＣ２との界面よりも配線層８０側にある。そのため、チップＣ１にチップＣ２を積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。また、チップＣ１、チップＣ２、チップＣ３、チップＣ４、樹脂体Ｍ１、樹脂体Ｍ２、樹脂体Ｍ３、樹脂体Ｍ４、絶縁層Ｉ１、絶縁層Ｉ２、および絶縁層Ｉ３を被覆する樹脂体ＭＭを備えるので、半導体装置１の耐久性を向上することができる。
（第４実施形態）
次に、本発明に係る第４実施形態の半導体装置１Ｄを、図２７を参照して説明する。なお、この第４実施形態においては、第１実施形態における構成要素と同一の部分については同一の符号を付し、その説明を省略し、異なる点についてのみ説明する。
＜半導体装置の構造＞
以下、第４実施形態に係る半導体装置１Ｄの構造の一例について説明する。図２７は、半導体装置１Ｄの構成を示す断面図である。半導体装置１Ｄは、例えば、配線層８０、チップＣ１ｄ、チップＣ２ｄ、チップＣ３ｄ、チップＣ４を含む。半導体装置１Ｄは、更にチップＣ１ｄの周囲の少なくとも一部を覆う樹脂体Ｍ１と、チップＣ２ｄの周囲の少なくとも１部を覆う樹脂体Ｍ２と、樹脂体Ｍ１と樹脂体Ｍ２との間にある絶縁層Ｉ１と、チップＣ３ｄの周囲の少なくとも一部を覆う樹脂体Ｍ３と、樹脂体Ｍ２と樹脂体Ｍ３との間にある絶縁層Ｉ２と、チップＣ４の周囲の少なくとも一部を覆う樹脂体Ｍ４と、樹脂体Ｍ３と樹脂体Ｍ４との間にある絶縁層Ｉ３と、をさらに含む。配線層８０のパッド７４は、チップＣ１のパッドＰａに電気的に接続されている。チップＣ１ｄは、チップＣ２側の面の外周部において、凹部９０を備える。チップＣ２ｄは、チップＣ３側の面の外周部において、凹部９０を備える。チップＣ３ｄは、チップＣ４側の面の外周部において、凹部９０を備える。凹部９０は、各チップＣ１ｄ、Ｃ２ｄ、Ｃ３ｄの全周にわたって連続して延びている。凹部９０は、環状である。凹部９０の底面は、各チップＣ１ｄ、Ｃ２ｄ、Ｃ３ｄにおけるデバイス層Ｄの上面よりも上方にある。
以上、第４実施形態の半導体装置１Ｄについて説明した。第４実施形態に係る半導体装置１Ｄでは、第１樹脂体である樹脂体Ｍ１がチップＣ１ｄとチップＣ２ｄとの界面よりも配線層８０側にある。そのため、チップＣ１ｄにチップＣ２ｄを積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上し、電気的特性が改善される。また、チップＣ１ｄ、チップＣ２ｄ、およびチップＣ３ｄは、凹部９０を備えているので、より各チップを積層しやすくなる。
（半導体装置の製造方法）
第４実施形態に係る半導体装置１Ｄの製造方法について説明する。第１実施形態の製造方法と同じ工程については、説明を省略する。
図２８に示す通り、第１中間積層体Ｃ１ｅを樹脂体Ｍで被覆した後に、半導体基板１５０および樹脂体Ｍを例えば、バックサイドグラインダーおよびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で、半導体基板１５０の板厚方向（Ｚ方向）に研磨して、電極ＥＥを露出させる。
図２８に示すように、半導体基板１５０および樹脂体Ｍを研磨した後、第１積層方向（Ｚ方向）において、樹脂体Ｍの高さが、研磨後の第１中間積層体Ｃ１ｅの表面よりも低くなるように樹脂体Ｍの一部を除去する。このとき、樹脂体Ｍと接する半導体基板１５０の端部も一緒に除去する。これによって、半導体基板１５０の端部に凹部９０が形成される。樹脂体Ｍおよび半導体基板１５０の一部の除去方法は特に限定されない。例えば、ダイシングすることで、樹脂体Ｍの一部を除去することができる。樹脂体Ｍの一部を除去することで樹脂体Ｍ１を形成することができる。ここでは、樹脂体Ｍ１が、チップＣ１と後述する第２中間積層体Ｃ２ｅとの界面よりも支持基板ＳＢ側にあるように樹脂体Ｍの一部を除去している。
図２９に示すように、樹脂体Ｍおよび半導体基板１５０の一部を除去後に、研磨後の半導体基板１５０をドライエッチングする。これによって、電極ＥＥの先端部を露出させる。
図３０に示すように、電極ＥＥの先端部を露出させた後に、例えばプラズマ援用ＡＬＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって絶縁層Ｉａ１を形成する。
図３１に示すように、絶縁層Ｉａ１を形成後に、例えば、ＣＭＰによって、絶縁層Ｉａ１をＺ方向に研磨し、電極ＥＥを露出させる。これによって、チップＣ１を形成する。
図３２に示すように、絶縁層Ｉａ１を研磨した後に、第２中間積層体Ｃ２ｅのパッドＰａがチップＣ１の電極ＥＥと接続するようにパッドＰａを備える第２中間積層体Ｃ２ｅをチップＣ１に積層する。第２中間積層体Ｃ２ｅのパッドＰａは第２パッドの例である。第２中間積層体Ｃ２ｅは、第１中間積層体Ｃ１ｅと同じ構造である。第２中間積層体Ｃ２ｅは、積層体２２０と積層体２１０とを含む。第２中間積層体Ｃ２ｅのデバイス層Ｄは「第２デバイス層」の例である。第２中間積層体Ｃ２ｅのパッドＰａは、第２中間積層体Ｃ２ｅの積層体２１０および積層体２２０と電気的に接続している。第２中間積層体Ｃ２ｅは、半導体基板１５０と、積層体２１０と、電極ＥＥと、を備える。
以下、同様の手順を繰り返して、チップＣ４まで積層し、支持基板ＳＢを剥離することで、半導体装置１Ｄが得られる。支持基板ＳＢの剥離方法は特に限定されない。例えば、支持基板ＳＢを研磨して剥離してもよいし、レーザーで支持基板ＳＢを剥離してもよいし、機械的に支持基板ＳＢを剥離してもよい。支持基板ＳＢは剥離しなくてもよい。半導体装置１が得られる。
以上、第４実施形態の半導体装置１Ｄの製造方法について説明した。第４実施形態に係る半導体装置１Ｄの製造方法では、第１樹脂体である樹脂体Ｍ１がチップＣ１ｄとチップＣ２ｄとの界面よりも配線層８０側にある。そのため、チップＣ１ｄにチップＣ２ｄを積層する際に、樹脂体Ｍ１が積層を阻害しない。その結果、電気的な接続の信頼性が向上する。また、チップＣ１ｄ、チップＣ２ｄ、およびチップＣ３ｄは凹部９０を備えているので、より各チップを積層しやすくなる。
以上説明した少なくともひとつの実施形態によれば、半導体装置は、配線層と、前記配線層に積層された第１積層体と、前記第１積層体に積層された第２積層体と、前記第１積層体の周囲の少なくとも一部を覆う第１樹脂体と、を持つ。前記第１積層体と、前記第２積層体と、が積層された方向を積層方向としたとき、前記第１積層体は、前記配線層に接続された第１パッドと、前記第１パッドと電気的に接続された第１デバイス層と、前記第１デバイス層と電気的に接続した第１電極と、を持つ。前記第２積層体は、前記第１電極に電気的に接続された第２パッドと、前記第２パッドと電気的に接続された第２デバイス層と、を持つ。前記積層方向において、前記第１樹脂体が、前記第１積層体と前記第２積層体との界面よりも前記配線層側にある。このような構成によれば、電気的特性の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、２ メモリコントローラ、１０ メモリセルアレイ、１１ コマンドレジスタ、１２ アドレスレジスタ、１３ シーケンサ、１４ ドライバモジュール、１５ ロウデコーダ、１６ センスアンプモジュール、１００ 第１半導体層、２１０，３１０ 積層体、Ｃ１，Ｃ２，Ｃ３，Ｃ４ チップ

Claims (5)

  1. 配線層と、
    前記配線層に積層された第１積層体と、
    前記第１積層体に積層された第２積層体と、
    前記第１積層体の周囲の少なくとも一部を覆う第１樹脂体と、
    を備え、
    前記第１積層体と、前記第２積層体と、が積層された方向を積層方向としたとき、
    前記第１積層体は、前記配線層に電気的に接続された第１パッドと、前記第１パッドと電気的に接続された第１デバイス層と、前記第１デバイス層と電気的に接続された第１電極と、
    を備え、
    前記第２積層体は、前記第１電極に電気的に接続された第２パッドと、前記第２パッドと電気的に接続された第２デバイス層と、
    を備え、
    前記積層方向において、前記第１樹脂体が、前記第１積層体と前記第２積層体との界面よりも前記配線層側にある、半導体装置。
  2. 基板を準備し、
    第１半導体基板と、第１デバイス層と、前記第１デバイス層と電気的に接続した第１パッドと、前記第１デバイス層と電気的に接続し前記第１半導体基板に埋設された第１電極と、を備える第１積層体を、前記第１パッドが前記基板と接続するように積層し、
    前記第１積層体を第１樹脂体で被覆し、
    前記第１積層体を前記第１半導体基板の板厚方向に削除し、前記第１電極を露出させ、
    前記第１積層体に第１絶縁層を形成し、
    前記第１絶縁層と前記第１電極を研磨し、
    第２半導体基板と、第２デバイス層と、前記第２デバイス層と電気的に接続した第２パッドと、を備える第２積層体を前記第２パッドが前記第１電極と接続するように積層することを含み、
    前記基板と、前記第１積層体と、が積層された方向を第１積層方向としたとき、前記第１積層方向において、前記第１樹脂体が、前記第１積層体と前記第２積層体との界面よりも低くなるように樹脂体の一部を除去することをさらに含む、半導体装置の製造方法。
  3. 前記第１積層体を前記第１半導体基板の板厚方向に削除し、前記第１電極を露出させた後、前記第１積層体に第１絶縁層を形成する前に、前記第１樹脂体が、前記第１積層体と前記第２積層体との界面よりも低くなるように前記樹脂体の一部を除去する、請求項２に記載の半導体装置の製造方法。
  4. 前記第１積層体を第１樹脂体で被覆した後、かつ、前記第１積層体を前記第１半導体基板の板厚方向に削除し、前記第１電極を露出させる前に、前記第１樹脂体が、前記第１積層体と前記第２積層体との界面よりも低くなるように前記第１樹脂体の一部を除去する、請求項２に記載の半導体装置の製造方法。
  5. 前記基板から前記第１積層体を剥離し、
    前記第１パッドの上に配線層を形成する請求項２に記載の半導体装置の製造方法。
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