JP2023001409A - 半導体記憶装置 - Google Patents
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Abstract
【課題】高い電荷保持特性を有する半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、半導体層と第１のゲート電極層との間に設けられ、第１の元素と、第２の元素と、酸素（Ｏ）とを含み、第１の元素はハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの元素であり、第２の元素は窒素（Ｎ）及びアルミニウム（Ａｌ）からなる群から選ばれる少なくとも一つの元素である電荷蓄積層と、電荷蓄積層と第１のゲート電極層との間に設けられた第１の絶縁層と、半導体層と第１のゲート電極層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、第１の方向に平行で電荷蓄積層を含む断面において電荷蓄積層を囲む第２の絶縁層と、を備える。
【選択図】図５
【解決手段】実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、半導体層と第１のゲート電極層との間に設けられ、第１の元素と、第２の元素と、酸素（Ｏ）とを含み、第１の元素はハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの元素であり、第２の元素は窒素（Ｎ）及びアルミニウム（Ａｌ）からなる群から選ばれる少なくとも一つの元素である電荷蓄積層と、電荷蓄積層と第１のゲート電極層との間に設けられた第１の絶縁層と、半導体層と第１のゲート電極層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、第１の方向に平行で電荷蓄積層を含む断面において電荷蓄積層を囲む第２の絶縁層と、を備える。
【選択図】図５
Description
本発明の実施形態は、半導体記憶装置に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルは、電荷を保持するための電荷蓄積層を備える。３次元ＮＡＮＤフラッシュメモリには、高い電荷保持特性が要求される。
本発明が解決しようとする課題は、高い電荷保持特性を有する半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、前記半導体層と前記第１のゲート電極層との間に設けられ、第１の元素と、第２の元素と、酸素（Ｏ）とを含み、前記第１の元素はハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの元素であり、前記第２の元素は窒素（Ｎ）及びアルミニウム（Ａｌ）からなる群から選ばれる少なくとも一つの元素である電荷蓄積層と、前記電荷蓄積層と前記第１のゲート電極層との間に設けられた第１の絶縁層と、前記半導体層と前記第１のゲート電極層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、前記第１の方向に平行で前記電荷蓄積層を含む断面において前記電荷蓄積層を囲む第２の絶縁層と、を備える。
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析には、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、又は電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）を用いることが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体記憶装置を構成する部材の構成物質の同定、存在割合の大小比較には、例えば、透過型電子顕微鏡、Ｘ線回折分析（Ｘ－ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）、電子線回折分析（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＤ）、Ｘ線光電分光分析（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）、又は放射光Ｘ線散乱解析（Ｓｙｎｃｈｒｏｔｒｏｎ Ｒａｄｉａｔｉｏｎ Ｘ－ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ：ＸＡＦＳ）を用いることが可能である。
実施形態の半導体記憶装置は、第１の方向に延びる半導体層と、第１のゲート電極層と、半導体層と第１のゲート電極層との間に設けられ、第１の元素と、第２の元素と、酸素（Ｏ）とを含み、第１の元素はハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの元素であり、第２の元素は窒素（Ｎ）及びアルミニウム（Ａｌ）からなる群から選ばれる少なくとも一つの元素である電荷蓄積層と、電荷蓄積層と第１のゲート電極層との間に設けられた第１の絶縁層と、半導体層と第１のゲート電極層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、第１の方向に平行で電荷蓄積層を含む断面において電荷蓄積層を囲む第２の絶縁層と、を備える。
実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリ１００である。
図１は、実施形態の半導体記憶装置のブロック図である。図１は、実施形態の３次元ＮＡＮＤフラッシュメモリ１００の回路構成を示す。図１に示すように、３次元ＮＡＮＤフラッシュメモリ１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
図２は、実施形態の半導体記憶装置のメモリセルアレイの等価回路図である。図２は、メモリセルアレイ１０１内の配線構造を模式的に示す。実施形態のメモリセルアレイ１０１は、複数のメモリセルＭＣが立体的に配置された三次元構造を備える。
以下、図２に示すｚ方向が第１の方向の一例である。ｘ方向が第２の方向の一例である。ｙ方向が第３の方向の一例である。ｘ方向はｚ方向と交差する。ｙ方向はｘ方向及びｚ方向と交差する。例えば、ｘ方向はｚ方向は直交する。例えば、ｙ方向はｘ方向及びｚ方向と直交する。なお、ｚ方向と反対方向も第１の方向とみなす。また、ｘ方向と反対方向も第２の方向とみなす。また、ｙ方向と反対方向も第３の方向とみなす。
メモリセルアレイ１０１は、図２に示すように複数のメモリセルＭＣ、ソース選択トランジスタＳＳＴ、ドレイン選択トランジスタＳＤＴ、複数のワード線ＷＬａ、ＷＬｂ、複数のビット線ＢＬ１～ＢＬ４、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤを備える。
複数のメモリセルＭＣが、ｚ方向に直列に接続される。複数のメモリセルＭＣは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＳＤＴの間に接続される。
メモリセルＭＣは、電荷蓄積層に蓄積された電荷量に応じたデータを記憶する。電荷蓄積層に蓄積された電荷量に応じて、メモリセルＭＣのトランジスタの閾値電圧が変化する。トランジスタの閾値電圧が変化することで、トランジスタのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
ワード線ＷＬａ、ＷＬｂはｘ方向に延びる。ワード線ＷＬａ、ＷＬｂはメモリセルＭＣのゲート電極に接続される。ワード線ＷＬａ、ＷＬｂは、メモリセルＭＣのゲート電圧を制御する。
ワード線ＷＬａとワード線ＷＬｂは、電気的に分離される。ワード線ＷＬａとワード線ＷＬａは電気的に接続される。ワード線ＷＬｂとワード線ＷＬｂは電気的に接続される。なお、図２で、ｙ方向に隣り合う２本のワード線ＷＬａは、実際にはｘ方向に延びる１本の導電層で形成される。同様に、図２で、ｙ方向に隣り合う２本のワード線ＷＬｂは、実際にはｘ方向に延びる１本の導電層で形成される。
ソース選択トランジスタＳＳＴは、共通ソース線ＣＳＬに電気的に接続される。ソース選択トランジスタＳＳＴは、ソース選択ゲート線ＳＧＳに印加される電圧により制御される。
ドレイン選択トランジスタＳＤＴは、ＢＬ１～ＢＬ４に接続される。ドレイン選択トランジスタＳＤＴは、ドレイン選択ゲート線ＳＧＤに印加される電圧により制御される。
複数のワード線ＷＬａ、ＷＬｂは、ワード線ドライバ回路１０２に電気的に接続される。複数のビット線ＢＬ１～ＢＬ４は、センスアンプ回路１０４に接続される。
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬａ、ＷＬｂを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬａ、ＷＬｂに所定の電圧を印加する機能を備える。
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたビット線ＢＬに流れる電流又は電圧を検知して増幅する機能を備える。
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
例えば、図２において、破線で囲まれた選択メモリセルＭＣに記憶されたデータを読み出す場合、選択メモリセルＭＣのゲート電極に接続されるワード線ＷＬａに読出し電圧を印加する。また、選択メモリセルＭＣと直列に接続された、選択メモリセルＭＣ以外の非選択メモリセルＭＣのゲート電極に接続されるワード線ＷＬａにはパス電圧を印加する。パス電圧は、例えば、読み出し電圧よりも高い電圧である。パス電圧をゲート電極に印加することにより、非選択メモリセルＭＣのトランジスタがオン状態になる。共通ソース線ＣＳＬとビット線ＢＬ１との間には、選択メモリセルＭＣのトランジスタの閾値電圧に応じた電流が流れる。共通ソース線ＣＳＬからビット線ＢＬ１との間に流れる電流に基づき、選択メモリセルＭＣに記憶されたデータを判定する。
例えば、ビット線ＢＬ１に流れる電流をセンスアンプ回路１０４で増幅して、制御回路１０６でメモリセルＭＣに記憶されたデータを判定する。あるいは、ビット線ＢＬ１の電圧変化をセンスアンプ回路１０４で増幅して、制御回路１０６でメモリセルＭＣに記憶されたデータを判定する。
図２では、直列に接続されるメモリセルＭＣが４個の場合、ビット線が４本の場合を例示しているが、直列に接続されるメモリセルＭＣの数やビット線の数は、４個あるいは４本に限定されない。
図３、図４は、実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図３は、メモリセルアレイ１０１のｘｙ断面である。図３は、図４のＢＢ’面を含む断面である。図４は、メモリセルアレイ１０１のｙｚ断面である。図４は、図３のＡＡ’断面である。
図３及び図４において、破線で囲まれた領域が一つのメモリセルＭＣである。図３及び図４には、ｙ方向に隣り合うメモリセルＭＣ１とメモリセルＭＣ２を例示している。
図５は、実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。図５は、メモリセルアレイ１０１のｙｚ断面である。図５は、メモリセルＭＣ１の断面である。
メモリセルアレイ１０１は、ゲート電極層１０、半導体層１２、トンネル絶縁層１４、電荷蓄積層１６、第１のブロック絶縁層１８、第２のブロック絶縁層２０、バリア絶縁層２２、トレンチ絶縁層２４、層間絶縁層２６、及びコア絶縁層２８を有する。
ゲート電極層１０は、第１のゲート電極層１０ａ、第２のゲート電極層１０ｂ、及び第３のゲート電極層１０ｃを含む。
トンネル絶縁層１４は、第３の絶縁層の一例である。第１のブロック絶縁層１８及び第２のブロック絶縁層２０は、第１の絶縁層の一例である。バリア絶縁層２２は、第２の絶縁層の一例である。層間絶縁層２６は、第４の絶縁層の一例である。
ゲート電極層１０は、ｘ方向に延びる。複数のゲート電極層１０が、ｙ方向に繰り返し配置される。複数のゲート電極層１０が、ｚ方向に繰り返し配置される。
ゲート電極層１０は、導電層である。ゲート電極層１０は、例えば、バリアメタル層と金属層の積層構造である。
バリアメタル層は、例えば、金属窒化物を含む。バリアメタル層は、例えば、窒化チタンを含む。バリアメタル層は、例えば、窒化チタンである。
金属層は、例えば、金属を含む。金属層は、例えば、タングステン（Ｗ）を含む。金属層は、例えば、タングステンである。
ゲート電極層１０のｚ方向の厚さは、例えば、１０ｎｍ以上３０ｎｍ以下である。
第１のゲート電極層１０ａは、ｘ方向に延びる。第１のゲート電極層１０ａは、例えば、図２に示すワード線ＷＬａに対応する。第１のゲート電極層１０ａは、メモリセルＭＣ１のトランジスタのゲート電極として機能する。
第２のゲート電極層１０ｂは、ｘ方向に延びる。第２のゲート電極層１０ｂは、第１のゲート電極層１０ａに対してｙ方向に配置される。第２のゲート電極層１０ｂは、ｙ方向に第１のゲート電極層１０ａと隣り合う。第２のゲート電極層１０ｂは、例えば、図２に示すワード線ＷＬｂに対応する。第２のゲート電極層１０ｂは、第１のゲート電極層１０ａと電気的に分離される。第２のゲート電極層１０ｂは、メモリセルＭＣ２のトランジスタのゲート電極として機能する。
第３のゲート電極層１０ｃは、ｘ方向に延びる。第３のゲート電極層１０ｃは、例えば、図２に示すワード線ＷＬａに対応する。第３のゲート電極層１０ｃは、第１のゲート電極層１０ａに対してｚ方向に配置される。第３のゲート電極層１０ｃは、ｚ方向に第１のゲート電極層１０ａと隣り合う。第３のゲート電極層１０ｃは、第１のゲート電極層１０ａと電気的に分離される。第３のゲート電極層１０ｃと第１のゲート電極層１０ａとの間に層間絶縁層２６が設けられる。
半導体層１２は、ｚ方向に延びる。半導体層１２は、ゲート電極層１０に対してｙ方向に設けられる。半導体層１２は、例えば、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。半導体層１２は、例えば、円筒形状である。
半導体層１２は、メモリセルＭＣのトランジスタのチャネルとして機能する。
半導体層１２は、例えば、多結晶の半導体である。半導体層１２は、例えば、多結晶シリコンを含む。半導体層１２は、例えば、多結晶シリコンである。半導体層１２のｘｙ平面における厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。半導体層１２のｙ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
トンネル絶縁層１４は、半導体層１２とゲート電極層１０との間に設けられる。トンネル絶縁層１４は、例えば、半導体層１２を囲む。トンネル絶縁層１４は、半導体層１２と電荷蓄積層１６との間に設けられる。トンネル絶縁層１４は、半導体層１２とバリア絶縁層２２との間に設けられる。
トンネル絶縁層１４は、メモリセルＭＣにデータを書き込んだり、メモリセルＭＣのデータを消去したりする際に、半導体層１２と電荷蓄積層１６との間の電荷の移動経路として機能する。また、メモリセルＭＣが電荷保持状態にある場合には、半導体層１２と電荷蓄積層１６との間の電荷の移動を阻止する機能を有する。
トンネル絶縁層１４は、絶縁体である。トンネル絶縁層１４は、例えば、酸化物、窒化物、又は酸窒化物を含む。トンネル絶縁層１４は、例えば、酸化物、窒化物、又は酸窒化物である。
トンネル絶縁層１４は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、酸化シリコンを含む。トンネル絶縁層１４は、例えば、酸化シリコンである。
トンネル絶縁層１４は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、窒化シリコン又は酸窒化シリコンを含む。トンネル絶縁層１４は、例えば、窒化シリコン又は酸窒化シリコンである。
トンネル絶縁層１４は、例えば、酸化シリコンと窒化シリコンとの積層構造を有する。
トンネル絶縁層１４の窒素の原子濃度は、例えば、バリア絶縁層２２の窒素の原子濃度よりも低い。
トンネル絶縁層１４のｙ方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
電荷蓄積層１６は、半導体層１２とゲート電極層１０との間に設けられる。電荷蓄積層１６は、例えば、半導体層１２と第１のゲート電極層１０ａとの間に設けられる。電荷蓄積層１６は、例えば、トンネル絶縁層１４と第１のブロック絶縁層１８との間に設けられる。電荷蓄積層１６は、バリア絶縁層２２に囲まれる。
電荷蓄積層１６は、電荷を蓄積する機能を有する。電荷蓄積層１６に蓄積される電荷に基づき、メモリセルＭＣにデータが記憶される。
電荷蓄積層１６は、例えば、常誘電体である。
電荷蓄積層１６は、第１の元素と、第２の元素と、酸素（Ｏ）とを含む。第１の元素は、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの元素である。第２の元素は、窒素（Ｎ）及びアルミニウム（Ａｌ）からなる群から選ばれる少なくとも一つの元素である。電荷蓄積層１６には、第１の元素として、ハフニウムとジルコニウムの両方が含まれていても構わない。また、電荷蓄積層１６には、第２の元素として、窒素とアルミニウムの両方が含まれていても構わない。
電荷蓄積層の第１の元素の原子濃度は、例えば、電荷蓄積層の第２の元素の原子濃度よりも高い。電荷蓄積層１６は、例えば、第１の元素及び酸素（Ｏ）を主成分元素とする。電荷蓄積層１６が、第１の元素及び酸素（Ｏ）を主成分元素とするとは、電荷蓄積層１６に含まれる元素の中で、第１の元素又は酸素（Ｏ）よりも原子濃度の高い元素は存在しないことを意味する。
第２の元素は添加元素である。電荷蓄積層１６の、第２の元素の原子濃度と酸素（Ｏ）の原子濃度の和に対する第２の元素の原子濃度の割合（（Ｎ＋Ａｌ）／（Ｎ＋Ａｌ＋Ｏ））は、例えば、１．５％以上３．０％以下である。
電荷蓄積層１６は、例えば、酸化ハフニウムを含む。電荷蓄積層１６は、例えば、酸化ハフニウムを主成分とする。電荷蓄積層１６が酸化ハフニウムを主成分とするとは、電荷蓄積層１６に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。
電荷蓄積層１６は、例えば、窒素（Ｎ）を添加元素として含む酸化ハフニウムである。電荷蓄積層１６の、窒素（Ｎ）の原子濃度と酸素（Ｏ）の原子濃度の和に対する窒素（Ｎ）の原子濃度の割合（Ｎ／（Ｎ＋Ｏ））は、例えば、１．５％以上３．０％以下である。
電荷蓄積層１６は、例えば、アルミニウム（Ａｌ）を添加元素として含む酸化ハフニウムである。電荷蓄積層１６の、アルミニウム（Ａｌ）の原子濃度と酸素（Ｏ）の原子濃度の和に対するアルミニウム（Ａｌ）の原子濃度の割合（Ａｌ／（Ａｌ＋Ｏ））は、例えば、１．５％以上３．０％以下である。
電荷蓄積層１６は、例えば、酸化ジルコニウムを含む。電荷蓄積層１６は、例えば、酸化ジルコニウムを主成分とする。電荷蓄積層１６が酸化ジルコニウムを主成分とするとは、電荷蓄積層１６に含まれる物質の中で、酸化ジルコニウムのモル比率が最も高いことを意味する。
電荷蓄積層１６は、例えば、窒素（Ｎ）を添加元素として含む酸化ジルコニウムである。電荷蓄積層１６の、窒素（Ｎ）の原子濃度と酸素（Ｏ）の原子濃度の和に対する窒素（Ｎ）の原子濃度の割合（Ｎ／（Ｎ＋Ｏ））は、例えば、１．５％以上３．０％以下である。
電荷蓄積層１６は、例えば、アルミニウム（Ａｌ）を添加元素として含む酸化ジルコニウムである。電荷蓄積層１６の、アルミニウム（Ａｌ）の原子濃度と酸素（Ｏ）の原子濃度の和に対するアルミニウム（Ａｌ）の原子濃度の割合（Ａｌ／（Ａｌ＋Ｏ））は、例えば、１．５％以上３．０％以下である。
電荷蓄積層１６のy方向の厚さは、例えば、トンネル絶縁層１４のｙ方向の厚さより厚い。電荷蓄積層１６のy方向の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。
第１のブロック絶縁層１８は、電荷蓄積層１６とゲート電極層１０との間に設けられる。第１のブロック絶縁層１８は、例えば、電荷蓄積層１６と第１のゲート電極層１０ａとの間に設けられる。第１のブロック絶縁層１８は、バリア絶縁層２２と第２のブロック絶縁層２０との間に設けられる。
第１のブロック絶縁層１８は、ゲート電極層１０と電荷蓄積層１６との間の電荷の移動を阻止する機能を有する。
第１のブロック絶縁層１８は、絶縁体である。第１のブロック絶縁層１８は、例えば、酸化物、窒化物、又は酸窒化物を含む。第１のブロック絶縁層１８は、例えば、酸化物、窒化物、又は酸窒化物である。
第１のブロック絶縁層１８は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。第１のブロック絶縁層１８は、例えば、酸化シリコンを含む。第１のブロック絶縁層１８は、例えば、酸化シリコンである。
第１のブロック絶縁層１８のｙ方向の厚さは、例えば、トンネル絶縁層１４のｙ方向の厚さよりも厚い。第１のブロック絶縁層１８のｙ方向の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
第２のブロック絶縁層２０は、電荷蓄積層１６とゲート電極層１０との間に設けられる。第２のブロック絶縁層２０は、例えば、電荷蓄積層１６と第１のゲート電極層１０ａとの間に設けられる。第２のブロック絶縁層２０は、第１のブロック絶縁層１８とゲート電極層１０との間に設けられる。
第２のブロック絶縁層２０は、ゲート電極層１０と電荷蓄積層１６との間の電荷の移動を阻止する機能を有する。
第２のブロック絶縁層２０は、絶縁体である。第２のブロック絶縁層２０は、例えば、酸化物、窒化物、又は酸窒化物を含む。第２のブロック絶縁層２０は、例えば、酸化物、窒化物、又は酸窒化物である。第２のブロック絶縁層２０は、例えば、第１のブロック絶縁層１８と異なる材料で形成される。
第２のブロック絶縁層２０は、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む。第２のブロック絶縁層２０は、例えば、酸化アルミニウムを含む。第２のブロック絶縁層２０は、例えば、酸化アルミニウムである。
第２のブロック絶縁層２０のｙ方向の厚さは、例えば、トンネル絶縁層１４のｙ方向の厚さよりも厚い。第２のブロック絶縁層２０のｙ方向の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
バリア絶縁層２２は、半導体層１２とゲート電極層１０との間に設けられる。バリア絶縁層２２は、トンネル絶縁層１４と第１のブロック絶縁層１８との間に設けられる。バリア絶縁層２２は、電荷蓄積層１６に含まれる第２の元素が拡散することを防止する機能を有する。バリア絶縁層２２は、電荷蓄積層１６に含まれる添加元素が拡散することを防止する機能を有する。バリア絶縁層２２は、電荷蓄積層１６に含まれる窒素（Ｎ）又はアルミニウム（Ａｌ）が拡散することを防止する機能を有する。
バリア絶縁層２２は、例えば、半導体層１２と層間絶縁層２６との間に設けられる。
バリア絶縁層２２は、第１の領域２２ａ、第２の領域２２ｂ、第３の領域２２ｃ、及び第４の領域２２ｄを含む。例えば、第１の領域２２ａ、第２の領域２２ｂ、第３の領域２２ｃ、及び第４の領域２２ｄは連続している。
第１の領域２２ａは半導体層１２と電荷蓄積層１６との間に設けられる。第１の領域２２ａはトンネル絶縁層１４と電荷蓄積層１６との間に設けられる。第２の領域２２ｂは、電荷蓄積層１６と第１のブロック絶縁層１８との間に設けられる。第１の領域２２ａと第２の領域２２ｂとの間に電荷蓄積層１６が設けられる。ｙ方向において、電荷蓄積層１６は第１の領域２２ａと第２の領域２２ｂとの間に挟まれる。
第１の領域２２ａは、例えば、トンネル絶縁層１４と接する。第２の領域２２ｂは、例えば、第１のブロック絶縁層１８と接する。
第３の領域２２ｃは、電荷蓄積層１６と層間絶縁層２６との間に設けられる。第４の領域２２ｄは、電荷蓄積層１６と層間絶縁層２６との間に設けられる。第３の領域２２ｃと第４の領域２２ｄとの間に電荷蓄積層１６が設けられる。ｚ方向において、電荷蓄積層１６は第３の領域２２ｃと第４の領域２２ｄとの間に挟まれる。
バリア絶縁層２２は、ｚ方向に平行で電荷蓄積層１６を含む断面において電荷蓄積層１６を囲む。例えば、図４及び図５に示すように、バリア絶縁層２２は、電荷蓄積層１６を含むｙｚ断面において電荷蓄積層１６を囲む。バリア絶縁層２２は、ｙ方向及びｚ方向で電荷蓄積層１６に接する。
バリア絶縁層２２は、例えば、ｚ方向に交差し電荷蓄積層１６を含む断面において、電荷蓄積層１６を囲む。例えば、図３に示すように、バリア絶縁層２２は、ｚ方向に直交し電荷蓄積層１６を含むｘｙ平面において、電荷蓄積層１６を囲む。バリア絶縁層２２は、ｘ方向及びｙ方向で電荷蓄積層１６に接する。
バリア絶縁層２２は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。バリア絶縁層２２は、例えば、シリコン（Ｓｉ）及び窒素（Ｎ）を主成分元素とする。バリア絶縁層２２が、シリコン（Ｓｉ）及び窒素（Ｎ）を主成分元素とするとは、バリア絶縁層２２に含まれる元素の中で、シリコン（Ｓｉ）又は窒素（Ｎ）よりも原子濃度の高い元素は存在しないことを意味する。
バリア絶縁層２２は、例えば、窒化シリコンを含む。バリア絶縁層２２は、例えば、窒化シリコンを主成分とする。バリア絶縁層２２が窒化シリコンを主成分とするとは、バリア絶縁層２２に含まれる物質の中で、窒化シリコンのモル比率が最も高いことを意味する。バリア絶縁層２２は、例えば、窒化シリコンである。
バリア絶縁層２２の材料は、例えば、トンネル絶縁層１４及び第１のブロック絶縁層１８の材料と異なる。バリア絶縁層２２の材料は、電荷蓄積層１６の材料と異なる。
バリア絶縁層２２の窒素の原子濃度は、例えば、トンネル絶縁層１４の窒素の原子濃度よりも高い。また、バリア絶縁層２２の窒素の原子濃度は、例えば、第１のブロック絶縁層１８の窒素の原子濃度よりも高い。また、バリア絶縁層２２の窒素の原子濃度は、例えば、電荷蓄積層１６の窒素の原子濃度よりも高い。
バリア絶縁層２２は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。バリア絶縁層２２は、例えば、酸窒化シリコンを含む。バリア絶縁層２２は、例えば、酸窒化シリコンである。
バリア絶縁層２２の第１の領域２２ａのｙ方向の厚さ（図５中のｔ１）は、例えば、電荷蓄積層１６のｙ方向の厚さ（図５中のｔ５）よりも薄い。第１の領域２２ａのｙ方向の厚さｔ１は、例えば、０．５ｎｍ以上３ｎｍ以下である。
バリア絶縁層２２の第２の領域２２ｂのｙ方向の厚さ（図５中のｔ２）は、例えば、電荷蓄積層１６のｙ方向の厚さ（図５中のｔ５）よりも薄い。第２の領域２２ｂのｙ方向の厚さｔ２は、例えば、０．５ｎｍ以上３ｎｍ以下である。
バリア絶縁層２２の第３の領域２２ｃのｚ方向の厚さ（図５中のｔ３）は、例えば、電荷蓄積層１６のｚ方向の厚さ（図５中のｔ６）よりも薄い。第３の領域２２ｃのｚ方向の厚さｔ３は、例えば、０．５ｎｍ以上３ｎｍ以下である。
バリア絶縁層２２の第４の領域２２ｄのｚ方向の厚さ（図５中のｔ４）は、例えば、電荷蓄積層１６のｚ方向の厚さ（図５中のｔ６）よりも薄い。第４の領域２２ｄのｚ方向の厚さｔ４は、例えば、０．５ｎｍ以上３ｎｍ以下である。
トレンチ絶縁層２４は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。トレンチ絶縁層２４は、例えば、酸化シリコンを含む。トレンチ絶縁層２４は、例えば、酸化シリコンである。
トレンチ絶縁層２４は、ｙ方向に隣り合うゲート電極層１０の間に設けられる。例えば、トレンチ絶縁層２４は、第１のゲート電極層１０ａと第２のゲート電極層１０ｂとの間に設けられる。
トレンチ絶縁層２４は、例えば、酸化物、酸窒化物、又は、窒化物である。トレンチ絶縁層２４は、例えば、酸化シリコン又は酸化アルミニウムを含む。トレンチ絶縁層２４は、例えば、酸化シリコン又は酸化アルミニウムである。
層間絶縁層２６は、ｚ方向に配列される。層間絶縁層２６は、ｚ方向に隣り合うゲート電極層１０の間に設けられる。ゲート電極層１０はｚ方向において、２つの層間絶縁層２６に挟まれる。例えば、図４に示すように、層間絶縁層２６は、第１のゲート電極層１０ａと第３のゲート電極層１０ｃとの間に設けられる。
層間絶縁層２６は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層２６は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。層間絶縁層２６は、例えば、酸化シリコンを含む。層間絶縁層２６は、例えば、酸化シリコンである。層間絶縁層２６のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
コア絶縁層２８は、半導体層１２に囲まれる。コア絶縁層２８は、ｚ方向に延びる。コア絶縁層２８は、例えば、円柱形状である。
コア絶縁層２８は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁層２８は、例えば、酸化シリコンを含む。コア絶縁層２８は、例えば、酸化シリコンである。
次に、実施形態の半導体記憶装置の製造方法の一例について説明する。
図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、及び図２１は、実施形態の半導体記憶装置の製造方法を示す模式断面図である。図６ないし図２１は、３次元ＮＡＮＤフラッシュメモリ１００のメモリセルアレイ１０１の製造方法の一例を示す図である。
図６ないし図２１は、メモリセルアレイ１０１のｙｚ断面に対応する。
最初に、図示しない半導体基板の上に、第１の酸化シリコン膜５１と第１の窒化シリコン膜５２を交互に繰り返して積層する（図６）。
第１の酸化シリコン膜５１及び第１の窒化シリコン膜５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。第１の酸化シリコン膜５１の一部は、最終的に層間絶縁層２６となる。
次に、第１の酸化シリコン膜５１と、第１の窒化シリコン膜５２にメモリトレンチ５５を形成する（図７）。メモリトレンチ５５は、第１の酸化シリコン膜５１と、第１の窒化シリコン膜５２を貫通する。
メモリトレンチ５５は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、メモリトレンチ５５の中を第２の酸化シリコン膜５６で埋め込む（図８）。第２の酸化シリコン膜５６は、例えば、ＣＶＤ法により形成する。第２の酸化シリコン膜５６は、最終的にトレンチ絶縁層２４となる。
次に、第２の酸化シリコン膜５６、第１の酸化シリコン膜５１、及び第１の窒化シリコン膜５２を貫通するメモリホール５７を形成する（図９）。メモリホール５７は、例えば、リソグラフィ法とＲＩＥ法により形成する。
次に、メモリホール５７の内面に露出した第１の窒化シリコン膜５２の一部を、第１の酸化シリコン膜５１に対して選択的に除去する（図１０）。第１の窒化シリコン膜５２を、ｙ方向に後退させる。第１の窒化シリコン膜５２は、例えば、ウェットエッチング法により除去する。第１の窒化シリコン膜５２は、例えば、リン酸溶液を用いてエッチングする。
次に、メモリホール５７の中に、第３の酸化シリコン膜５８を形成する（図１１）。第３の酸化シリコン膜５８は、例えば、ＣＶＤ法により形成される。また、第３の酸化シリコン膜５８は、例えば、ＣＶＤ法により形成された窒化シリコン膜を熱酸化することにより形成しても構わない。第３の酸化シリコン膜５８は、最終的に第１のブロック絶縁層１８となる。
次に、メモリホール５７の内面の第３の酸化シリコン膜５８の上に、第２の窒化シリコン膜５９を形成する（図１２）。第２の窒化シリコン膜５９は、例えば、ＣＶＤ法により形成される。第２の窒化シリコン膜５９は、最終的にバリア絶縁層２２の一部となる。
次に、メモリホール５７の内面の第２の窒化シリコン膜５９の上に、窒素を含む酸化ハフニウム膜６０を形成する（図１３）。酸化ハフニウム膜６０は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｏｎ法（ＡＬＤ法）により形成する。酸化ハフニウム膜６０の一部は、最終的に電荷蓄積層１６となる。
次に、メモリホール５７の内面の酸化ハフニウム膜６０及び第２の窒化シリコン膜５９の一部を除去する（図１４）。酸化ハフニウム膜６０及び第２の窒化シリコン膜５９は、例えば、ＲＩＥ法により除去する。酸化ハフニウム膜６０及び第２の窒化シリコン膜５９は、第３の酸化シリコン膜５８の凹部に残る。
次に、メモリホール５７内の酸化ハフニウム膜６０の上に、第３の窒化シリコン膜６１を形成する（図１５）。第３の窒化シリコン膜６１は、例えば、ＣＶＤ法により形成する。第３の窒化シリコン膜６１は、第２の窒化シリコン膜５９に接する。第３の窒化シリコン膜６１は、最終的にバリア絶縁層２２の一部となる。
次に、メモリホール５７内の第３の窒化シリコン膜６１の上に、第４の酸化シリコン膜６２を形成する（図１６）。第４の酸化シリコン膜６２は、例えば、ＣＶＤ法により形成する。第４の酸化シリコン膜６２は、最終的にトンネル絶縁層１４となる。
次に、メモリホール５７の内面の第４の酸化シリコン膜６２の上に、多結晶シリコン膜６３を形成する（図１７）。多結晶シリコン膜６３は、例えば、ＣＶＤ法により形成する。多結晶シリコン膜６３は、最終的に半導体層１２となる。
次に、メモリホール５７の中を、第５の酸化シリコン膜６４で埋め込む（図１８）。第５の酸化シリコン膜６４は、例えば、ＣＶＤ法により形成する。第５の酸化シリコン膜６４は、最終的にコア絶縁層２８となる。
次に、第１の酸化シリコン膜５１と、第１の窒化シリコン膜５２に、図示しないスリットトレンチを形成する。スリットトレンチは、第１の酸化シリコン膜５１と、第１の窒化シリコン膜５２を貫通する。なお、スリットトレンチは、メモリセルアレイ１０１の端部に設けられる。
次に、スリットトレンチを介して第１の窒化シリコン膜５２を第１の酸化シリコン膜５１に対して選択的に除去する（図１９）。第１の窒化シリコン膜５２は、例えば、ウェットエッチング法により除去する。第１の窒化シリコン膜５２は、例えば、リン酸溶液を用いてエッチングする。
次に、第１の窒化シリコン膜５２を除去した部分に、酸化アルミニウム膜６５を形成する（図２０）。酸化アルミニウム膜６５は、例えば、ＣＶＤ法により形成する。酸化アルミニウム膜６５は、最終的に第２のブロック絶縁層２０となる。酸化アルミニウム膜６５を形成した後、例えば、１０００℃以上の温度で酸化アルミニウム膜６５を結晶化させる結晶化アニールを行う。
次に、酸化アルミニウム膜６５の上に、チタン膜とタングステン膜の積層膜６６を形成する（図２１）。積層膜６６は、例えば、ＣＶＤ法により形成される。積層膜６６は、最終的にゲート電極層１０となる。
以上の製造方法により、実施形態の３次元ＮＡＮＤフラッシュメモリ１００のメモリセルアレイ１０１が製造される。
次に、実施形態の半導体記憶装置の作用及び効果について説明する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルは、電荷を保持するための電荷蓄積層を備える。３次元ＮＡＮＤフラッシュメモリには、高い電荷保持特性が要求される。
実施形態の３次元ＮＡＮＤフラッシュメモリ１００は、電荷蓄積層１６に、窒素又はアルミニウムを添加元素として含有する酸化ハフニウム又は酸化ジルコニウムを適用することにより、高い電荷保持特性を実現することができる。
一方、電荷蓄積層に窒素又はアルミニウムを添加元素として含有する酸化ハフニウム又は酸化ジルコニウムを適用した場合、電荷蓄積層に含まれる添加元素が拡散し、電荷保持特性が劣化することが懸念される。電荷蓄積層の中の添加元素の量が低減することで、電荷保持特性が劣化するおそれがある。例えば、酸化アルミニウム膜の結晶化アニール等の高温アニールの際の添加元素の拡散が懸念される。
実施形態の３次元ＮＡＮＤフラッシュメモリ１００は、電荷蓄積層１６を囲むバリア絶縁層２２を備える。バリア絶縁層２２は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。バリア絶縁層２２は、例えば、窒化シリコンである。
バリア絶縁層２２が完全に電荷蓄積層１６を囲むことにより、電荷蓄積層１６から添加元素が拡散し、電荷蓄積層１６の中の添加元素の量が低減することを抑制する。したがって、電荷保持特性の劣化が抑制され、高い電荷保持特性を実現する３次元ＮＡＮＤフラッシュメモリ１００が実現できる。
電荷蓄積層１６の電荷蓄積量を大きくし、高い電荷保持特性を実現する観点から、電荷蓄積層１６の、添加元素の原子濃度と酸素（Ｏ）の原子濃度の和に対する添加元素の原子濃度の割合（（Ｎ＋Ａｌ）／（Ｎ＋Ａｌ＋Ｏ））は、１．５％以上３．０％以下であることが好ましい。
添加元素が窒素（Ｎ）の場合、電荷蓄積層１６の電荷蓄積量を大きくし、高い電荷保持特性を実現する観点から、電荷蓄積層１６の、窒素（Ｎ）の原子濃度と酸素（Ｏ）の原子濃度の和に対する窒素（Ｎ）の原子濃度の割合（Ｎ／（Ｎ＋Ｏ））は、１．５％以上３．０％以下であることが好ましい。
添加元素がアルミニウム（Ａｌ）の場合、電荷蓄積層１６の電荷蓄積量を大きくし、高い電荷保持特性を実現する観点から、電荷蓄積層１６の、アルミニウム（Ａｌ）の原子濃度と酸素（Ｏ）の原子濃度の和に対するアルミニウム（Ａｌ）の原子濃度の割合（Ａｌ／（Ａｌ＋Ｏ））は、１．５％以上３．０％以下であることが好ましい。
バリア絶縁層２２による添加元素の拡散防止効果を向上させる観点から、バリア絶縁層２２の中の窒素の原子濃度が高いことが好ましい。したがって、バリア絶縁層２２の窒素の原子濃度は、トンネル絶縁層１４の窒素の原子濃度よりも高いことが好ましい。また、バリア絶縁層２２の窒素の原子濃度は、第１のブロック絶縁層１８の窒素の原子濃度よりも高いことが好ましい。また、バリア絶縁層２２の窒素の原子濃度は、電荷蓄積層１６の窒素の原子濃度よりも高いことが好ましい。
実施形態では、チャネルとして機能する半導体層１２が、電気的に分離された２本のゲート電極層１０の間に設けられるメモリセルアレイ構造を例に説明した。しかし、３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ構造は、実施形態のメモリセルアレイ構造に限定されない。例えば、チャネルとして機能する半導体層が、板状のゲート電極層を貫通し、ゲート電極層に囲まれるメモリセルアレイ構造を採用することも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成物質を他の実施形態の構成物質と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ゲート電極層
１０ａ 第１のゲート電極層
１０ｂ 第２のゲート電極層
１０ｃ 第３のゲート電極層
１２ 半導体層
１４ トンネル絶縁層（第３の絶縁層）
１６ 電荷蓄積層
１８ 第１のブロック絶縁層（第１の絶縁層）
２０ 第２のブロック絶縁層（第１の絶縁層）
２２ バリア絶縁層（第２の絶縁層）
２２ａ 第１の領域
２２ｂ 第２の領域
２２ｃ 第３の領域
２６ 層間絶縁層（第４の絶縁層）
１００ ３次元ＮＡＮＤフラッシュメモリ（半導体記憶装置）
１０ａ 第１のゲート電極層
１０ｂ 第２のゲート電極層
１０ｃ 第３のゲート電極層
１２ 半導体層
１４ トンネル絶縁層（第３の絶縁層）
１６ 電荷蓄積層
１８ 第１のブロック絶縁層（第１の絶縁層）
２０ 第２のブロック絶縁層（第１の絶縁層）
２２ バリア絶縁層（第２の絶縁層）
２２ａ 第１の領域
２２ｂ 第２の領域
２２ｃ 第３の領域
２６ 層間絶縁層（第４の絶縁層）
１００ ３次元ＮＡＮＤフラッシュメモリ（半導体記憶装置）
Claims (18)
- 第１の方向に延びる半導体層と、
第１のゲート電極層と、
前記半導体層と前記第１のゲート電極層との間に設けられ、第１の元素と、第２の元素と、酸素（Ｏ）とを含み、前記第１の元素はハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの元素であり、前記第２の元素は窒素（Ｎ）及びアルミニウム（Ａｌ）からなる群から選ばれる少なくとも一つの元素である電荷蓄積層と、
前記電荷蓄積層と前記第１のゲート電極層との間に設けられた第１の絶縁層と、
前記半導体層と前記第１のゲート電極層との間に設けられ、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、前記第１の方向に平行で前記電荷蓄積層を含む断面において前記電荷蓄積層を囲む第２の絶縁層と、
を備える半導体記憶装置。 - 前記第１の方向に交差し前記電荷蓄積層を含む断面において、前記第２の絶縁層は前記電荷蓄積層を囲む請求項１記載の半導体記憶装置。
- 前記第２の絶縁層は第１の領域及び第２の領域を含み、前記第１の領域は前記半導体層と前記電荷蓄積層との間に設けられ、前記第２の領域は前記電荷蓄積層と前記第１の絶縁層との間に設けられる請求項１又は請求項２記載の半導体記憶装置。
- 前記第２の絶縁層は前記電荷蓄積層に接する請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
- 前記電荷蓄積層の前記第１の元素の原子濃度は、前記電荷蓄積層の前記第２の元素の原子濃度よりも高い請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
- 前記電荷蓄積層の、前記第２の元素の原子濃度と酸素（Ｏ）の原子濃度の和に対する前記第２の元素の原子濃度の割合（（Ｎ＋Ａｌ）／（Ｎ＋Ａｌ＋Ｏ））は、１．５％以上３．０％以下である請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
- 前記電荷蓄積層の、窒素（Ｎ）の原子濃度と酸素（Ｏ）の原子濃度の和に対する窒素（Ｎ）の原子濃度の割合（Ｎ／（Ｎ＋Ｏ））は、１．５％以上３．０％以下である請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
- 前記電荷蓄積層の、アルミニウム（Ａｌ）の原子濃度と酸素（Ｏ）の原子濃度の和に対するアルミニウム（Ａｌ）の原子濃度の割合（Ａｌ／（Ａｌ＋Ｏ））は、１．５％以上３．０％以下である請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
- 前記第２の絶縁層は酸素（Ｏ）を含む請求項１ないし請求項８いずれか一項記載の半導体記憶装置。
- 前記半導体層と前記第２の絶縁層との間に設けられる、前記第２の絶縁層の窒素の原子濃度よりも窒素の原子濃度の低い第３の絶縁層を、更に備える請求項１ないし請求項９いずれか一項記載の半導体記憶装置。
- 前記第２の絶縁層は前記第３の絶縁層に接する請求項１０記載の半導体記憶装置。
- 前記第１のゲート電極層は前記第１の方向に交差する第２の方向に延び、
前記第１のゲート電極層に対し前記第１の方向及び前記第２の方向に交差する第３の方向に配置され、前記第２の方向に延び、前記第１のゲート電極層との間に前記半導体層が設けられた第２のゲート電極層を、更に備える請求項１ないし請求項１１いずれか一項記載の半導体記憶装置。 - 前記第１のゲート電極層に対し前記第１の方向に配置された第３のゲート電極層と、
前記第１のゲート電極層と前記第３のゲート電極層との間の第４の絶縁層と、
を更に備える請求項１ないし請求項１２いずれか一項記載の半導体記憶装置。 - 前記第２の絶縁層は第３の領域を含み、前記第３の領域は前記電荷蓄積層と前記第４の絶縁層との間に設けられる請求項１３記載の半導体記憶装置。
- 前記第３の領域の前記第１の方向の厚さは、前記電荷蓄積層の前記第１の方向の厚さよりも薄い請求項１４記載の半導体記憶装置。
- 前記第１の絶縁層は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及び酸素（Ｏ）を含む請求項１ないし請求項１５いずれか一項記載の半導体記憶装置。
- 前記第２の絶縁層は第１の領域を含み、前記第１の領域は前記半導体層と前記電荷蓄積層との間に設けられ、前記第１の領域の前記半導体層から前記電荷蓄積層に向かう第３の方向の厚さは、前記電荷蓄積層の前記第３の方向の厚さよりも薄い請求項１ないし請求項１６いずれか一項記載の半導体記憶装置。
- 前記第２の絶縁層は第２の領域を含み、前記第２の領域は前記電荷蓄積層と前記第１の絶縁層との間に設けられ、前記第２の領域の前記電荷蓄積層から前記第１の絶縁層に向かう第３の方向の厚さは、前記電荷蓄積層の前記第３の方向の厚さよりも薄い請求項１ないし請求項１７いずれか一項記載の半導体記憶装置。
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