JP2023042191A - 積層型電子部品 - Google Patents

Abstract

【課題】複数のインダクタ間の電磁界結合を抑制しながら、積層型電子部品を小型化する。【解決手段】電子部品１は、積層体５０と、インダクタＬ１１，Ｌ１２，Ｌ１３とを備えている。軸Ａ１１を含むと共にインダクタＬ１１によって囲まれた空間Ｓ１１をＸＺ平面に垂直投影して得られる領域の面積は、軸Ａ１２を含むと共にインダクタＬ１２によって囲まれた空間Ｓ１２をＹＺ平面に垂直投影して得られる領域の面積よりも大きい。インダクタＬ１３は、軸Ａ１３が、空間Ｓ１１とは交差しないが空間Ｓ１２と交差するように配置されている。【選択図】図１２

Description

本発明は、複数のインダクタを含む積層型電子部品に関する。

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。第１および第２のフィルタとしては、例えば、インダクタとキャパシタを用いて構成されたＬＣ共振器が用いられる。

フィルタとしては、特許文献１に開示されているように、積層された複数の誘電体層を含む積層体を用いたものが知られている。また、ＬＣ共振器に用いられるインダクタとしては、特許文献１に開示されているように、積層体の積層方向に直交する軸の周りに巻回されたインダクタと、積層体の積層方向に平行な軸の周りに巻回されたインダクタが知られている。

特開２０１５－１１１７９９号公報

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられる分波器の小型化も要求されている。フィルタを構成するＬＣ共振器が２つのインダクタを含んでいる場合、分波器が小型化すると、２つのインダクタ間の電磁界結合が強くなりすぎる場合がある。これにより、所望の特性を実現することができない場合があった。

特許文献１に記載されているように、フィルタが２つのインダクタを含んでいる場合、一方のインダクタの軸と他方のインダクタの軸とを直交させることによって、２つのインダクタ間の磁気結合を抑制することができる。しかし、このように２つのインダクタを配置すると、積層体内に無駄なスペースが生じてしまい、その結果、分波器が大型化してしまう。また、フィルタが３つ以上の複数のインダクタを含んでいる場合、複数のインダクタの全てについて、特許文献１に記載された２つのインダクタのように配置しようとすると、積層体内に生じる無駄なスペースは、更に大きくなる。

上記の問題は、分波器に限らず、複数のインダクタを含む積層型電子部品全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、複数のインダクタ間の電磁界結合を抑制しながら、小型化が可能な積層型電子部品を提供することにある。

本発明の積層型電子部品は、積層された複数の誘電体層を含む積層体と、積層体に一体化され、複数の誘電体層の積層方向に直交する第１の方向に平行な第１の軸の周りに巻回された第１のインダクタと、積層体に一体化され、積層方向に直交する第２の方向に平行な第２の軸の周りに巻回された第２のインダクタと、積層体に一体化され、積層方向に平行な第３の軸の周りに巻回された第３のインダクタとを備えている。第１の軸を含むと共に第１のインダクタによって囲まれた第１の空間を、第１の軸に垂直な仮想の平面に垂直投影して得られる領域の面積は、第２の軸を含むと共に第２のインダクタによって囲まれた第２の空間を、第２の軸に垂直な仮想の平面に垂直投影して得られる領域の面積よりも大きい。第３のインダクタは、第３の軸が、第１の空間とは交差しないが第２の空間と交差するように配置されている。

本発明の積層型電子部品において、第１のインダクタは、第１の方向から見たときに、第１の空間の一部が、第２の空間の少なくとも一部に重なるように配置されていてもよい。

また、本発明の積層型電子部品において、第１の方向、第２の方向および積層方向は、互いに直交していてもよい。

また、本発明の積層型電子部品において、第２のインダクタは、それぞれ第２の軸の周りに１回未満巻回された複数の導体部分と、複数の導体部分を直列に接続する少なくとも１つの接続部分とを含んでいてもよい。

また、本発明の積層型電子部品において、積層方向に平行な一方向から見たときの積層体の平面形状は、長方形であってもよい。この場合、第２のインダクタは、第２の軸が、長方形の長辺に平行になるように配置されていてもよい。

また、本発明の積層型電子部品は、更に、少なくとも１つのキャパシタを構成する複数のキャパシタ用導体層を備えていてもよい。この場合、複数のキャパシタ用導体層は、第２のインダクタと第３のインダクタとの間には介在していなくてもよい。

また、本発明の積層型電子部品は、更に、第１のポートと、第２のポートと、第１のポートと第２のポートとを接続する信号経路とを備えていてもよい。この場合、第１のインダクタと第２のインダクタは、回路構成上、信号経路上に設けられていてもよい。第３のインダクタは、回路構成上、信号経路とグランドとの間に設けられていてもよい。積層型電子部品は、更に、第１のインダクタ、第２のインダクタおよび第３のインダクタを含み、通過帯域内の周波数の信号を選択的に通過させるフィルタを備えていてもよい。

あるいは、本発明の積層型電子部品は、更に、第１のポートと、第２のポートと、第１のポートと第２のポートとを接続する信号経路と、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１のフィルタと、第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２のフィルタとを備えていてもよい。この場合、第１のインダクタ、第２のインダクタおよび第３のインダクタのうち、１つまたは２つのインダクタは、第１のフィルタに含まれ、残りのインダクタは、第２のフィルタに含まれていてもよい。

本発明の積層型電子部品では、第１のインダクタは、第１の軸の周りに巻回され、第２のインダクタは、第２の軸の周りに巻回され、第３のインダクタは、第３の軸の周りに巻回されている。第３のインダクタは、第３の軸が、第１の空間とは交差しないが第２の空間と交差するように配置されている。これにより、本発明によれば、複数のインダクタ間の電磁界結合を抑制しながら、積層型電子部品を小型化することができるという効果を奏する。

本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１３層目ないし２２層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における２３層目および２４層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。 図１０および図１１に示した積層体の内部の一部を示す側面図である。 図１０および図１１に示した積層体の内部の一部を示す側面図である。 図１０および図１１に示した積層体の内部の一部を示す側面図である。 図１０および図１１に示した積層体の内部の一部を示す側面図である。 図１０および図１１に示した積層体の内部の一部を示す平面図である。 図１０および図１１に示した積層体の内部の一部を示す平面図である。 本発明の一実施の形態に係る積層型電子部品における共通ポートと第１の信号ポートとの間の通過減衰特性を示す特性図である。 本発明の一実施の形態に係る積層型電子部品における共通ポートと第２の信号ポートとの間の通過減衰特性を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。図１には、電子部品１の例として、分波器（ダイプレクサ）を示している。分波器は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１のフィルタ１０と、第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２のフィルタ２０とを備えている。

電子部品１は、更に、共通ポート２と、第１の信号ポート３と、第２の信号ポート４と、共通ポート２と第１の信号ポート３とを接続する第１の信号経路５と、共通ポート２と第２の信号ポート４とを接続する第２の信号経路６とを備えている。第１のフィルタ１０は、回路構成上、共通ポート２と第１の信号ポート３との間に設けられている。第２のフィルタ２０は、回路構成上、共通ポート２と第２の信号ポート４との間に設けられている。第１の信号経路５は、共通ポート２から第１のフィルタ１０を経由して第１の信号ポート３に至る経路である。第２の信号経路６は、共通ポート２から第２のフィルタ２０を経由して第２の信号ポート４に至る経路である。

第１の通過帯域内の周波数の第１の信号は、第１のフィルタ１０が設けられた第１の信号経路５を選択的に通過する。第２の通過帯域内の周波数の第２の信号は、第２のフィルタ２０が設けられた第２の信号経路６を選択的に通過する。このようにして、電子部品１は、第１の信号と第２の信号を分離する。

次に、図１を参照して、第１のフィルタ１０の構成の一例について説明する。第１のフィルタ１０は、インダクタＬ１１，Ｌ１２，Ｌ１３と、キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６とを含んでいる。インダクタＬ１１，Ｌ１２は、回路構成上、第１の信号経路５上に設けられている。また、インダクタＬ１１は、回路構成上、インダクタＬ１２よりも第１の信号ポート３により近い位置に設けられている。インダクタＬ１１の一端は、第１の信号ポート３に接続されている。インダクタＬ１１の他端は、インダクタＬ１２の一端に接続されている。インダクタＬ１２の他端は、共通ポート２に接続されている。

キャパシタＣ１１は、インダクタＬ１１に対して並列に接続されている。キャパシタＣ１２は、インダクタＬ１２に対して並列に接続されている。キャパシタＣ１３の一端は、インダクタＬ１１の一端に接続されている。キャパシタＣ１３の他端は、インダクタＬ１２の他端に接続されている。

キャパシタＣ１４の一端は、インダクタＬ１１の一端に接続されている。キャパシタＣ１５の一端は、インダクタＬ１１とインダクタＬ１２の接続点に接続されている。キャパシタＣ１４，Ｃ１５の各他端は、インダクタＬ１３の一端に接続されている。インダクタＬ１３の他端は、グランドに接続されている。キャパシタＣ１６は、インダクタＬ１３に対して並列に接続されている。インダクタＬ１３は、回路構成上、第１の信号経路５とグランドとの間に設けられている。

次に、図２を参照して、第２のフィルタ２０の構成の一例について説明する。第２のフィルタ２０は、インダクタＬ２１，Ｌ２２と、キャパシタＣ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２６，Ｃ２７，Ｃ２８，Ｃ２９，Ｃ３０，Ｃ３１とを含んでいる。キャパシタＣ２１の一端は、第２の信号ポート４に接続されている。キャパシタＣ２１の他端は、キャパシタＣ２２の一端に接続されている。キャパシタＣ２２の他端は、キャパシタＣ２３の一端に接続されている。キャパシタＣ２３の他端は、共通ポート２に接続されている。

キャパシタＣ２４の一端は、キャパシタＣ２１の一端に接続されている。キャパシタＣ２４の他端は、キャパシタＣ２２の他端に接続されている。キャパシタＣ２５の一端は、キャパシタＣ２２とキャパシタＣ２３の接続点に接続されている。

インダクタＬ２１は、回路構成上、第２の信号経路６とグランドとの間に設けられている。インダクタＬ２１は、インダクタ部分２１１，２１２を含んでいる。インダクタ部分２１１の一端は、キャパシタＣ２１とキャパシタＣ２２の接続点に接続されている。インダクタ部分２１１の他端は、インダクタ部分２１２の一端に接続されている。インダクタ部分２１２の他端は、グランドに接続されている。

インダクタＬ２２は、回路構成上、第２の信号経路６とグランドとの間に設けられている。また、インダクタＬ２２は、回路構成上、インダクタＬ２１よりも共通ポート２により近い位置に設けられている。インダクタＬ２２は、インダクタ部分２２１，２２２を含んでいる。インダクタ部分２２１の一端は、キャパシタＣ２５の他端に接続されている。インダクタ部分２２１の他端は、インダクタ部分２２２の一端に接続されている。インダクタ部分２２２の他端は、グランドに接続されている。

インダクタＬ２１のインダクタ部分２１１と、インダクタＬ２２のインダクタ部分２２１は、互いに磁気結合している。インダクタＬ２１のインダクタ部分２１２と、インダクタＬ２２のインダクタ部分２２２は、互いに磁気結合していない。

キャパシタＣ２６は、インダクタＬ２１のインダクタ部分２１１に対して並列に接続されている。キャパシタＣ２７は、インダクタＬ２１のインダクタ部分２１２に対して並列に接続されている。キャパシタＣ２８の一端は、インダクタ部分２１１の一端に接続されている。キャパシタＣ２８の他端は、インダクタ部分２１２の他端に接続されている。

キャパシタＣ２９は、インダクタＬ２２のインダクタ部分２２１に対して並列に接続されている。キャパシタＣ３０は、インダクタＬ２２のインダクタ部分２２２に対して並列に接続されている。キャパシタＣ３１の一端は、インダクタ部分２２１の一端に接続されている。キャパシタＣ３１の他端は、インダクタ部分２２２の他端に接続されている。

次に、図３を参照して、電子部品１のその他の構成について説明する。図３は、電子部品１の外観を示す斜視図である。

電子部品１は、更に、積層された複数の誘電体層と複数の導体とを含む積層体５０を備えている。積層体５０は、共通ポート２、第１の信号ポート３、第２の信号ポート４、インダクタＬ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２およびキャパシタＣ１１～Ｃ１６，Ｃ２１～Ｃ３１を一体化するためのものである。第１のフィルタ１０と第２のフィルタ２０は、それぞれ複数の導体を用いて構成されている。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図３に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。

図３に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。底面５０Ａおよび上面５０Ｂの各々の形状は、Ｘ方向に長い矩形形状である。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

Ｚ方向から見たときの積層体５０の平面形状、すなわち底面５０Ａの形状（上面５０Ｂの形状）は、長方形である。この長方形の長辺は、Ｘ方向に平行であり、この長方形の短辺は、Ｙ方向に平行である。

電子部品１は、更に、積層体５０の底面５０Ａに設けられた信号端子１１２，１１３，１１４と、グランドに接続されるグランド端子１１１，１１５，１１６，１１７，１１８，１１９とを備えている。グランド端子１１１は、底面５０Ａと側面５０Ｄと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。信号端子１１３は、底面５０Ａと側面５０Ｄと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。信号端子１１４は、底面５０Ａと側面５０Ｃと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。グランド端子１１５は、底面５０Ａと側面５０Ｃと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。

信号端子１１２は、グランド端子１１１とグランド端子１１５との間に配置されている。グランド端子１１６は、グランド端子１１１と信号端子１１３との間に配置されている。グランド端子１１７は、信号端子１１３と信号端子１１４との間に配置されている。グランド端子１１８は、信号端子１１４とグランド端子１１５との間に配置されている。グランド端子１１９は、底面５０Ａの中央に配置されている。

信号端子１１２は共通ポート２に対応し、信号端子１１３は第１の信号ポート３に対応し、信号端子１１４は第２の信号ポート４に対応している。従って、共通ポート２、第１の信号ポート３および第２の信号ポート４は、積層体５０の底面５０Ａに設けられている。

次に、図４（ａ）ないし図９（ｂ）を参照して、積層体５０を構成する複数の誘電体層および複数の導体の一例について説明する。この例では、積層体５０は、積層された２４層の誘電体層を有している。以下、この２４層の誘電体層を、下から順に１層目ないし２４層目の誘電体層と呼ぶ。また、１層目ないし２４層目の誘電体層を符号５１～７４で表す。

図４（ａ）ないし図８（ｃ）において、複数の円は複数のスルーホールを表している。誘電体層５１～７２の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、導体層または他のスルーホールに接続されている。

図４（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子１１１～１１９が形成されている。図４（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２，５２３，５２４，５２５が形成されている。

図４（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２，５３３，５３４，５３５，５３６，５３７，５３８，５３９，５３１０，５３１１，５３１２が形成されている。導体層５３１の一端は、導体層５３１１に接続されている。導体層５３１の他端は、導体層５３１２に接続されている。図４（ｃ）では、導体層５３１と導体層５３１１との境界および導体層５３１と導体層５３１２との境界を、点線で示している。

図５（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３，５４４，５４５，５４６，５４７，５４８が形成されている。導体層５４１，５４３は、導体層５４２に接続されている。図５（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１，５５２，５５３，５５４が形成されている。導体層５５４は、導体層５５３に接続されている。図５（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１，５６２が形成されている。

図６（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１，５７２が形成されている。導体層５７２は、導体層５７１に接続されている。図６（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層は形成されていない。図６（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、導体層５９１が形成されている。

図７（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０１が形成されている。図７（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、導体層は形成されていない。図７（ｃ）は、１２層目の誘電体層６２のパターン形成面を示している。誘電体層６２のパターン形成面には、導体層６２１，６２２が形成されている。積層方向Ｔに平行な一方向（Ｚ方向）から見たときの導体層６２１，６２２の形状は、同じであってもよい。

図８（ａ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、導体層６３１，６３２が形成されている。積層方向Ｔに平行な一方向（Ｚ方向）から見たときの導体層６３１，６３２の形状は、同じであってもよい。図８（ｂ）は、１４層目ないし２１層目の誘電体層６４～７１のパターン形成面を示している。誘電体層６４～７１には、導体層は形成されていない。図８（ｃ）は、２２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、導体層７２１，７２２，７２３，７２４，７２５，７２６，７２７が形成されている。積層方向Ｔに平行な一方向（Ｚ方向）から見たときの導体層７２２，７２３，７２４の形状は、同じであってもよい。積層方向Ｔに平行な一方向（Ｚ方向）から見たときの導体層７２６，７２７の形状は、同じであってもよい。

図９（ａ）は、２３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、導体層７３１，７３２，７３３，７３４，７３５，７３６，７３７が形成されている。積層方向Ｔに平行な一方向（Ｚ方向）から見たときの導体層７３２，７３３，７３４の形状は、同じであってもよい。積層方向Ｔに平行な一方向（Ｚ方向）から見たときの導体層７３６，７３７の形状は、同じであってもよい。図９（ｂ）は、２４層目の誘電体層７４のパターン形成面を示している。誘電体層７４のパターン形成面には、導体層よりなるマーク７４１が形成されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、２４層目の誘電体層７４のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし２４層目の誘電体層５１～７４が積層されて構成される。

図４（ａ）ないし図８（ｃ）に示した複数のスルーホールの各々は、１層目ないし２２層目の誘電体層５１～７２を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、図４（ａ）ないし図８（ｃ）に示した複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

図１０および図１１は、１層目ないし２４層目の誘電体層５１～７４が積層されて構成された積層体５０の内部を示している。図１０および図１１に示したように、積層体５０の内部では、図４（ａ）ないし図９（ａ）に示した複数の導体層と複数のスルーホールが積層されている。なお、図１０および図１１では、マーク７４１を省略している。

積層体５０は、例えば、誘電体層５１～７４の材料をセラミックとして、低温同時焼成法によって作製される。この場合には、まず、それぞれ後に誘電体層５１～７４になる複数のセラミックグリーンシートを作製する。各セラミックグリーンシートには、後に複数の導体層になる複数の焼成前導体層と、後に複数のスルーホールになる複数の焼成前スルーホールが形成されている。次に、複数のセラミックグリーンシートを積層して、グリーンシート積層体を作製する。次に、このグリーンシート積層体を切断して、焼成前積層体を作製する。次に、この焼成前積層体におけるセラミックと導体を低温同時焼成工程によって焼成して、積層体５０を完成させる。

次に、図４（ａ）ないし図１５を参照して、インダクタＬ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２の構成について詳しく説明する。図１２ないし図１５は、積層体５０の内部の一部を示す側面図である。図１２は、側面５０Ｄ側から見た積層体５０の内部の一部を示しており、主にインダクタＬ１１，Ｌ１２，Ｌ１３を示している。図１３は、側面５０Ｅ側から見た積層体５０の内部の一部を示しており、主にインダクタＬ１２，Ｌ１３，Ｌ２２を示している。図１４は、側面５０Ｃ側から見た積層体５０の内部の一部を示しており、主にインダクタＬ２１，Ｌ２２を示している。図１５は、側面５０Ｆ側から見た積層体５０の内部の一部を示しており、主にインダクタＬ１１，Ｌ２１を示している。

インダクタＬ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２は、それぞれ積層体５０に一体化されている。後述するように、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の各々は、複数のスルーホール列を含んでいる。複数のスルーホール列の各々は、積層方向Ｔに並んだ２つ以上のスルーホール列が直列に接続されることによって構成されている。

始めに、インダクタＬ１１の構成について説明する。図１２および図１５に示したように、インダクタＬ１１は、積層方向Ｔに直交する方向に方向な軸Ａ１１の周りに巻回されている。本実施の形態では特に、軸Ａ１１は、Ｙ方向に平行な方向に延在している。

また、インダクタＬ１１は、軸Ａ１１の周りに１回未満巻回された１つの導体部分を含んでいる。インダクタＬ１１の導体部分は、導体層部１１Ｃ１を含んでいる（図１０および図１１参照）。導体層部１１Ｃ１は、Ｘ方向に平行な方向に長い形状を有している。導体層部１１Ｃ１は、積層方向Ｔにおいて互いに異なる位置に配置され且つ４つのスルーホールによって並列に接続された導体層７２１，７３１（図８（ｃ）および図９（ａ）参照）を含んでいる。導体層７２１，７３１の各々は、Ｘ方向に平行な方向に延在している。

インダクタＬ１１の導体部分は、更に、２つのスルーホール列１１Ｔ１と、２つのスルーホール列１１Ｔ２を含んでいる（図１０および図１１参照）。導体層部１１Ｃ１の長手方向の一端の近傍の部分には、２つのスルーホール列１１Ｔ１が並列に接続されている。導体層部１１Ｃ１の長手方向の他端の近傍の部分には、２つのスルーホール列１１Ｔ２が並列に接続されている。

次に、インダクタＬ１２の構成について説明する。図１２および図１３に示したように、インダクタＬ１２は、積層方向Ｔに直交する方向に平行な軸Ａ１２の周りに巻回されている。本実施の形態では特に、軸Ａ１２は、Ｘ方向に平行な方向に延在している。また、インダクタＬ１２は、それぞれ軸Ａ１２の周りに１回未満巻回された導体部分Ｌ１２Ａ，Ｌ１２Ｂ，Ｌ１２Ｃと、導体部分Ｌ１２Ａ，Ｌ１２Ｂを直列に接続する接続部分Ｌ１２Ｄと、導体部分Ｌ１２Ｂ，Ｌ１２Ｃを直列に接続する接続部分Ｌ１２Ｅとを含んでいる。

導体部分Ｌ１２Ａ，Ｌ１２Ｂ，Ｌ１２Ｃは、それぞれ、導体層部１２Ｃ１，１２Ｃ２，１２Ｃ３を含んでいる（図１０および図１１参照）。導体層部１２Ｃ１，１２Ｃ２，１２Ｃ３の各々は、Ｙ方向に平行な方向に長い形状を有している。

導体層部１２Ｃ１は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層７２２，７３２（図８（ｃ）および図９（ａ）参照）を含んでいる。導体層部１２Ｃ２は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層７２３，７３３（図８（ｃ）および図９（ａ）参照）を含んでいる。導体層部１２Ｃ３は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層７２４，７３４（図８（ｃ）および図９（ａ）参照）を含んでいる。導体層７２２～７２４，７３２～７３４の各々は、Ｙ方向に平行な方向に延在している。

導体部分Ｌ１２Ａは、更に、スルーホール列１２Ｔ１，１２Ｔ２を含んでいる（図１０および図１１参照）。スルーホール列１２Ｔ１は、導体層部１２Ｃ１の長手方向の一端の近傍の部分に接続されている。スルーホール列１２Ｔ２は、導体層部１２Ｃ１の長手方向の他端の近傍の部分に接続されている。

導体部分Ｌ１２Ｂは、更に、スルーホール列１２Ｔ３，１２Ｔ４を含んでいる（図１０および図１１参照）。スルーホール列１２Ｔ３は、導体層部１２Ｃ２の長手方向の一端の近傍の部分に接続されている。スルーホール列１２Ｔ３は、導体層部１２Ｃ２の長手方向の他端の近傍の部分に接続されている。

導体部分Ｌ１２Ｃは、更に、スルーホール列１２Ｔ５，１２Ｔ６を含んでいる（図１０および図１１参照）。スルーホール列１２Ｔ５は、導体層部１２Ｃ３の長手方向の一端の近傍の部分に接続されている。スルーホール列１２Ｔ６は、導体層部１２Ｃ３の長手方向の他端の近傍の部分に接続されている。

接続部分Ｌ１２Ｄは、導体部分Ｌ１２Ａのスルーホール列１２Ｔ２と導体部分Ｌ１２Ｂのスルーホール列１２Ｔ３とを接続している。また、接続部分Ｌ１２Ｄは、導体層部１２Ｃ４を含んでいる（図１０参照）。導体層部１２Ｃ４は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層６２１，６３１（図７（ｃ）および図８（ａ）参照）を含んでいる。

接続部分Ｌ１２Ｅは、導体部分Ｌ１２Ｂのスルーホール列１２Ｔ４と導体部分Ｌ１２Ｃのスルーホール列１２Ｔ５とを接続している。また、接続部分Ｌ１２Ｅは、導体層部１２Ｃ５を含んでいる（図１０参照）。導体層部１２Ｃ５は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層６２２，６３２（図７（ｃ）および図８（ａ）参照）を含んでいる。

図５（ａ）および図５（ｂ）に示した導体層５４２，５５２は、積層方向Ｔにおいて互いに異なる位置に配置され且つ３つのスルーホールによって並列に接続されている。導体層５４２，５５２は、インダクタＬ１１の導体部分のスルーホール列１１Ｔ３，１１Ｔ４と、インダクタＬ１２の導体部分Ｌ１２Ａのスルーホール列１２Ｔ１とを接続している。

次に、インダクタＬ１３の構成について説明する。インダクタＬ１３は、積層方向Ｔに平行な軸Ａ１３の周りに巻回されている。インダクタＬ１３は、導体層５３１（図４（ｃ）参照）によって構成されている。

次に、インダクタＬ２１の構成について説明する。図１４および図１５に示したように、インダクタＬ２１は、積層方向Ｔに直交する方向に平行な軸Ａ２１の周りに巻回されている。本実施の形態では特に、軸Ａ２１は、Ｙ方向に平行な方向に延在している。

また、インダクタＬ２１は、軸Ａ２１の周りに１回未満巻回された１つの導体部分を含んでいる。インダクタＬ２１の導体部分は、導体層部２１Ｃ１を含んでいる（図１０および図１１参照）。導体層部２１Ｃ１は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層７２５，７３５（図８（ｃ）および図９（ａ）参照）を含んでいる。導体層７２５，７３５の各々は、Ｘ方向に延在する第１の部分と、Ｙ方向に延在する第２の部分とを含んでいる。

インダクタＬ２１の導体部分は、更に、スルーホール列２１Ｔ１，２１Ｔ２を含んでいる（図１０および図１１参照）。スルーホール列２１Ｔ１は、導体層部２１Ｃ１の長手方向の一端の近傍の部分に接続されている。スルーホール列２１Ｔ２は、導体層部２１Ｃ１の長手方向の他端の近傍の部分に接続されている。

インダクタＬ２１は、更に、導体層部２１Ｃ２，２１Ｃ３を含んでいる（図１１参照）。導体層部２１Ｃ１は、スルーホール列２１Ｔ１の一端とスルーホール列２１Ｔ２の一端を接続している。導体層部２１Ｃ２は、スルーホール列２１Ｔ１の他端に接続され、スルーホール列２１Ｔ２の他端に近づくように延在している。導体層部２１Ｃ３は、スルーホール列２１Ｔ２の他端に接続され、スルーホール列２１Ｔ１の他端に近づくように延在している。

導体層部２１Ｃ２は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層５６１，５７１（図５（ｃ）および図６（ａ）参照）を含んでいる。導体層部２１Ｃ３は、積層方向Ｔにおいて互いに異なる位置に配置され且つ２つのスルーホールによって並列に接続された導体層５４４，５５３（図５（ａ）および図５（ｂ）参照）を含んでいる。

導体層部２１Ｃ１，２１Ｃ２およびスルーホール列２１Ｔ１，２１Ｔ２は、インダクタＬ２１のインダクタ部分２１１を構成する。導体層部２１Ｃ３は、インダクタＬ２１のインダクタ部分２１２を構成する。導体層部２１Ｃ３（導体層５４４，５５３）は、導体層５２６，５３１０（図４（ｂ）および図４（ｃ）参照）および複数のスルーホールを介して、グランド端子１１７に接続されている。

次に、インダクタＬ２２の構成について説明する。図１３および図１４に示したように、インダクタＬ２２は、積層方向Ｔに直交する方向に平行な軸Ａ２２の周りに巻回されている。本実施の形態では特に、軸Ａ２２は、Ｙ方向に平行な方向に延在している。また、インダクタＬ２２は、それぞれ軸Ａ２２の周りに１回未満巻回された導体部分Ｌ２２Ａ，Ｌ２２Ｂと、導体部分Ｌ２２Ａ，Ｌ２２Ｂを直列に接続する接続部分Ｌ２２Ｃとを含んでいる。

導体部分Ｌ２２Ａ，Ｌ２２Ｂは、それぞれ、導体層部２２Ｃ１，２２Ｃ２を含んでいる（図１０および図１１参照）。導体層部２２Ｃ１，２２Ｃ２の各々は、Ｘ方向に平行な方向に長い形状を有している。

導体層部２２Ｃ１は、積層方向Ｔにおいて互いに異なる位置に配置され且つ４つのスルーホールによって並列に接続された導体層７２６，７３６（図８（ｃ）および図９（ａ）参照）を含んでいる。導体層部２２Ｃ２は、積層方向Ｔにおいて互いに異なる位置に配置され且つ４つのスルーホールによって並列に接続された導体層７２７，７３７（図８（ｃ）および図９（ａ）参照）を含んでいる。導体層７２６，７２７，７３６，７３７の各々は、Ｘ方向に平行な方向に延在している。

導体部分Ｌ２２Ａは、更に、２つのスルーホール列２２Ｔ１と、２つのスルーホール列２２Ｔ２とを含んでいる（図１０および図１１参照）。導体層部２２Ｃ１の長手方向の一端の近傍の部分には、２つのスルーホール列２２Ｔ１が並列に接続されている。導体層部２２Ｃ１の長手方向の他端の近傍の部分には、２つのスルーホール列２２Ｔ２が並列に接続されている。

導体部分Ｌ２２Ｂは、更に、２つのスルーホール列２２Ｔ３と、２つのスルーホール列２２Ｔ４とを含んでいる（図１０および図１１参照）。導体層部２２Ｃ２の長手方向の一端の近傍の部分には、２つのスルーホール列２２Ｔ３が並列に接続されている。導体層部２２Ｃ２の長手方向の他端の近傍の部分には、２つのスルーホール列２２Ｔ４が並列に接続されている。

接続部分Ｌ２２Ｃは、導体部分Ｌ２２Ａの２つスルーホール列２２Ｔ２と導体部分Ｌ２２Ｂの２つのスルーホール列２２Ｔ３とを接続している。また、接続部分Ｌ２２Ｃは、導体層部２２Ｃ３を含んでいる（図１０および図１１参照）。導体層部２２Ｃ３は、積層方向Ｔにおいて互いに異なる位置に配置され且つ４つのスルーホールによって並列に接続された導体層５９１，６０１（図６（ｃ）および図７（ａ）参照）を含んでいる。

導体部分Ｌ２２Ａは、インダクタＬ２２のインダクタ部分２２１を構成する。導体部分Ｌ２２Ｂは、インダクタＬ２２のインダクタ部分２２２を構成する。導体部分Ｌ２２Ｂは、回路構成上、導体部分Ｌ２２Ａとグランドとの間に設けられている。導体部分Ｌ２２Ｂの２つのスルーホール列２２Ｔ４は、導体層５２５，５３９（図４（ｂ）および図４（ｃ）参照）および複数のスルーホールを介して、グランド端子１１５，１１８に接続されている。

次に、キャパシタＣ１１～Ｃ１６，Ｃ２１～Ｃ３１と、図４（ａ）ないし図９（ｂ）に示した積層体５０の内部の構成要素との対応関係について説明する。キャパシタＣ１１は、図４（ｂ）ないし図５（ａ）、図８（ｃ）および図９（ａ）に示した導体層５２１，５３２，５４１，５５１と、これらの導体層の間の誘電体層５２，５３，５４とによって構成されている。キャパシタＣ１２は、図７（ｃ）、図８（ａ）、図８（ｃ）および図９（ａ）に示した導体層６２１，６２２，６３１，６３２，７２２～７２４，７３２～７３４と、これらの導体層の間の誘電体層６２，７２とによって構成されている。キャパシタＣ１３は、導体層７２１～７２４，７３１～７３４によって構成されている。

キャパシタＣ１４は、図４（ｃ）に示した導体層５３１１，５３２によって構成されている。キャパシタＣ１５は、導体層５３１１と、図５（ａ）に示した導体層５４２と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ１６は、図４（ｃ）および図５（ａ）に示した導体層５３１２，５４３と、これらの導体層の間の誘電体層５３とによって構成されている。

キャパシタＣ２１は、図４（ｃ）および図５（ａ）に示した導体層５３３，５４５と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ２２は、図４（ｃ）、図５（ａ）および図５（ｃ）に示した導体層５３４，５４５と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ２３は、図４（ｃ）および図５（ａ）に示した導体層５３５，５４６と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ２４は、導体層５３３，５３４によって構成されている。キャパシタＣ２５は、図４（ｃ）、図５（ａ）および図５（ｃ）に示した導体層５３６，５４６，５４７と、これらの導体層の間の誘電体層５３とによって構成されている。

キャパシタＣ２６は、図５（ｃ）、図６（ａ）、図８（ｃ）および図９（ａ）に示した導体層５６１，５７１，７２５，７３５と、これらの導体層の間の誘電体層５６，７２とによって構成されている。キャパシタＣ２７は、図５（ａ）および図５（ｂ）に示した導体層５４４，５５３と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ２８は、図５（ｂ）および図６（ａ）に示した導体層５５４，５７２と、これらの導体層の間の誘電体層５５，５６とによって構成されている。

キャパシタＣ２９は、図６（ｃ）、図７（ａ）、図８（ｃ）および図９（ａ）に示した導体層５９１，６０１，７２６，７３６と、これらの導体層の間の誘電体層５９，７２とによって構成されている。キャパシタＣ３０は、導体層５９１，６０１と、図８（ｃ）および図９（ａ）に示した７２７，７３７と、これらの導体層の間の誘電体層５９，７２とによって構成されている。キャパシタＣ３１は、図４（ｃ）および図５（ａ）に示した導体層５３７，５４８と、これらの導体層の間の誘電体層５３とによって構成されている。

次に、図１０ないし図１７を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。図１６および図１７は、図１０および図１１に示した積層体５０の内部の一部を示す平面図である。

図１０ないし図１５に示したように、インダクタＬ１２は、インダクタＬ１１に対して、積層方向Ｔに直交する一方向すなわち－Ｙ方向の先に配置されている。インダクタＬ２１とインダクタＬ２２は、それぞれ、インダクタＬ１１とインダクタＬ１２に対して、積層方向Ｔに直交する一方向すなわち－Ｘ方向の先に配置されている。

図１２および図１５において、符号Ｓ１１を付した破線で囲まれた領域は、軸Ａ１１を含むと共にインダクタＬ１１によって囲まれた空間を示している。また、図１２および図１３において、符号Ｓ１２を付した破線で囲まれた領域は、軸Ａ１２を含むと共にインダクタＬ１２によって囲まれた空間を示している。また、図１４および図１５において、符号Ｓ２１を付した破線で囲まれた領域は、軸Ａ２１を含むと共にインダクタＬ２１によって囲まれた空間を示している。また、図１３および図１４において、符号Ｓ２２を付した破線で囲まれた領域は、軸Ａ２２を含むと共にインダクタＬ２２によって囲まれた空間を示している。

図１５において、符号Ｓ１１を付した破線で囲まれた領域は、空間Ｓ１１を、軸Ａ１１に垂直な仮想の平面（ＸＺ平面）に垂直投影して得られる領域でもある。以下、この領域を、空間Ｓ１１の投影領域と言う。空間Ｓ１１の投影領域の面積は、インダクタＬ１１の開口面積に相当する。

また、図１２において、符号Ｓ１２を付した破線で囲まれた領域は、空間Ｓ１２を、軸Ａ１２に垂直な仮想の平面（ＹＺ平面）に垂直投影して得られる領域でもある。以下、この領域を、空間Ｓ１２の投影領域と言う。空間Ｓ１２の投影領域の面積は、インダクタＬ１２の開口面積に相当する。

また、図１５において、符号Ｓ２１を付した破線で囲まれた領域は、空間Ｓ２１を、軸Ａ２１に垂直な仮想の平面（ＸＺ平面）に垂直投影して得られる領域でもある。以下、この領域を、空間Ｓ２１の投影領域と言う。空間Ｓ２１の投影領域の面積は、インダクタＬ２１の開口面積に相当する。

また、図１３において、符号Ｓ２２を付した破線で囲まれた領域は、空間Ｓ２２を、軸Ａ２２に垂直な仮想の平面（ＸＺ平面）に垂直投影して得られる領域でもある。以下、この領域を、空間Ｓ２２の投影領域と言う。空間Ｓ２２の投影領域の面積は、インダクタＬ２２の開口面積に相当する。

図１２および図１５に示したように、空間Ｓ１１の投影領域の面積は、空間Ｓ１２の投影領域よりも大きい。また、図１２および図１５に示したように、空間Ｓ２１の投影領域の面積は、空間Ｓ１２の投影領域よりも大きい。また、図１２および図１３に示したように、空間Ｓ２２の投影領域の面積は、空間Ｓ１２の投影領域よりも大きい。

また、図１３および図１５に示したように、空間Ｓ２１の投影領域の面積と空間Ｓ２２の投影領域の面積は、互いに異なっている。本実施の形態では特に、空間Ｓ２１の投影領域の面積は、空間Ｓ２２の投影領域の面積よりも大きい。また、空間Ｓ２１の投影領域の積層方向Ｔにおける寸法は、空間Ｓ２２の投影領域の積層方向Ｔにおける寸法よりも大きい。

インダクタＬ１１は、軸Ａ１１に平行な一方向（Ｙ方向）から見たときに、空間Ｓ１１の一部が、空間Ｓ１２の少なくとも一部に重なるように配置されている。

インダクタＬ１２は、軸Ａ１２に平行な一方向（Ｘ方向）から見たときに、空間Ｓ１２の少なくとも一部が、空間Ｓ２２と重なるように配置されている。また、インダクタＬ１２は、軸Ａ１２が、積層体５０の底面５０Ａの長辺（上面５０Ｂの長辺）に平行になるように配置されている。

インダクタＬ１３は、軸Ａ１３が、空間Ｓ１１，Ｓ２１，Ｓ２２とは交差しないが空間Ｓ１２と交差するように配置されている。言い換えると、インダクタＬ１３は、Ｚ方向から見てインダクタＬ１２と重なるように配置されている。インダクタＬ１２とインダクタＬ１３との間、具体的には、導体層５３１（図４（ｃ）参照）と導体層６２１，６２２（図７（ｃ）参照）との間には、キャパシタを構成するために用いられるキャパシタ用導体層は介在していない。

インダクタＬ２１は、軸Ａ２１に平行な一方向（Ｙ方向）から見たときに、空間Ｓ２１の一部が、空間Ｓ２２の少なくとも一部と重なるように配置されている。言い換えると、インダクタＬ２２は、軸Ａ２２に平行な一方向（Ｙ方向）から見たときに、空間Ｓ２２の少なくとも一部が、空間Ｓ２１の一部と重なるように配置されている。

インダクタＬ２１の導体層部２１Ｃ３は、インダクタＬ２１の導体層部２１Ｃ１と底面５０Ａとの間に配置されている。積層方向Ｔに平行な一方向（Ｚ方向）から見たときに、導体層部２１Ｃ３は、信号端子１１４を横切るように延在している。また、インダクタＬ２１は、グランド端子１１７に電気的に接続されている。インダクタＬ２２は、グランド端子１１５，１１８に電気的に接続されている。

インダクタＬ２２は、インダクタＬ２２のインダクタ部分２２１を構成する導体部分Ｌ２２Ａと、インダクタＬ２２のインダクタ部分２２２を構成するＬ２２Ｂと、導体部分Ｌ２２Ａ，Ｌ２２Ｂを直列に接続する接続部分Ｌ２２Ｃとを含んでいる。導体部分Ｌ２２Ａ（インダクタ部分２２１）は、インダクタＬ２１のうち、インダクタＬ２１のインダクタ部分２１１を構成する導体層部２１Ｃ１，２１Ｃ２およびスルーホール列２１Ｔ１，２１Ｔ２と磁気結合する。

図１７には、インダクタＬ１１の導体層部１１Ｃ１を構成する２つの導体層７２１，７３１を示している。図１７に示したように、導体層７２１の面積は、導体層７３１の面積よりも大きい。導体層７３１は、積層方向Ｔに平行な一方向（Ｚ方向）から見たときに、導体層７２１の外縁の内側に配置されている。Ｚ方向から見たときの導体層７３１の形状は、Ｚ方向から見たときの導体層７２１の形状と相似形である。導体層７２１は、導体層７３１と軸Ａ１１との間に配置されている。

導体層７２１，７３１についての上記の説明は、導体層７２ｘ，７３ｘの組（ｘは２以上７以下の整数）にも当てはまる。導体層７２１，７３１についての上記の説明中の導体層７２１，７３１を、それぞれ導体層７２ｘ，７３ｘに置き換えれば、導体層７２ｘ，７３ｘについての説明になる。なお、インダクタＬ１２を構成する導体層７２ｘ，７３ｘの組についての説明の場合、上記の説明中の軸Ａ１１は、軸Ａ１２に置き換わる。また、インダクタＬ２１を構成する導体層７２５，７３５の組についての説明の場合、上記の説明中の軸Ａ１１は、軸Ａ２１に置き換わる。また、インダクタＬ２２を構成する導体層７２ｘ，７３ｘの組についての説明の場合、上記の説明中の軸Ａ１１は、軸Ａ２２に置き換わる。

図１６には、インダクタＬ１２の導体層部１２Ｃ４を構成する２つの導体層６２１，６３１を示している。図１６に示したように、導体層６３１の面積は、導体層６２１の面積よりも大きい。導体層６２１は、積層方向Ｔに平行な一方向（Ｚ方向）から見たときに、導体層６３１の外縁の内側に配置されている。Ｚ方向から見たときの導体層６２１の形状は、Ｚ方向から見たときの導体層６３１の形状と相似形である。導体層６３１は、導体層６２１と軸Ａ１２との間に配置されている。

導体層６２１，６３１についての上記の説明は、導体層６２２，６３２の組、導体層５６１，５７１の組、導体層５４３，５５３の組、および導体層５９１，６０１の組にも当てはまる。導体層６２１，６３１についての上記の説明中の導体層６２１，６３１を、それぞれ導体層６２２，６３２に置き換えれば、導体層６２２，６３２についての説明になる。

また、導体層６２１，６３１についての上記の説明中の導体層６２１，６３１を、それぞれ導体層５６１，５７１または導体層５４３，５５３に置き換え、導体層６２１，６３１についての上記の説明中の軸Ａ１２を、軸Ａ２１に置き換えれば、導体層５６１，５７１または導体層５４３，５５３についての説明になる。

また、導体層６２１，６３１についての上記の説明中の導体層６２１，６３１を、それぞれ導体層５９１，６０１に置き換え、導体層６２１，６３１についての上記の説明中の軸Ａ１２を、軸Ａ２２に置き換えれば、導体層５９１，６０１についての説明になる。

次に、本実施の形態に係る電子部品１の特性の一例を示す。図１８は、共通ポート２と第１の信号ポート３との間の通過減衰特性、すなわち第１のフィルタ１０の通過減衰特性を示す特性図である。図１９は、共通ポート２と第２の信号ポート４との間の通過減衰特性、すなわち第２のフィルタ２０の通過減衰特性を示す特性図である。図１８および図１９において、横軸は周波数を示し、縦軸は減衰量を示している。

図１８において、符号９１は、インダクタＬ１１によって形成される減衰極を示し、符号９２は、インダクタＬ１２によって形成される減衰極を示している。インダクタＬ１２は、第１のフィルタ１０の通過減衰特性において、第１の通過帯域よりも高域側に減衰極９２を形成する。インダクタＬ１１は、第１のフィルタ１０の通過減衰特性において、第１の通過帯域と減衰極９２との間において減衰極９１を形成する。すなわち、第１のフィルタ１０の通過減衰特性において、インダクタＬ１１が形成する減衰極９１は、インダクタＬ１２が形成する減衰極９２よりも第１の通過帯域に近い。

図１９において、符号９３は、インダクタＬ２１によって形成される減衰極を示し、符号９４は、インダクタＬ２２によって形成される減衰極を示している。インダクタＬ２３は、第２のフィルタ２０の通過減衰特性において、第２の通過帯域の低域側に減衰極９３を形成する。インダクタＬ２２は、第２のフィルタ２０の通過減衰特性において、減衰極９３と第２の通過帯域との間において減衰極９４を形成する。すなわち、第２のフィルタ２０の通過減衰特性において、インダクタＬ２２が形成する減衰極９４は、インダクタＬ２１が形成する減衰極９３よりも第２の通過帯域に近い。

以下、インダクタＬ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２の各々のインダクタンスとＱ値の一例について説明する。一例では、インダクタＬ１１のインダクタンスは、０．８ｎＨである。インダクタＬ１１のＱ値は、１２５である。インダクタＬ１２のインダクタンスは、３．４ｎＨである。インダクタＬ１２のＱ値は、１１３である。インダクタＬ１３のインダクタンスは、０．８１ｎＨである。インダクタＬ１３のＱ値は、５３である。インダクタＬ２１のインダクタンスは、１．５ｎＨである。インダクタＬ２１のＱ値は、７３である。インダクタＬ２２のインダクタンスは、２．０ｎＨである。インダクタＬ２２のＱ値は、１２７である。

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、インダクタＬ１１の開口面積に相当する空間Ｓ１１の投影領域の面積は、インダクタＬ１２の開口面積に相当する空間Ｓ１２の投影領域の面積よりも大きい。すなわち、本実施の形態では、インダクタＬ１２の開口面積に相当する空間Ｓ１２の投影領域の面積は、インダクタＬ１１の開口面積に相当する空間Ｓ１１の投影領域の面積よりも小さい。これにより、インダクタＬ１２の近傍に、他のインダクタを配置するためのスペースを形成することができる。本実施の形態では、上記のスペースに、インダクタＬ１３を配置している。前述のように、インダクタＬ１３は、軸Ａ１３が、空間Ｓ１１とは交差しないが空間Ｓ１２と交差するように配置されている。本実施の形態では、更に、インダクタＬ１１，Ｌ１２，Ｌ１３は、それぞれ互いに異なる方向に平行な軸の周りに巻回されている。本実施の形態では特に、軸Ａ１１，Ａ１２，Ａ１３は、互いに直交している。これらのことから、本実施の形態によれば、インダクタＬ１１，Ｌ１２，Ｌ１３間の電磁界結合を抑制しながら、電子部品１を小型化することができる。

また、本実施の形態では、インダクタＬ１１は、軸Ａ１１に平行な一方向から見たときに、空間Ｓ１１の一部が、空間Ｓ１２の少なくとも一部に重なるように配置されている。これにより、本実施の形態によれば、空間Ｓ１１と空間Ｓ１２が互いに重ならない場合に比べて、電子部品１を小型化することができる。

また、本実施の形態によれば、第１のフィルタ１０は、インダクタＬ１１，Ｌ１２，Ｌ１３を含んでいる。本実施の形態によれば、インダクタＬ１１，Ｌ１２，Ｌ１３の上記の特徴によって、積層体５０内の第１のフィルタ１０の領域を小さくすることができ、その結果、電子部品１を小型化することができる。

また、本実施の形態では、インダクタＬ１２の開口面積に相当する空間Ｓ１２の投影領域の面積は、インダクタＬ２２の開口面積に相当する空間Ｓ２２の投影領域の面積よりも小さい。本実施の形態では、更に、インダクタＬ１２，Ｌ１３，Ｌ２２は、それぞれ互いに異なる方向に平行な軸の周りに巻回されている。本実施の形態では特に、軸Ａ１２，Ａ１３，Ａ２２は、互いに直交している。これらのことから、本実施の形態によれば、インダクタＬ１２，Ｌ１３，Ｌ２２間の電磁界結合を抑制しながら、電子部品１を小型化することができる。

また、本実施の形態では、インダクタＬ１２は、軸Ａ１２に平行な一方向から見たときに、空間Ｓ１２の一部が、空間Ｓ２２の少なくとも一部に重なるように配置されている。これにより、本実施の形態によれば、空間Ｓ１２と空間Ｓ２２が互いに重ならない場合に比べて、電子部品１を小型化することができる。

また、本実施の形態では、インダクタＬ１２とインダクタＬ１３との間には、キャパシタ用導体層は介在していない。これにより、本実施の形態によれば、インダクタＬ１２とインダクタＬ１３との間にキャパシタ用導体層が介在する場合に比べて、電子部品１を小型化することができる。

また、本実施の形態では、第１のフィルタ１０は、インダクタＬ１２，Ｌ１３を含み、第２のフィルタ２０は、インダクタＬ２２を含んでいる。本実施の形態によれば、インダクタＬ１２，Ｌ１３，Ｌ２２の上記の特徴によって、第１のフィルタ１０と第２のフィルタ２０を近づけることができ、その結果、電子部品１を小型化することができる。

ところで、インダクタＬ１２の開口面積に相当する空間Ｓ１２の投影領域の面積が小さいことから、インダクタＬ１２のインダクタンスは、比較的小さくなる。これに対し、本実施の形態では、インダクタＬ１２は、それぞれ軸Ａ１２の周りに１回未満巻回された導体部分Ｌ１２Ａ，Ｌ１２Ｂ，Ｌ１２Ｃを含んでいる。すなわち、本実施の形態では、インダクタＬ１２は、軸Ａ１２の周りに、約３回巻回されている。これにより、本実施の形態によれば、インダクタＬ１２のインダクタンスを大きくすることができる。また、本実施の形態によれば、インダクタＬ１２の軸Ａ１２に平行な方向（Ｘ方向に平行な方向）の寸法を大きくすることができる。これにより、本実施の形態によれば、インダクタＬ１３を配置するためのスペースを大きくすることができる。

また、本実施の形態では、インダクタＬ１２は、軸Ａ１２が、積層体５０の底面５０Ａの長辺（上面５０Ｂの長辺）に平行になるように配置されている。これにより、本実施の形態によれば、軸Ａ１２に平行な方向に他のインダクタ、具体的にはインダクタＬ２２を配置しながら、軸Ａ１２の周りにインダクタＬ１２を複数回巻回することができる。

また、本実施の形態では、インダクタＬ１１，Ｌ１２は、回路構成上、第１の信号経路５上に設けられ、インダクタＬ１３は、回路構成上、第１の信号経路５とグランドとの間に設けられている。インダクタＬ１３は、インダクタＬ１１，Ｌ１２に比べて、Ｑ値が小さくてもよい。前述のように、一例では、インダクタＬ１１のＱ値は１２５であり、インダクタＬ１２のＱ値は１１３であり、インダクタＬ１３のＱ値は５３である。本実施の形態では、比較的大きなＱ値であることが好ましいインダクタＬ１１，Ｌ１２を、積層方向Ｔに直交する軸の周りに巻回されたインダクタとし、比較的小さなＱ値であってもよいインダクタＬ１３を、積層方向Ｔに平行な軸の周りに巻回されたインダクタとしている。そして、比較的小さなＱ値であってもよいインダクタＬ１３を、インダクタＬ１２の近傍に形成されたスペースに配置している。

次に、本実施の形態におけるその他の効果について説明する。本実施の形態では、インダクタＬ２１は、軸Ａ２１に平行な一方向（Ｙ方向）から見たときに、空間Ｓ２１の一部が、空間Ｓ２２の少なくとも一部と重なるように配置されている。言い換えると、インダクタＬ２２は、軸Ａ２２に平行な一方向（Ｙ方向）から見たときに、空間Ｓ２２の少なくとも一部が、空間Ｓ２２の一部と重なるように配置されている。本実施の形態では特に、軸Ａ２１と軸Ａ２２は平行である。従って、本実施の形態では、インダクタＬ２１，Ｌ２２は、インダクタＬ２１の開口とインダクタＬ２２の開口が互いに対向し、且つＹ方向から見てインダクタＬ２１とインダクタＬ２２が重なるように配置されている。

ここで、インダクタＬ２１とのインダクタＬ２２との間の磁気結合を調整することを考える。例えば、インダクタＬ２１，Ｌ２２の一方を、Ｘ方向または－Ｘ方向にずらすことによって、磁気結合を調整することができる。しかし、そうすると、積層体５０内に無駄なスペースが生じてしまい、電子部品１の平面形状（Ｚ方向から見た形状）が大きくなってしまう。

これに対し、本実施の形態では、空間Ｓ２１の投影領域の面積と空間Ｓ２２の投影領域の面積を、互いに異ならせている。これにより、本実施の形態によれば、インダクタＬ２１，Ｌ２２の一方を、Ｘ方向または－Ｘ方向にずらすことなく、磁気結合を調整することができる。

ところで、空間Ｓ２１の投影領域の面積を調整するために、インダクタＬ２１の積層方向Ｔの寸法を大きくすることが考えられる。この場合、積層体５０の底面５０ＡからインダクタＬ２１までの距離が小さくなる。もし、インダクタＬ２１の近傍にグランド端子が設けられていると、インダクタＬ２１とグランド端子間に浮遊容量が生じ、所望の特性を得られなくなるおそれがある。

これに対し、本実施の形態では、インダクタＬ２１は、スルーホール列２１Ｔ１の他端に接続され、スルーホール列２１Ｔ２の他端に近づくように延在する導体層部２１Ｃ２と、スルーホール列２１Ｔ２の他端に接続され、スルーホール列２１Ｔ１の他端に近づくように延在する導体層部２１Ｃ３を含んでいる。本実施の形態によれば、導体層部２１Ｃ２，２１Ｃ３の少なくとも一方によって、積層方向Ｔに平行な一方向（Ｚ方向）から見て、インダクタＬ２１がグランド端子と重ならないように配置することができる。本実施の形態では特に、積層方向Ｔに平行な一方向（Ｚ方向）から見たときに、導体層部２１Ｃ３は、信号端子１１４を横切るように延在している。これにより、本実施の形態によれば、インダクタＬ２１の積層方向Ｔの寸法を大きくして、空間Ｓ２１の投影領域の面積を調整することができる。

以上のことから、本実施の形態によれば、インダクタＬ２１，Ｌ２２間の電磁界結合を調整しながら、電子部品１を小型化することができる。

また、本実施の形態では、電子部品１は、インダクタＬ２１，Ｌ２２を含む第２のフィルタ２０と、インダクタＬ２１，Ｌ２２を含まない第１のフィルタ１０とを備えている。第１のフィルタ１０と第２のフィルタ２０との間のアイソレーションを大きくするために、第１のフィルタ１０と第２のフィルタ２０とに挟まれる位置にグランド端子を設けることが考えられる。本実施の形態では、導体層部２１Ｃ３は、第１のフィルタ１０と第２のフィルタ２０とに挟まれる位置に設けられたグランド端子１１７に接続されている。すなわち、本実施の形態によれば、第１のフィルタ１０とインダクタＬ２１との間のアイソレーションを大きくしながら、導体層部２１Ｃ３によって、インダクタＬ２１をグランド端子１１７に接続させることができる。

また、本実施の形態では、インダクタＬ２２は、導体部分Ｌ２２Ａ，Ｌ２２Ｂを含んでいる。導体部分Ｌ２２Ａは、インダクタＬ２１と磁気結合している。すなわち、本実施の形態では、インダクタＬ２２の一部が、インダクタＬ２１と磁気結合している。本実施の形態によれば、上記のようにインダクタを構成することにより、インダクタＬ２１とインダクタＬ２２との間の磁気結合を調整することができる。

また、本実施の形態では、インダクタＬ１１では、導体層部１１Ｃ１の長手方向の両端の近傍の部分には、それぞれ、２つのスルーホール列が並列に接続されている。また、インダクタＬ２２では、導体層部２２Ｃ１の長手方向の両端の近傍の部分には、それぞれ、２つのスルーホール列が並列に接続され、導体層部２２Ｃ２の長手方向の両端の近傍の部分には、それぞれ、２つのスルーホール列が並列に接続されている。

また、インダクタＬ１２では、導体層部１２Ｃ１の長手方向の両端の近傍の部分には、それぞれ、１つのスルーホール列が接続され、導体層部１２Ｃ２の長手方向の両端の近傍の部分には、それぞれ、１つのスルーホール列が接続され、導体層部１２Ｃ３の長手方向の両端の近傍の部分には、それぞれ、１つのスルーホール列が接続されている。また、インダクタＬ２１では、導体層部２１Ｃ１の長手方向の両端の近傍の部分には、それぞれ、１つのスルーホール列が接続されている。

上述のように、本実施の形態では、インダクタＬ１１，Ｌ２２の各々において、導体層部の一端に複数（２つ）のスルーホール列が並列に接続されている。これにより、本実施の形態によれば、インダクタＬ１１，Ｌ２２の各々のＱ値を大きくすることができる。

一方、本実施の形態では、インダクタＬ１２，Ｌ２１の各々において、導体層部の一端に１つのスルーホール列が接続されている。これにより、本実施の形態によれば、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の全てにおいて、導体層部の一端に複数のスルーホール列を並列に接続する場合に比べて、電子部品１を小さくすることができる。

なお、第１のフィルタ１０では、第１の通過帯域に最も近い減衰極９１を形成するインダクタＬ１１のＱ値を大きくすることが好ましい。また、第２のフィルタ２０では、第２の通過帯域に最も近い減衰極９４を形成するインダクタＬ２２のＱ値を大きくすることが好ましい。本実施の形態では、このような観点から、インダクタＬ１１，Ｌ２２の各々において、導体層部の一端に複数（２つ）のスルーホール列を並列に接続して、インダクタＬ１１，Ｌ２２の各々のＱ値を大きくしている。

また、本実施の形態では、インダクタＬ１２は、インダクタＬ１１に対して、－Ｙ方向の先に配置され、インダクタＬ２１とインダクタＬ２２は、それぞれ、インダクタＬ１１とインダクタＬ１２に対して、－Ｘ方向の先に配置されている。すなわち、本実施の形態では、インダクタＬ１１，Ｌ１２が一列に並び、インダクタＬ２１，Ｌ２２がインダクタＬ１１，Ｌ１２とは異なる位置において一列に並んでいる。これにより、本実施の形態によれば、インダクタＬ１１，Ｌ２２が一列に並び、インダクタＬ１２，Ｌ２１がインダクタＬ１１，Ｌ２２とは異なる位置において一列に並ぶ場合に比べて、積層体５０内に生じる無駄なスペースを小さくすることができ、その結果、電子部品１を小型化することができる。

以上のことから、本実施の形態によれば、インダクタＬ１１，Ｌ２２の各々のＱ値を大きくしながら、電子部品１を小型化することができる。

また、本実施の形態では、インダクタＬ１１が巻回される軸Ａ１１と、インダクタＬ２２が巻回される軸Ａ２２は、互いに平行である。本実施の形態では特に、軸Ａ１１，Ａ２２は、いずれもＹ方向に平行な方向に延在している。また、インダクタＬ１１，Ｌ２２の各々において、導体層部は、Ｘ方向に長い形状を有している。そのため、本実施の形態によれば、軸Ａ１１と軸Ａ２２が互いに直交する場合に比べて、積層体５０のＹ方向の寸法を小さくすることができる。

また、本実施の形態では、軸Ａ１２に平行な方向と軸Ａ２２に平行な方向は、互いに直交する。本実施の形態では特に、軸Ａ１２に平行な方向は、Ｘ方向に平行な方向であり、軸Ａ２２に平行な方向は、Ｙ方向に平行な方向である。また、本実施の形態では、インダクタＬ１２は、Ｘ方向に平行な軸Ａ１２の周りに、約３回巻回されている。前述のように、インダクタＬ２２において、導体層部は、Ｘ方向に長い形状を有している。そのため、本実施の形態によれば、軸Ａ２２がＸ方向に平行であり、インダクタＬ２２の導体層部がＸ方向に短い形状を有している場合に比べて、インダクタＬ１２を軸Ａ１２の周りに複数回巻回したときに生じる無駄なスペースを小さくすることができる。

また、本実施の形態では、インダクタＬ１１の導体層部１１Ｃ１は、２つの導体層７２１，７３１を含んでいる。前述のように、積層体５０の製造過程では、後に複数の導体層になる複数の焼成前導体層と、後に複数のスルーホールになる複数の焼成前スルーホールが形成されたセラミックグリーンシートが積層される。もし、セラミックグリーンシートまたは複数の焼成前導体層等のずれによって、導体層７２１と導体層７３１が互いにずれてしまうと、インダクタＬ１１の特性が変化してしまう。

これに対し、本実施の形態では、導体層７２１の面積は、導体層７３１の面積よりも大きい。そのため、仮に、導体層７３１が導体層７２１に対して相対的にずれたとしても、ずれ量が一定の大きさよりも小さい場合には、積層方向Ｔに平行な一方向（Ｚ方向）から見たときに、導体層７３１は、導体層７２１からはみ出さない。これにより、本実施の形態によれば、導体層７２１と導体層７３１が互いにずれることに起因するインダクタＬ１１の特性の変動を抑制することができる。

上記の導体層７２１，７３１についての説明は、導体層７２ｘ，７３ｘの組（ｘは２以上７以下の整数）、導体層６２１，６３１の組、導体層６２２，６３２の組、導体層５６１，５７１の組、導体層５４３，５５３の組、および導体層５９１，６０１の組にも当てはまる。従って、本実施の形態によれば、セラミックグリーンシートまたは複数の焼成前導体層等のずれに起因する第１のフィルタ１０および第２のフィルタ２０の各々の特性の変動を抑制することができ、その結果、電子部品１の特性の変動を抑制することができる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、第１のフィルタ１０および第２のフィルタ２０の各々に含まれるインダクタの数は、３つ以上であってもよい。

また、軸Ａ１１と軸Ａ１２は、９０°以外の角度で交差していてもよい。同様に、軸Ａ２１と軸Ａ２２は、９０°以外の角度で交差していてもよい。

また、インダクタＬ１１，Ｌ２２の各々において、導体層部の一端には、３つ以上のスルーホール列が並列に接続されてもよい。

また、インダクタＬ１１，Ｌ１２，Ｌ２１，Ｌ２２の各々において、導体層部は、積層方向Ｔにおいて互いに異なる位置に配置され且つ並列に接続された３つ以上の導体層を含んでいてもよい。導体層部が３つの導体層を含む場合、３つの導体層のうち最も面積が小さい導体層が、他の２つの導体層の間に介在していてもよい。あるいは、導体層部は、１つの導体層によって構成されていてもよい。

１…電子部品、２…共通ポート、３…第１の信号ポート、４…第２の信号ポート、５…第１の信号経路、６…第２の信号経路、１０…第１のフィルタ、２０…第２のフィルタ、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、５１～７４…誘電体層、１１１，１１５～１１９…グランド端子、１１２～１１４…信号端子、Ｃ１１～Ｃ１６，Ｃ２１～Ｃ３１…キャパシタ、Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２…インダクタ、Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２…空間。

始めに、インダクタＬ１１の構成について説明する。図１２および図１５に示したように、インダクタＬ１１は、積層方向Ｔに直交する方向に平行な軸Ａ１１の周りに巻回されている。本実施の形態では特に、軸Ａ１１は、Ｙ方向に平行な方向に延在している。

導体部分Ｌ１２Ｂは、更に、スルーホール列１２Ｔ３，１２Ｔ４を含んでいる（図１０および図１１参照）。スルーホール列１２Ｔ３は、導体層部１２Ｃ２の長手方向の一端の近傍の部分に接続されている。スルーホール列１２Ｔ４は、導体層部１２Ｃ２の長手方向の他端の近傍の部分に接続されている。

キャパシタＣ２９は、図６（ｃ）、図７（ａ）、図８（ｃ）および図９（ａ）に示した導体層５９１，６０１，７２６，７３６と、これらの導体層の間の誘電体層５９，７２とによって構成されている。キャパシタＣ３０は、導体層５９１，６０１と、図８（ｃ）および図９（ａ）に示した導体層７２７，７３７と、これらの導体層の間の誘電体層５９，７２とによって構成されている。キャパシタＣ３１は、図４（ｃ）および図５（ａ）に示した導体層５３７，５４８と、これらの導体層の間の誘電体層５３とによって構成されている。

インダクタＬ２２は、インダクタＬ２２のインダクタ部分２２１を構成する導体部分Ｌ２２Ａと、インダクタＬ２２のインダクタ部分２２２を構成する導体部分Ｌ２２Ｂと、導体部分Ｌ２２Ａ，Ｌ２２Ｂを直列に接続する接続部分Ｌ２２Ｃとを含んでいる。導体部分Ｌ２２Ａ（インダクタ部分２２１）は、インダクタＬ２１のうち、インダクタＬ２１のインダクタ部分２１１を構成する導体層部２１Ｃ１，２１Ｃ２およびスルーホール列２１Ｔ１，２１Ｔ２と磁気結合する。

図１９において、符号９３は、インダクタＬ２１によって形成される減衰極を示し、符号９４は、インダクタＬ２２によって形成される減衰極を示している。インダクタＬ２１は、第２のフィルタ２０の通過減衰特性において、第２の通過帯域の低域側に減衰極９３を形成する。インダクタＬ２２は、第２のフィルタ２０の通過減衰特性において、減衰極９３と第２の通過帯域との間において減衰極９４を形成する。すなわち、第２のフィルタ２０の通過減衰特性において、インダクタＬ２２が形成する減衰極９４は、インダクタＬ２１が形成する減衰極９３よりも第２の通過帯域に近い。

ここで、インダクタＬ２１とインダクタＬ２２との間の磁気結合を調整することを考える。例えば、インダクタＬ２１，Ｌ２２の一方を、Ｘ方向または－Ｘ方向にずらすことによって、磁気結合を調整することができる。しかし、そうすると、積層体５０内に無駄なスペースが生じてしまい、電子部品１の平面形状（Ｚ方向から見た形状）が大きくなってしまう。

Claims (9)

1. 積層された複数の誘電体層を含む積層体と、
   前記積層体に一体化され、前記複数の誘電体層の積層方向に直交する第１の方向に平行な第１の軸の周りに巻回された第１のインダクタと、
   前記積層体に一体化され、前記積層方向に直交する第２の方向に平行な第２の軸の周りに巻回された第２のインダクタと、
   前記積層体に一体化され、前記積層方向に平行な第３の軸の周りに巻回された第３のインダクタとを備え、
   前記第１の軸を含むと共に前記第１のインダクタによって囲まれた第１の空間を、前記第１の軸に垂直な仮想の平面に垂直投影して得られる領域の面積は、前記第２の軸を含むと共に前記第２のインダクタによって囲まれた第２の空間を、前記第２の軸に垂直な仮想の平面に垂直投影して得られる領域の面積よりも大きく、
   前記第３のインダクタは、前記第３の軸が、前記第１の空間とは交差しないが前記第２の空間と交差するように配置されていることを特徴とする積層型電子部品。
2. 前記第１のインダクタは、前記第１の方向から見たときに、前記第１の空間の一部が、前記第２の空間の少なくとも一部に重なるように配置されていることを特徴とする請求項１記載の積層型電子部品。
3. 前記第１の方向、前記第２の方向および前記積層方向は、互いに直交することを特徴とする請求項１または２記載の積層型電子部品。
4. 前記第２のインダクタは、それぞれ前記第２の軸の周りに１回未満巻回された複数の導体部分と、前記複数の導体部分を直列に接続する少なくとも１つの接続部分とを含むことを特徴とする請求項１ないし３のいずれかに記載の積層型電子部品。
5. 前記積層方向に平行な一方向から見たときの前記積層体の平面形状は、長方形であり、
   前記第２のインダクタは、前記第２の軸が、前記長方形の長辺に平行になるように配置されていることを特徴とする請求項４記載の積層型電子部品。
6. 更に、少なくとも１つのキャパシタを構成する複数のキャパシタ用導体層を備え、
   前記複数のキャパシタ用導体層は、前記第２のインダクタと前記第３のインダクタとの間には介在していないことを特徴とする請求項１ないし５のいずれかに記載の積層型電子部品。
7. 更に、第１のポートと、
   第２のポートと、
   前記第１のポートと前記第２のポートとを接続する信号経路とを備え、
   前記第１のインダクタと前記第２のインダクタは、回路構成上、前記信号経路上に設けられ、
   前記第３のインダクタは、回路構成上、前記信号経路とグランドとの間に設けられていることを特徴とする請求項１ないし６のいずれかに記載の積層型電子部品。
8. 更に、前記第１のインダクタ、前記第２のインダクタおよび前記第３のインダクタを含み、前記通過帯域内の周波数の信号を選択的に通過させるフィルタを備えたことを特徴とする請求項７記載の積層型電子部品。
9. 更に、第１のポートと、
   第２のポートと、
   前記第１のポートと前記第２のポートとを接続する信号経路と、
   第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１のフィルタと、
   第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２のフィルタとを備え、
   前記第１のインダクタ、前記第２のインダクタおよび前記第３のインダクタのうち、１つまたは２つのインダクタは、前記第１のフィルタに含まれ、残りのインダクタは、前記第２のフィルタに含まれることを特徴とする請求項１ないし６のいずれかに記載の積層型電子部品。

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