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JP2022534924A - パワートランジスタの製造方法およびパワートランジスタ - Google Patents

パワートランジスタの製造方法およびパワートランジスタ Download PDF

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JP2022534924A JP2021570343A JP2021570343A JP2022534924A JP 2022534924 A JP2022534924 A JP 2022534924A JP 2021570343 A JP2021570343 A JP 2021570343A JP 2021570343 A JP2021570343 A JP 2021570343A JP 2022534924 A JP2022534924 A JP 2022534924A
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Abstract

半導体基板の表側に第１のドーピング濃度をもつ第１のエピタキシャル層を施すステップ（１１１）と、第１のエピタキシャル層内に配置されている拡張層を生成するステップ（１１２）と、半導体基板の表側から様々な注入された範囲を生成するステップ（１１３）と、半導体基板の表側から溝構造を生成するステップ（１１４）と、溝構造の周辺に第１の絶縁範囲を生成するステップ（１１５）と、トランジスタヘッドを生成するステップ（１１６）と、金属層を施すステップ（１１７）とを有する、パワートランジスタの製造方法（１００）。【選択図】図１

Description

本発明は、パワートランジスタの製造方法、パワートランジスタセル、およびパワートランジスタに関する。
ｎチャネルトレンチ型Ｍｏｓｆｅｔのゲート酸化物は、深くて高濃度にドーピングされたｐ型領域により、遮断動作中に高い電界強度から保護される。この高濃度にドーピングされた領域は、溝より大きな深さを有する。
この場合の欠点は、順動作中のトランジスタの伝導度が低下することである。
順動作中のトランジスタの伝導度を改善するために、溝の下の拡張層が知られている。これに関してはドーピング濃度の調整に問題がある。
本発明の課題は、この欠点を克服することである。
パワートランジスタを製造するための本発明による方法は、半導体基板の表側に第１のドーピング濃度をもつ第１のエピタキシャル層を施すこと、および第１のエピタキシャル層内に配置されている拡張層を生成することを含む。この方法は、半導体基板の表側から様々な注入された範囲を生成すること、半導体基板の表側から溝構造を生成すること、および溝構造の周辺に第１の絶縁範囲を生成することを含む。この方法は、トランジスタヘッドを生成すること、および金属層を施すことをさらに含む。
この場合の利点は、順動作中のパワートランジスタの伝導度が高く、同時に高い遮断強度が保証されていることである。
一変形形態では、拡張層が、第１のエピタキシャル層を施す際に、ある特定の期間、第１のドーピング濃度を上昇させることで生成される。
この場合に有利なのは、拡張層が簡単かつ安価に製造され得ることである。
さらなる一形態では、拡張層が、ドーパントの注入によって生成される。
この場合の利点は、拡張層のドーピング濃度が正確に調整できることである。
一変形形態では、溝構造が、二酸化ケイ素から成るハードマスクを使って生成され、すなわちハードマスクが構造化に従って高くされ、かつドライエッチングによって減少する。
この場合に有利なのは、非常に細長い溝が簡単かつ安価に生成でき、それによりパワートランジスタの帰還容量が低下することである。
さらなる一形態では、第１の絶縁範囲が、溝開口部の範囲およびゲート接触部の下で、構造化されたマスクを使って拡大されるかまたは高くされる。
この場合の利点は、ゲート酸化物破壊が遅延または阻止され得ることである。
一変形形態では、第１のエピタキシャル層を施す前に、半導体基板の表側に第２のエピタキシャル層が施され、したがって半導体基板の表側と第１のエピタキシャル層の間に第２のエピタキシャル層が配置されており、これに関し第２のエピタキシャル層は、半導体基板の表側と第２のエピタキシャル層との移行部から第２のエピタキシャル層と第１のエピタキシャル層との移行部へと減少していくドーピング推移を有する。
この場合に有利なのは、半導体基板の表側と第１のエピタキシャル層の間のドーピング濃度が緩やかに移り変わることである。
パワートランジスタセルは、表側および裏側を有する半導体基板を含んでおり、これに関し表側は裏側に向かい合っている。表側にはエピタキシャル層が配置されている。エピタキシャル層上にはチャネル領域が配置されている。チャネル領域上にはソース領域が配置されている。溝および電界遮蔽領域は、半導体基板の表側からエピタキシャル層内まで延びており、これに関し、電界遮蔽領域はそれぞれ溝に対して横に離隔して配置されている。溝は、電界遮蔽領域より小さな深さを有する。本発明によれば、溝の下に、ある特定の厚さで拡張範囲が配置されており、この場合、溝の周辺の特定の箇所で第１の絶縁範囲が拡大されているかまたは高くされており、かつ溝は３００ｎｍ～１２００ｎｍの間の溝幅、とりわけ８５０ｎｍ未満の溝幅を有している。
この場合の利点は、順動作中のパワートランジスタの伝導度が高く、同時に高い遮断強度が保証されていることである。これに加えて帰還容量が低い。
一変形形態では、半導体基板がシリコンカーバイドおよび窒化ガリウムを含んでいる。
さらなる利点は、以下の例示的実施形態の説明または従属特許請求項から明らかである。
以下に、好ましい実施形態および添付の図面に基づいて本発明を解説する。
拡張領域を有するパワートランジスタの製造方法を示す図である。 拡張領域を有するパワートランジスタセルを示す図である。
図１は、拡張領域を有するパワートランジスタの製造方法１００を示している。この方法は、半導体基板の表側に第１のドーピング濃度をもつ第１のエピタキシャル層が施されるステップ１１１でスタートする。その際、第１のエピタキシャル層は、エピタキシーによって施される。第１のエピタキシャル層は、半導体基板と同じ半導体材料を含んでおり、これに関し第１のエピタキシャル層のドーピング濃度は半導体基板のドーピング濃度とは相違している。
次のステップ１１２では、第１のエピタキシャル層内に配置されている拡張層が生成される。１つの例示的実施形態では、拡張層は、第１のエピタキシャル層を施している最中に、ある特定の期間、第１のドーピング濃度が上昇することによって生成される。言い換えれば、拡張層はエピタキシーによって生成される。その代わりにまたはそれに加えて、ドーパントとしての窒素の注入が実施される。この場合、ある特定のドーピング濃度をもつ拡張層が注入されるか、またはエピタキシャルに生成された拡張層のドーピング濃度が調整される。注入エネルギーは０ＭｅＶ～５ＭｅＶを含んでおり、これに関しては複数の注入エネルギーおよび１ｅ１１ａｔｏｍｓ／ｃｍ２～１ｅ１５ａｔｏｍｓ／ｃｍ２の範囲内のドーズ量が使用される。
次のステップ１１３では、様々な範囲が、半導体基板の表側から注入される。これに関しては、電界遮蔽構造、縁範囲、チャネル領域、およびソース領域が、標準プロセスによって生成される。電界遮蔽構造は、例えば１ｅ１３ａｔｏｍｓ／ｃｍ２～１ｅ１６ａｔｏｍｓ／ｃｍ２の範囲内のドーズ量および０ＭｅＶ～５ＭｅＶの間の注入エネルギーでのＡｌドーピングによって注入され、したがって電界遮蔽構造はｐ型ドーピングされている。半導体チップの縁範囲も、０ＭｅＶ～５ＭｅＶの間のエネルギー範囲内でのＡｌドーピングによって生成され、ドーピングドーズ量は電界遮蔽構造の場合より低い。ソース領域は、１ｅ１４ａｔｏｍｓ／ｃｍ２～１ｅ１６ａｔｏｍｓ／ｃｍ２の間のドーズ量での窒素ドーピングによって生成される。これは２００ｋｅＶ未満の注入エネルギーで行われる。チャネル領域は、１ｅ１２ａｔｏｍｓ／ｃｍ２～１ｅ１４ａｔｏｍｓ／ｃｍ２の間のドーズ量でのＡｌドーピングによって生成される。注入エネルギーは１ＭｅＶ未満である。
注入されたドーパントを活性化するため、注入後に、半導体基板または半導体ウエハの表側に炭素含有層、例えばフォトレジストが施され、これにより、続く１６００℃～２１００℃の間の温度での高温ステップにおいて、半導体ウエハ表面の粗化が阻止または最小化される。
次のステップ１１４では、溝構造が、半導体基板の表側から生成される。その際、例えば二酸化ケイ素から成るハードマスクを使って溝が生成され、すなわちハードマスクが構造化に従って高くされ、かつドライエッチングによって減少する。個々の溝の溝幅は３００ｎｍ～１２００ｎｍの間である。この溝は５００ｎｍ～２０００ｎｍの深さを有する。これに加え、溝エッジを１３００℃～１６００℃の間の温度によって丸めることができ、これにより、溝の傍での高い電界ピーク、したがって電流破壊が軽減される。
次のステップ１１５では、溝構造の周辺に第１の絶縁範囲が生成される。その際、第１の絶縁範囲が、溝開口部の範囲およびゲート接触部の下で、構造化されたマスクを使って拡大される。このために溝表面に、層厚が３０ｎｍ～４００ｎｍの間の第１の誘電体が堆積され、続いて溝が多結晶シリコン、結晶シリコン、またはアモルファスシリコンで充填される。その後、シリコンが構造化され、したがってこのシリコンがマスクとして機能する。これにより、第１の誘電体の複数の範囲が露出しており、したがって第１の絶縁範囲を厚くするためにさらなる酸化物が堆積され得る。続いてシリコンが除去され、かつゲート酸化物の第２の部分内で、堆積プロセスによりウエハ上に３０ｎｍ～１００ｎｍの厚さが施される。したがってゲート酸化物は、特定の箇所、つまり溝端およびゲート接触部の下の範囲では２０ｎｍ～３５０ｎｍの間の層厚を有する。活性範囲では、ゲート酸化物の厚さは、第２の部分内に堆積された酸化物の厚さに相当する。言い換えれば、ゲート誘電体は、パワートランジスタの動作中に高い電界強度に曝される特定の箇所で厚くされ、これによりパワートランジスタの酸化物破壊が阻止または遅延され得る。続いて半導体ウエハは、Ｎ２、ＮＯ、またはＮ２Ｏ雰囲気中で、１１５０℃～１４００℃の温度範囲で加熱される。これにより、ゲート誘電体と半導体基板の間の界面が変化する。それによりチャネル内の電気移動度が改善される。
次のステップ１１６では、トランジスタヘッドが標準プロセスによって生成される。その際、例えば多結晶で高濃度にドーピングされたシリコンから成るゲート電極が堆積され、かつマスクを使って構造化される。例えばホウ素またはリンがドーピングされたまたはされていないＳｉＯ２を有する第２の絶縁層が堆積される。続いて、適切なマスクを使ってコンタクトが開口およびエッチングされる。
次のステップ１１７では、最初に半導体ウエハの表側に金属層が施される。この金属層は、例えばＴｉ／ＴｉＮ／ＡｌＣｕ、Ｔｉ／ＴｉＷ／ＡｌＣｕ、またはＴｉ／ＡｌＣｕから成る金属積層を含んでいる。層厚は、Ｔｉに関しては２０ｎｍ～２００ｎｍ、ＴｉＮまたはＴｉＷに関しては０ｎｍ～１５０ｎｍ、ＡｌＣｕに関しては３μｍ～５μｍである。ＡｌＣｕの銅成分は最大１％であり得る。ＡｌＣｕの代わりにＡｌＳｉＣｕを使用することができ、この場合、シリコン成分は最大５％である。続いて半導体基板の表側に、窒化ケイ素層または酸窒化ケイ素層およびポリイミド層が施され、これらが電気接触のために開口される。
任意選択で、Ｎｉ／Ｐｄ／Ａｕの無電解堆積部が、ゲート端子上のオーバーパッドメタライゼーションとして作製され得る。このＮｉ／Ｐｄ／Ａｕの無電解堆積部は、Ａｕが、半導体ウエハのさらなる加工において焼結され得るという利点を有する。層厚は、Ｎｉに関しては例えば５００ｎｍ～３０００ｎｍ、Ｐｄに関しては最大５００ｎｍ、Ａｕに関しては１０ｎｍ～１００ｎｍである。
続いて、半導体基板のうち表側に向かい合っている裏側にさらなる金属層がスパッタリングプロセスによって堆積される。場合によっては、予め半導体基板の層厚が１００μｍ～２００μｍの間の厚さに、例えば研削によって減らされる。この場合の金属層はＴｉ／Ｎｉ／ＡｕまたはＴｉ／Ｎｉ／Ａｇを含んでおり、これに関しニッケルは微量のバナジウムを有し得る。
方法１００は任意選択で、半導体基板の表側に第２のエピタキシャル層が施されるステップ１１０でスタートする。その後、方法１００はステップ１１１で続行される。
半導体基板の表側でのオーミック接触は、ステップ１１６と１１７の間で、高温プロセスにより、前もってパワートランジスタの上面に堆積されたＮｉまたは堆積された不純物を含むＮｉがケイ化されることによって生成される。残っているＮｉ、つまりケイ化されていないＮｉ成分は、湿式化学的に除去される。続いてさらなる温度ステップが行われる。同時に、半導体基板の表側に向かい合っている半導体基板の裏側でオーミック接触が生成され得る。
図２は、表側および裏側を有する半導体基板２０１を備えたパワートランジスタセル２００を示しており、これに関し表側は裏側に向かい合っている。トランジスタセル２００は、広さＷ、いわゆるピッチを有する。半導体基板２０１の表側にはエピタキシャル層２０２が配置されている。エピタキシャル層２０２上にはチャネル領域２０３またはボディ領域が配置されている。チャネル領域２０３上にはソース領域２０４が配置されている。溝２０５および電界遮蔽領域２０８は、半導体基板２０１の表側からエピタキシャル層２０２内まで延びている。溝２０５は、３００ｎｍ～１２００ｎｍの溝幅および５００ｎｍ～１５００ｎｍの深さを有する。電界遮蔽領域２０８は、溝２０５より大きな深さを有する。言い換えれば、電界遮蔽領域２０８はエピタキシャル層２０２内に溝２０５より深く達している。電界遮蔽領域２０８は、溝２０５に対して横の間隔を有している。これは、電界遮蔽領域２０８がある特定の間隔をあけて溝の横に配置されていることを意味する。溝２０５の下に、ある特定の厚さで拡張領域２１２が配置されている。この特定の厚さは１００ｎｍ～２００ｎｍの間である。拡張領域２１２は、エピタキシャルに堆積させることができ、注入することができ、またはエピタキシャルに堆積させて、それに続く注入ステップで拡張領域２１２のドーピング濃度を正確に調整することができる。したがって拡張領域２１２は電界遮蔽領域２０８の間に配置されており、これに関し電界遮蔽領域２０８は、拡張領域２１２を覆っているかまたは拡張領域２１２に部分的に重なっている。電界遮蔽領域２０８は、拡張領域２１２より明らかに高濃度にドーピングされており、したがって電界遮蔽領域２０８が拡張領域２１２を相殺する。拡張領域２１２は、半導体基板２０１の表側から０．５μｍ～３μｍの間の深さに配置されている。拡張領域２１２は溝２０５に対し、主要延び方向ｙに沿ってある特定の間隔を有する。代替策として、拡張領域２１２は溝２０５に触れており、したがって溝２０５に対する間隔を有さない。拡張領域２１２は、エピタキシャル層２０２と同じ電荷キャリアタイプを有しており、これに関し拡張領域のドーピング濃度はエピタキシャル層２０２のドーピング濃度より高い。ドーピングは両方の場合に窒素で行われ、これに関し拡張領域２１２のドーピング濃度は１ｅ１５ １／ｃｍ＾３～１ｅ１８ １／ｃｍ＾３の間であり、エピタキシャル層のドーピング濃度は１ｅ１５ａｔｏｍｓ／ｃｍ２～１ｅ１７ａｔｏｍｓ／ｃｍ２の間である。
溝２０５の溝表面には、第１の絶縁層または第１の絶縁範囲２０６が配置されている。第１の絶縁範囲２０６はゲート酸化物として機能し、かつ溝の周辺の特定の箇所で拡大されているかまたは高くされており、つまり第１の絶縁範囲は所々で高い層厚を有する。この特定の箇所は、溝端、つまり溝開口部の周りの範囲およびゲートパッドの下の範囲である。溝２０６は、例えばポリシリコンで充填されており、このポリシリコンがゲート電極２０７として機能する。溝２０５の上には第２の絶縁範囲２０９が配置されている。半導体基板２０１の表側には金属層２１０が配置されている。金属層２１０は、表側メタライゼーションとして機能し、ソース端子である。金属層２１０は、例えばＴｉ／ＴｉＮ／ＡｌＣｕ、Ｔｉ／ＴｉＷ／ＡｌＣｕ、またはＴｉ／ＡｌＣｕから成る金属積層を含んでいる。層厚は、Ｔｉに関しては２０ｎｍ～２００ｎｍ、ＴｉＮまたはＴｉＷに関しては０ｎｍ～１５０ｎｍ、ＡｌＣｕに関しては３μｍ～５μｍである。ＡｌＣｕの銅成分は最大１％であり得る。半導体基板２０１の裏側にはさらなる金属層２１１が配置されている。さらなる金属層２１１は、裏側メタライゼーションとして機能し、ドレイン端子である。さらなる金属層２１１は、例えばＴｉ／Ｎｉ／ＡｕまたはＴｉ／Ｎｉ／Ａｇを含んでいる。
半導体基板２０１、エピタキシャル層２０２、チャネル領域２０３、および拡張領域２１２がｎ型ドーピングされている。ソース領域２０４および電界遮蔽領域２０８はｐ型ドーピングされている。
代替策として、半導体基板２０１、エピタキシャル層２０２、チャネル領域２０３、および注入された拡張領域２１２がｐ型ドーピングされている。ソース領域２０４および電界遮蔽領域２０８はｎ型ドーピングされている。
半導体基板２０１は、シリコン、シリコンカーバイド、とりわけ１ｅ１８ａｔｏｍｓ／ｃｍ２超で窒素ドーピングされた４Ｈ ＳｉＣ、または窒化ガリウムを含んでいる。
パワートランジスタは、多数のパワートランジスタセル２００を含んでいる。これに関しパワートランジスタセル２００は、第１の主要延び方向ｙに垂直に配置された第２の主要延び方向ｘに沿って並べられる。このパワートランジスタは、溝のごく近辺でのドーピングされた領域の特殊な形成、溝のセンシティブな区域での比較的大きな層厚、および特に細長い溝を有する。このようなトランジスタは、例えばＭｏｓｆｅｔである。
このパワートランジスタは、パワーエレクトロニクス部品、例えば電気車両またはハイブリッド車両用のインバータ、光起電力設備および風力設備用のインバータ内で、ならびにトラクションドライブおよび高電圧整流器内で適用される。

Claims (9)

  1. ・半導体基板の表側に第１のドーピング濃度をもつ第１のエピタキシャル層を施すステップ（１１１）と、
    ・前記第１のエピタキシャル層内に配置されている拡張層を生成するステップ（１１２）と、
    ・前記半導体基板の前記表側から様々な注入された範囲を生成するステップ（１１３）と、
    ・前記半導体基板の前記表側から溝構造を生成するステップ（１１４）と、
    ・前記溝構造の周辺に第１の絶縁範囲を生成するステップ（１１５）と、
    ・トランジスタヘッドを生成するステップ（１１６）と、
    ・金属層を施すステップ（１１７）と
    を有する、パワートランジスタの製造方法（１００）。
  2. 前記拡張層が、前記第１のエピタキシャル層を施している最中に、ある特定の期間、前記第１のドーピング濃度を上昇させることで生成されることを特徴とする請求項１に記載の方法（１００）。
  3. 前記拡張層が、ドーパントの注入によって生成されることを特徴とする請求項１または２に記載の方法（１００）。
  4. 前記溝構造が、二酸化ケイ素から成るハードマスクを使って生成され、すなわち前記ハードマスクが構造化に従って高くされ、かつドライエッチングによって減少することを特徴とする請求項１から３のいずれか一項に記載の方法（１００）。
  5. 前記第１の絶縁範囲が、溝開口部の範囲およびゲート接触部の下で、構造化されたマスクを使って拡大されることを特徴とする請求項１から４のいずれか一項に記載の方法（１００）。
  6. 前記第１のエピタキシャル層を施す前に、前記半導体基板の前記表側に第２のエピタキシャル層が施され、したがって前記半導体基板の前記表側と前記第１のエピタキシャル層の間に前記第２のエピタキシャル層が配置されており、これに関し前記第２のエピタキシャル層が、前記半導体基板の前記表側と前記第２のエピタキシャル層との移行部から前記第２のエピタキシャル層と前記第１のエピタキシャル層との移行部へと減少していくドーパント推移を有することを特徴とする請求項１から５のいずれか一項に記載の方法（１００）。
  7. 表側および裏側を有する半導体基板（２０１）を備えたパワートランジスタセル（２００）であって、前記表側が前記裏側に向かい合っており、前記表側にはエピタキシャル層（２０２）が配置されており、前記エピタキシャル層（２０２）上にはチャネル領域（２０３）が配置されており、かつ前記チャネル領域（２０３）上にはソース領域（２０４）が配置されており、溝（２０５）および電界遮蔽領域（２０８）が、前記半導体基板（２０１）の前記表側から前記エピタキシャル層（２０２）内まで延びており、これに関し、前記電界遮蔽領域（２０８）がそれぞれ前記溝（２０５）に対して横に離隔して配置されており、かつ前記溝（２０５）が、前記電界遮蔽領域（２０８）より小さな深さを有するパワートランジスタセル（２００）において、前記溝（２０５）の下に、ある特定の厚さで拡張領域（２１２）が配置されており、この場合、前記溝（２０５）の周辺の特定の箇所で第１の絶縁範囲（２０６）が高くされており、かつ前記溝（２０５）が３００ｎｍ～１２００ｎｍの間の溝幅、とりわけ８５０ｎｍ未満の溝幅を有していることを特徴とするパワートランジスタセル（２００）。
  8. 前記半導体基板（２０１）がシリコンカーバイドまたは窒化ガリウムを含んでいることを特徴とする請求項７に記載のパワートランジスタセル。
  9. 請求項７または８に記載の多数のパワートランジスタセル（２００）を備えたパワートランジスタ。
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