JP2021180564A - Drive circuit for switch - Google Patents
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Abstract
Description
本発明は、スイッチの駆動回路に関する。 The present invention relates to a switch drive circuit.
この種の駆動回路としては、例えば特許文献1,2に見られるように、Desat方式によりスイッチ(例えばIGBT)を短絡電流から保護するものが知られている。この駆動回路は、スイッチの高電位側端子にカソードが接続されたダイオードと、ダイオードのアノードとスイッチの低電位側端子とを接続するコンデンサと、ダイオードのアノードが接続された短絡検出用端子とを備えている。
As a drive circuit of this type, as seen in
Desat方式の駆動回路においては、上述したダイオードやコンデンサ等、短絡検出のための専用素子が必要になったり、短絡検出用端子が必要になったりする。専用素子や短絡検出用端子は、短絡が発生していない場合におけるスイッチの駆動に用いられないため、専用素子及び短絡検出用端子を極力削減することが望まれる。 In the Desat type drive circuit, a dedicated element for short-circuit detection such as the above-mentioned diode or capacitor is required, or a short-circuit detection terminal is required. Since the dedicated element and the short-circuit detection terminal are not used to drive the switch when a short circuit does not occur, it is desired to reduce the number of the dedicated element and the short-circuit detection terminal as much as possible.
本発明は、短絡検出用の専用素子及び短絡検出用端子を極力削減できるスイッチの駆動回路を提供することを主たる目的とする。 An object of the present invention is to provide a dedicated element for short-circuit detection and a switch drive circuit capable of reducing short-circuit detection terminals as much as possible.
本発明は、スイッチを駆動するスイッチの駆動回路において、
前記スイッチに対するオン指令がなされている期間において、前記スイッチのゲート電圧又は前記スイッチのゲートの充電電流に基づいて、前記スイッチのミラー期間に移行したか否かを判定する判定部と、
前記オン指令がなされてから、前記スイッチのゲート電圧が、該ゲート電圧の上限値よりも低くてかつ前記スイッチのミラー電圧よりも高い判定電圧に到達するまでの期間において、前記判定部によりミラー期間に移行したと判定されない場合、前記スイッチをオフ状態に切り替えるオフ切替部と、を備える。
The present invention relates to a switch drive circuit that drives a switch.
A determination unit that determines whether or not the switch has entered the mirror period based on the gate voltage of the switch or the charging current of the gate of the switch during the period in which the ON command is given to the switch.
The mirror period by the determination unit during the period from when the ON command is given until the gate voltage of the switch reaches a determination voltage that is lower than the upper limit of the gate voltage and higher than the mirror voltage of the switch. When it is not determined that the switch has been shifted to, the switch is provided with an off switching unit for switching the switch to the off state.
スイッチに対するオン指令がなされることにより、スイッチのゲートに充電電流が供給される。この場合において、スイッチに短絡電流が流れていないとき、スイッチのゲート電圧がミラー電圧に維持されるミラー期間が出現する。これに対し、スイッチに短絡電流が流れ始めているとき、短絡電流がスイッチの帰還容量を介してゲートに影響を及ぼすため、ミラー期間は出現せず、ゲート電圧がその上限値に向かって上昇し続ける。 When an on command is given to the switch, a charging current is supplied to the gate of the switch. In this case, when no short circuit current is flowing through the switch, a mirror period appears in which the gate voltage of the switch is maintained at the mirror voltage. On the other hand, when the short-circuit current is starting to flow in the switch, the short-circuit current affects the gate through the feedback capacitance of the switch, so the mirror period does not appear and the gate voltage continues to rise toward its upper limit. ..
この点に鑑み、本発明では、スイッチに対するオン指令がなされている期間において、スイッチのゲート電圧又はスイッチのゲートの充電電流に基づいて、スイッチのミラー期間に移行したか否かが判定される。そして、オン指令がなされてから、ゲート電圧が判定電圧に到達するまでの期間において、ミラー期間に移行したと判定されない場合、スイッチがオフ状態に切り替えられる。判定電圧は、スイッチのゲート電圧の上限値よりも低くてかつミラー電圧よりも高い値である。 In view of this point, in the present invention, it is determined whether or not the mirror period of the switch has been entered based on the gate voltage of the switch or the charging current of the gate of the switch during the period when the ON command is given to the switch. Then, in the period from when the on command is given until the gate voltage reaches the determination voltage, if it is not determined that the mirror period has been entered, the switch is switched to the off state. The determination voltage is a value lower than the upper limit of the gate voltage of the switch and higher than the mirror voltage.
本発明によれば、Desat方式で用いられるダイオード及びコンデンサ等の専用素子及び短絡検出用端子が不要となる。このため、短絡検出用の専用素子及び短絡検出用端子を極力削減することができる。 According to the present invention, a dedicated element such as a diode and a capacitor used in the Desert method and a short circuit detection terminal are not required. Therefore, the number of dedicated elements for short-circuit detection and short-circuit detection terminals can be reduced as much as possible.
<第1実施形態>
以下、本発明に係る駆動回路を具体化した第1実施形態について、図面を参照しつつ説明する。
<First Embodiment>
Hereinafter, the first embodiment in which the drive circuit according to the present invention is embodied will be described with reference to the drawings.
図1に示すように、制御システムは、回転電機10と、インバータとを備えている。インバータは、スイッチングデバイス部20と、回転電機10を制御対象とする制御部30とを備えている。本実施形態において、回転電機10は、星形結線された3相の巻線11を備えている。本実施形態の制御システムは、車両に搭載されている。回転電機10のロータは、車両の駆動輪と動力伝達が可能なように接続されている。回転電機10は、例えば同期機である。
As shown in FIG. 1, the control system includes a rotary
回転電機10は、スイッチングデバイス部20を介して、直流電源21に接続されている。本実施形態において、直流電源21は2次電池である。なお、スイッチングデバイス部20は、平滑コンデンサ22を備えている。
The rotary
スイッチングデバイス部20は、U,V,W相それぞれについて、上,下アームスイッチSWの直列接続体を備えている。本実施形態において、各スイッチSWはIGBTである。各スイッチSWには、フリーホイールダイオードが逆並列接続されている。本実施形態の各スイッチSWにおいて、高電位側端子がコレクタであり、低電位側端子がエミッタである。
The
各相において、上アームスイッチSWのエミッタと下アームスイッチSWのコレクタとの接続点には、巻線11の第1端が接続されている。各相の巻線11の第2端は、中性点で接続されている。
In each phase, the first end of the
制御部30は、回転電機10の制御量を指令値に制御すべく、スイッチングデバイス部20の各スイッチSWを駆動する。制御量は、例えばトルクである。制御部30は、デッドタイムを挟みつつ上,下アームスイッチSWを交互にオン状態とすべく、上,下アームスイッチSWに対応する駆動信号INを、上,下アームスイッチSWに対して個別に設けられた駆動回路Drに出力する。駆動信号INは、スイッチのオン状態への切り替えを指示するオン指令と、オフ状態への切り替えを指示するオフ指令とのいずれかをとる。
The
続いて、図2を用いて、駆動回路Drについて説明する。本実施形態の上,下アームの各駆動回路Drは、基本的には同じ構成である。 Subsequently, the drive circuit Dr will be described with reference to FIG. Each drive circuit Dr of the upper and lower arms of the present embodiment has basically the same configuration.
駆動回路Drは、定電圧電源40、充電スイッチ41及び充電抵抗体42を備えている。本実施形態の充電スイッチ41はPチャネルMOSFETである。定電圧電源40には、充電スイッチ41及び充電抵抗体42を介して、駆動回路Drのゲート用端子Tgが接続されている。ゲート用端子Tgには、スイッチSWのゲートが接続されている。定電圧電源40の出力電圧Vcc(例えば15V)は、スイッチSWのゲートに供給される電源電圧となり、スイッチSWのゲート電圧の上限値に相当する。
The drive circuit Dr includes a constant
駆動回路Drは、放電抵抗体43及び放電スイッチ44を備えている。本実施形態の放電スイッチ44はNチャネルMOSFETである。ゲート用端子Tgには、放電抵抗体43及び放電スイッチ44を介して、グランド部としてのスイッチSWのエミッタが接続されている。
The drive circuit Dr includes a
駆動回路Drは、駆動部50を備えている。駆動部50は、制御部30から出力された駆動信号INを取得する。駆動部50は、取得した駆動信号INがオン指令である場合、充電処理を行う。充電処理は、充電スイッチ41をオン状態にして、かつ、放電スイッチ44をオフ状態にする処理である。充電処理によれば、スイッチSWのゲート電圧が閾値電圧Vth以上となり、スイッチSWがオン状態に切り替えられる。
The drive circuit Dr includes a
駆動部50は、取得した駆動信号INがオフ指令である場合、放電処理を行う。放電処理は、充電スイッチ41をオフ状態にして、かつ、放電スイッチ44をオン状態にする処理である。放電処理によれば、スイッチSWのゲート電圧が閾値電圧Vth未満となり、スイッチSWがオフ状態に切り替えられる。
When the acquired drive signal IN is an off command, the
なお、駆動部50が提供する機能は、例えば、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、ハードウェア、又はそれらの組み合わせによって提供することができる。
The function provided by the
駆動回路Drは、ミラー移行判定部49、電圧検出部51及び判定器52を備えている。ミラー移行判定部49は、スイッチSWのゲート電圧を検出し、検出したゲート電圧に基づいて、ミラー期間に移行したか否かを判定する。ミラー移行判定部49は、例えば、駆動信号INがオン指令に切り替えられた後、検出したゲート電圧が一定電圧に維持される期間が出現したと判定した場合にミラー期間に移行したと判定すればよい。ミラー移行判定部49は、判定結果を判定器52に出力する。
The drive circuit Dr includes a mirror
電圧検出部51は、スイッチSWのゲート電圧を検出し、検出したゲート電圧Vgrを判定器52に出力する。
The
判定器52は、駆動信号INがオン指令に切り替わってゲート電圧Vgrが上昇し始めた後、ゲート電圧Vgrが判定電圧Vscに到達するまでに、ミラー移行判定部49からミラー期間に移行したとの判定結果が入力されなければ、駆動部50に対してスイッチSWのオフ状態への切り替えを指示する。判定電圧Vscは、スイッチSWのミラー電圧VMよりも高くて、かつ、定電圧電源40の出力電圧Vccよりも低い値(例えば12V)に設定されている。駆動部50は、判定器52からオフ状態への切り替え指示が入力された場合、駆動信号INがオン指令であっても、放電処理によりスイッチSWをオフ状態に切り替える。
After the drive signal IN was switched to the ON command and the gate voltage Vgr started to rise, the
一方、判定器52は、ゲート電圧Vgrが上昇し始めた後、ゲート電圧Vgrが判定電圧Vscに到達するまでに、ミラー移行判定部49からミラー期間に移行したとの判定結果が入力された場合、駆動部50に対してスイッチSWのオフ状態への切り替えを指示しない。
On the other hand, when the
なお、本実施形態において、ミラー移行判定部49が「判定部」に相当し、駆動部50及び判定器52が「オフ切替部」に相当する。
In the present embodiment, the mirror
上述したスイッチSWの短絡保護処理は、スイッチSWに短絡電流が流れていない場合にはミラー期間が出現するのに対し、スイッチSWに短絡電流が流れ始めている場合にはミラー期間が出現しないことに鑑みた処理である。この処理により、TYPE1の短絡に適切に対処することができる。TYPE1の短絡とは、上,下アームスイッチのうち一方がショート故障する状況下において、他方がオフ状態からオン状態に切り替えられることにより上,下アームスイッチの双方がオン状態とされる上下アーム短絡のことである。 In the short-circuit protection process of the switch SW described above, the mirror period appears when the short-circuit current does not flow in the switch SW, whereas the mirror period does not appear when the short-circuit current starts to flow in the switch SW. This is a process in consideration of this. By this process, the short circuit of TYPE1 can be appropriately dealt with. A short circuit of TYPE1 is a short circuit of the upper and lower arms in which both the upper and lower arm switches are turned on by switching the other from the off state to the on state in a situation where one of the upper and lower arm switches is short-circuited. That is.
図3に、短絡保護処理のうち判定器52により実行される処理の手順を示す。
FIG. 3 shows a procedure of the short-circuit protection process executed by the
ステップS10では、電圧検出部51により検出されたゲート電圧Vgrが上昇し始めたか否かを判定する。
In step S10, it is determined whether or not the gate voltage Vgr detected by the
ステップS10において肯定判定した場合には、ステップS11に進み、ミラー期間に移行したとの判定結果がミラー移行判定部49から通知されたか否かを判定する。
If an affirmative determination is made in step S10, the process proceeds to step S11, and it is determined whether or not the mirror
ステップS11において通知されたと判定した場合には、ステップS12に進み、短絡判定を無効化する。この場合、駆動部50に対してスイッチSWのオフ状態への切り替えを指示しない。
If it is determined in step S11 that the notification has been made, the process proceeds to step S12 to invalidate the short circuit determination. In this case, the
ステップS11において否定判定した場合には、ステップS13に進み、検出されたゲート電圧Vgrが判定電圧Vscに到達したか否かを判定する。ゲート電圧Vgrが判定電圧Vscに到達していないと判定した場合には、ステップS11に移行する。 If a negative determination is made in step S11, the process proceeds to step S13, and it is determined whether or not the detected gate voltage Vgr has reached the determination voltage Vsc. If it is determined that the gate voltage Vgr has not reached the determination voltage Vsc, the process proceeds to step S11.
一方、ゲート電圧Vgrが判定電圧Vscに到達したと判定した場合には、ステップS14に進み、TYPE1の短絡が発生したと判定する。そして、ステップS15において、駆動部50に対してスイッチSWのオフ状態への切り替えを指示する。
On the other hand, when it is determined that the gate voltage Vgr has reached the determination voltage Vsc, the process proceeds to step S14, and it is determined that a short circuit of TYPE1 has occurred. Then, in step S15, the
なお、スイッチSWに短絡電流が流れる現象は、上下アーム短絡に限らず、例えば、相間短絡や地絡によっても発生し得る。 The phenomenon that a short-circuit current flows through the switch SW is not limited to the upper and lower arm short-circuits, but may also occur, for example, due to a phase-to-phase short circuit or a ground fault.
図4を用いて、短絡保護処理について説明する。図4(a)は駆動信号INの推移を示し、図4(b)は上下アーム短絡が発生していない正常時におけるスイッチSWのゲート電圧Vgeの推移を示し、図4(c)はTYPE1の短絡が発生する場合におけるスイッチSWのゲート電圧Vgeの推移を示す。図4(d)は判定器52の判定結果の推移を示す。
The short circuit protection process will be described with reference to FIG. FIG. 4A shows the transition of the drive signal IN, FIG. 4B shows the transition of the gate voltage Vge of the switch SW in the normal state when the upper and lower arm short circuit does not occur, and FIG. 4C shows the transition of TYPE1. The transition of the gate voltage Vge of the switch SW when a short circuit occurs is shown. FIG. 4D shows the transition of the determination result of the
まず、図4(a),(b),(d)を用いて、正常時における処理について説明する。 First, the processing in the normal state will be described with reference to FIGS. 4A, 4B, and 4D.
時刻t1において、駆動信号INがオン指令に切り替えられる。このため、充電処理が開始され、ゲート電圧Vgeが0から上昇し始める。 At time t1, the drive signal IN is switched to the on command. Therefore, the charging process is started, and the gate voltage Vge starts to rise from 0.
その後時刻t2において、ゲート電圧Vgeがミラー電圧VMに到達する。その後、時刻t3においてミラー期間が終了し、ゲート電圧Vgeが再度上昇し始める。時刻t3の後、電圧検出部51により検出されたゲート電圧Vgrが判定電圧Vscに到達するものの、判定器52により短絡が発生したと判定されていないため、判定器52から駆動部50に対してスイッチSWのオフ状態への切り替え指示がなされない。なお、その後時刻t6において、ゲート電圧Vgeが定電圧電源40の出力電圧Vccに到達する。
Then, at time t2, the gate voltage Vge reaches the mirror voltage VM. After that, the mirror period ends at time t3, and the gate voltage Vge begins to rise again. After the time t3, the gate voltage Vgr detected by the
続いて、図4(a),(c),(d)を用いて、TYPE1の短絡が発生する場合における処理について説明する。なお、以降の説明では、上,下アームスイッチのうち、ショート故障が発生しているスイッチを対向アームスイッチと称し、ショート故障が発生していないスイッチを自アームスイッチと称すことがある。 Subsequently, processing when a short circuit of TYPE1 occurs will be described with reference to FIGS. 4A, 4C, and 4D. In the following description, among the upper and lower arm switches, the switch in which the short failure has occurred may be referred to as an opposed arm switch, and the switch in which the short failure has not occurred may be referred to as the own arm switch.
時刻t1において、自アームスイッチに対応する駆動信号INがオン指令に切り替えられるため、自アームスイッチのゲート電圧Vgeが0から上昇し始める。自アームスイッチがオン状態に切り替えられることにより、TYPE1の短絡が発生する。この場合、自アームスイッチのミラー期間が出現せず、自アームスイッチのゲート電圧Vgeは単調増加し続ける。これにより、判定器52によりミラー期間に移行したと判定されることなく、時刻t4において、電圧検出部51により検出されたゲート電圧Vgrが判定電圧Vscに到達し、判定器52により短絡が発生したと判定される。その結果、判定器52から駆動部50へとスイッチSWのオフ状態への切り替えが指示され、自アームスイッチがオフ状態に切り替えられる。なお、その後時刻t5において、ゲート電圧Vgeが定電圧電源40の出力電圧Vccに到達する。
At time t1, the drive signal IN corresponding to the own arm switch is switched to the on command, so that the gate voltage Vge of the own arm switch starts to rise from 0. When the own arm switch is switched to the ON state, a short circuit of TYPE1 occurs. In this case, the mirror period of the own arm switch does not appear, and the gate voltage Vge of the own arm switch continues to increase monotonically. As a result, the gate voltage Vgr detected by the
以上説明した本実施形態によれば、以下の効果が得られるようになる。 According to the present embodiment described above, the following effects can be obtained.
駆動信号INがオン指令とされている期間において、ゲート電圧の検出値に基づいて、ミラー期間に移行したか否かが判定される。そして、オン指令に切り替えられてから、ゲート電圧Vgrが判定電圧Vscに到達するまでの期間において、ミラー期間に移行したと判定されない場合、オン指令がなされているときであってもスイッチSWをオフ状態に切り替える。これにより、Desat方式で用いられるダイオード及びコンデンサや、センス電流方式で用いられるセンス抵抗体等の専用素子が不要となる。また、駆動回路Drの短絡検出用端子が不要となり、回転電機の制御量を指令値に制御する通常駆動においてスイッチSWのオンオフに用いられるゲート用端子Tgを短絡検出に流用できる。このため、短絡検出用の専用素子及び短絡検出用端子を削減することができる。 During the period when the drive signal IN is set to ON, it is determined whether or not the mirror period has been entered based on the detected value of the gate voltage. Then, if it is not determined that the mirror period has been entered in the period from the switching to the on command until the gate voltage Vgr reaches the determination voltage Vsc, the switch SW is turned off even when the on command is given. Switch to the state. This eliminates the need for dedicated elements such as diodes and capacitors used in the Desat method and sense resistors used in the sense current method. Further, the short-circuit detection terminal of the drive circuit Dr becomes unnecessary, and the gate terminal Tg used for turning on / off the switch SW in the normal drive for controlling the control amount of the rotary electric machine to the command value can be diverted to the short-circuit detection. Therefore, it is possible to reduce the number of dedicated elements for short-circuit detection and short-circuit detection terminals.
<第2実施形態>
以下、第2実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、ミラー期間に移行したか否かの判定方法を変更する。
<Second Embodiment>
Hereinafter, the second embodiment will be described with reference to the drawings, focusing on the differences from the first embodiment. In the present embodiment, the method of determining whether or not the mirror period has been entered is changed.
図5に、本実施形態に係る駆動回路Drを示す。なお、図5において、先の図2に示した構成と同一の構成については、便宜上、同一の符号を付している。 FIG. 5 shows the drive circuit Dr according to the present embodiment. In FIG. 5, the same configurations as those shown in FIG. 2 above are designated by the same reference numerals for convenience.
駆動回路Drは、ミラー移行判定部49に代えて、微分回路53を備えている。微分回路53は、スイッチSWのゲート電圧を入力電圧Vinとして検出し、検出した入力電圧Vinの時間微分値を出力電圧Voutとして判定器52に出力する。微分回路53は、例えば図6に示すように、オペアンプ53a、コンデンサ53b、抵抗体53c及び基準電圧源53dを備えるものを用いることができる。図6のVbは、基準電圧源53dの出力電圧(以下、規定電圧)を示す。
The drive circuit Dr includes a differentiating
駆動信号INがオン指令に切り替えられた後、スイッチSWのゲート電圧がミラー電圧VMになるまでは、入力電圧Vinが正の変化をするため、微分回路53の出力電圧VoutがLとなる。一方、ミラー期間においては、入力電圧Vinがミラー電圧VMに維持されるため、「Vout=Vb」となる。つまり、微分回路53の出力電圧VoutがHとなる。以上から、微分回路53の出力電圧VoutがHになることを検出することにより、ミラー期間に移行したことを検出できる。
After the drive signal IN is switched to the ON command, the input voltage Vin changes positively until the gate voltage of the switch SW becomes the mirror voltage VM, so that the output voltage Vout of the differentiating
判定器52は、駆動信号INがオン指令に切り替わって検出したゲート電圧Vgrが上昇し始めた後、ゲート電圧Vgrが判定電圧Vscに到達するまでに、微分回路53の出力電圧VoutがHになったと判定しなければ、駆動部50に対してスイッチSWのオフ状態への切り替えを指示する。
In the
なお、本実施形態において、微分回路53が「微分値算出部」に相当し、判定器52が「判定部」に相当し、駆動部50及び判定器52が「オフ切替部」に相当する。
In the present embodiment, the differentiating
図7を用いて、正常時における駆動回路Drの動作について説明する。図7(c)は微分回路53の出力電圧Voutの推移を示し、図7(a),(b)は、先の図4(a),(b)に対応している。
The operation of the drive circuit Dr in the normal state will be described with reference to FIG. 7. 7 (c) shows the transition of the output voltage Vout of the differentiating
時刻t1において駆動信号INがオン指令に切り替えられるため、ゲート電圧Vgeが上昇し始める。時刻t1から、ゲート電圧Vgeがミラー電圧VMに到達する時刻t2までの期間においては、微分回路53の出力電圧VoutがLに維持される。
Since the drive signal IN is switched to the ON command at time t1, the gate voltage Vge begins to rise. During the period from time t1 to time t2 when the gate voltage Vge reaches the mirror voltage VM, the output voltage Vout of the differentiating
ミラー期間となる時刻t2〜t3までにおいては、微分回路53の出力電圧VoutがHに維持される。その後、ゲート電圧Vgeが再度上昇し始める時刻t3から、ゲート電圧Vgeが定電圧電源40の出力電圧Vccに到達するまでの期間においては、微分回路53の出力電圧VoutがLに維持される。時刻t3の後、電圧検出部51により検出されたゲート電圧Vgrが判定電圧Vscに到達するものの、微分回路53の出力電圧VoutがHになっていたため、判定器52において短絡判定が無効化される。その結果、判定器52から駆動部50へとスイッチSWのオフ状態への切り替えが指示されない。
The output voltage Vout of the differentiating
以上説明した本実施形態によれば、第1実施形態と同様の効果を奏することができる。 According to the present embodiment described above, the same effect as that of the first embodiment can be obtained.
<第3実施形態>
以下、第3実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図8に示す駆動回路Drが用いられる。なお、図8において、先の図2に示した構成と同一の構成については、便宜上、同一の符号を付している。
<Third Embodiment>
Hereinafter, the third embodiment will be described with reference to the drawings, focusing on the differences from the first embodiment. In this embodiment, the drive circuit Dr shown in FIG. 8 is used. In FIG. 8, the same configurations as those shown in FIG. 2 above are designated by the same reference numerals for convenience.
駆動回路Drは、基準電圧生成部60を備えている。基準電圧生成部60は、定電圧電源61、充電スイッチ62、充電抵抗体63及びコンデンサ66を備えている。本実施形態の充電スイッチ62はPチャネルMOSFETである。図8において、Vccは定電圧電源61の出力電圧を示し、Crefはコンデンサ66の静電容量を示す。定電圧電源61には、充電スイッチ62を介してコンデンサ66の第1端が接続されている。コンデンサ66の第2端には、スイッチSWのエミッタが接続されている。
The drive circuit Dr includes a reference
基準電圧生成部60は、放電抵抗体64及び放電スイッチ65を備えている。本実施形態の放電スイッチ65はNチャネルMOSFETである。コンデンサ66の第1端には、放電抵抗体64及び放電スイッチ65を介して、スイッチSWのエミッタが接続されている。基準電圧生成部60は、コンデンサ66の端子間電圧を基準電圧Vrefとして出力する。
The reference
駆動回路Drは、電圧バッファ部70を備えている。電圧バッファ部70は、基準電圧生成部60からの基準電圧Vrefを電圧バッファリングする。本実施形態の電圧バッファ部70は、図9に示すようにオペアンプを備える回路である。
The drive circuit Dr includes a
駆動回路Drは、検出用抵抗体71を備えている。電圧バッファ部70の出力端子には、検出用抵抗体71を介してゲート用端子Tgが接続されている。
The drive circuit Dr includes a
本実施形態において、駆動部50が行う充電処理は、充電スイッチ62がオン状態にされ、かつ、放電スイッチ65がオフ状態にされる処理である。充電スイッチ62がオン状態にされる期間において、基準電圧Vrefは、0から定電圧電源61の出力電圧Vccに向かって、充電抵抗体63の抵抗値及びコンデンサ66の静電容量Crefにより定まる時定数τで単調増加する。
In the present embodiment, the charging process performed by the
また、本実施形態の放電処理は、充電スイッチ62がオフ状態にされ、かつ、放電スイッチ65がオン状態にされる処理である。放電スイッチ65がオン状態にされる期間において、基準電圧Vrefは、定電圧電源61の出力電圧Vccから0に向かって、放電抵抗体64の抵抗値及びコンデンサ66の静電容量Crefにより定まる時定数で単調減少する。
Further, the discharge process of the present embodiment is a process in which the
駆動回路Drは、差電圧検出部74と、電圧検出部51と、判定器52とを備えている。差電圧検出部74は、検出用抵抗体71の端子間電圧ΔVdを検出し、検出した端子間電圧ΔVdを判定器52に出力する。端子間電圧ΔVdは、基準電圧Vrefとゲート電圧Vgeとの差である。
The drive circuit Dr includes a differential voltage detection unit 74, a
充電スイッチ62がオン状態に切り替えられた後、ゲート電圧Vgeが上昇してミラー電圧VMになるまでは、電圧バッファ部70によりゲート電圧Vgeが基準電圧Vrefに制御される。このため、差電圧検出部74により検出される端子間電圧ΔVdは0に維持される。その後、ゲート電圧Vgeがミラー電圧VMに維持される期間においては、ゲート電圧Vgeに対する基準電圧Vrefの乖離が時間経過とともに大きくなる。その結果、差電圧検出部74により検出される端子間電圧ΔVdは、時間経過とともに大きくなる。
After the charging
判定器52は、駆動信号INがオン指令に切り替えられた後、差電圧検出部74により検出された端子間電圧ΔVdが判定閾値Vαになるタイミングをミラー期間の移行タイミングとして判定する。
After the drive signal IN is switched to the ON command, the
判定器52は、駆動信号INがオン指令に切り替わって検出したゲート電圧Vgrが上昇し始めた後、ゲート電圧Vgrが判定電圧Vscに到達するまでに、差電圧検出部74により検出された端子間電圧ΔVdが判定閾値Vαまで上昇しない場合、駆動部50に対して、放電処理によるスイッチSWのオフ状態への切り替えを指示する。
In the
一方、判定器52は、ゲート電圧Vgrが上昇し始めた後、ゲート電圧Vgrが判定電圧Vscに到達するまでに、差電圧検出部74により検出された端子間電圧ΔVdが判定閾値Vαに到達した場合、駆動部50に対してスイッチSWのオフ状態への切り替えを指示しない。
On the other hand, in the
なお、本実施形態において、判定器52が「判定部」に相当し、駆動部50及び判定器52が「オフ切替部」に相当する。
In the present embodiment, the
図10を用いて、正常時における駆動回路Drの動作について説明する。図10(a)は駆動信号INの推移を示し、図10(b)はゲート電圧Vge及び基準電圧Vrefの推移を示し、図10(c)は差電圧検出部74により検出された端子間電圧ΔVdの推移を示し、図10(d)は判定器52の判定結果の推移を示す。図10(e)はスイッチSWのゲートの充電電流Igの推移を示し、図10(f)は充電スイッチ62の駆動状態の推移を示し、図10(g)は放電スイッチ65の駆動状態の推移を示す。
The operation of the drive circuit Dr in the normal state will be described with reference to FIG. FIG. 10A shows the transition of the drive signal IN, FIG. 10B shows the transition of the gate voltage Vge and the reference voltage Vref, and FIG. 10C shows the transition of the terminal voltage detected by the differential voltage detection unit 74. The transition of ΔVd is shown, and FIG. 10D shows the transition of the determination result of the
時刻t1よりも前においては、駆動信号INがオフ指令とされ、充電スイッチ62がオン状態にされてかつ放電スイッチ65がオン状態とされていることにより、コンデンサ66の蓄電電荷は0となっている。このため、「Vref=Vge=0」になっている。
Before the time t1, the drive signal IN is turned off, the
時刻t1において駆動信号INがオン指令に切り替えられるため、充電スイッチ62がオン状態に切り替えられ、放電スイッチ65がオフ状態に切り替えられる。これにより、基準電圧Vrefが上記時定数τで上昇し始める。なお、時刻t1以降における基準電圧Vrefの上昇速度は、一定速度になるとは限らない。しかし、図10(b)には、便宜上、上昇速度が一定速度となる基準電圧Vrefの推移を示している。
Since the drive signal IN is switched to the on command at time t1, the charging
基準電圧Vrefは電圧バッファ部70に入力され、電圧バッファ部70の出力電圧Voutが基準電圧Vrefと同等の電圧になる。このため、基準電圧Vrefの上昇に伴いゲート電圧Vgeが上昇する。ここで、ゲート電圧Vgeが上昇し始める時刻t1から、ゲート電圧Vgeがミラー電圧VMになる時刻t2までの期間において、スイッチSWのゲートの充電電流Ig1は、下式(eq1)で表される。下式(eq1)において、CgeはスイッチSWの帰還容量を示す。
The reference voltage Vref is input to the
ミラー期間中の時刻t3において、判定器52は、差電圧検出部74により検出された端子間電圧ΔVdが判定閾値Vαになったと判定し、ミラー期間に移行したと判定する。このため、時刻t4の後、電圧検出部51により検出されたゲート電圧Vgrが判定電圧Vscに到達するものの、判定器52において短絡判定が無効化される。その結果、判定器52から駆動部50へとスイッチSWのオフ状態への切り替えが指示されない。
At time t3 during the mirror period, the
なお、その後、時刻t5において基準電圧Vrefが定電圧電源61の出力電圧Vccに到達し、時刻t6においてゲート電圧Vgeが定電圧電源61の出力電圧Vccに到達する。
After that, the reference voltage Vref reaches the output voltage Vcc of the constant
以上説明した本実施形態によれば、スイッチング損失を低減させる構成を流用して短絡を検出することができる。このため、駆動回路Drの部品数を削減することができる。 According to the present embodiment described above, a short circuit can be detected by diverting a configuration that reduces switching loss. Therefore, the number of parts of the drive circuit Dr can be reduced.
<第3実施形態の変形例>
電圧バッファ部は、図11に示すものであってもよい。図11に示す電圧バッファ部75は、定電圧電源75aと、NPN型バイポーラトランジスタの第1スイッチ75bと、PNP型バイポーラトランジスタの第2スイッチ75cとを備えている。電圧バッファ部75の入力端子に接続される第1,第2スイッチ75b,75cのベースには、基準電圧Vrefが印加される。第1,第2スイッチ75b,75cそれぞれのエミッタに接続される出力端子には、検出用抵抗体71の第1端が接続されている。
<Modified example of the third embodiment>
The voltage buffer unit may be the one shown in FIG. The
充電処理が行われて基準電圧Vrefが単調増加する期間においては、電圧バッファ部75の出力電圧Voutは、第1スイッチ75bのベース及びエミッタ間電圧をVf1とする場合、「Vout=Vref−Vf1」となる。つまり、基準電圧Vrefが単調増加する期間においては、基準電圧Vrefに対してやや遅れを伴って出力電圧Voutが増加する。
During the period when the charging process is performed and the reference voltage Vref increases monotonically, the output voltage Vout of the
一方、放電処理が行われて基準電圧Vrefが単調減少する期間においては、電圧バッファ部75の出力電圧Voutは、第2スイッチ75cのベース及びエミッタ間電圧をVf2とする場合、「Vout=Vref+Vf2」となる。つまり、基準電圧Vrefが単調減少する期間においては、基準電圧Vrefに対してやや遅れを伴って出力電圧Voutが減少する。
On the other hand, during the period when the discharge process is performed and the reference voltage Vref decreases monotonically, the output voltage Vout of the
<第4実施形態>
以下、第4実施形態について、第3実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図12に示すように、駆動回路Drの構成が変更されている。なお、図12において、先の図8に示した構成と同一の構成については、便宜上、同一の符号を付している。
<Fourth Embodiment>
Hereinafter, the fourth embodiment will be described with reference to the drawings, focusing on the differences from the third embodiment. In this embodiment, as shown in FIG. 12, the configuration of the drive circuit Dr is changed. In FIG. 12, the same components as those shown in FIG. 8 are designated by the same reference numerals for convenience.
駆動回路Drは、基準電圧生成部80を備えている。基準電圧生成部80は、定電圧電源81、第1定電流電源82、充電スイッチ83、放電スイッチ84、第2定電流電源85及びコンデンサ86を備えている。充電スイッチ83及び放電スイッチ84は、駆動部50により駆動される。第1定電流電源82は、定電圧電源81から給電されて第1基準電流Iref1を出力する。第1定電流電源82には、充電スイッチ83を介してコンデンサ86の第1端が接続されている。コンデンサ86の第2端には、スイッチSWのエミッタが接続されている。基準電圧生成部80は、コンデンサ86の端子間電圧を基準電圧Vrefとして出力する。
The drive circuit Dr includes a reference
コンデンサ86の第2端には、放電スイッチ84及び第2定電流電源85を介してスイッチSWのエミッタが接続されている。第2定電流電源85は、第1放電スイッチ84がオン状態にされる場合、コンデンサ86からの放電電流を第2基準電流Iref2とするための構成である。
The emitter of the switch SW is connected to the second end of the
駆動回路Drは、電圧バッファ部91を備えている。本実施形態の電圧バッファ部91は、オペアンプを備える回路であり、基準電圧生成部80からの基準電圧Vrefを電圧バッファリングする。駆動回路Drは、さらに、制限抵抗体92、コンパレータ93、基準電源94、第1制御スイッチ95及び第2制御スイッチ96を備えている。本実施形態の各制御スイッチ95,96はNPN型バイポーラトランジスタである。電圧バッファ部91、制限抵抗体92、コンパレータ93及び基準電源94を備える構成によれば、電圧バッファ部91の出力電流の最大値を電流制限値Ilimで制限しつつ、基準電圧Vrefを電圧バッファリングする機能を実現できる。
The drive circuit Dr includes a
電圧バッファ部91の非反転入力端子には、コンデンサ86の第1端が接続されている。電圧バッファ部91の出力端子には、制限抵抗体92の第1端と、基準電源94の負極端子とが接続されている。制限抵抗体92の第2端には、電圧バッファ部91の反転入力端子と、コンパレータ93の非反転入力端子と、ゲート用端子Tgとが接続されている。基準電源94の正極端子には、コンパレータ93の反転入力端子が接続されている。制限抵抗体92、コンパレータ93、基準電源94及び第1制御スイッチ95は、ミラー期間中における基準電圧Vrefを、ミラー電圧VMに基準電源94の出力電圧(以下、オフセット値Vh)を加えた値に維持するための構成である。
The first end of the
コンパレータ93の出力端子には、第1制御スイッチ95及び第2制御スイッチ96それぞれのベースが接続されている。第1制御スイッチ95のコレクタには、制限抵抗体92の第2端が接続され、第1制御スイッチ95のエミッタには、コンデンサ86の第1端が接続されている。
The bases of the
駆動回路Drは、抵抗体97及び定電圧電源98を備えている。第2制御スイッチ96のコレクタには、抵抗体97を介して定電圧電源98が接続されている。第2制御スイッチ96のエミッタには、コンデンサ86の第1端が接続されている。第2制御スイッチ96には、第1制御スイッチ95に流れる電流に比例した電流が流れる。
The drive circuit Dr includes a
本実施形態において、充電処理は、充電スイッチ83がオン状態にされ、かつ、放電スイッチ84がオフ状態にされる処理である。また、本実施形態の放電処理は、充電スイッチ83がオフ状態にされ、かつ、放電スイッチ84がオン状態にされる処理である。充電スイッチ83がオン状態にされる期間において、基準電圧Vrefは、0から定電圧電源81の出力電圧Vccに向かって一定速度(以下、充電側スルーレートSRC)で上昇する。充電側スルーレートSRCは、第1定電流電源82の第1基準電流Iref1及びコンデンサ86の静電容量Crefにより定まる。
In the present embodiment, the charging process is a process in which the charging
駆動回路Drは、電圧検出部51及び判定器52を備えている。判定器52は、第2制御スイッチ96に流れる電流の相関値として、抵抗体97の端子間電圧を検出する。充電スイッチ83がオン状態に切り替えられると、スイッチSWのゲート電圧Vgeは、0から充電側スルーレートSRCで上昇し始める。その後、ゲート電圧Vgeがミラー電圧VMになるまでは、電圧バッファ部91によりゲート電圧Vgeが基準電圧Vrefに制御される。この場合、第1制御スイッチ95及び第2制御スイッチ96がオフ状態にされ、第2制御スイッチ96に電流は流れない。このため、判定器52により検出される電流(端子間電圧)は0に維持される。
The drive circuit Dr includes a
その後、ゲート電圧Vgeがミラー電圧VMに維持される期間においては、制限抵抗体92、コンパレータ93、基準電源94及び第1制御スイッチ95により、基準電圧Vrefが、ミラー電圧VMにオフセット値Vhを加えた値に維持されるように、第1制御スイッチ95を介してコンデンサ86に電流が流れる。この際、第1制御スイッチ95に流れる電流に比例した電流が第2制御スイッチ96に流れる。その結果、判定器52により検出される端子間電圧が0よりも大きくなる。このため、この端子間電圧に基づいて、ミラー期間に移行したか否かを判定することができる。具体的には、判定器52は、検出した端子間電圧が0から上昇して所定電圧(>0)になったタイミングを、ミラー期間に移行したタイミングとして判定する。
After that, during the period in which the gate voltage Vge is maintained at the mirror voltage VM, the reference voltage Vref adds an offset value Vh to the mirror voltage VM by the limiting
判定器52は、駆動信号INがオン指令に切り替わって検出したゲート電圧Vgrが上昇し始めた後、ゲート電圧Vgrが判定電圧Vscに到達するまでに、検出した抵抗体97の端子間電圧が所定電圧まで上昇しない場合、駆動部50に対して、放電処理によるスイッチSWのオフ状態への切り替えを指示する。
In the
一方、判定器52は、ゲート電圧Vgrが上昇し始めた後、ゲート電圧Vgrが判定電圧Vscに到達するまでに、検出した端子間電圧が所定電圧に到達した場合、駆動部50に対してスイッチSWのオフ状態への切り替えを指示しない。
On the other hand, the
なお、本実施形態において、判定器52が「判定部」に相当し、判定器52及び駆動部50が「オフ切替部」に相当し、制限抵抗体92、コンパレータ93、基準電源94及び第1制御スイッチ95が「オフセット部」に相当する。
In the present embodiment, the
図13を用いて、正常時における駆動回路Drの動作について説明する。図13(a)〜(d)は、先の図10(a),(b),(d),(e)に対応している。図13(e)は充電スイッチ83の駆動状態の推移を示し、図13(f)は放電スイッチ84の駆動状態の推移を示す。
The operation of the drive circuit Dr in the normal state will be described with reference to FIG. 13 (a) to 13 (d) correspond to FIGS. 10 (a), (b), (d), and (e) above. 13 (e) shows the transition of the drive state of the
時刻t1よりも前においては、充電スイッチ83がオフ状態とされてかつ放電スイッチ84がオン状態にされ、コンデンサ86の蓄電電荷が0となっている。このため、「Vref=Vge=0」になっている。
Before the time t1, the
時刻t1において駆動信号INがオン指令に切り替えられるため、充電スイッチ83がオン状態に切り替えられ、放電スイッチ84がオフ状態に切り替えられる。これにより、基準電圧Vrefが一定の充電側スルーレートSRCで上昇し始める。
Since the drive signal IN is switched to the on command at time t1, the
基準電圧Vrefは電圧バッファ部91に入力され、電圧バッファ部91の出力電圧Voutが基準電圧Vrefと同等の電圧になる。このため、基準電圧Vrefの上昇に伴いゲート電圧Vgeも充電側スルーレートSRCで上昇する。ここで、ゲート電圧Vgeが上昇し始める時刻t1から、ゲート電圧Vgeがミラー電圧VMになる時刻t2までの期間において、スイッチSWのゲートの充電電流Ig1は、下式(eq3)で表される。帰還容量Cge、静電容量Cref及び第1基準電流Iref1が一定値であるため、充電電流Ig1は定電流となる。
The reference voltage Vref is input to the
以上説明した本実施形態によれば、基準電圧Vrefを「VM+Vh」に維持するために供給される電流を利用して、ミラー期間に移行したことを判定できる。このため、駆動回路Drの部品数を削減することができる。 According to the present embodiment described above, it can be determined that the mirror period has been entered by using the current supplied to maintain the reference voltage Vref at “VM + Vh”. Therefore, the number of parts of the drive circuit Dr can be reduced.
<第4実施形態の変形例>
・図12に示す駆動回路Drにおいて、第2制御スイッチ96、抵抗体97及び定電圧電源98が設けられていなくてもよい。この場合、判定器52は、例えば、第2制御スイッチ96のコレクタ及びエミッタ間電圧を充電電流として検出し、その検出値に基づいてミラー期間に移行したか否かを判定すればよい。
<Modified example of the fourth embodiment>
The drive circuit Dr shown in FIG. 12 may not be provided with the
・図12に示す駆動回路Drにおいて、電圧バッファ部91、制限抵抗体92、コンパレータ93、基準電源94及び第1制御スイッチ95を備える構成に代えて、この構成と同様の機能を有する他の構成が設けられていてもよい。
In the drive circuit Dr shown in FIG. 12, instead of the configuration including the
<第5実施形態>
以下、第5実施形態について、第4実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図14に示すように、駆動回路Drの構成が変更されている。なお、図14において、先の図12に示した構成と同一の構成については、便宜上、同一の符号を付している。また、本実施形態では、先の図12の電圧バッファ部91、制限抵抗体92、コンパレータ93及び基準電源94を、第1電圧バッファ部91、第1制限抵抗体92、第1コンパレータ93及び第1基準電源94と称すこととする。また、放電スイッチ84を第1放電スイッチ84と称すこととする。
<Fifth Embodiment>
Hereinafter, the fifth embodiment will be described with reference to the drawings, focusing on the differences from the fourth embodiment. In this embodiment, as shown in FIG. 14, the configuration of the drive circuit Dr is changed. In FIG. 14, the same configurations as those shown in FIG. 12 above are designated by the same reference numerals for convenience. Further, in the present embodiment, the
駆動回路Drは、先の図12に示した構成に加えて、TYPE2の短絡に対処するための構成を備えている。TYPE2の短絡とは、上,下アームスイッチのうち一方がオン状態とされる状況下において、他方がショート故障する上下アーム短絡のことである。
The drive circuit Dr has, in addition to the configuration shown in FIG. 12, a configuration for dealing with a short circuit of the
駆動回路Drは、TYPE2の短絡に対処するための構成として、第2電圧バッファ部100、第2制限抵抗体101、第2コンパレータ102、第2基準電源103、第3制御スイッチ104、第4制御スイッチ105及び検出用抵抗体108を備えている。第2電圧バッファ部100は、オペアンプを備える回路であり、基準電圧生成部80からの基準電圧Vrefを電圧バッファリングする。本実施形態の各制御スイッチ104,105はPNP型バイポーラトランジスタである。
The drive circuit Dr has a second
第2電圧バッファ部100の出力端子には、第2制限抵抗体101の第1端と、第2コンパレータ102の反転入力端子とが接続されている。第2制限抵抗体101の第2端には、第2電圧バッファ部100の反転入力端子と、第2基準電源103の負極端子と、ゲート用端子Tgとが接続されている。第2基準電源103の正極端子には、第2コンパレータ102の非反転入力端子が接続されている。ちなみに、第2基準電源103と第1基準電源94とを共通の基準電源とする等、図14に示した構成と図12に示した構成とで共通化できる構成は適宜共通化されていてもよい。
The first end of the second limiting
駆動回路Drは、放電抵抗体106及び第2放電スイッチ107を備えている。本実施形態の第2放電スイッチ107はNチャネルMOSFETである。ゲート用端子Tgには、放電抵抗体106及び第2放電スイッチ107を介してスイッチSWのエミッタが接続されている。
The drive circuit Dr includes a
第2制限抵抗体101の第2端には、第3制御スイッチ104及び第4制御スイッチ105それぞれのエミッタが接続されている。第3制御スイッチ104のコレクタには、コンデンサ86の第1端が接続されている。第4制御スイッチ105のコレクタには、検出用抵抗体108を介してスイッチSWのエミッタが接続されている。第3制御スイッチ104及び第4制御スイッチ105それぞれのベースには、第2コンパレータ102の出力端子が接続されている。第4制御スイッチ105には、第3制御スイッチ104に流れる電流に比例した電流が流れる。
Emitters of the
駆動信号INがオン指令に切り替えられた後、自アームスイッチのゲート電圧Vgeが定電圧電源81の出力電圧Vccに到達する。その後、オン指令がなされている期間において対向アームスイッチにショート故障が発生することにより、TYPE2の短絡が発生する。この場合、直流電源21の出力電圧をVHとすると、「VH×Cge」の電荷が自アームスイッチのゲートに急激に供給される。この場合、自アームスイッチのゲート電圧が定電圧電源81の出力電圧Vccを超えて急激に上昇しようとする。しかし、本実施形態では、第2電圧バッファ部100にゲート電荷が吸い込まれることにより、ゲート電圧の急激な上昇が抑制される。詳しくは、ゲート電圧は、第2基準電源103の出力電圧Vhを基準電圧Vrefに加えた値(Vref+Vh)に制限される。
After the drive signal IN is switched to the ON command, the gate voltage Vge of the own arm switch reaches the output voltage Vcc of the constant
この際、第3制御スイッチ104にゲートの放電電流が流れることから、この放電電流に比例した電流が第4制御スイッチ105にも流れる。判定器52は、第4制御スイッチ105に流れる電流を、検出用抵抗体108の端子間電圧ΔVkとして検出する。本実施形態において、端子間電圧ΔVkは、スイッチSWのエミッタ側に対して第4制御スイッチ105のコレクタ側の電位が高い場合を正とする。判定器52は、検出した端子間電圧ΔVkが閾値Vβ(>0)を上回ったと判定した場合、TYPE2の短絡が発生していると判定し、第2電圧バッファ部100に対して動作の停止を指示するイネーブル信号を出力するとともに、第2放電スイッチ107をオン状態に切り替える。放電抵抗体106及び第2放電スイッチ107を介したゲート電荷の放電速度は、第1放電スイッチ84がオン状態にされる場合のゲート電荷の放電速度よりも低い速度に設定されている。
At this time, since the discharge current of the gate flows through the
図15に、判定器52により実行される処理の手順を示す。
FIG. 15 shows a procedure of processing executed by the
ステップS20では、検出した端子間電圧ΔVkが閾値Vβを上回っているか否かを判定する。 In step S20, it is determined whether or not the detected voltage between terminals ΔVk exceeds the threshold value Vβ.
ステップS20において肯定判定した場合には、ステップS21に進み、TYPE2の短絡が発生していると判定する。そして、ステップS22において、第2電圧バッファ部100に対してイネーブル信号を出力するとともに、第2放電スイッチ107をオン状態に切り替える。
If an affirmative determination is made in step S20, the process proceeds to step S21, and it is determined that a short circuit in TYPE2 has occurred. Then, in step S22, an enable signal is output to the second
図16を用いて、TYPE2の短絡が発生する場合の駆動回路Drの動作について説明する。図16(a)は自アームスイッチのゲート電圧Vgeの推移を示し、図16(b)は自アームスイッチのゲート電流Igの推移を示し、図16(c)は判定器52の判定結果の推移を示し、図16(d)は第2放電スイッチ107の駆動状態の推移を示す。なお、図16(b)において、正のゲート電流Igは充電電流を示し、負のゲート電流Igは放電電流を示す。
The operation of the drive circuit Dr when a short circuit of TYPE2 occurs will be described with reference to FIG. FIG. 16A shows the transition of the gate voltage Vge of the own arm switch, FIG. 16B shows the transition of the gate current Ig of the own arm switch, and FIG. 16C shows the transition of the determination result of the
時刻t1において、駆動信号INがオン指令に切り替えられ、ゲート電圧Vgeが上昇し始める。その後、時刻t2〜t3のミラー期間を経た後、時刻t4において、ゲート電圧Vgeが定電圧電源81の出力電圧Vccに到達する。この場合、「VCC=Vref=Vge」となる。
At time t1, the drive signal IN is switched to the ON command, and the gate voltage Vge begins to rise. Then, after the mirror period of time t2 to t3, the gate voltage Vge reaches the output voltage Vcc of the constant
その後、時刻t5において、対向アームスイッチにショート故障が発生し、TYPE2の短絡が発生する。この場合、自アームスイッチのコレクタ及びエミッタ間電圧Vceがオン電圧VonからVHとなり、「VH×Vge」のゲート電荷が自アームスイッチのゲートに急激に流れ込む。しかし、第2電圧バッファ部100、第2制限抵抗体101、第2コンパレータ102、第2基準電源103及び第3制御スイッチ104により、ゲート電圧Vgeが「Vref+Vh」で制限され、ゲート電圧Vgeの急激な上昇が抑制される。その後、時刻t6において、第2電圧バッファ部100の動作が停止されるとともに、第2放電スイッチ107がオン状態に切り替えられる。
After that, at time t5, a short-circuit failure occurs in the facing arm switch, and a short-circuit of TYPE2 occurs. In this case, the voltage Vce between the collector and the emitter of the own arm switch changes from the on-voltage Von to VH, and the gate charge of "VH x Vge" suddenly flows into the gate of the own arm switch. However, the gate voltage Vge is limited by "Vref + Vh" by the second
以上説明した本実施形態によれば、TYPE2の短絡が発生した場合であっても、自アームスイッチを適正に保護することができる。
According to the present embodiment described above, the own arm switch can be appropriately protected even when a short circuit of the
<その他の実施形態>
なお、上記各実施形態は、以下のように変更して実施してもよい。
<Other embodiments>
In addition, each of the above-mentioned embodiments may be changed and carried out as follows.
・第5実施形態の図14に示した第2電圧バッファ部100、第2制限抵抗体101、第2コンパレータ102、第2基準電源103、第3制御スイッチ104、第4制御スイッチ105及び検出用抵抗体108が先の図8に示した駆動回路Drに備えられていてもよい。
A second
・第5実施形態の図14に示す駆動回路Drにおいて、第4制御スイッチ105及び検出用抵抗体108が設けられていなくてもよい。この場合、判定器52は、例えば、第3制御スイッチ104のコレクタ及びエミッタ間電圧を放電電流として検出し、その検出値に基づいてTYPE2の短絡が発生したか否かを判定すればよい。
The drive circuit Dr shown in FIG. 14 of the fifth embodiment may not be provided with the
・短絡検出用ではなく、短絡電流よりも小さいスイッチSWの過電流検出用に、センス電流方式で用いられるセンス抵抗体等の専用素子と、センス抵抗体で発生する電位差であるセンス電圧検出用の端子とが駆動回路Drに設けられていてもよい。 -For detecting the overcurrent of the switch SW, which is smaller than the short-circuit current, not for short-circuit detection, for detecting the sense voltage, which is the potential difference between the dedicated element such as the sense resistor used in the sense current method and the sense resistor. The terminal may be provided in the drive circuit Dr.
・スイッチングデバイス部を構成するスイッチとしては、IGBTに限らず、例えばボディダイオードを内蔵するNチャネルMOSFETであってもよい。 -The switch constituting the switching device unit is not limited to the IGBT, and may be, for example, an N-channel MOSFET having a built-in body diode.
・スイッチを備える電力変換器としては、インバータに限らず、例えば、入力電圧を変圧して出力するDCDCコンバータであってもよい。具体的には、DCDCコンバータは、入力電圧を降圧して出力する降圧機能及び入力電圧を昇圧して出力する機能のうち、少なくとも一方を備えている。 The power converter provided with the switch is not limited to the inverter, and may be, for example, a DCDC converter that transforms and outputs an input voltage. Specifically, the DCDC converter has at least one of a step-down function of stepping down the input voltage and outputting the step and a function of stepping up the input voltage and outputting the step-down function.
・本開示に記載の制御部及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウェア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリと一つ以上のハードウェア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。 The controls and methods thereof described in the present disclosure are provided by a dedicated computer provided by configuring a processor and memory programmed to perform one or more functions embodied by a computer program. It may be realized. Alternatively, the controls and methods thereof described in the present disclosure may be implemented by a dedicated computer provided by configuring the processor with one or more dedicated hardware logic circuits. Alternatively, the controls and techniques described herein are by a combination of a processor and memory programmed to perform one or more functions and a processor configured by one or more hardware logic circuits. It may be realized by one or more dedicated computers configured. Further, the computer program may be stored in a computer-readable non-transitional tangible recording medium as an instruction executed by the computer.
49…ミラー移行判定部、50…駆動部、52…判定器、Dr…駆動回路、SW…スイッチ。 49 ... Mirror transition determination unit, 50 ... Drive unit, 52 ... Judgment device, Dr ... Drive circuit, SW ... Switch.
Claims (7)
前記スイッチに対するオン指令がなされている期間において、前記スイッチのゲート電圧又は前記スイッチのゲートの充電電流に基づいて、前記スイッチのミラー期間に移行したか否かを判定する判定部(49,52)と、
前記オン指令がなされてから、前記スイッチのゲート電圧が、該ゲート電圧の上限値(Vcc)よりも低くてかつ前記スイッチのミラー電圧(VM)よりも高い判定電圧(Vsc)に到達するまでの期間において、前記判定部によりミラー期間に移行したと判定されない場合、前記スイッチをオフ状態に切り替えるオフ切替部(50,52)と、を備えるスイッチの駆動回路。 In the drive circuit (Dr) of the switch that drives the switch (SW),
A determination unit (49, 52) that determines whether or not the switch has entered the mirror period based on the gate voltage of the switch or the charging current of the gate of the switch during the period in which the ON command is given to the switch. When,
From the time when the ON command is given until the gate voltage of the switch reaches a determination voltage (Vsc) that is lower than the upper limit value (Vcc) of the gate voltage and higher than the mirror voltage (VM) of the switch. A switch drive circuit including an off switching unit (50, 52) for switching the switch to an off state when the determination unit does not determine that the mirror period has been entered during the period.
前記判定部(52)は、算出された時間微分値に基づいて、前記ミラー期間に移行したか否かを判定する請求項2に記載のスイッチの駆動回路。 A differential value calculation unit (53) for calculating the time differential value of the gate voltage based on the detected value of the gate voltage is provided.
The switch drive circuit according to claim 2, wherein the determination unit (52) determines whether or not the mirror period has been entered based on the calculated time differential value.
前記スイッチのゲート電圧を前記基準電圧に制御する電圧バッファ部(70,75)と、を備え、
前記判定部(52)は、前記スイッチのゲート電圧と前記基準電圧との電位差の検出値に基づいて、前記ミラー期間に移行したか否かを判定する請求項1に記載のスイッチの駆動回路。 A reference voltage generation unit (60) that outputs a reference voltage (Vref) that monotonically increases after the ON command is given, and
A voltage buffer unit (70, 75) for controlling the gate voltage of the switch to the reference voltage is provided.
The switch drive circuit according to claim 1, wherein the determination unit (52) determines whether or not the mirror period has been entered, based on the detected value of the potential difference between the gate voltage of the switch and the reference voltage.
前記スイッチのゲート電圧を前記基準電圧に制御する電圧バッファ部(91)と、
前記ミラー期間の開始後、前記電圧バッファ部により前記ゲート電圧が前記基準電圧に制御される場合における前記ゲートの充電電流を前記基準電圧生成部に供給することにより、前記ミラー期間の開始後の前記基準電圧を前記ゲート電圧に対して所定のオフセット値(Vh)だけ高い値に維持するオフセット部(92〜95)と、を備え、
前記判定部(52)は、前記オフセット部によって前記基準電圧生成部に供給される充電電流又はその相関値を検出し、その検出値に基づいて、前記ミラー期間に移行したか否かを判定する請求項1に記載のスイッチの駆動回路。 A reference voltage generator (80) that outputs a reference voltage (Vref),
A voltage buffer unit (91) that controls the gate voltage of the switch to the reference voltage, and
After the start of the mirror period, by supplying the charging current of the gate when the gate voltage is controlled to the reference voltage by the voltage buffer unit to the reference voltage generation unit, the said after the start of the mirror period. It is provided with an offset portion (92 to 95) that maintains the reference voltage at a value higher by a predetermined offset value (Vh) with respect to the gate voltage.
The determination unit (52) detects the charging current supplied to the reference voltage generation unit by the offset unit or its correlation value, and determines whether or not the mirror period has been entered based on the detected value. The switch drive circuit according to claim 1.
前記電圧バッファ部は第1電圧バッファ部であり、
前記スイッチのゲート電圧を前記基準電圧に制御する第2電圧バッファ部(100)を備え、
前記オフ切替部は、前記オン指令がなされている期間のうち前記ゲート電圧が前記上限値に到達するタイミング以降において、前記第2電圧バッファ部により前記ゲート電圧が前記基準電圧に制御される場合における前記ゲートの放電電流又はその相関値を検出し、その検出値が閾値(Vβ)を超えた場合に前記スイッチをオフ状態に切り替える請求項4又は5に記載のスイッチの駆動回路。 The reference voltage generation unit (80) monotonically increases the reference voltage to the upper limit value during the period when the on command is given, and then maintains the reference voltage at the upper limit value.
The voltage buffer unit is a first voltage buffer unit.
A second voltage buffer unit (100) for controlling the gate voltage of the switch to the reference voltage is provided.
The off switching unit is a case where the gate voltage is controlled to the reference voltage by the second voltage buffer unit after the timing when the gate voltage reaches the upper limit value during the period when the on command is given. The drive circuit for a switch according to claim 4 or 5, wherein the discharge current of the gate or a correlation value thereof is detected, and the switch is switched to an off state when the detected value exceeds a threshold value (Vβ).
前記スイッチに対するオン指令がなされている期間において、前記スイッチのゲート電圧の上限値(Vcc)まで基準電圧(Vref)を単調増加させた後、前記基準電圧を前記上限値に維持する基準電圧生成部(80)と、
前記ゲート電圧を前記基準電圧に制御する電圧バッファ部(100)と、
前記オン指令がなされている期間のうち前記ゲート電圧が前記上限値に到達するタイミング以降において、前記電圧バッファ部により前記ゲート電圧が前記基準電圧に制御される場合における前記ゲートの放電電流又はその相関値を検出し、その検出値が閾値(Vβ)を超えた場合に前記スイッチをオフ状態に切り替えるオフ切替部(50,52)と、を備えるスイッチの駆動回路。 In the drive circuit (Dr) of the switch that drives the switch (SW),
A reference voltage generator that monotonically increases the reference voltage (Vref) to the upper limit (Vcc) of the gate voltage of the switch and then maintains the reference voltage at the upper limit during the period when the on command is given to the switch. (80) and
A voltage buffer unit (100) that controls the gate voltage to the reference voltage,
The discharge current of the gate or its correlation when the gate voltage is controlled to the reference voltage by the voltage buffer unit after the timing when the gate voltage reaches the upper limit value during the period in which the on command is given. A switch drive circuit including an off switching unit (50, 52) that detects a value and switches the switch to an off state when the detected value exceeds a threshold value (Vβ).
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