Nothing Special   »   [go: up one dir, main page]

JP2021158335A - 集積回路パッケージ支持体内の磁気構造 - Google Patents

集積回路パッケージ支持体内の磁気構造 Download PDF

Info

Publication number
JP2021158335A
JP2021158335A JP2020183230A JP2020183230A JP2021158335A JP 2021158335 A JP2021158335 A JP 2021158335A JP 2020183230 A JP2020183230 A JP 2020183230A JP 2020183230 A JP2020183230 A JP 2020183230A JP 2021158335 A JP2021158335 A JP 2021158335A
Authority
JP
Japan
Prior art keywords
magnetic structure
package
conductive wire
package support
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020183230A
Other languages
English (en)
Inventor
ワン イン
Ying Wang
ワン イン
デン イカン
Yikang Deng
デン イカン
チャオ ジュンナン
Junnan Zhao
チャオ ジュンナン
ジェームス ブラウン アンドリュー
James Brown Andrew
ジェームス ブラウン アンドリュー
シュ チェン
Zheng Xu
シュ チェン
ラダクリシュナン カラドハー
Radhakrishnan Kaladhar
ラダクリシュナン カラドハー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2021158335A publication Critical patent/JP2021158335A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/04—Fixed inductances of the signal type  with magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】集積回路（ＩＣ）パッケージ支持体内の磁気構造ならびに関連する方法およびデバイスを提供する。【解決手段】ＩＣパッケージ支持体１００は、導電線１４０と、導電線１４０の周囲の磁気構造１５０と、磁気構造の側面における材料スタブ１４８とを含む。導電線１１０は、インダクタトレースとして機能する。磁気構造１５０は、第１の部分１１８及び第２の部分１２８を含む。第１の部分１１８は、導電線１１０の底面および側面を囲む。一方、第２の部分１２８は、導電線１１０の上面にある。磁気構造１５０の第１の部分１１８および第２の部分１２８は、磁性ペーストまたはインクなどの磁性材料を含む。材料スタブ１４８は、磁気構造１５０の側面に配置される。材料スタブ１４８は、銅１０４およびニッケル１０６を含む。【選択図】図１

Description

インダクタなど、いくつかの集積回路（ＩＣ）要素の性能は、磁性材料を用いることにより強化され得る。
添付図面と併せて以下の詳細な説明を読むことにより、実施形態が容易に理解されよう。この説明を容易にするために、同様の参照符号は、同様の構造要素を指す。添付図面の図において、実施形態は、限定としてではなく、例として示されている。
様々な実施形態による、磁気構造を含む例示的な集積回路（ＩＣ）パッケージ支持体の側面断面図である。
様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。 様々な実施形態による図１のＩＣパッケージ支持体を製造する例示的なプロセスにおける段階を示す。
本明細書において開示される実施形態のいずれかによるＩＣパッケージ支持体を有するＩＣパッケージに含まれ得るウェハおよびダイの上面図である。
本明細書において開示される実施形態のいずれかによるＩＣパッケージ支持体を有するＩＣパッケージに含まれ得るＩＣデバイスの側面断面図である。
本明細書において開示されるＩＣパッケージ支持体のいずれかを含み得るＩＣパッケージの側面断面図である。
本明細書において開示される実施形態のいずれかによるＩＣパッケージ支持体を含み得るＩＣデバイスアセンブリの側面断面図である。
本明細書において開示される実施形態のいずれかによるＩＣパッケージ支持体を含み得る例示的な電気デバイスのブロック図である。
集積回路（ＩＣ）パッケージ支持体内の磁気構造ならびに関連する方法およびデバイスが、本明細書において開示される。例えば、いくつかの実施形態において、ＩＣパッケージ支持体（例えば、パッケージ基板またはインターポーザ）は、導電線と、導電線の周囲の磁気構造と、磁気構造の側面における材料スタブとを含み得る。
磁気構造は、いくつかのＩＣアセンブリの電気的性能を向上させ得る。例えば、磁気構造（例えば、磁気材料強化インダクタ）で強化されたインダクタをパッケージ基板または他のＩＣパッケージ支持体において用いることにより、電力供給性能を向上させ得る。しかしながら、そのような磁気構造を形成するための従来の技術（例えば、従来のペースト印刷）では、所望の用途での寸法制御が（例えば、横寸法および厚さの両方で）不適切になり得る。そのような技術に依存する設計者は、そのような構造の周囲に、ｘ方向およびｙ方向とｚ方向との両方で当該構造のフットプリントをブリッジして増加させてしまうリスクを軽減すべく、大きいキープアウトゾーンを含めなければならない。磁気構造の厚さを制御するために平坦化が実行され得るが、そのようなプロセスは、高価であり、従来、大量生産（ＨＶＭ）と適合していない。さらに、従来の磁気構造の実現可能な最小の厚さは、同じ層上に高アスペクト比のビアを用いることが必要になるほど高いことがある。そのようなビアは、（例えば、レーザドリル、ビアの洗浄および金属の充填という制限に起因して）製造が難しいことがあり、（例えば、ビアの底部の直径が小さいことから生じるクラックリスクの増加に起因して）信頼性の問題を生じさせ得る。
本明細書において開示される実施形態のうちの様々なものが、上記で強調した問題のうちの１つまたは複数に対処し得るプロセスフローおよび構造を提供し得ると共に、ＨＶＭプロセスと適合し得る。本明細書において開示されるＩＣパッケージ支持体は、非常に薄いフォームファクタを有するラップトップおよびタブレットなどのウルトラモバイルコンピューティングデバイス用として特に有益であり得る。本明細書において開示される製造技術により、磁性材料により強化されたインダクタを、いくつかの従前のアプローチにより必要とされるようにＩＣパッケージ支持体の面に限定されるのではなく、ＩＣパッケージ支持体のどこにでも用いることが可能になり得る。さらに、本明細書において開示される製造技術により、損傷を与えるデスミア、めっきおよび／またはエッチングの化学的性質に磁性材料をさらすことを回避し得るので、以前に実現可能であったよりも高い品質の磁気構造を実現し得る。本明細書において開示されるＩＣパッケージ支持体１００は、埋め込まれたインダクタトレースに対して任意の所望の厚さまたは厚さ非対称性を有する磁気構造を含み得る。これにより、性能の向上が可能になる。
以下の詳細な説明において、本明細書の一部を形成する添付図面を参照する。添付図面では、全体を通じて同様の符号は同様の部分を指し、実施され得る実施形態が例示として示される。本開示の範囲から逸脱することなく、他の実施形態が利用されてよく、かつ、構造的または論理的な変更がなされてよいことが理解されよう。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。
様々なオペレーションが、特許請求の範囲に記載される主題を理解する際に最も役立つ態様で、複数の別個の動作またはオペレーションとして順に説明され得る。しかしながら、説明の順序は、これらのオペレーションが必ず順序に依存することを示唆しているものと解釈されるべきではない。特に、これらのオペレーションは、提示の順序で実行されなくてもよい。説明されるオペレーションは、説明される実施形態とは異なる順序で実行され得る。様々な追加のオペレーションが実行されてよく、および／または、説明されるオペレーションは、追加の実施形態において省略されてよい。
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。図面は、必ずしも縮尺どおりではない。図面の多くは平坦な壁および直角の隅を有する直線構造を示しているが、これは、図示の簡略化のために過ぎず、これらの技術を用いて作られる実際のデバイスは、丸みを帯びた隅、表面粗さおよび他のフィーチャを示すことになる。
説明では、「一実施形態において」または「実施形態において」という文言を用いる。当該文言は各々、同じまたは異なる実施形態のうちの１つまたは複数を指し得る。さらに、本開示の実施形態に関して用いられる「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」等の用語は、同義語である。本明細書において用いられる場合、「パッケージ」および「ＩＣパッケージ」は、同義語である。寸法の範囲を説明するために用いられる場合、「ＸとＹとの間」という文言は、ＸおよびＹを含む範囲を表す。便宜上、「図２」という文言は、図２Ａから図２Ｏという図面の集合を指すために用いられ得る。
図１は、磁気構造１５０を内部に有するＩＣパッケージ支持体１００（例えば、パッケージ基板またはインターポーザ）を示す。ＩＣパッケージ支持体１００は、導電性コンタクト１４２が開口１３８を通じてはんだレジスト１３４に露出する第１の面１４６と、導電性コンタクト１４０が開口１３６を通じてはんだレジスト１３２に露出する対向する第２の面１４４とを有し得る。いくつかの実施形態において、導電性コンタクト１４２は、はんだバンプなどの第１レベル相互接続（ＦＬＩ）に適し得て、導電性コンタクト１４０は、はんだボールなどの第２レベル相互接続（ＳＬＩ）に適し得る。またはその逆も同様である。例えば、ＦＬＩ（不図示）は、１または複数のダイ、他のアクティブデバイスまたはパッシブデバイス、またはインターポーザへＩＣパッケージ支持体１００を電気的に結合させ得る。ＳＬＩ（不図示）は、回路基板（例えば、マザーボード）、インターポーザまたはパッケージ基板へＩＣパッケージ支持体１００を結合させ得る。示されるように、ＩＣパッケージ支持体１００は、「コアレス」支持体であり得る。いくつかの実施形態において、導電性コンタクト１４２および／または導電性コンタクト１４０は、ニッケル−パラジウム−金表面仕上げであり得る。そのような実施形態は、導電性コンタクト１４２／１４０が有機はんだ付け保護（ＯＳＰ）仕上げである実施形態に対して有利であり得る。なぜなら、コンタクトを酸化から依然として保護しながら（ＯＳＰ仕上げコンタクトが試験の前にクリーンであることを必要としながら）、ニッケル−パラジウム−金表面仕上げのコンタクトが電気的に試験され得るからである。
多数の誘電体層１１２が、第１の面１４６と第２の面１４４との間に配列され得る。誘電体層１１２は、任意の適切な誘電体材料を含み得る。例えば、誘電体層１１２は、ビルドアップ膜（例えば、有機ポリマー系誘電体膜）、または誘電体材料（「プリプレグ」材料）を含浸させたガラスクロスであり得る。示されるように、１または複数の相互接続構造１０８が、導電線とビアとを含む誘電体層１１２に埋め込まれ得る。相互接続構造１０８は、導電性コンタクト１４２間に、導電性コンタクト１４０間に、導電性コンタクト１４０および１４２間に、および／または導電性コンタクト１４０／１４２とＩＣパッケージ支持体１００内の要素との間に電気経路を提供し得る。
相互接続構造１０８が結合され得る、ＩＣパッケージ支持体１００内の１つの特定の要素が、インダクタ１６２である。インダクタ１６２は、磁気構造１５０に囲まれた１または複数の導電線１１０を含み得る。導電線１１０は、インダクタトレースとして機能し得る。磁気構造１５０は、第１の部分１１８および第２の部分１２８を含み得る。第１の部分１１８は、示されるように、導電線１１０の底面および側面を囲み得る。一方、第２の部分１２８は、導電線１１０の上面にあり得る。磁気構造１５０の第１の部分１１８および第２の部分１２８は、磁性ペーストまたはインクなどの磁性材料（例えば、エポキシまたは他のポリマーマトリックスの鉄粒子など、ポリマーマトリックスの磁性粒子を有する樹脂材料）を含み得る。
材料スタブ１４８は、磁気構造１５０の側面に配置され得る。材料スタブ１４８は、銅１０４およびニッケル１０６を含み得る。いくつかの実施形態において、ニッケル１０６の厚さ１５２は、３ミクロンと１０ミクロンとの間（例えば、４ミクロンと６ミクロンとの間）であってよく、銅１０４の厚さ１５４は、３ミクロンと１５ミクロンとの間（例えば、３ミクロンと１２ミクロンとの間または５ミクロンと１０ミクロンとの間）であってよい。材料スタブ１４８の幅１５８は、１０ミクロンよりも長いかまたはそれに等しく（例えば、１５ミクロンよりも長いかまたはそれに等しく）てよい。要素１０４が本明細書において「銅１０４」と称されるが、銅は、要素１０４として機能し得る材料の例に過ぎず、他の実施形態において、他の金属または金属酸化物材料などの非銅レーザストップ材料が用いられ得る。同様に、要素１０６が本明細書において「ニッケル１０６」と称されるが、ニッケルは、要素１０６として機能し得る材料の例に過ぎず、他の実施形態において、磁気構造１５０の材料に損傷を与えない関連するエッチング上の化学的性質を有する他の材料（例えば、第１の金属とは異なる化学的作用でエッチング除去され得る任意の金属または金属酸化物材料）が用いられ得る。
示されるように、材料スタブ１４８は、１つの誘電体層１１２に含まれ得るが、導電線１１０は、隣接する誘電体層１１２に含まれ得る。いくつかの実施形態において、導電線１１０の表面は、材料スタブ１４８の表面と同一平面上にあり得る。例えば、材料スタブ１４８におけるニッケル１０６の底面は、導電線１１０の上面と同一平面上にあり得る（また、２つに関連する誘電体層１１２間のインタフェースと同一平面上にあり得る）。示されるように、磁気構造１５０の第１の部分１１８および第２の部分１２８は各々、導電線１１０に向かって狭くなるテーパー形状を有し得る。いくつかの実施形態において、第１の部分１１８および第２の部分１２８のテーパーの傾きは、１０パーセントと３０パーセントとの間（例えば、１５パーセントと２５パーセントとの間）であり得る。示されるように、材料スタブ１４８は、磁気構造１５０の第２の部分１２８と接触し得る。いくつかの実施形態において、導電線１１０の厚さ１５６は、５ミクロンと５０ミクロンとの間（例えば、１０ミクロンと４０ミクロンとの間）であり得る。いくつかの実施形態において、磁気構造１５０の高さ１６６は、５０ミクロンと２５０ミクロンとの間（例えば、１００ミクロンと２５０ミクロンとの間）であってよく、第１の部分１１８および第２の部分１２８の高さは、同じであってもよく、異なっていてもよい。いくつかの実施形態において、相互接続構造１０８および導電線１１０は、銅などの金属を含み得る。
いくつかの実施形態において、材料スタブ１４８は、図２において説明する特定の製造プロセスのアーティファクトであり得る。図２において説明する製造プロセスは、ＩＣパッケージ支持体１００に含まれる相互接続構造１０８の様々なフィーチャとも関連し得る。例えば、示されるように、相互接続構造１０８は、関連する誘電体層１１２の全体にわたって延在するビア１２２を含み得る。示されるように、そのようなビア１２２は、テーパー状であり得ると共に、小さい方の面が、材料スタブ１４８の底面および導電線１１０の上面と同一平面上にあり得る。別の例において、相互接続構造１０８は、ビア１３０の小さい方の面がビア１３０の大きい方の面とは異なる誘電体層１１２内にあるように、関連する誘電体層１１２の全体にわたって、かつ、隣接する誘電体層１１２へと延在するビア１３０を含み得る。さらに、そのようなビア１３０は、少なくとも部分的に磁気構造１５０の第２の部分１２８と同一平面上にあってよい。特に、磁気構造１５０の第２の部分１２８は、２つの隣接する誘電体層１１２間のインタフェースにおいて終端してよく、ビア１３０は、同じインタフェースを通って延在してよい。ビア１２０は、ビア１２０の小さい方の面がビア１２０の大きい方の面とは異なる誘電体層１１２内にあるように、関連する誘電体層１１２の全体にわたって、かつ、隣接する誘電体層１１２へと延在する相互接続構造１０８の別の例である。さらに、ビア１２０は、少なくとも部分的に磁気構造１５０の第１の部分１１８と同一平面上にあってよい。特に、磁気構造１５０の第１の部分１１８は、２つの隣接する誘電体層１１２間のインタフェースにおいて終端してよく、ビア１２０は、同じインタフェースを通って延在してよい。磁気構造１５０の第１の部分１１８および第２の部分１２８が互いに向かってテーパー状であってよいように、ビア１２０および１３０は、互いに向かってテーパー状であってよい。
図２Ａから図２Ｏは、様々な実施形態による図１のＩＣパッケージ支持体１００（例えば、パッケージ基板またはインターポーザ）を製造する例示的なプロセスにおける段階を示す。図２のオペレーションが、本明細書において開示されるＩＣパッケージ支持体１００および磁気構造１５０の特定の実施形態を参照して示され得るが、当該方法は、任意の適切なＩＣパッケージ支持体１００および／または磁気構造１５０を形成するために用いられ得る。オペレーションは、各々一度、図２における特定の順序で示されるが、必要に応じて、並べ替えられてよく、および／または繰り返されてよい（例えば、複数のＩＣパッケージ支持体１００および／または磁気構造１５０を同時に製造する場合、異なるオペレーションが並行して実行される）。図２に示される製造プロセスにより、有利なことに、さらなるコンポーネント（例えば、ダイ）が結合され得る完成した磁気構造１５０を有するＩＣパッケージ支持体１００の製造が可能になり得る。いくつかの従前の製造プロセスでは、統合された磁気構造に対して当該磁気構造が完成される前に追加の処理（例えば、追加の磁性材料の堆積）を必要とするＩＣパッケージ支持体にダイが取り付けられることが必要だった。そのようなプロセスでは、収量が低くなってしまい得る。なぜなら、ＩＣパッケージ支持体の追加の処理におけるあらゆる誤差が（高価な）ダイの損失を意味し得るからである。
図２Ａは、銅１０４の層およびニッケル１０６の層が形成されているキャリア１０２を含むアセンブリを示す。ニッケル１０６上には導電性材料のパターニングされた層も形成されており、このパターニングされた導電性材料は、相互接続構造１０８（例えば、示されているパッドまたは線）および（さらに後述する磁気構造１５０に囲まれることになる）１または複数の導電線１１０を含む。キャリア１０２は、後続の製造オペレーションを実行するための、かつ、後続の製造オペレーション中の機械的な安定性を提供するための任意の適切な材料（例えば、シリコン、ガラス、セラミック等）を含み得る。銅１０４は、キャリア１０２上のホイル層であってよく、本明細書において開示される厚さ１５４のいずれかによる厚さを有してよい。ニッケル１０６は、銅１０４上にブランケットめっきされてよく、本明細書において開示される厚さ１５６のいずれかによる厚さを有してよい。図２Ａのアセンブリの相互接続構造１０８および導電線１１０は、任意の適切な技術（例えば、リソグラフィー技術）を用いて形成され得る。
図２Ｂは、図２Ａのアセンブリ上に誘電体層１１２−１および１１２−２を設け、誘電体層１１２の内部および上部にさらなる相互接続構造１０８を形成した後のアセンブリを示す。誘電体層１１２は、任意の適切な態様で（例えば、誘電体膜の積層により）設けられてよく、図２Ｂの相互接続構造１０８は、任意の適切な技術（例えば、シード層が形成され、シード層を露出させるためにフォトレジストが堆積およびパターニングされ、導電性材料がシード層上に電気めっきされ、フォトレジストが剥離され、簡単なシードエッチングが実行されるセミアディティブ法（ＳＡＰ））を用いて形成されてよい。図２Ｂにおける誘電体層１１２の異なるそれぞれ（および添付図面の他のそれぞれ）が同じ厚さを有するものとして示されているが、これは、図示の簡略化のために過ぎず、ＩＣパッケージ支持体１００内の誘電体層１１２の異なるそれぞれが異なる厚さを有し得る。
図２Ｃは、図２Ｂのアセンブリ上に別の誘電体層１１２−３を形成し、次に、誘電体層１１２を通るキャビティ１１４を形成した後のアセンブリを示す。示されるように、キャビティ１１４は、導電線１１０をニッケル１０６上に露出させ得る。キャビティ１１４は、レーザドリルなどの任意の適切な技術を用いて形成され得る。いくつかの実施形態において、キャビティ１１４の側壁１１６に角度を付けることで、導電線１１０に向かって狭くなるテーパーをキャビティ１１４に設け得る。いくつかの実施形態において、キャビティ１１４を形成した後に、デスミアオペレーションが実行され得る。誘電体層１１２−１、１１２−２および１１２−３がフォトイメージング可能誘電体であるいくつかの実施形態において、当技術分野において公知であるように、キャビティ１１４は、レーザドリルではなく、誘電体層１１２を選択的に露出および成長させることにより形成され得る。
図２Ｄは、図２Ｃのアセンブリのキャビティ１１４に磁性材料を充填して磁気構造１５０の第１の部分１１８を形成した後のアセンブリを示す。図２Ｄは、第１の部分１１８が３つの誘電体層１１２を通って延在しているように示しているが、これは例示に過ぎず、他の実施形態において、第１の部分１１８は、任意の適切な数の誘電体層１１２（例えば、２つ、３つ、４つまたは５つの誘電体層１１２）を通って延在し得る。上記のように、磁性材料は、磁性ペーストまたはインクを含み得る。キャビティ１１４に磁性材料を充填することは、いくつかのはんだ塗布用途で用いられるものと同様の工具を用いてキャビティ１１４へ磁性材料を塗布することを含み得る。いくつかの実施形態において、キャビティ１１４に磁性材料を充填することは、磁性材料をキャビティ１１４へステンシル印刷することを含み得る。最初の堆積の後に、磁性材料は、硬化することが可能になり得る。次に、結果として得られたアセンブリが研磨され、上面が平坦化され得る。この研磨により、誘電体層１１２−３のうちのいくつかが除去され得るが、誘電体層１１２−３内の相互接続構造１０８には到達し得ない。第１の部分１１８は、誘電体層１１２−３の上面と実質的に同一平面上にある上面を有し得る。キャビティ１１４を用いて磁気構造１５０の第１の部分１１８の形状および寸法を制御することにより、磁性ペーストのブリーディングのリスクと、従来のペースト印刷技術に関連する、寸法が変化してしまうリスクとを軽減し得る。さらに、いくつかの実施形態において、キャビティ１１４を用いることによる第１の部分１１８の形成は、マスクの使用を必要としないことがある。磁性ペーストを印刷するために用いられる従来のマスクは典型的には、印刷の後にかなりのペースト残留物をマスク上に残してしまうので、そのようなマスクの使用を回避することにより、製造上の複雑さを低減し、信頼性を向上させ得る。
図２Ｅは、図２Ｄのアセンブリの上面上に誘電体層１１２−４を形成した後のアセンブリを示す。示されるように、誘電体層１１２−４は、誘電体層１１２−３および第１の部分１１８の上方に延在し得る。誘電体層１１２−４は、第１の部分１１８を「密閉」し、後続の湿式化学から保護し得る。
図２Ｆは、図２Ｅのアセンブリ内の追加の相互接続構造１０８を形成した後のアセンブリを示す。これらの追加の相互接続構造１０８は、上述のように、ビア１２０を含み得る。ビア１２０は、誘電体層１１２−４を通って誘電体層１１２−３へと延在し、誘電体層１１２−３内の導電性パッド／線と接触し得る。
図２Ｇは、図２Ｆのアセンブリからキャリア１０２を取り外した後のアセンブリを示す。いくつかの実施形態において、当技術分野において公知であるように、機械的および／または化学的技術が、キャリア１０２を取り外すために用いられ得る。いくつかの実施形態において、図２Ｇのアセンブリが十分に硬い場合（例えば、キャビティ１１４が形成される誘電体層１１２がガラスクロス系である場合）、アセンブリを別のキャリアに取り付けて取り扱いまたは反りの問題を回避することなく、さらなる処理が続き得る。図２Ｇのアセンブリが十分に硬くない他の実施形態において（例えば、キャビティ１１４が形成される誘電体層１１２の全部がビルドアップ膜を含む場合）、図２Ｇのアセンブリは、さらなる処理のために、別のキャリアまたは別の半分仕上がったＩＣパッケージ支持体１００（不図示）に取り付けられ得る。
図２Ｈは、図２Ｇのアセンブリを反転させ、ニッケル１０６および銅１０４が、示されるように、導電線１１０のみに近接して存在し、第１の部分１１８の側方範囲を越えた距離にわたって延在するように、ニッケル１０６および銅１０４をパターニングした後のアセンブリを示す。いくつかの実施形態において、パターニングされた銅１０４／ニッケル１０６が第１の部分１１８の側方範囲を越えて延在する距離は、本明細書において開示される幅１５８のいずれかの実施形態の形態を取り得る。
図２Ｉは、図２Ｈのアセンブリ上に誘電体層１１２−５および１１２−６を設け、誘電体層１１２−５および１１２−６の内部および上部にさらなる相互接続構造１０８を形成した後のアセンブリを示す。誘電体層１１２は、任意の適切な態様で（例えば、誘電体膜の積層により）設けられてよく、図２Ｉの相互接続構造１０８は、任意の適切な技術（例えば、ＳＡＰ技術）を用いて形成され得る。いくつかの実施形態において、図２Ｉのアセンブリの追加の相互接続構造１０８は、パターニングされた銅１０４／ニッケル１０６と同じ誘電体層１１２−５に含まれ得る（それ故に、さらに後述するように、ＩＣパッケージ支持体１００内の材料スタブ１４８と同じ誘電体層１１２内にある）ビア１２２を含み得る。
図２Ｊは、図２Ｉのアセンブリ上に別の誘電体層１１２−７を形成し、次に、誘電体層１１２−６および１１２−７を通って誘電体層１１２−５へ至るキャビティ１２４を形成した後のアセンブリを示す。示されるように、キャビティ１２４は、銅１０４を露出させ得る。キャビティ１２４は、（銅１０４がレーザストップとして機能し得る）レーザドリルなどの任意の適切な技術を用いて形成され得る。いくつかの実施形態において、キャビティ１２４の側壁１２６に角度を付けることで、導電線１１０に向かって狭くなるテーパーをキャビティ１２４に設け得る。いくつかの実施形態において、キャビティ１２４を形成した後に、デスミアオペレーションが実行され得る。誘電体層１１２−５、１１２−６および１１２−７がフォトイメージング可能誘電体であるいくつかの実施形態において、当技術分野において公知であるように、キャビティ１２４は、レーザドリルではなく、誘電体層１１２を選択的に露出および成長させることにより形成され得る。
図２Ｋは、示されるように、図２Ｊのアセンブリのキャビティ１２４内の露出した銅１０４を除去し、次に、露出したニッケル１０６を除去して材料スタブ１４８を残した後のアセンブリを示す。任意の適切なエッチング技術が、銅１０４／ニッケル１０６を除去するために用いられ得る。いくつかの実施形態において、ニッケル１０６を除去するために用いられるエッチング化学は、下にある第１の部分１１８の磁性材料を損傷させ得ないが、銅１０４を除去するために用いられるエッチング化学は、磁性材料を損傷させてしまうであろう。故に、ニッケル１０６または他の材料は、これらオペレーション中に、下にある第１の部分１１８を保護するように機能し得る。
図２Ｌは、図２Ｋのアセンブリのキャビティ１２４に磁性材料を充填して磁気構造１５０の第２の部分１２８を形成した後のアセンブリを示す。図２Ｌは、第２の部分１２８が３つの誘電体層１１２（誘電体層１１２−５、１１２−６および１１２−７）を通って延在しているように示しているが、これは例示に過ぎず、他の実施形態において、第２の部分１２８は、任意の適切な数の誘電体層１１２（例えば、２つ、３つ、４つまたは５つの誘電体層１１２）を通って延在し得る。磁性材料は、図２Ｄを参照して上述した技術のいずれかなど、任意の適切な技術に従ってキャビティ１２４に設けられ得る。
図２Ｍは、図２Ｌのアセンブリの上面上に誘電体層１１２−８を形成した後のアセンブリを示す。示されるように、誘電体層１１２−８は、誘電体層１１２−７および第２の部分１２８の上方に延在し得る。誘電体層１１２−８は、第２の部分１２８を「密閉」し、後続の湿式化学から保護し得る。
図２Ｎは、図２Ｍのアセンブリ内の追加の誘電体層１１２（例えば、追加の誘電体層１１２−９）および追加の相互接続構造１０８を形成した後のアセンブリを示す。これらの追加の相互接続構造１０８は、上述のように、ビア１３０を含み得る。ビア１３０は、誘電体層１１２−８を通って誘電体層１１２−７へと延在し、誘電体層１１２−７内の導電性パッド／線と接触し得る。誘電体層１１２および相互接続構造１０８の特定の配置が図２Ｎに示されているが、これは、例示に過ぎず、任意の所望の数および配置の誘電体層１１２および相互接続構造１０８が用いられ得る。
図２Ｏは、はんだレジスト１３２とその内部の開口１３６とを設けて導電性コンタクトを図２Ｎのアセンブリの第２の面１４４に露出させ、はんだレジスト１３４とその内部の開口１３８とを設けて導電性コンタクトを第１の面１４６に露出させた後のアセンブリを示す。結果として得られたアセンブリは、図１のＩＣパッケージ支持体１００の形態を取り得る。
本明細書において開示されるＩＣパッケージ支持体１００は、任意の適切な電子コンポーネントに含まれ得る。図３から図７は、本明細書において開示されるＩＣパッケージ支持体１００のいずれかを含み得るか、または本明細書において開示されるＩＣパッケージ支持体１００のいずれかをやはり含むＩＣパッケージに含まれ得る装置の様々な例を示す。
図３は、本明細書において開示される実施形態のいずれかによる（例えば、図５を参照して後述する）１または複数のＩＣパッケージ支持体１００を含むＩＣパッケージに含まれ得るウェハ１５００およびダイ１５０２の上面図である。ウェハ１５００は、半導体材料から構成されてよく、ウェハ１５００の表面に形成されたＩＣ構造を有する１または複数のダイ１５０２を含んでよい。ダイ１５０２の各々は、任意の適切なＩＣを含む半導体製品の繰り返し単位であってよい。半導体製品の製造が完了した後に、ウェハ１５００は、ダイ１５０２が互いに分離されて半導体製品の別個の「チップ」が設けられる単体化プロセスを経てよい。ダイ１５０２は、１または複数のトランジスタ（例えば、後述する図４のトランジスタ１６４０のうちのいくつか）、および／または電気信号をトランジスタおよび任意の他のＩＣコンポーネントへと転送するための支持回路を含み得る。いくつかの実施形態において、ウェハ１５００またはダイ１５０２は、メモリデバイス（例えば、スタティックＲＡＭ（ＳＲＡＭ）デバイス、磁気ＲＡＭ（ＭＲＡＭ）デバイス、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）デバイスなどのランダムアクセスメモリ（ＲＡＭ））デバイス等）、ロジックデバイス（例えば、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートまたはＮＯＲゲート）または任意の他の適切な回路要素を含み得る。これらのデバイスのうちの複数が、単一のダイ１５０２上で組み合わされ得る。例えば、複数のメモリデバイスにより形成されるメモリアレイが、処理デバイス（例えば、図７の処理デバイス１８０２）または情報をメモリデバイスに格納するように、またはメモリアレイに格納された命令を実行するように構成された他のロジックとして同じダイ１５０２上に形成され得る。
図４は、本明細書において開示される実施形態のいずれかによる（例えば、図５を参照して後述する）１または複数のＩＣパッケージ支持体１００を含むＩＣパッケージに含まれ得るＩＣデバイス１６００の側面断面図である。ＩＣデバイス１６００のうちの１つまたは複数は、１または複数のダイ１５０２（図３）に含まれ得る。ＩＣデバイス１６００は、基板１６０２（例えば。図３のウェハ１５００）上に形成されてよく、ダイ（例えば、図３のダイ１５０２）に含まれてよい。基板１６０２は、例えばｎ型またはｐ型の材料系（または両方の組み合わせ）を含む半導体材料系から構成される半導体基板であってよい。基板１６０２は、例えば、バルクシリコンまたはシリコンオンインシュレータ（ＳＯＩ）基礎構造を用いて形成された結晶性基板を含み得る。いくつかの実施形態において、基板１６０２は、代替的な材料を用いて形成され得る。当該材料は、限定されるものではないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウムまたはアンチモン化ガリウムを含むシリコンと組み合わされてもよく、組み合わされなくてもよい。ＩＩ−ＶＩ族、ＩＩＩ−Ｖ族またはＩＶ族として分類されるさらなる材料も、基板１６０２を形成するために用いられ得る。基板１６０２が形成され得る材料の少数の例をここで説明するが、ＩＣデバイス１６００の基礎として機能し得る任意の材料が用いられ得る。基板１６０２は、単体化されたダイ（例えば、図３のダイ１５０２）、またはウェハ（例えば、図３のウェハ１５００）の一部であってよい。
ＩＣデバイス１６００は、基板１６０２上に配置された１または複数のデバイス層１６０４を含み得る。デバイス層１６０４は、基板１６０２上に形成された１または複数のトランジスタ１６４０（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ））のフィーチャを含み得る。デバイス層１６０４は、例えば、１または複数のソースおよび／またはドレイン（Ｓ／Ｄ）領域１６２０と、Ｓ／Ｄ領域１６２０間のトランジスタ１６４０内の電流の流れを制御するためのゲート１６２２と、電気信号をＳ／Ｄ領域１６２０へ／から転送するための１または複数のＳ／Ｄコンタクト１６２４とを含み得る。トランジスタ１６４０は、例えばデバイス分離領域、ゲートコンタクト等、明確さのために示されていない追加のフィーチャを含み得る。トランジスタ１６４０は、図４に示される種類および構成に限定されず、例えば、プレーナ型トランジスタ、非プレーナ型トランジスタまたは両方の組み合わせなどの多様な他の種類および構成を含み得る。プレーナ型トランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）または高電子移動度トランジスタ（ＨＥＭＴ）を含み得る。非プレーナ型トランジスタは、ダブルゲートトランジスタまたはトライゲートトランジスタなどのＦｉｎＦＥＴトランジスタならびにナノリボントランジスタおよびナノワイヤトランジスタなどのラップアラウンドゲートトランジスタまたはオールアラウンドゲートトランジスタを含み得る。
各トランジスタ１６４０は、少なくとも２つの層と、ゲート誘電体と、ゲート電極とで形成されたゲート１６２２を含み得る。ゲート誘電体は、１つの層または層のスタックを含み得る。１または複数の層は、酸化ケイ素、二酸化シリコン、炭化ケイ素および／または高ｋ誘電体材料を含み得る。高ｋ誘電体材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛などの元素を含み得る。ゲート誘電体において用いられ得る高誘電率材料の例は、限定されるものではないが、酸化ハフニウム、ハフニウムケイ素酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムケイ素酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物およびニオブ酸鉛亜鉛を含む。いくつかの実施形態において、高誘電率材料が用いられる場合にゲート誘電体の品質を向上させるために、ゲート誘電体に対してアニール処理が実行され得る。
ゲート電極は、ゲート誘電体上に形成されてよく、トランジスタ１６４０がｐ型金属酸化物半導体（ＰＭＯＳ）またはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタになるかに応じて少なくとも１つのｐ型仕事関数金属またはｎ型仕事関数金属を含んでよい。いくつかの実装において、ゲート電極は、１または複数の金属層が仕事関数金属層であり、少なくとも１つの金属層が充填金属層である２つまたはそれより多くの金属層のスタックから成り得る。バリア層などのさらなる金属層が、他の目的で含まれ得る。ＰＭＯＳトランジスタの場合、ゲート電極に用いられ得る金属は、限定されるものではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物（例えば、酸化ルテニウム）、および（例えば、仕事関数調整のために）ＮＭＯＳトランジスタを参照して後述する金属のいずれかを含む。ＮＭＯＳトランジスタの場合、ゲート電極に用いられ得る金属は、限定されるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、これらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルおよび炭化アルミニウム）、および（例えば、仕事関数調整のために）ＰＭＯＳトランジスタを参照して上述した金属のいずれかを含む。
いくつかの実施形態において、ソース−チャネル−ドレイン方向に沿って、トランジスタ１６４０の断面として見た場合、ゲート電極は、基板の表面と実質的に平行な底部分と、基板の上面と実質的に垂直な２つの側壁部分とを含むＵ字形構造から成り得る。他の実施形態において、ゲート電極を形成する金属層のうちの少なくとも１つは単に、基板の上面と実質的に平行であり、かつ、基板の上面と実質的に垂直な側壁部分を含まないプレーナ層であってよい。他の実施形態において、ゲート電極は、Ｕ字形構造とプレーナ型の非Ｕ字形構造との組み合わせから成り得る。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層上に形成された１または複数のＵ字形金属層から成り得る。
いくつかの実施形態において、側壁スペーサの対が、ゲートスタックを囲むよう、ゲートスタックの対向する側面上に形成され得る。側壁スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、炭素ドープされた窒化ケイ素、酸窒化シリコンなどの材料から形成され得る。側壁スペーサを形成するためのプロセスは、当技術分野において周知であり、一般的に、堆積およびエッチング処理の段階を含む。いくつかの実施形態において、複数のスペーサ対が用いられてよく、例えば、２対、３対または４対の側壁スペーサが、ゲートスタックの対向する側面上に形成されてよい。
Ｓ／Ｄ領域１６２０は、各トランジスタ１６４０のゲート１６２２に隣接する基板１６０２内に形成され得る。Ｓ／Ｄ領域１６２０は、例えば、注入／拡散プロセスまたはエッチング／堆積プロセスを用いて形成され得る。前者のプロセスでは、ホウ素、アルミニウム、アンチモン、リンまたはヒ素などのドーパントが基板１６０２へイオン注入され、Ｓ／Ｄ領域１６２０が形成され得る。ドーパントを活性化させ、より遠く基板１６０２へと拡散させるアニール処理が、イオン注入プロセスの後に続き得る。後者のプロセスでは、基板１６０２がまずエッチングされ、Ｓ／Ｄ領域１６２０の位置にキャビティが形成され得る。次に、エピタキシャル堆積プロセスが実行され、Ｓ／Ｄ領域１６２０を製造するために用いられる材料でキャビティが充填され得る。いくつかの実装において、Ｓ／Ｄ領域１６２０は、シリコンゲルマニウムまたは炭化ケイ素などのシリコン合金を用いて製造され得る。いくつかの実施形態において、エピタキシャル堆積シリコン合金は、ホウ素、ヒ素またはリンなどのドーパントで、インサイチュでドープされ得る。いくつかの実施形態において、Ｓ／Ｄ領域１６２０は、ゲルマニウムまたはＩＩＩ−Ｖ族材料もしくは合金などの１または複数の代替的な半導体材料を用いて形成され得る。さらなる実施形態において、金属および／または金属合金の１または複数の層が、Ｓ／Ｄ領域１６２０を形成するために用いられ得る。
電力および／または入力／出力（Ｉ／Ｏ）信号などの電気信号が、デバイス層１６０４上に配置された１または複数の相互接続層（相互接続層１６０６−１６１０として図４に示される）を通じて、デバイス層１６０４のデバイス（例えば、トランジスタ１６４０）へ、および／または当該デバイスから転送され得る。例えば、デバイス層１６０４の導電性フィーチャ（例えば、ゲート１６２２およびＳ／Ｄコンタクト１６２４）は、相互接続層１６０６−１６１０の相互接続構造１６２８と電気的に結合され得る。１または複数の相互接続層１６０６−１６１０は、ＩＣデバイス１６００のメタライゼーションスタック（「ＩＬＤ」スタックとも称される）１６１９を形成し得る。
相互接続構造１６２８は、多様な設計に従って電気信号を転送するよう相互接続層１６０６−１６１０内に配置され得る（特に、当該配置は、図４に示される相互接続構造１６２８の特定の構成に限定されない）。特定の数の相互接続層１６０６−１６１０が図４に示されているが、本開示の実施形態は、示されているものよりも多いかまたは少ない相互接続層を有するＩＣデバイスを含む。
いくつかの実施形態において、相互接続構造１６２８は、金属などの導電性材料で充填された線１６２８ａおよび／またはビア１６２８ｂを含み得る。線１６２８ａは、デバイス層１６０４が形成されている基板１６０２の表面と実質的に平行である面の方向に電気信号を転送するように配置され得る。例えば、線１６２８ａは、図４の視点から当該頁の内側および外側の方向に電気信号を転送し得る。ビア１６２８ｂは、デバイス層１６０４が形成されている基板１６０２の表面と実質的に垂直である面の方向に電気信号を転送するように配置され得る。いくつかの実施形態において、ビア１６２８ｂは、異なる相互接続層１６０６−１６１０の線１６２８ａを共に電気的に結合させ得る。
図４に示されるように、相互接続層１６０６−１６１０は、相互接続構造１６２８間に配置された誘電体材料１６２６を含み得る。いくつかの実施形態において、相互接続層１６０６−１６１０の異なるそれぞれにおける相互接続構造１６２８間に配置された誘電体材料１６２６は、異なる組成を有し得る。他の実施形態において、異なる相互接続層１６０６−１６１０間の誘電体材料１６２６の組成は、同じであり得る。
第１の相互接続層１６０６は、デバイス層１６０４の上に形成され得る。示されるように、いくつかの実施形態において、第１の相互接続層１６０６は、線１６２８ａおよび／またはビア１６２８ｂを含み得る。第１の相互接続層１６０６の線１６２８ａは、デバイス層１６０４のコンタクト（例えば、Ｓ／Ｄコンタクト１６２４）と結合され得る。
第２の相互接続層１６０８は、第１の相互接続層１６０６の上に形成され得る。いくつかの実施形態において、第２の相互接続層１６０８は、第２の相互接続層１６０８の線１６２８ａを第１の相互接続層１６０６の線１６２８ａと結合させるためのビア１６２８ｂを含み得る。線１６２８ａおよびビア１６２８ｂは、明確さのために、各相互接続層内の（例えば、第２の相互接続層１６０８内の）線で構造的に描かれているが、いくつかの実施形態において、線１６２８ａおよびビア１６２８ｂは、構造的におよび／または物質的に連続し（例えば、デュアルダマシンプロセス中に同時に充填され）得る。
第３の相互接続層１６１０（および必要に応じて追加の相互接続層）は、第２の相互接続層１６０８または第１の相互接続層１６０６に関連して説明したものと同様の技術および構成に従って、第２の相互接続層１６０８上に連続的に形成され得る。いくつかの実施形態において、ＩＣデバイス１６００内のメタライゼーションスタック１６１９において「より高い」（すなわち、デバイス層１６０４からより遠く離れている）相互接続層は、より厚くてよい。
ＩＣデバイス１６００は、相互接続層１６０６−１６１０上に形成されたはんだレジスト材料１６３４（例えば、ポリイミドまたは同様の材料）および１または複数の導電性コンタクト１６３６を含み得る。図４において、導電性コンタクト１６３６は、接合パッドの形態を取るように示されている。導電性コンタクト１６３６は、相互接続構造１６２８と電気的に結合されてよく、トランジスタ１６４０の電気信号を他の外部デバイスへ転送するように構成されてよい。例えば、ＩＣデバイス１６００を含むチップを別のコンポーネント（例えば、回路基板）と機械的および／または電気的に結合させるために、はんだ接合が、１または複数の導電性コンタクト１６３６上に形成され得る。ＩＣデバイス１６００は、相互接続層１６０６−１６１０からの電気信号を転送するための追加のまたは代替的な構造を含み得る。例えば、導電性コンタクト１６３６は、電気信号を外部コンポーネントへ転送する他の類似のフィーチャ（例えば、ポスト）を含み得る。
図５は、本明細書において開示される実施形態のいずれかによる１または複数のＩＣパッケージ支持体１００を含み得る例示的なＩＣパッケージ１６５０の側面断面図である。例えば、パッケージ基板１６５２および／またはインターポーザ１６５７は、本明細書において開示される実施形態のいずれかによるＩＣパッケージ支持体１００であってよい。いくつかの実施形態において、ＩＣパッケージ１６５０は、システムインパッケージ（ＳｉＰ）であってよい。
パッケージ基板１６５２は、誘電体材料（例えば、セラミック、ビルドアップ膜、内部に充填剤粒子を有するエポキシ膜等）で形成されてよく、誘電体材料を通って表面１６７２と表面１６７４との間に、または表面１６７２上の異なる位置間に、および／または表面１６７４上の異なる位置間に延在する導電性経路を有してよい。これらの導電性経路は、図４を参照して上述した相互接続１６２８のいずれかの形態を取り得る。
パッケージ基板１６５２は、パッケージ基板１６５２を通じて導電性経路１６６２に結合されることでダイ１６５６および／またはインターポーザ１６５７内の回路が導電性コンタクト１６６４の様々なものに（またはパッケージ基板１６５２に含まれる他のデバイス（不図示）に）電気的に結合することを可能にする導電性コンタクト１６６３を含み得る。
ＩＣパッケージ１６５０は、インターポーザ１６５７の導電性コンタクト１６６１と、ＦＬＩ１６６５と、パッケージ基板１６５２の導電性コンタクト１６６３とを介してパッケージ基板１６５２に結合されたインターポーザ１６５７を含み得る。図５に示されるＦＬＩ１６６５ははんだバンプであるが、任意の適切なＦＬＩ１６６５が用いられ得る。いくつかの実施形態において、インターポーザ１６５７がＩＣパッケージ１６５０に含まれないことがあり、代わりに、ダイ１６５６が、ＦＬＩ１６６５により、表面１６７２における導電性コンタクト１６６３に直接結合され得る。
ＩＣパッケージ１６５０は、ダイ１６５６の導電性コンタクト１６５４と、ＦＬＩ１６５８と、インターポーザ１６５７の導電性コンタクト１６６０とを介してインターポーザ１６５７に結合された１または複数のダイ１６５６を含み得る。導電性コンタクト１６６０は、インターポーザ１６５７を通じて導電性経路（不図示）に結合されることでダイ１６５６内の回路が導電性コンタクト１６６１の様々なものに（またはインターポーザ１６５７に含まれる他のデバイス（不図示）に）電気的に結合することを可能にし得る。図５に示されるＦＬＩ１６５８ははんだバンプであるが、任意の適切なＦＬＩ１６５８が用いられ得る。本明細書において用いられる場合、「導電性コンタクト」は、異なるコンポーネント間のインタフェースとして機能する導電性材料（例えば、金属）の一部分を指し得る。導電性コンタクトは、あるコンポーネントの表面内へ窪んでいてもよく、当該表面と同一平面上にあってもよく、当該表面から離れて延在してもよく、かつ、任意の適切な形態（例えば、導電性パッドまたはソケット）を取ってよい。
いくつかの実施形態において、アンダーフィル材料１６６６が、ＦＬＩ１６６５の周囲のパッケージ基板１６５２とインターポーザ１６５７との間に配置されてよく、モールド化合物１６６８が、ダイ１６５６およびインターポーザ１６５７の周囲に配置され、パッケージ基板１６５２と接触してよい。いくつかの実施形態において、アンダーフィル材料１６６６は、モールド化合物１６６８と同じであり得る。アンダーフィル材料１６６６およびモールド化合物１６６８に用いられ得る例示的な材料は適宜、エポキシモールド材料である。ＳＬＩ１６７０は、導電性コンタクト１６６４に結合され得る。図５に示されるＳＬＩ１６７０は、（例えば、ボールグリッドアレイ（ＢＧＡ）構成用の）はんだボールであるが、任意の適切なＳＬＩ１６７７０（例えば、ピングリッドアレイ構成におけるピンまたはランドグリッドアレイ構成におけるランド）が用いられ得る。ＳＬＩ１６７０は、回路基板（例えば、マザーボード）、インターポーザ、または当技術分野において公知であり、かつ、図６を参照して後述する別のＩＣパッケージなどの別のコンポーネントにＩＣパッケージ１６５０を結合させるために用いられ得る。
ダイ１６５６は、本明細書において述べるダイ１５０２の実施形態のいずれかの形態を取り得る（例えば、ＩＣデバイス１６００の実施形態のいずれかを含み得る）。ＩＣパッケージ１６５０が複数のダイ１６５６を含む実施形態において、ＩＣパッケージ１６５０は、マルチチップパッケージ（ＭＣＰ）と称され得る。ダイ１６５６は、任意の所望の機能を実行するための回路を含み得る。例えば、ダイ１６５６のうちの１つまたは複数は、ロジックダイ（例えば、シリコン系ダイ）であってよく、ダイ１６５６のうちの１つまたは複数は、メモリダイ（例えば、高帯域幅メモリ）であってよい。
図５に示されているＩＣパッケージ１６５０はフリップチップパッケージであるが、他のパッケージアーキテクチャが用いられ得る。例えば、ＩＣパッケージ１６５０は、埋め込みウェハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージなどのＢＧＡパッケージであってよい。別の例において、ＩＣパッケージ１６５０は、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）またはパネルファンアウト（ＦＯ）パッケージであってよい。２つのダイ１６５６が図５のＩＣパッケージ１６５０内に示されているが、ＩＣパッケージ１６５０は、任意の所望の数のダイ１６５６を含み得る。ＩＣパッケージ１６５０は、パッケージ基板１６５２の第１の表面１６７２もしくは第２の表面１６７４またはインターポーザ１６５７のいずれかの表面上に配置された表面実装型の抵抗器、コンデンサおよびインダクタなど、追加のパッシブコンポーネントを含み得る。より一般的には、ＩＣパッケージ１６５０は、当技術分野において公知である任意の他のアクティブコンポーネントまたはパッシブコンポーネントを含み得る。
図６は、本明細書において開示される実施形態のいずれかによる１または複数のＩＣパッケージ支持体１００を含み得るＩＣデバイスアセンブリ１７００の側面断面図である。ＩＣデバイスアセンブリ１７００は、（例えば、マザーボードであり得る）回路基板１７０２上に配置された多数のコンポーネントを含む。ＩＣデバイスアセンブリ１７００は、回路基板１７０２の第１の表面１７４０および回路基板１７０２の対向する第２の表面１７４２上に配置されたコンポーネントを含む。一般的に、コンポーネントは、表面１７４０および１７４２の一方または両方に配置され得る。ＩＣデバイスアセンブリ１７００を参照して後述するＩＣパッケージのいずれも、図５を参照して上述したＩＣパッケージ１６５０の実施形態のいずれかの形態を取り得る（例えば、パッケージ基板１６５２またはインターポーザ１６５７としての１または複数のＩＣパッケージ支持体１００を含み得る）。
いくつかの実施形態において、回路基板１７０２は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むプリント回路基板（ＰＣＢ）であってよい。当該金属層のうちのいずれか１つまたは複数が、回路基板１７０２に結合されたコンポーネント間で電気信号を（任意で、他の金属層と連携して）転送するために、所望の回路パターンで形成され得る。他の実施形態において、回路基板１７０２は、非ＰＣＢ基板であってよい。
図６に示されるＩＣデバイスアセンブリ１７００は、結合コンポーネント１７１６により回路基板１７０２の第１の表面１７４０に結合されたパッケージ−オン−インターポーザ構造１７３６を含む。結合コンポーネント１７１６は、パッケージ−オン−インターポーザ構造１７３６を回路基板１７０２へ電気的かつ機械的に結合させてよく、はんだボール（図６に示される）、ソケットの雄部分および雌部分、接着剤、アンダーフィル材料、および／または任意の他の適切な電気的および／または機械的な結合構造を含んでよい。
パッケージ−オン−インターポーザ構造１７３６は、結合コンポーネント１７１８によりパッケージインターポーザ１７０４に結合されたＩＣパッケージ１７２０を含み得る。結合コンポーネント１７１８は、結合コンポーネント１７１６を参照して上述した形態など、当該用途での任意の適切な形態を取り得る。単一のＩＣパッケージ１７２０が図６に示されているが、複数のＩＣパッケージがパッケージインターポーザ１７０４に結合されてよく、実際には、追加のインターポーザがパッケージインターポーザ１７０４に結合されてよい。パッケージインターポーザ１７０４は、回路基板１７０２およびＩＣパッケージ１７２０をブリッジするために用いられる介在基板を提供し得る。ＩＣパッケージ１７２０は、例えば、ダイ（図３のダイ１５０２）、ＩＣデバイス（例えば、図４のＩＣデバイス１６００）または任意の他の適切なコンポーネントであってもよく、それらを含んでもよい。一般的に、パッケージインターポーザ１７０４は、接続をより広いピッチへ広げてもよく、ある接続を異なる接続へ再転送してもよい。例えば、パッケージインターポーザ１７０４は、回路基板１７０２に結合するために、ＩＣパッケージ１７２０（例えば、ダイ）を結合コンポーネント１７１６のＢＧＡ導電性コンタクトのセットに結合させてよい。図６に示される実施形態において、ＩＣパッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の対向する側面に取り付けられる。他の実施形態において、ＩＣパッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の同じ側面に取り付けられ得る。いくつかの実施形態において、３つまたはそれより多くのコンポーネントが、パッケージインターポーザ１７０４により相互接続され得る。
いくつかの実施形態において、パッケージインターポーザ１７０４は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むＰＣＢとして形成され得る。いくつかの実施形態において、パッケージインターポーザ１７０４は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、無機充填剤を含むエポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成され得る。いくつかの実施形態において、パッケージインターポーザ１７０４は、代替的な強固または柔軟な材料で形成され得る。当該材料は、シリコン、ゲルマニウムならびに他のＩＩＩ−Ｖ族材料およびＩＶ族材料など、半導体基板に用いられる上述の同じ材料を含み得る。パッケージインターポーザ１７０４は、金属相互接続１７０８と、限定されるものではないがスルーシリコンビア（ＴＳＶ）１７０６を含むビア１７１０とを含み得る。パッケージインターポーザ１７０４は、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス１７１４をさらに含み得る。そのようなデバイスは、限定されるものではないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイスおよびメモリデバイスを含み得る。無線周波数デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよび微小電気機械システム（ＭＥＭＳ）デバイスなどのより複雑なデバイスもパッケージインターポーザ１７０４上に形成され得る。パッケージ−オン−インターポーザ構造１７３６は、当技術分野において公知のパッケージ−オン−インターポーザ構造のいずれかの形態を取り得る。
ＩＣデバイスアセンブリ１７００は、結合コンポーネント１７２２により回路基板１７０２の第１の表面１７４０に結合されたＩＣパッケージ１７２４を含み得る。結合コンポーネント１７２２は、結合コンポーネント１７１６を参照して上述した実施形態のいずれかの形態を取ってよく、ＩＣパッケージ１７２４は、ＩＣパッケージ１７２０を参照して上述した実施形態のいずれかの形態を取ってよい。
図６に示されるＩＣデバイスアセンブリ１７００は、結合コンポーネント１７２８により回路基板１７０２の第２の表面１７４２に結合されたパッケージ−オン−パッケージ構造１７３４を含む。パッケージ−オン−パッケージ構造１７３４は、ＩＣパッケージ１７２６が回路基板１７０２とＩＣパッケージ１７３２との間に配置されるように結合コンポーネント１７３０により共に結合されたＩＣパッケージ１７２６およびＩＣパッケージ１７３２を含み得る。結合コンポーネント１７２８および１７３０は、上述の結合コンポーネント１７１６の実施形態のいずれかの形態を取ってよく、ＩＣパッケージ１７２６および１７３２は、上述のＩＣパッケージ１７２０の実施形態のいずれかの形態を取ってよい。パッケージ−オン−パッケージ構造１７３４は、当技術分野において公知のパッケージ−オン−パッケージ構造のいずれかに従って構成され得る。
図７は、本明細書において開示される実施形態のいずれかによる１または複数のＩＣパッケージ支持体１００を含み得る例示的な電気デバイス１８００のブロック図である。電気デバイス１８００のコンポーネントのうちの任意の適切ないくつかは、本明細書において開示されるＩＣデバイスアセンブリ１７００、ＩＣパッケージ１６５０、ＩＣデバイス１６００またはダイ１５０２のうちの１つまたは複数を含み得る。多数のコンポーネントが電気デバイス１８００に含まれるものとして図７に示されているが、これらのコンポーネントのうちのいずれか１つまたは複数は、当該用途に適している場合、省略または重複され得る。いくつかの実施形態において、電気デバイス１８００に含まれるコンポーネントのいくつかまたは全ては、１または複数のマザーボードに取り付けられ得る。いくつかの実施形態において、これらのコンポーネントのいくつかまたは全ては、単一のシステムオンチップ（ＳｏＣ）ダイ上に製造される。
追加的に、様々な実施形態において、電気デバイス１８００は、図７に示されるコンポーネントのうちの１つまたは複数を含まなくてよいが、１または複数のコンポーネントを結合させるためのインタフェース回路を含んでよい。例えば、電気デバイス１８００は、ディスプレイデバイス１８０６を含まなくてよいが、ディスプレイデバイス１８０６が結合され得るディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含んでよい。別の一連の例において、電気デバイス１８００は、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８を含まなくてよいが、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８が結合され得るオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよび支持回路）を含んでよい。
電気デバイス１８００は、処理デバイス１８０２（例えば、１または複数の処理デバイス）を含み得る。本明細書において用いられる場合、「処理デバイス」または「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納され得る他の電子データへ変換する任意のデバイスまたはデバイスの部分を指し得る。処理デバイス１８０２は、１または複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、サーバプロセッサまたは任意の他の適切な処理デバイスを含み得る。電気デバイス１８００は、メモリ１８０４を含み得る。メモリ１８０４は、それ自体が、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリおよび／またはハードドライブなどの１または複数のメモリデバイスを含み得る。いくつかの実施形態において、メモリ１８０４は、処理デバイス１８０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして用いられてよく、埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）またはスピントランスファトルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）を含んでよい。
いくつかの実施形態において、電気デバイス１８００は、通信チップ１８１２（例えば、１または複数の通信チップ）を含み得る。例えば、通信チップ１８１２は、電気デバイス１８００との間でのデータの転送のための無線通信を管理するために構成され得る。「無線」という用語およびその派生語は、非固体媒体を通じた変調済み電磁放射の使用を通じてデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられ得る。関連するデバイスがいくつかの実施形態において配線を含まないことがあるが、当該用語は、関連するデバイスが任意の配線を含まないことを示唆しているわけではない。
通信チップ１８１２は、限定されるものではないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正）、あらゆる修正、更新および／または改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称される）等）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含む、多数の無線規格またはプロトコルのいずれかを実装し得る。ＩＥＥＥ８０２．１６と互換性があるブロードバンド無線アクセス（ＢＷＡ）ネットワークは一般的に、ＷｉＭＡＸ（登録商標）ネットワークと称される。この頭字語は、ワールドワイドインターオペラビリティフォーマイクロウェーブアクセスを表し、ＩＥＥＥ８０２．１６規格の準拠および相互運用性試験に合格した製品用の認証マークである。通信チップ１８１２は、移動通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ−ＨＳＰＡまたはＬＴＥネットワーク）に従って動作し得る。通信チップ１８１２は、ＧＳＭ（登録商標）エボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上波無線アクセスネットワーク（ＵＴＲＡＮ）または進化型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作し得る。通信チップ１８１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ−ＤＯ）およびそれらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルに従って動作し得る。他の実施形態において、通信チップ１８１２は、他の無線プロトコルに従って動作し得る。電気デバイス１８００は、無線通信を容易にするための、および／または他の無線通信（ＡＭまたはＦＭ無線伝送など）を受信するためのアンテナ１８２２を含み得る。
いくつかの実施形態において、通信チップ１８１２は、電気、光または任意の他の適切な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））などの有線通信を管理し得る。上記のように、通信チップ１８１２は、複数の通信チップを含み得る。例えば、第１の通信チップ１８１２は、Ｗｉ−Ｆｉ（登録商標）またはＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離の無線通信専用であってよく、第２の通信チップ１８１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ−ＤＯまたは他のものなどのより長距離の無線通信専用であってよい。いくつかの実施形態において、第１の通信チップ１８１２は、無線通信専用であってよく、第２の通信チップ１８１２は、有線通信専用であってよい。
電気デバイス１８００は、バッテリ／電源回路１８１４を含み得る。バッテリ／電源回路１８１４は、１または複数のエネルギー貯蔵デバイス（例えば、バッテリまたはコンデンサ）、および／または電気デバイス１８００とは別個のエネルギー源（例えば、ＡＣ線電力）に電気デバイス１８００のコンポーネントを結合させるための回路を含み得る。
電気デバイス１８００は、ディスプレイデバイス１８０６（または上述の対応するインタフェース回路）を含み得る。ディスプレイデバイス１８０６は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイまたはフラットパネルディスプレイなどの任意の視覚インジケータを含み得る。
電気デバイス１８００は、オーディオ出力デバイス１８０８（または上述の対応するインタフェース回路）を含み得る。オーディオ出力デバイス１８０８は、スピーカ、ヘッドセットまたはイヤバッドなど、可聴インジケータを生成する任意のデバイスを含み得る。
電気デバイス１８００は、オーディオ入力デバイス１８２４（または上述の対応するインタフェース回路）を含み得る。オーディオ入力デバイス１８２４は、マイク、マイクアレイ、またはデジタル機器（例えば、楽器デジタルインタフェース（ＭＩＤＩ）出力を有する機器）など、音を表す信号を生成する任意のデバイスを含み得る。
電気デバイス１８００は、ＧＰＳデバイス１８１８（または上述の対応するインタフェース回路）を含み得る。ＧＰＳデバイス１８１８は、衛星ベースシステムと通信してよく、当技術分野において公知の方法で電気デバイス１８００の位置を受信し得る。
電気デバイス１８００は、他の出力デバイス１８１０（または上述の対応するインタフェース回路）を含み得る。他の出力デバイス１８１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線式もしくは無線式のトランスミッタ、または追加のストレージデバイスを含み得る。
電気デバイス１８００は、他の入力デバイス１８２０（または上述の対応するインタフェース回路）を含み得る。他の入力デバイス１８２０の例は、加速度計、ジャイロスコープ、コンパス、撮像デバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線周波数識別（ＲＦＩＤ）リーダを含み得る。
電気デバイス１８００は、ハンドヘルド電気デバイスもしくはモバイル電気デバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップ電気デバイス、サーバデバイスもしくは他のネットワーク接続されたコンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダまたはウェアラブル電気デバイスなど、任意の所望のフォームファクタを有し得る。いくつかの実施形態において、電気デバイス１８００は、データを処理する任意の他の電子デバイスであってよい。
以下の段落では、本明細書において開示される実施形態の様々な例を提供する。
例１は、導電線と、上記導電線の周囲の磁気構造と、上記磁気構造の側面における複数の材料スタブとを備える集積回路（ＩＣ）パッケージ支持体である。
例２は、例１に記載の主題を含み、さらに、上記複数の材料スタブがレーザストップ材料を有することを規定する。
例３は、例１から２のいずれかに記載の主題を含み、さらに、上記複数の材料スタブが銅を有することを規定する。
例４は、例３に記載の主題を含み、さらに、上記複数の材料スタブの上記銅が３ミクロンと１２ミクロンとの間の厚さを有することを規定する。
例５は、例３から４のいずれかに記載の主題を含み、さらに、上記複数の材料スタブがニッケルを有することを規定する。
例６は、例５に記載の主題を含み、さらに、上記複数の材料スタブの上記ニッケルが３ミクロンと１０ミクロンとの間の厚さを有することを規定する。
例７は、例５から６のいずれかに記載の主題を含み、さらに、上記導電線の表面が上記複数の材料スタブの上記ニッケルの表面と同一平面上にあることを規定する。
例８は、例５から７のいずれかに記載の主題を含み、さらに、上記複数の材料スタブの上記ニッケルの面は、上記複数の材料スタブの上記銅の面と上記導電線の面との間にあることを規定する。
例９は、例１から２のいずれかに記載の主題を含み、さらに、上記複数の材料スタブがニッケルを有することを規定する。
例１０は、例９に記載の主題を含み、さらに、上記複数の材料スタブの上記ニッケルが３ミクロンと１０ミクロンとの間の厚さを有することを規定する。
例１１は、例９から１０のいずれかに記載の主題を含み、さらに、上記導電線の表面が上記複数の材料スタブの上記ニッケルの表面と同一平面上にあることを規定する。
例１２は、例１から１１のいずれかに記載の主題を含み、さらに、上記導電線の表面が上記複数の材料スタブの表面と同一平面上にあることを規定する。
例１３は、例１から１２のいずれかに記載の主題を含み、さらに、上記磁気構造が、第１の部分および第２の部分を有し、上記磁気構造の上記第１の部分が、上記導電線の上面および側面にあり、上記磁気構造の上記第２の部分が、上記導電線の底面にあり、上記第１の部分が、上記導電線に向かって狭くなるテーパー形状を含むことを規定する。
例１４は、例１３に記載の主題を含み、さらに、上記第２の部分が、上記導電線に向かって狭くなるテーパー形状を含むことを規定する。
例１５は、例１から１４のいずれかに記載の主題を含み、さらに、上記磁気構造が１００ミクロンと２００ミクロンとの間の高さを有することを規定する。
例１６は、例１から１５のいずれかに記載の主題を含み、さらに、上記導電線が１０ミクロンと４０ミクロンとの間の厚さを有することを規定する。
例１７は、例１から１６のいずれかに記載の主題を含み、上記磁気構造の第１の表面における誘電体材料の第１の層と、上記磁気構造の第２の表面における誘電体材料の第２の層であって、上記第２の表面は、上記第１の表面と対向する、第２の層とをさらに含む。
例１８は、例１から１７のいずれかに記載の主題を含み、さらに、上記磁気構造が、ポリマーマトリックスに埋め込まれた磁性粒子を有することを規定する。
例１９は、例１から１８のいずれかに記載の主題を含み、少なくとも部分的に上記複数の材料スタブと同一平面上にある導電性ビアであって、誘電体材料の層に埋め込まれており、上記誘電体材料の層の上部と上記誘電体材料の層の底部との間に延在する、導電性ビアをさらに含む。
例２０は、例１から１９のいずれかに記載の主題を含み、少なくとも部分的に上記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層の上部から上記誘電体材料の層の底部を越えて延在し、上記誘電体材料の層は、上記磁気構造の表面にある、導電性ビアをさらに含む。
例２１は、例１から２０のいずれかに記載の主題を含み、さらに、上記ＩＣパッケージ支持体がパッケージ基板であることを規定する。
例２２は、例１から２０のいずれかに記載の主題を含み、さらに、上記ＩＣパッケージ支持体がインターポーザであることを規定する。
例２３は、例１から２２のいずれかに記載の主題を含み、さらに、上記導電線および磁気構造がインダクタの一部であることを規定する。
例２４は、例２３に記載の主題を含み、さらに、上記ＩＣパッケージ支持体が複数のインダクタを含むことを規定する。
例２５は、導電線と、上記導電線の周囲の磁気構造とを備え、上記磁気構造は、第１の部分および第２の部分を有し、上記磁気構造の上記第１の部分は、上記導電線の上面および側面にあり、上記磁気構造の上記第２の部分は、上記導電線の底面にあり、上記第１の部分は、上記導電線に向かって狭くなるテーパー形状を含み、上記第２の部分は、上記導電線に向かって狭くなるテーパー形状を含む、集積回路（ＩＣ）パッケージ支持体である。
例２６は、例２５に記載の主題を含み、さらに、上記磁気構造が１００ミクロンと２００ミクロンとの間の高さを有することを規定する。
例２７は、例２５から２６のいずれかに記載の主題を含み、さらに、上記導電線が１０ミクロンと４０ミクロンとの間の厚さを有することを規定する。
例２８は、例２５から２７のいずれかに記載の主題を含み、上記磁気構造の第１の表面における誘電体材料の第１の層と、上記磁気構造の第２の表面における誘電体材料の第２の層であって、上記第２の表面は、上記第１の表面と対向する、第２の層とをさらに含む。
例２９は、例２５から２８のいずれかに記載の主題を含み、さらに、上記磁気構造が、ポリマーマトリックスに埋め込まれた磁性粒子を有することを規定する。
例３０は、例２５から２９のいずれかに記載の主題を含み、少なくとも部分的に上記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層に埋め込まれており、上記誘電体材料の層の上部と上記誘電体材料の層の底部との間に延在する、導電性ビアをさらに含む。
例３１は、例２５から３０のいずれかに記載の主題を含み、少なくとも部分的に上記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層の上部から上記誘電体材料の層の底部を越えて延在し、上記誘電体材料の層は、上記磁気構造の表面にある、導電性ビアをさらに含む。
例３２は、例２５から３１のいずれかに記載の主題を含み、さらに、上記ＩＣパッケージ支持体がパッケージ基板であることを規定する。
例３３は、例２５から３１のいずれかに記載の主題を含み、さらに、上記ＩＣパッケージ支持体がインターポーザであることを規定する。
例３４は、例２５から３３のいずれかに記載の主題を含み、さらに、上記導電線および磁気構造がインダクタの一部であることを規定する。
例３５は、例３４に記載の主題を含み、さらに、上記ＩＣパッケージ支持体が複数のインダクタを含むことを規定する。
例３６は、導電線と、上記導電線の周囲の磁気構造と、上記磁気構造の側面における複数の銅部分とを備える集積回路（ＩＣ）パッケージ支持体である。
例３７は、例３６に記載の主題を含み、さらに、上記銅部分が３ミクロンと１２ミクロンとの間の厚さを有することを規定する。
例３８は、例３６から３７のいずれかに記載の主題を含み、さらに、上記銅部分が、上記磁気構造と、上記磁気構造に近接する誘電体材料とに接触していることを規定する。
例３９は、例３６から３８のいずれかに記載の主題を含み、さらに、上記磁気構造が、第１の部分および第２の部分を有し、上記磁気構造の上記第１の部分が、上記導電線の上面および側面にあり、上記磁気構造の上記第２の部分が、上記導電線の底面にあり、上記第１の部分が、上記導電線に向かって狭くなるテーパー形状を含むことを規定する。
例４０は、例３９に記載の主題を含み、さらに、上記第２の部分が、上記導電線に向かって狭くなるテーパー形状を含むことを規定する。
例４１は、例３９から４０のいずれかに記載の主題を含み、さらに、上記銅部分が上記第１の部分と上記第２の部分との間のインタフェースに近接していることを規定する。
例４２は、例３６から４１のいずれかに記載の主題を含み、さらに、上記磁気構造が１００ミクロンと２００ミクロンとの間の高さを有することを規定する。
例４３は、例３６から４２のいずれかに記載の主題を含み、さらに、上記導電線が１０ミクロンと４０ミクロンとの間の厚さを有することを規定する。
例４４は、例３６から４３のいずれかに記載の主題を含み、上記磁気構造の第１の表面における誘電体材料の第１の層と、上記磁気構造の第２の表面における誘電体材料の第２の層であって、上記第２の表面は、上記第１の表面と対向する、第２の層とをさらに含む。
例４５は、例３６から４４のいずれかに記載の主題を含み、さらに、上記磁気構造が、ポリマーマトリックスに埋め込まれた磁性粒子を有することを規定する。
例４６は、例３６から４５のいずれかに記載の主題を含み、少なくとも部分的に上記銅部分と同一平面上にある導電性ビアであって、誘電体材料の層に埋め込まれており、上記誘電体材料の層の上部と上記誘電体材料の層の底部との間に延在する、導電性ビアをさらに含む。
例４７は、例３６から４６のいずれかに記載の主題を含み、少なくとも部分的に上記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層の上部から上記誘電体材料の層の底部を越えて延在し、上記誘電体材料の層は、磁気構造の表面にある、導電性ビアをさらに含む。
例４８は、例３６から４７のいずれかに記載の主題を含み、さらに、上記ＩＣパッケージ支持体がパッケージ基板であることを規定する。
例４９は、例３６から４７のいずれかに記載の主題を含み、さらに、上記ＩＣパッケージ支持体がインターポーザであることを規定する。
例５０は、例３６から４９のいずれかに記載の主題を含み、さらに、上記導電線および磁気構造がインダクタの一部であることを規定する。
例５１は、例５０に記載の主題を含み、さらに、上記ＩＣパッケージ支持体が複数のインダクタを含むことを規定する。
例５２は、例１から５１のいずれかによるパッケージ支持体と、上記パッケージ支持体に結合された１または複数のダイとを備える集積回路（ＩＣ）パッケージである。
例５３は、例５２に記載のＩＣパッケージと、上記ＩＣパッケージに結合された回路基板とを備えるコンピューティングデバイスである。
例５４は、例５３に記載の主題を含み、上記回路基板に結合されたアンテナをさらに含む。
例５５は、例５３から５４のいずれかに記載の主題を含み、上記回路基板に結合されたタッチスクリーンディスプレイをさらに含む。
例５６は、本明細書において開示される製造方法のいずれかを含む方法である。
［他の可能な項目］
［項目１］
導電線と、
上記導電線の周囲の磁気構造と、
上記磁気構造の側面における複数の材料スタブと
を備える集積回路（ＩＣ）パッケージ支持体。
［項目２］
上記複数の材料スタブは、レーザストップ材料を有する、項目１に記載のＩＣパッケージ支持体。
［項目３］
上記複数の材料スタブは、銅を有する、項目１に記載のＩＣパッケージ支持体。
［項目４］
上記複数の材料スタブは、ニッケルを有する、項目３に記載のＩＣパッケージ支持体。
［項目５］
上記導電線の表面は、上記複数の材料スタブの上記ニッケルの表面と同一平面上にある、項目４に記載のＩＣパッケージ支持体。
［項目６］
上記複数の材料スタブの上記ニッケルの面は、上記複数の材料スタブの上記銅の面と上記導電線の面との間にある、項目４に記載のＩＣパッケージ支持体。
［項目７］
上記複数の材料スタブは、ニッケルを有する、項目１に記載のＩＣパッケージ支持体。
［項目８］
上記導電線の表面は、上記複数の材料スタブの上記ニッケルの表面と同一平面上にある、項目７に記載のＩＣパッケージ支持体。
［項目９］
上記導電線の表面は、上記複数の材料スタブの表面と同一平面上にある、項目１に記載のＩＣパッケージ支持体。
［項目１０］
上記磁気構造は、第１の部分および第２の部分を有し、上記磁気構造の上記第１の部分は、上記導電線の上面および側面にあり、上記磁気構造の上記第２の部分は、上記導電線の底面にあり、上記第１の部分は、上記導電線に向かって狭くなるテーパー形状を含む、項目１に記載のＩＣパッケージ支持体。
［項目１１］
導電線と、
上記導電線の周囲の磁気構造と
を備え、
上記磁気構造は、第１の部分および第２の部分を有し、上記磁気構造の上記第１の部分は、上記導電線の上面および側面にあり、上記磁気構造の上記第２の部分は、上記導電線の底面にあり、上記第１の部分は、上記導電線に向かって狭くなるテーパー形状を含み、上記第２の部分は、上記導電線に向かって狭くなるテーパー形状を含む、
集積回路（ＩＣ）パッケージ支持体。
［項目１２］
上記磁気構造の第１の表面における誘電体材料の第１の層と、
上記磁気構造の第２の表面における誘電体材料の第２の層であって、上記第２の表面は、上記第１の表面と対向する、第２の層と
をさらに備える、項目１１に記載のＩＣパッケージ支持体。
［項目１３］
上記磁気構造は、ポリマーマトリックスに埋め込まれた磁性粒子を有する、項目１１に記載のＩＣパッケージ支持体。
［項目１４］
少なくとも部分的に上記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層に埋め込まれており、上記誘電体材料の層の上部から上記誘電体材料の層の底部までの間に延在する、導電性ビア
をさらに備える、項目１１に記載のＩＣパッケージ支持体。
［項目１５］
少なくとも部分的に上記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層の上部から上記誘電体材料の層の底部を越えて延在し、上記誘電体材料の層は、上記磁気構造の表面にある、導電性ビア
をさらに備える、項目１１に記載のＩＣパッケージ支持体。
［項目１６］
導電線と、
上記導電線の周囲の磁気構造と、
上記磁気構造の側面における複数の銅部分と
を備える集積回路（ＩＣ）パッケージ支持体。
［項目１７］
上記複数の銅部分は、上記磁気構造と、上記磁気構造に近接する誘電体材料とに接触している、項目１６に記載のＩＣパッケージ支持体。
［項目１８］
上記磁気構造は、第１の部分および第２の部分を有し、上記磁気構造の上記第１の部分は、上記導電線の上面および側面にあり、上記磁気構造の上記第２の部分は、上記導電線の底面にあり、上記第１の部分は、上記導電線に向かって狭くなるテーパー形状を含む、項目１６に記載のＩＣパッケージ支持体。
［項目１９］
上記第２の部分は、上記導電線に向かって狭くなるテーパー形状を含む、項目１８に記載のＩＣパッケージ支持体。
［項目２０］
上記複数の銅部分は、上記第１の部分と上記第２の部分との間のインタフェースに近接している、項目１８に記載のＩＣパッケージ支持体。

Claims (20)

  1. 導電線と、
    前記導電線の周囲の磁気構造と、
    前記磁気構造の側面における複数の材料スタブと
    を備える集積回路（ＩＣ）パッケージ支持体。
  2. 前記複数の材料スタブは、レーザストップ材料を有する、請求項１に記載のＩＣパッケージ支持体。
  3. 前記複数の材料スタブは、銅を有する、請求項１に記載のＩＣパッケージ支持体。
  4. 前記複数の材料スタブは、ニッケルを有する、請求項３に記載のＩＣパッケージ支持体。
  5. 前記導電線の表面は、前記複数の材料スタブの前記ニッケルの表面と同一平面上にある、請求項４に記載のＩＣパッケージ支持体。
  6. 前記複数の材料スタブの前記ニッケルの面は、前記複数の材料スタブの前記銅の面と前記導電線の面との間にある、請求項４に記載のＩＣパッケージ支持体。
  7. 前記複数の材料スタブは、ニッケルを有する、請求項１に記載のＩＣパッケージ支持体。
  8. 前記導電線の表面は、前記複数の材料スタブの前記ニッケルの表面と同一平面上にある、請求項７に記載のＩＣパッケージ支持体。
  9. 前記導電線の表面は、前記複数の材料スタブの表面と同一平面上にある、請求項１から８のいずれか一項に記載のＩＣパッケージ支持体。
  10. 前記磁気構造は、第１の部分および第２の部分を有し、前記磁気構造の前記第１の部分は、前記導電線の上面および側面にあり、前記磁気構造の前記第２の部分は、前記導電線の底面にあり、前記第１の部分は、前記導電線に向かって狭くなるテーパー形状を含む、請求項１から８のいずれか一項に記載のＩＣパッケージ支持体。
  11. 導電線と、
    前記導電線の周囲の磁気構造と
    を備え、
    前記磁気構造は、第１の部分および第２の部分を有し、前記磁気構造の前記第１の部分は、前記導電線の上面および側面にあり、前記磁気構造の前記第２の部分は、前記導電線の底面にあり、前記第１の部分は、前記導電線に向かって狭くなるテーパー形状を含み、前記第２の部分は、前記導電線に向かって狭くなるテーパー形状を含む、
    集積回路（ＩＣ）パッケージ支持体。
  12. 前記磁気構造の第１の表面における誘電体材料の第１の層と、
    前記磁気構造の第２の表面における誘電体材料の第２の層であって、前記第２の表面は、前記第１の表面と対向する、第２の層と
    をさらに備える、請求項１１に記載のＩＣパッケージ支持体。
  13. 前記磁気構造は、ポリマーマトリックスに埋め込まれた磁性粒子を有する、請求項１１に記載のＩＣパッケージ支持体。
  14. 少なくとも部分的に前記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層に埋め込まれており、前記誘電体材料の層の上部から前記誘電体材料の層の底部までの間に延在する、導電性ビア
    をさらに備える、請求項１１から１３のいずれか一項に記載のＩＣパッケージ支持体。
  15. 少なくとも部分的に前記磁気構造と同一平面上にある導電性ビアであって、誘電体材料の層の上部から前記誘電体材料の層の底部を越えて延在し、前記誘電体材料の層は、前記磁気構造の表面にある、導電性ビア
    をさらに備える、請求項１１から１３のいずれか一項に記載のＩＣパッケージ支持体。
  16. 導電線と、
    前記導電線の周囲の磁気構造と、
    前記磁気構造の側面における複数の銅部分と
    を備える集積回路（ＩＣ）パッケージ支持体。
  17. 前記複数の銅部分は、前記磁気構造と、前記磁気構造に近接する誘電体材料とに接触している、請求項１６に記載のＩＣパッケージ支持体。
  18. 前記磁気構造は、第１の部分および第２の部分を有し、前記磁気構造の前記第１の部分は、前記導電線の上面および側面にあり、前記磁気構造の前記第２の部分は、前記導電線の底面にあり、前記第１の部分は、前記導電線に向かって狭くなるテーパー形状を含む、請求項１６または１７に記載のＩＣパッケージ支持体。
  19. 前記第２の部分は、前記導電線に向かって狭くなるテーパー形状を含む、請求項１８に記載のＩＣパッケージ支持体。
  20. 前記複数の銅部分は、前記第１の部分と前記第２の部分との間のインタフェースに近接している、請求項１８に記載のＩＣパッケージ支持体。
JP2020183230A 2020-03-25 2020-10-30 集積回路パッケージ支持体内の磁気構造 Pending JP2021158335A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/829,336 2020-03-25
US16/829,336 US11830809B2 (en) 2020-03-25 2020-03-25 Magnetic structures in integrated circuit package supports

Publications (1)

Publication Number Publication Date
JP2021158335A true JP2021158335A (ja) 2021-10-07

Family

ID=77659166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020183230A Pending JP2021158335A (ja) 2020-03-25 2020-10-30 集積回路パッケージ支持体内の磁気構造

Country Status (5)

Country Link
US (1) US11830809B2 (ja)
JP (1) JP2021158335A (ja)
KR (1) KR20210119868A (ja)
CN (1) CN113451254A (ja)
DE (1) DE102020132539A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7507024B2 (ja) 2020-07-17 2024-06-27 ローム株式会社 半導体装置
US20220406991A1 (en) * 2021-06-16 2022-12-22 Intel Corporation In-package magnetic switching using glass core technology
CN116033645A (zh) * 2021-10-26 2023-04-28 奥特斯奥地利科技与系统技术有限公司 无芯部件承载件及用于制造无芯部件承载件的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4329414B2 (ja) * 2003-06-06 2009-09-09 ソニー株式会社 磁気記憶装置の製造方法
US11610706B2 (en) * 2018-01-12 2023-03-21 Intel Corporation Release layer-assisted selective embedding of magnetic material in cored and coreless organic substrates
US11393751B2 (en) * 2018-08-21 2022-07-19 Intel Corporation Package-integrated multi-turn coil embedded in a package magnetic core

Also Published As

Publication number Publication date
US11830809B2 (en) 2023-11-28
CN113451254A (zh) 2021-09-28
US20210305154A1 (en) 2021-09-30
KR20210119868A (ko) 2021-10-06
DE102020132539A1 (de) 2021-09-30

Similar Documents

Publication Publication Date Title
US11798892B2 (en) Embedded die on interposer packages
US11552008B2 (en) Asymmetric cored integrated circuit package supports
US20240030142A1 (en) Microelectronic component having molded regions with through-mold vias
US10748854B2 (en) Stairstep interposers with integrated shielding for electronics packages
US20200395300A1 (en) Substrateless double-sided embedded multi-die interconnect bridge
US20220181166A1 (en) Integrated circuit package supports
US20230238368A1 (en) Microelectronic assemblies having an integrated capacitor
EP3611762B1 (en) Structures and methods for large integrated circuit dies
US20220199546A1 (en) Shield structures in microelectronic assemblies having direct bonding
NL2034848B1 (en) Microelectronic structures including glass cores
US20200411428A1 (en) Memory devices with a logic region between memory regions
JP2021158335A (ja) 集積回路パッケージ支持体内の磁気構造
US20200091053A1 (en) Integrated circuit package supports having inductors with magnetic material
US20240176084A1 (en) Photonic integrated circuit (pic) first patch architecture
JP2022097378A (ja) ブリッジを含むマイクロ電子構造
US11444042B2 (en) Magnetic structures in integrated circuit packages
EP4303925A1 (en) Microelectronic assemblies including stacked dies coupled by a through dielectric via
US20230300975A1 (en) Integrated circuit packages having reduced z-height
US20240006381A1 (en) Microelectronic assemblies including stacked dies coupled by a through dielectric via
US20230197540A1 (en) Electrical traces on glass cores in integrated circuit packages and methods of manufacturing the same
US20240162157A1 (en) Bumpless hybrid organic glass interposer
US20240222293A1 (en) Technologies for package substrates with asymmetric plating
US20230198058A1 (en) Embedded batteries within glass cores of package substrates
US20200066626A1 (en) Pocket structures, materials, and methods for integrated circuit package supports

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240820