JP2019113656A - 液晶パネル - Google Patents

Abstract

【課題】表示品位をより高くする。【解決手段】複数の画素電極３３と、複数の画素電極３３に対して重なる形で配されると共に配線５１が接続されている共通電極３９であって、複数の第１開口部７１が形成された領域である第１領域６１と、第１開口部７１よりも面積の小さい第２開口部７２が複数形成されると共に配線５１との接続箇所５２に対して第１領域６１よりも遠い側に配される第２領域６２と、を有する共通電極３９と、を備えることに特徴を有する。【選択図】図４

Description

本発明は、液晶パネルに関する。

従来、液晶パネルとして複数の画素を覆う共通電極を備えるものが知られている（下記特許文献１）。下記特許文献１では、画素電極と共通電極によって電界が形成され、液晶の配向状態を制御することが可能となっている。

特開２００２−２５８３０６号公報

上記構成のように共通電極を備える構成では、共通電極に対して配線を介して共通信号を供給することが行われている。ここで、共通電極において配線との接続箇所から遠い箇所では、近い箇所に比べて、共通信号に対する負荷が大きくなるため、共通信号の遅延が起こり易い。これにより、共通電極上の電圧分布が不均一となることで表示品位が低下する事態が懸念される。

本発明は上記のような事情に基づいて完成されたものであって、表示品位をより高くすることを目的とする。

上記課題を解決するために、本発明の液晶パネルは、複数の画素電極と、前記複数の画素電極に対して重なる形で配されると共に配線が接続されている共通電極であって、複数の第１開口部が形成された領域である第１領域と、前記第１開口部よりも面積の小さい第２開口部が複数形成されると共に前記配線との接続箇所に対して前記第１領域よりも遠い側に配される第２領域と、を有する共通電極と、を備えることに特徴を有する。

配線から共通電極に対して共通信号を供給する場合、共通電極において配線の接続箇所から遠くなる程、共通電極の電気抵抗が大きくなり、共通信号に対する負荷が大きくなる。一方、共通電極において所定の領域に開口部を形成した場合には、開口部の面積が小さい程、その領域では共通電極の面積が大きくなり、電気抵抗が小さくなることから共通信号に対する負荷が小さくなる。このため、第１領域に比べて配線の接続箇所から遠い領域である第２領域については、開口部（第２開口部）の面積を第１領域の開口部（第１開口部）の面積よりも小さくすることで、第２領域における共通信号の遅延（鈍り）を抑制することができ、表示品位をより高くすることができる。

本発明によれば、表示品位をより高くすることができる。

本発明の実施形態１に係る液晶パネルを概略的に示す断面図 液晶パネルを構成するアレイ基板の画素を示す平面図 液晶パネルを示す断面図（図２のＩＩＩ−ＩＩＩ線で切断した図に対応） アレイ基板を概略的に示す平面図 共通電極の第１領域を示す平面図 共通電極の第２領域を示す平面図 共通電極の第３領域を示す平面図 実施形態２に係るアレイ基板を概略的に示す平面図 実施形態３に係るアレイ基板を概略的に示す平面図

＜実施形態１＞
本発明の実施形態１を図１から図７によって説明する。液晶表示装置１０は、図１に示すように、液晶パネル１１（表示パネル）と、液晶パネル１１が備えるドライバ１７に対して各種入力信号を供給する制御回路基板１２と、液晶パネル１１と外部の制御回路基板１２とを電気的に接続するフレキシブル基板１３と、液晶パネル１１に光を供給する光源であるバックライト装置１４（照明装置）と、を備える。バックライト装置１４は、図１に示すように、表側（液晶パネル１１側）に向けて開口した略箱形をなすシャーシ１８と、シャーシ１８内に配された図示しない光源（例えば冷陰極管、ＬＥＤ、有機ＥＬなど）と、シャーシ１８の開口部を覆う形で配される図示しない光学部材と、を備える。光学部材は、光源から発せられる光を面状に変換するなどの機能を有するものである。液晶パネル１１は画像を表示することが可能な表示領域Ａ１と、表示領域Ａ１を取り囲む非表示領域Ａ２を有する。

また、液晶表示装置１０は、図１に示すように、液晶パネル１１及びバックライト装置１４を収容するための表裏一対の外装部材１５，１６を備えており、表側の外装部材１５には、液晶パネル１１の表示領域Ａ１に表示された画像を外部から視認させるための開口部１９が形成されている。本実施形態に係る液晶表示装置１０は、例えば、携帯電話（スマートフォンなどを含む）、ノートパソコン（タブレット型ノートパソコンなどを含む）、ウェアラブル端末（スマートウォッチなどを含む）、携帯型情報端末（電子ブックやＰＤＡなどを含む）、携帯型ゲーム機、デジタルフォトフレームなどの各種電子機器（図示せず）に用いられるものである。

液晶パネル１１は、図１に示すように、対向状に配される一対の基板２１，３０と、一対の基板２１，３０間に配され、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層２３（媒質層）と、一対の基板２１，３０の間に配されると共に液晶層２３を囲むことで液晶層２３を封止するシール部材２４と、を備える。一対の基板２１，３０のうち表側（正面側、図１の上側）の基板がＣＦ基板２１（対向基板）とされ、裏側（背面側）の基板がアレイ基板３０（アクティブマトリクス基板、素子側基板、第１基板）とされる。なお、液晶層２３に含まれる液晶分子は、例えば水平配向とされるが、これに限定されない。ＣＦ基板２１（第２基板）は、図３に示すように、ガラス基板２５の内面側（液晶層２３側）に、カラーフィルタ２６などが積層されることで構成されている。カラーフィルタ２６は、マトリクス状に配列されるＲ（赤色），Ｇ（緑色），Ｂ（青色）の三色の着色部を備えている。各着色部は、アレイ基板３０の各画素と対向配置されている。また、両基板２１，３０の外面側には、それぞれ偏光板２７，２８が貼り付けられている。

アレイ基板３０は、図３に示すように、ガラス基板３１の内面側にフォトリソグラフィ法によって各種の膜が積層形成されてなるものとされる。図２に示すように、表示領域Ａ１においてガラス基板３１の内面側には、スイッチング素子であるＴＦＴ３２（Thin Film Transistor：表示素子）及び画素電極３３が設けられている。画素電極３３は、表示領域Ａ１において複数個マトリクス状（行列状）に並んでいる。

ＴＦＴ３２は、画素電極３３よりも下層に設けられ、表示領域Ａ１において複数個マトリクス状（行列状）に並んでおり、各ＴＦＴ３２が各画素電極３３にそれぞれ接続されている。ＴＦＴ３２は、ゲート電極３４と、ソース電極３５と、ドレイン電極３６と、チャネル部３７と、を有する。チャネル部３７は、ゲート電極３４と重畳する形で配されている。また、チャネル部３７とゲート電極３４の間にはゲート絶縁膜３８（図３参照）が介在されている。チャネル部３７は、ソース電極３５とドレイン電極３６とを繋ぐ形で配されている。ソース電極３５及びドレイン電極３６は、図３に示すソース配線４３と同じ層に配されており、その層の上層には、図３に示すように、平坦化膜４７が積層されている。ゲート電極３４、ソース電極３５及びドレイン電極３６は、例えば、チタン（Ti）及び銅（Cu）の積層膜によって構成されているが、これに限定されない。

図２に示すように、ＴＦＴ３２及び画素電極３３の周りには、ゲート配線４２及びソース配線４３が格子状をなす形で配されている。ゲート電極３４はゲート配線４２と接続され、ソース電極３５はソース配線４３と接続されている。ドレイン電極３６には、ドレイン配線４１が接続されており、ドレイン配線４１は、図示しないコンタクトホールを介して画素電極３３と電気的に接続されている。また、図４に示すようにアレイ基板３０の一辺（Ｘ軸方向に沿って延びる領域、非表示領域Ａ２の一部）には、ドライバ１７が設けられており、アレイ基板３０の他辺（Ｙ軸方向に沿って延びる領域、非表示領域Ａ２の一部）には、ゲートドライバ２９が設けられている。ＴＦＴ３２は、ドライバ１７からソース配線４３に供給される信号、及びゲートドライバ２９からゲート配線４２に供給される信号に基づいて駆動され、その駆動に伴って画素電極３３への電位の供給が制御されるようになっている。

図３に示すように、平坦化膜４７上には、共通電極３９が形成されている。共通電極３９は、画素電極３３の裏側に設けられており、画素電極３３と共通電極３９の間には絶縁膜４０が介在されている。ゲート絶縁膜３８や絶縁膜４０は、例えば、二酸化珪素（SiO_２）及び窒化シリコン（SiN_x）の積層膜によって構成されているが、これに限定されない。画素電極３３、共通電極３９は、例えば、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明電極膜によって構成されているが、これに限定されない。

また、画素電極３３には、例えば複数本のスリット３３Ａが形成されている。画素電極３３が充電されるのに伴って互いに重畳する画素電極３３と共通電極３９との間に電位差が生じると、画素電極３３のスリット３３Ａの開口縁と共通電極３９との間には、アレイ基板３０の板面に沿う成分に加えて、アレイ基板３０の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が生じるので、そのフリンジ電界を利用して液晶層２３に含まれる液晶分子の配向状態を制御することができる。つまり、本実施形態に係る液晶パネル１１は、動作モードがＦＦＳ（Fringe Field Switching）モードとされている。

共通電極３９は、図４に示すように、表示領域Ａ１のほぼ全域に亘って配されている。つまり、共通電極３９は、複数の画素電極３３に対して重なる形で配されている。共通電極３９は、例えばＸ軸方向に長い方形状をなし、ドライバ１７側の一辺（外周端部）には、共通電極３９に共通信号を供給するための配線５１（共通配線）が接続されている。配線５１は、Ｘ軸方向において共通電極３９の両端部と中央部にそれぞれ配されている。各配線５１は、ドライバ１７と接続されている。これにより、共通電極３９には、ドライバ１７から共通電極３９を一定の基準電位にするための共通信号が供給される構成となっている。

本実施形態では、配線５１が共通電極３９の一辺に接続されている。このため、共通電極３９において、配線５１との接続箇所５２から遠ざかる程、共通電極３９の電気抵抗が大きくなり、共通信号に対する負荷が大きくなる。この結果、配線５１との接続箇所５２から遠い領域において共通信号の遅延が発生することが考えられる。このため、本実施形態では、図４に示すように、共通電極３９を３つの領域に区分することで、共通信号の遅延を抑制する構成となっている。

本実施形態では、共通電極３９が第１領域６１、第２領域６２、第３領域６３の３つの領域に区分されている。第１領域６１、第２領域６２、第３領域６３は、それぞれＸ軸方向（共通電極の一辺方向）に長い長手状をなしており、配線５１との接続箇所５２に近い側から第１領域６１、第２領域６２、第３領域６３の順番で配されている。共通電極３９の第１領域６１では、図５に示すように、ソース配線４３と重なる形で第１開口部７１が形成されている。第１開口部７１は、ソース配線４３の延設方向に沿って延びる長手状をなしている。なお、ソース配線４３は、Ｙ軸方向に対してわずかに傾斜する方向に延びる延在部４５を有しており、第１開口部７１は、延在部４５と重なる形で配されている。つまり、第１開口部７１は、延在部４５の延設方向に沿って延びている。第１開口部７１は、Ｘ軸方向に並ぶ複数のソース配線４３の各々に対応して設けられている。このため、第１開口部７１は、第１領域６１の長手方向（Ｘ軸方向）に沿って複数配列されている。なお、図２は、第１領域６１に対応した平面図である。また、延在部４５は、ソース配線４３の延設方向に沿って複数配列されている。つまり、第１開口部７１は、第１領域６１において、ソース配線４３の延設方向に沿って複数配列されている。

共通電極３９の第２領域６２は、配線５１との接続箇所５２に対して第１領域６１よりも遠い側に配されている。第２領域６２では、図６に示すように、ソース配線４３と重なる形で第２開口部７２が形成されている。第２開口部７２は、ソース配線４３の延設方向に沿って延びる長手状をなしている。第２開口部７２は、ソース配線４３の延在部４５と重なる形で配されている。つまり、第２開口部７２は、延在部４５の延設方向に沿って延びている。第２開口部７２は、複数のソース配線４３の各々に対応して設けられている。このため、第２開口部７２は、第２領域６２の長手方向に沿って複数配列されている。そして、第２開口部７２は、ソース配線４３の延設方向における長さが、第１開口部７１よりも小さい値で設定されている。また、第１開口部７１及び第２開口部７２は、同じ幅で設定されている。このため、第２開口部７２は、第１開口部７１よりも面積が小さいものとされる。なお、第２開口部７２は、第２領域６２において、ソース配線４３の延設方向に沿って複数配列されている。

共通電極３９の第３領域６３は、配線５１との接続箇所５２に対して第２領域６２よりも遠い側に配されている。図７に示すように、第３領域６３においては、ソース配線４３と重なる箇所に開口部が形成されていない。このように本実施形態では、共通電極３９上に複数の開口部（第１開口部７１のパターン及び第２開口部７２のパターン）が行列状に配されており、配線５１との接続箇所５２から遠くなるにつれて、開口部の面積が小さくなっている。また、共通電極３９においてドレイン配線４１と重なる箇所には、略方形状の開口部７４が形成されている。開口部７４は、コンタクトホール（図示せず）を介して画素電極３３とドレイン配線４１とを接続する際に、画素電極３３と共通電極３９とが短絡する事態を防止するために形成されている。

次に本実施形態の効果について説明する。配線から共通電極に対して共通信号を供給する場合、共通電極において配線の接続箇所から遠くなる程、共通電極の電気抵抗が大きくなり、共通信号に対する負荷が大きくなる。一方、共通電極において所定の領域に開口部を形成する場合には、開口部の面積が小さい程、その領域では共通電極の面積が大きくなり、電気抵抗が小さくなることから共通信号に対する負荷が小さくなる。このため、本実施形態では、第１領域６１に比べて配線５１の接続箇所５２から遠い領域である第２領域６２については、開口部（第２開口部７２）の面積を第１領域６１の開口部（第１開口部７１）の面積よりも小さくすることで、第２領域６２における共通信号の遅延（鈍り）を抑制することができ、表示品位をより高くすることができる。さらに第２領域６２に比べて配線５１の接続箇所５２から遠い領域である第３領域６３については、開口部を設けないことで、第３領域６３における共通信号の遅延を抑制することができる。

また、複数の画素電極３３の各々に接続される複数のＴＦＴ３２と、ＴＦＴ３２に接続されるソース配線４３と、を備え、第１開口部７１及び第２開口部７２は、それぞれソース配線４３と重なる形で形成されている。ソース配線４３と重なる箇所に開口部（第１開口部７１及び第２開口部７２）を設けることで、ソース配線４３と共通電極３９との間に寄生容量が生じる事態を抑制することができ、表示品位をより高くすることができる。

また、第１開口部７１及び第２開口部７２は、それぞれソース配線４３の延設方向に沿って延びる長手状をなしており、第２開口部７２は、ソース配線４３の延設方向における長さが第１開口部７１よりも小さいものとされる。第２開口部７２の長さを第１開口部７１の長さよりも小さくすることで、第２開口部７２の面積を第１開口部７１の面積よりも小さくすることができる。

また、アレイ基板３０と、アレイ基板３０と対向配置されるＣＦ基板２１と、アレイ基板３０とＣＦ基板２１の間に介在される液晶層２３と、を備え、ソース配線４３と共通電極３９とは、アレイ基板３０に設けられている。ＣＦ基板２１に共通電極３９が設けられている構成と比べて、ソース配線４３と共通電極３９との距離が短くなり、ソース配線４３と共通電極３９との間に寄生容量が生じ易くなるが、上記構成では、ソース配線４３と重なる箇所に開口部（第１開口部７１及び第２開口部７２）を設けることで、ソース配線４３と共通電極３９との間に寄生容量が生じる事態を抑制することができ、好適である。

＜実施形態２＞
次に、本発明の実施形態２を図８によって説明する。上記実施形態と同一部分には、同一符号を付して重複する説明を省略する。本実施形態では、アレイ基板の構成が上記実施形態と相違する。本実施形態のアレイ基板２３０では、図８に示すように、共通電極２３９に共通信号を供給するための配線５１が、共通電極２３９におけるＹ軸方向の両端部に３本ずつ、それぞれ接続されている。本実施形態では、共通電極２３９が６つの領域に区分されており、配線５１が接続された各端部側から、Ｙ軸方向の中央に向けて第１領域６１、第２領域６２、第３領域６３の順番で配されている。つまり、共通電極２３９において配線５１から最も遠い箇所であるＹ軸方向の中央部が第３領域６３となっている。このような構成とすれば、配線５１が共通電極２３９におけるＹ軸方向の両端部にそれぞれ配されている場合において、共通信号の遅延を抑制することができ、表示品位をより高くすることができる。

＜実施形態３＞
次に、本発明の実施形態３を図９によって説明する。上記実施形態と同一部分には、同一符号を付して重複する説明を省略する。本実施形態では、アレイ基板の構成が上記実施形態と相違する。本実施形態のアレイ基板３３０では、図９に示すように、共通電極３３９に共通信号を供給するための配線３５１，３５２，３５３を備える。配線３５１，３５２は、アレイ基板３３０においてＹ軸方向の一端部に配されている。配線３５１，３５２は、共通電極３３９の角部のうち、配線３５１，３５２と近い側に配された角部の各々にそれぞれ接続されている。配線３５２（配線と異なる配線である第２配線）は、配線３５１よりも長いものとされ、配線３５２の電気抵抗は、配線３５１の電気抵抗よりも高いものとされる。

また、配線３５１と共通電極３３９との接続箇所３５１Ａは、第２領域３６２よりも第１領域３６１に近い箇所に配され、配線３５２と共通電極３３９との接続箇所３５２Ａは、第１領域３６１よりも第２領域３６２に近い箇所に配されている。本実施形態では、共通電極３３９において第１領域３６１が配線３５１側に偏在されており、第２領域３６２が配線３５２側に偏在されている。そして、共通電極３３９上において第１領域３６１及び第２領域３６２以外の領域が第３領域３６３となっている。また、配線３５３は、共通電極３３９の角部のうち、配線３５１，３５２と遠い側に配された角部付近の接続箇所３５３Ａにおいて接続されている。配線３５３は、主にＹ軸方向に延びる形で配されており、アレイ基板３３０の非表示領域Ａ２のうち、Ｘ軸方向における一端部に配されている。配線３５３の長さは、配線３５２よりも長いものとされ、配線３５３の電気抵抗は、配線３５２の電気抵抗よりも高いものとされる。

各配線３５１，３５２，３５３は、共通電極３３９とは反対側の一端部がそれぞれアレイ基板３３０の一端部に配されている。各配線３５１，３５２，３５３から共通電極３３９に対してそれぞれ共通信号を供給することで、一本の配線のみから共通信号を供給する構成と比べて、配線との接続箇所からの距離に起因した共通信号の遅延を抑制することができる。しかしながら、上記構成のように、配線３５２の電気抵抗が、配線３５１の電気抵抗よりも大きくなっている場合には、配線の電気抵抗に起因して、第２領域３６２において共通信号の遅延が生じ易い。上記構成では、第２領域３６２は、開口部の面積を第１領域３６１に比べて小さくしていることから、共通信号の遅延を抑制することができ、好適である。

なお、例えば、配線３５１と配線３５２の電気抵抗を等しくすれば、配線の電気抵抗に起因した共通信号の遅延を抑制することは可能である。しかしながら、配線の電気抵抗は、幅や長さに依存することから、電気抵抗を等しくするためには、配線３５１及び配線３５２の幅や長さを調整する必要があり、配線に係る設計の自由度が低下してしまう。上記構成では、開口部の面積を設定することで共通信号の遅延を抑制することができるため、配線３５１，３５２（配線及び第２配線）の電気抵抗を等しくするために配線３５１，３５２の幅や長さを調整する必要がなく、設計に係る自由度をより高くすることができる。また、配線３５３は、配線３５２よりも長く、電気抵抗がより高い配線であるが、配線３５３は、開口部が形成されていない第３領域３６３に接続されているため、共通信号の遅延を抑制することができ、好適である。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態では、共通電極がアレイ基板に配されている構成を例示したが、共通電極がＣＦ基板に配されていてもよい。
（２）上記実施形態では、第１開口部７１及び第２開口部７２がソース配線４３と重なる構成を例示したが、これに限定されない。第１開口部７１及び第２開口部７２は、アレイ基板の表示領域Ａ１上に配されたソース配線４３以外の配線と重なる形で配されていてもよい。また、上記実施形態では、第１開口部７１及び第２開口部７２がソース配線４３の延在部４５と重なる構成を例示したが、これに限定されず、ソース配線４３の少なくとも一部と重なっていればよい。
（３）第１開口部７１及び第２開口部７２の形状や配置態様は上記実施形態で例示したものに限定されない。第２開口部は第１開口部よりも面積が大きければよく、互いに異なる形状であってもよい。
（４）第１領域（第１開口部７１が形成されている領域）、第２領域（第２開口部７２が形成されている領域）、第３領域（ソース配線と重なる開口部が形成されていない領域）の各形成範囲や配置態様は、適宜変更可能であり、共通信号を共通電極に供給した際に共通電極上の電圧分布が均一に近づくように設定されていればよい。また、上記実施形態では、共通電極が３つの領域（第１〜第３領域）に区分されている構成を例示したが、共通電極が２つの領域（第１領域及び第２領域）のみに区分されていてもよい。また、共通電極が４つ以上の領域に区分されていてもよく、配線と共通電極との接続箇所から遠い領域程、開口部の面積が小さくなっていればよい。
（５）上記実施形態では、共通電極３９に対してドライバ１７から共通信号が供給される構成を例示したが、これに限定されない。
（６）上記実施形態３では、配線３５２が配線３５１よりも長い構成を例示したが、これに限定されない。配線３５２の電気抵抗が、配線３５１の電気抵抗よりも高い値で設定されていればよい。

１１…液晶パネル、２１…ＣＦ基板（第２基板）、３０，２３０，３３０…アレイ基板（第１基板）、３２…ＴＦＴ（スイッチング素子）、３３…画素電極、３９，２３９，３３９…共通電極、４３…ソース配線、５１…配線、５２…配線との接続箇所、６１，３６１…第１領域、６２，３６２…第２領域、７１…第１開口部、７２…第２開口部、３５１Ａ…配線と共通電極との接続箇所、３５２…配線（第２配線）、３５２Ａ…第２配線と共通電極との接続箇所

Claims (5)

1. 複数の画素電極と、
   前記複数の画素電極に対して重なる形で配されると共に配線が接続されている共通電極であって、複数の第１開口部が形成された領域である第１領域と、前記第１開口部よりも面積の小さい第２開口部が複数形成されると共に前記配線との接続箇所に対して前記第１領域よりも遠い側に配される第２領域と、を有する共通電極と、を備える液晶パネル。
2. 前記複数の画素電極の各々に接続される複数のスイッチング素子と、
   前記スイッチング素子に接続されるソース配線と、を備え、
   前記第１開口部及び前記第２開口部は、それぞれ前記ソース配線の少なくとも一部と重なる形で形成されている請求項１に記載の液晶パネル。
3. 前記第１開口部及び前記第２開口部は、それぞれ前記ソース配線の延設方向に沿って延びる長手状をなしており、
   前記第２開口部は、前記ソース配線の延設方向における長さが前記第１開口部よりも小さい請求項２に記載の液晶パネル。
4. 第１基板と、
   前記第１基板と対向配置される第２基板と、
   前記第１基板と前記第２基板の間に介在される液晶層と、を備え、
   前記ソース配線と前記共通電極とは、前記第１基板に設けられている請求項２又は請求項３に記載の液晶パネル。
5. 前記共通電極には、前記配線と異なる配線である第２配線が接続され、
   前記配線との前記接続箇所は、前記第２領域よりも前記第１領域に近い箇所に配され、
   前記第２配線と前記共通電極との接続箇所は、前記第１領域よりも前記第２領域に近い箇所に配され、
   前記第２配線の電気抵抗は、前記配線の電気抵抗よりも高い請求項１から請求項４のいずれか１項に記載の液晶パネル。

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