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JP2019160871A - 半導体装置の製造方法および半導体記憶装置 - Google Patents

半導体装置の製造方法および半導体記憶装置 Download PDF

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Abstract

【課題】アスペクト比の大きい構造体の倒壊を防ぐことができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、下地層上に、その上面に沿った第１方向に延びる犠牲膜を形成し、前記犠牲膜が形成された前記下地層の上に、前記表面に沿った第２方向であって、前記第１方向と交差する第２方向に延びる複数の構造体を含むラインアンドスペースパターンを形成し、前記複数の構造体の間のスペースを介して前記犠牲膜を選択的に除去することにより、前記下地層と前記複数の構造体との間に、前記複数の構造体間のスペースを相互に連通させる空間を形成する。【選択図】図１

Description

実施形態は、半導体装置の製造方法および半導体記憶装置に関する。
半導体装置の製造過程では、ウェットエッチングや表面洗浄の過程において、ウェーハ表面に処理液が供給され、その後、ウェーハ表面を乾燥させる処理が実施される。例えば、ウェーハ表面にアスペクト比の大きいラインアンドスペースパターンが形成されている場合、スペース内に残る処理液のラプラス圧によりパターン倒壊の懸念がある。
米国特許公開公報第２０１１／００７３８６６号明細書
実施形態は、アスペクト比の大きい構造体の倒壊を防ぐことができる半導体装置の製造方法を提供する。
実施形態に係る半導体装置の製造方法は、下地層上に、その上面に沿った第１方向に延びる犠牲膜を形成し、前記犠牲膜が形成された前記下地層の上に、前記表面に沿った第２方向であって、前記第１方向と交差する第２方向に延びる複数の構造体を含むラインアンドスペースパターンを形成し、前記複数の構造体の間のスペースを介して前記犠牲膜を選択的に除去することにより、前記下地層と前記複数の構造体との間に、前記複数の構造体間のスペースを相互に連通させる空間を形成する。
実施形態に係る半導体記憶装置を模式的に示す斜視図である。 実施形態に係る半導体記憶装置の上面を示す模式平面図である。 実施形態に係る半導体記憶装置を示す模式断面図である。 実施形態に係る半導体記憶装置の製造過程を示す模式図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 実施形態に係る半導体記憶装置の製造方法を示す模式図である。 実施形態の変形例に係る半導体記憶装置の製造方法を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体記憶装置１を模式的に示す斜視図である。半導体記憶装置１は、３次元配置されたメモリセルを含むＮＡＮＤ型不揮発性記憶装置である。図１では、各構成要素間を電気的に絶縁する絶縁膜を省略している。
半導体記憶装置１は、ソース層ＳＬの上方に積層された複数の電極層（以下、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤ）と、複数の柱状体ＣＬと、を含む。
柱状体ＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、それらの積層方向（Ｚ方向）に延びる。柱状体ＣＬは、Ｚ方向に延びる半導体層３０を含み（図３参照）、接続プラグＣＶを介してビット線ＢＬに電気的に接続される。また、柱状体ＣＬは、ソース層ＳＬに電気的に接続される。
図１に示すように、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのそれぞれの端部は、階段状に設けられる。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれの端部に接続されたコンタクトプラグＣＣおよび接続プラグＣＹを介して上層の配線ＧＬに接続される。
半導体記憶装置１は、柱状支持体ＳＣＬと、連通部材ＣＭと、をさらに含む。柱状支持体ＳＣＬは、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのうちの少なくとも１つを貫いてＺ方向に延びる。柱状支持体ＳＣＬは、例えば、酸化シリコンなどの絶縁体を含む。連通部材ＣＭは、ソース層ＳＬと選択ゲートＳＧＳとの間に設けられ、ソース層ＳＬの表面に沿ってＹ方向に延びる。連通部材ＣＭは、例えば、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤと同じ材料を含む。
図２は、実施形態に係る半導体記憶装置１の上面を示す模式平面図である。半導体記憶装置１は、例えば、Ｙ方向に並んだ複数の積層体１０を含む。積層体１０は、それぞれＺ方向に積層された選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを含む。
図２に示すように、積層体１０の外縁は、スリットＳＴにより画される。スリットＳＴは、積層体１０の上面からソース層ＳＬに至る深さを有する。また、スリットＳＴの内部にはシリコン酸化膜などの絶縁膜が埋め込まれ、隣合う積層体１０の間を電気的に絶縁する（図８（ｂ）参照）。
積層体１０は、例えば、Ｘ方向に延在し、それぞれメモリセル領域ＭＣＲ１、ＭＣＲ２、引き出し領域ＨＵＲ１、ＨＵＲ２、およびタップ領域ＴＰＲを含む。メモリセル領域ＭＣＲ１、ＭＣＲ２、引き出し領域ＨＵＲ１、ＨＵＲ２、およびタップ領域ＴＰＲは、Ｘ方向に並ぶように配置される。
積層体１０の両端には、引き出し領域ＨＵＲ１およびＨＵＲ２がそれぞれ配置される。メモリセル領域ＭＣＲ１およびＭＣＲ２は、引き出し領域ＨＵＲ１と引き出し領域ＨＵＲ２との間に設けられる。タップ領域ＴＰＲは、メモリ領域ＭＣＲ１とメモリ領域ＭＣＲ２との間に配置される。
メモリセル領域ＭＣＲ１およびＭＣＲ２には、それぞれ複数の柱状体ＣＬが設けられ、その上方にビット線ＢＬが配置される。引き出し領域ＨＵＲ１およびＨＵＲ２には、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの階段状の端部に接続されるコンタクトプラグＣＣが設けられる。また、引き出し領域ＨＵＲ１およびＨＵＲ２には、柱状支持体ＳＣＬが設けられる。
タップ領域ＴＰＲには、例えば、ソース層ＳＬを上層の配線に電気的に接続するためのコンタクトプラグが設けられる。また、ソース層ＳＬと図示しない基板との間に設けられる回路と、上層の配線と、を電気的に接続するためのコンタクトプラグも設けられる。さらに、柱状支持体ＳＣＬは、タップ領域ＴＰＲにも設けられる。
図２に示すように、連通部材ＣＭは、引き出し領域ＨＵＲ１、ＨＵＲ２およびタップ領域ＴＰＲにそれぞれ配置される。連通部材ＣＭは、積層体１０の下部に設けられ、その両端は、スリットＳＴを埋め込んだ絶縁膜に接する。
例えば、連通部材ＣＭが金属材料を含む場合、連通部材ＣＭをメモリセル領域ＭＣＲ１もしくはＭＣＲ２に配置すると、柱状体ＣＬに含まれる半導体層と干渉し、柱状体ＣＬを相互に短絡させる怖れがある。一方、引き出し領域ＨＵＲ１、ＨＵＲ２およびタップ領域ＴＰＲに設けられるコンタクトプラグは、柱状体ＣＬほど高密度ではない。このため、コンタクトプラグと連通部材ＣＭとの間に大きなスペースマージンを確保できる。また、柱状支持体ＳＣＬは絶縁体であるため、連通部材ＣＭと干渉しても短絡の怖れはない。よって、連通部材ＣＭは、引き出し領域ＨＵＲ１、ＨＵＲ２およびタップ領域ＴＰＲにそれぞれ配置される。
図３（ａ）および（ｂ）は、実施形態に係る半導体記憶装置１を示す模式断面図である。図３（ａ）は、柱状体ＣＬの断面構造を示す模式図である。図３（ｂ）は、図３（ａ）中に示すＡ−Ａ線に沿った断面を示す模式図であり、メモリセルＭＣの構造を表している。
図３（ａ）に示すように、柱状体ＣＬは、ソース層ＳＬの上に積層された絶縁膜１３、絶縁膜１５、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いてＺ方向に延びる。絶縁膜１５は、選択ゲートＳＧＳとワード線ＷＬとの間、隣接するワード線ＷＬの間、および、ワード線ＷＬと選択ゲートＳＧＤとの間にそれぞれ配置される。最上層の絶縁膜１５とビット線ＢＬとの間には、絶縁膜１７が設けられる。
柱状体ＣＬは、メモリ膜ＭＦと、半導体層３０と、絶縁性コア３５と、を含む。絶縁性コア３５は、例えば、酸化シリコンであり、Ｚ方向に延在する。半導体層３０は、絶縁性コアを囲むように設けられ、その下端においてソース層ＳＬに接続される。また、半導体層３０は、その上端において接続プラグＣＶに接続される。半導体層３０は、例えば、ポリシリコン層である。
メモリ膜ＭＦは、半導体層３０の側面を覆うように設けられ、半導体層３０に沿ってＺ方向に延びる。メモリ膜ＭＦは、例えば、ブロック絶縁膜２３、電荷保持膜２５およびトンネル絶縁膜２７を含む多層構造を有する。
ブロック絶縁膜２３、電荷保持膜２５およびトンネル絶縁膜２７は、ワード線ＷＬから絶縁性コア３５に向かう方向に積層される。ブロック絶縁膜２３およびトンネル絶縁膜２７は、例えば、シリコン酸化膜である。電荷保持膜２５は、例えば、シリコン窒化膜である。また、ブロック絶縁膜２３は、例えば、酸化アルミニウムなどの金属酸化物を含む多層構造を有しても良い。
図３（ｂ）に示すメモリセルＭＣは、柱状体ＣＬとワード線ＷＬとが交差する部分に設けられる。メモリ膜ＭＦは、半導体層３０とワード線ＷＬとの間に位置し、半導体層３０を囲むように設けられる。メモリ膜ＭＦの半導体層３０とワード線ＷＬとの間に位置する部分は、メモリセルＭＣの記憶部として機能する。また、半導体層３０は、メモリセルＭＣのチャネルとして機能し、ワード線ＷＬは、メモリセルＭＣの制御ゲートとして機能する。
次に、図４（ａ）〜図８（ｂ）を参照して、実施形態に係る半導体記憶装置１の製造方法を説明する。図４（ａ）〜図８（ｂ）は、半導体記憶装置１の製造過程を順に示す模式図である。
図４（ａ）は、ソース層ＳＬ、その上に形成された絶縁膜３７および犠牲部材４０の断面を示す模式図である。図４（ｂ）は、絶縁膜３７の上面を示す平面図である。ソース層ＳＬは、例えば、導電性のポリシリコン層であり、図示しないシリコン基板の上方に層間絶縁膜を介して設けられる。
図４（ａ）および（ｂ）に示すように、Ｙ方向に延びる線状の犠牲部材４０が絶縁膜３７の上に設けられる。絶縁膜３７は、例えば、シリコン酸化膜である。犠牲部材４０は、例えば、アンドープのポリシリコンである。
犠牲部材４０のＺ方向の厚さＴＳＣおよびＸ方向の幅ＷＳＣは、例えば、１４ナノメートル（ｎｍ）以上である。厚さＴＳＣおよび幅ＷＳＣは、好ましくは、２０ｎｍ以上であり、より好ましくは、３０ｎｍ以上である。
図５（ａ）に示すように、絶縁膜３７の上に絶縁膜１３を形成する。絶縁膜１３は、犠牲部材４０を覆うように形成される。さらに、絶縁膜１３の上に、犠牲膜４５と絶縁膜１５とを交互に積層する。犠牲膜４５の積層数は、例えば、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤの積層数と同じである。絶縁膜１３および１５は、例えば、シリコン酸化膜である。犠牲膜４５は、例えば、シリコン窒化膜である。
図５（ｂ）に示すように、絶縁膜１５および犠牲膜４５の端部を階段状に形成する。絶縁膜１５および犠牲膜４５は、例えば、図示しないエッチングマスクのＸ方向の端を段階的に後退させながら順に除去される。
図６（ａ）に示すように、絶縁膜１５および犠牲膜４５のそれぞれの端部を覆う絶縁膜５５を形成する。絶縁膜５５は、その上面が最上層の絶縁膜１５の上面と同じレベルに位置するように形成される。絶縁膜５５は、例えば、シリコン酸化膜である。
図６（ｂ）に示すように、柱状体ＣＬおよび柱状支持体ＳＣＬを、犠牲膜４５を貫くように形成する。柱状体ＣＬは、例えば、少なくともフォトアライメントのずれ量よりも広い間隔を持って、犠牲部材４０から離間した位置に形成される。これにより、柱状体ＣＬと犠牲部材４０との干渉を回避することができる。一方、柱状支持体ＳＣＬは、犠牲部材４０の近傍に配置することができる。
図７（ａ）に示すように、柱状体ＣＬおよび柱状支持体ＳＣＬを覆う絶縁膜１７を形成した後、マスク層６３を用いて、スリットＳＴを形成する。スリットＳＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、絶縁膜１７の上面からソース層ＳＬに至る深さを有するように形成される。
図７（ｂ）に示すように、最下層の犠牲膜４５とソース層ＳＬとの間に連通路ＣＰを形成する。なお、図７（ｂ）および以下の図８（ａ）、図８（ｂ）は、図７（ａ）中に示すＢ−Ｂ線に沿った断面を示す模式図である。
連通路ＣＰは、スリットＳＴを介して犠牲部材４０を選択的にエッチングすることにより形成される。連通路ＣＰは、犠牲部材４０を除去することにより形成される空洞である。
例えば、シリコン酸化膜、シリコン窒化膜をエッチングしないで、ポリシリコンを選択的に除去できるエッチング液をスリットＳＴを介して供給する。また、犠牲部材４０のエッチングには、ノンドープのポリシリコンのエッチング速度が、不純物をドーピングした導電性のポリシリコンのエッチング速度よりも早いエッチング液を用いる。
図８（ａ）に示すように、マスク層６３を除去した後に、スリットＳＴを介して犠牲膜４５を選択的に除去し、絶縁膜１５の間にスペース４５Ｓを形成する。例えば、熱リン酸をスリットＳＴを介して供給することにより、犠牲膜４５であるシリコン窒化膜を選択的に除去する。
図８（ｂ）に示すように、スリットＳＴを介してスペース４５Ｓの内部に金属層を形成した後、スリットＳＴを埋め込むように絶縁膜６５を形成する。スペース４５Ｓの内部には、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤが形成される。この際、連通路ＣＰの内部にも金属層が堆積され、連通部材ＣＭが形成される。連通部材ＣＭは、その端面が絶縁膜６５に接するように形成される。
続いて、コンタクトプラグＣＣ、上層の配線ＧＬおよびビット線ＢＬなどを形成して、半導体記憶装置１を完成させる（図１参照）。
図９（ａ）および（ｂ）は、実施形態に係る半導体装置の製造方法を示す模式図である。図９（ａ）は、図７（ｂ）に示す製造過程において、マスク層６３を除去するステップを表す模式図である。図９（ｂ）は、連通路ＣＰを設けない製造方法における同じ工程を示す模式図である。
マスク層６３は、例えば、レジスト膜であり、剥離液もしくは酸溶液を用いて除去される。この際、剥離液もしくは酸溶液、または、処理後の洗浄液の一部がスリットＳＴの内部に残る場合がある。
図９（ａ）に示す例では、スリットＳＴ間が連通路ＣＰによりつながっている。このため、各スリットの内部には、略同量の処理液ＰＬが残る。これに対し、図９（ｂ）に示す例では、連通路ＣＰが形成されていないため、各スリットＳＴに残る処理液ＰＬの量は区々である。その結果、各スリットＳＴにおける処理液ＰＬの界面張力の違いに起因するラプラス圧が生じ、例えば、絶縁膜１５と犠牲膜４５を含む積層体を撓ませる。例えば、積層体のアスペクト比（ＴＳＢ／ＷＳＢ）が大きいと、その撓み量も大きくなり、積層体の倒壊に至る場合もある。
本実施形態に係る半導体装置の製造方法では、連通路ＣＰを形成することにより、処理液ＰＬの残量を均一化し、ラプラス圧を抑制することができる。これにより、半導体装置の製造過程におけるウェット処理の際に、アスペクト比の高い構造体の倒壊を回避することができる。これにより、半導体装置の製造歩留りを向上させることができる。
例えば、連通路ＣＰの断面の幅および高さが３０ｎｍ以上であれば、処理液の流れがスムーズになり、各スリットＳＴに残る処理液の量を均一化できる。また、連通路ＣＰの断面の形状は、矩形に限定されるものではなく、例えば、半円であっても良い。その場合、断面の半径は、例えば、１５ｎｍ以上であれば良い。また、下地層上における連通路ＣＰの密度が高くなり過ぎると、その上の構造体の強度が低下する。このため、図２に示す例のように、積層体の中心と両端に適宜配置されることが好ましい。
図１に示す半導体記憶装置１では、その記憶容量を大きくするために、ワード線ＷＬの積層数を大きくすることが好ましい。すなわち、犠牲膜４５の積層数が多くなるため、積層体のアスペクト比が大きくなり倒壊が生じやすくなる。したがって、本実施形態に係る製造方法により、半導体記憶装置１の製造歩留りを向上させることができる。
図１０（ａ）および（ｂ）は、実施形態の変形例に係る半導体記憶装置１の製造方法を示す模式図である。図１０（ａ）は、ソース層ＳＬの上に形成された犠牲部材７０、および、その上に形成された絶縁膜３７の断面を示す模式図である。図４（ｂ）は、絶縁膜３７の上面を示す平面図である。
図１０（ａ）に示すように、犠牲部材７０は、ソース層ＳＬに設けられた溝の内部に形成される。また、図１０（ｂ）に示すように、犠牲部材７０は、Ｙ方向に延びる線状に設けられる。犠牲部材７０は、例えば、金属もしくはアンドープのポリシリコンを含む。
この例でも、図５（ａ）〜図８（ｂ）に示す製造過程を経て、半導体記憶装置１が形成される。そして、犠牲部材７０を選択的に除去することにより、ソース層ＳＬに設けられた溝である連通路ＣＰが形成される。これにより、ウェット処理においてスリットＳＴの内部に残る処理液の量を均等化し、ラプラス圧を抑制することができる。
この例では、犠牲部材７０は、ソース層ＳＬの溝の内部に設けられる。このため、ソース層ＳＬの上面の平坦性が乱されることがなく、その上方に積層される各層への影響も少ない。すなわち、犠牲部材７０の断面のサイズを大きくすることが可能であり、より大きな断面を有する連通路ＣＰを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、 １０…積層体、 １３、１５、１７、３７、５５、６５…絶縁膜、 ２３…ブロック絶縁膜、 ２５…電荷保持膜、 ２７…トンネル絶縁膜、 ３０…半導体層、 ３５…絶縁性コア、 ４０、７０…犠牲部材、 ４５…犠牲膜、 ４５Ｓ…スペース、 ６３…マスク層、 ＢＬ…ビット線、 ＧＬ…配線、 ＣＣ…コンタクトプラグ、 ＣＶ、ＣＹ…接続プラグ、 ＣＬ…柱状体、 ＳＣＬ…柱状支持体、 ＣＭ…連通部材、 ＣＰ…連通路、 ＭＣＲ１、ＭＣＲ２…メモリセル領域、 ＨＵＲ１、ＨＵＲ２…引き出し領域、 ＴＰＲ…タップ領域、 ＭＣ…メモリセル、 ＭＦ…メモリ膜、 ＷＬ…ワード線、 ＳＧＤ、ＳＧＳ…選択ゲート、 ＳＬ…ソース層、 ＳＴ…スリット、 ＰＬ…処理液

Claims (7)

  1. 下地層上に、その上面に沿った第１方向に延びる犠牲膜を形成し、
    前記犠牲膜が形成された前記下地層の上に、前記表面に沿った第２方向であって、前記第１方向と交差する第２方向に延びる複数の構造体を含むラインアンドスペースパターンを形成し、
    前記複数の構造体の間のスペースを介して前記犠牲膜を選択的に除去することにより、前記下地層と前記複数の構造体との間に、前記複数の構造体間のスペースを相互に連通させる空間を形成する半導体装置の製造方法。
  2. 前記複数の構造体は、前記下地層上において、その前記上面と交差する第３方向に積層された複数の絶縁膜を分断する溝を設けることにより形成される請求項１記載の半導体装置の製造方法。
  3. 前記溝は、その内壁に前記犠牲膜の端面が露出する深さを有するように形成される請求項２記載の半導体装置の製造方法。
  4. 前記スペースを連通させる前記空間は、前記犠牲膜のエッチング速度が前記構造体のエッチング速度よりも早いエッチング液を用いて形成される請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 導電層と、
    前記導電層の上方に積層され、前記導電層の上面に沿った第１方向に延びる複数の電極層と、
    前記複数の導電層の積層方向に前記複数の導電層を貫いて延び、前記積層方向に延在する半導体層を含む柱状体と、
    前記複数の電極層の側面を覆う絶縁膜と、
    前記導電層と、前記複数の電極層のうちの最下層の電極層と、の間に設けられ、前記導電層の前記上面に沿った第２方向であって、前記第１方向と交差する第２方向に延び、前記絶縁膜に接する端部を有する連通部材と、
    を備えた半導体記憶装置。
  6. 前記連通部材は、前記複数の電極層と同じ材料を含む請求項５記載の半導体記憶装置。
  7. 前記複数の電極層のうちの少なくとも１つを貫いて延びる柱状支持体をさらに備え、
    前記複数の電極層は、前記柱状体を含む第１領域と、前記柱状支持体を含む第２領域と、を有し、
    前記連通部材は、前記複数の電極層の前記第２領域に位置する部分と、前記下地層と、の間に位置する請求項５または６に記載の半導体記憶装置。
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