JP2019145760A - インタポーザ及びこれを含むプリント回路基板 - Google Patents

Abstract

【課題】インタポーザ及びこれを含むプリント回路基板が電子機器内で占める面積を最小化する。【解決手段】一面１１０に複数の第１電子素子Ｅ１が実装された第１基板１００と一面２１０に複数の第２電子素子Ｅ２が実装された第２基板２００とを接続するインタポーザ３００において、一面が第１基板の一面と対向し、他面が第２基板の一面と対向するように、第１基板と第２基板との間に配置される絶縁層３１０と、一面に開放されて第１電子素子を収容する複数の第１キャビティ３２０と、上記他面に開放されて第２電子素子を収容する複数の第２キャビティ３３０と、絶縁層の一面から他面に貫通され、第１基板と第２基板とを電気的に接続するビア３４０と、を含む。ビアは、複数の第１キャビティの間及び複数の第２キャビティの間を通過する。【選択図】図２

Description

本発明は、インタポーザ（ｉｎｔｅｒｐｏｓｅｒ）及びこれを含むプリント回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）に関する。

各種電子機器の使用が爆発的に増加するとともにデジタル技術や半導体技術等の発達により、精密かつ複雑な電子機器応用分野が広範囲になっている。電子機器の内部部品の密集度が高くなることにより、個々の部品（ａｃｔｉｖｅ、ｐａｓｓｉｖｅ）を接続するために必要なＰＣＢ面積が大きくなっている。一方、バッテリーの大きさは大きくなる傾向にあり、このため、電子機器の限定された空間内でＰＣＢを効率的に配置、装着する必要がある。

韓国登録特許第１０−１３２４５９５号公報

本発明の一側面によれば、一面に複数の第１電子素子が実装された第１基板と、一面に複数の第２電子素子が実装された第２基板と、を接続するインタポーザにおいて、一面が上記第１基板の一面と対向し、他面が上記第２基板の一面と対向するように、上記第１基板と上記第２基板との間に配置される絶縁層と、上記一面に開放されて上記第１電子素子を収容する複数の第１キャビティと、上記他面に開放されて上記第２電子素子を収容する複数の第２キャビティと、上記絶縁層の一面から他面に貫通され、上記第１基板と上記第２基板とを電気的に接続するビアと、を含み、上記ビアは、上記複数の第１キャビティの間及び上記複数の第２キャビティの間を通過するインタポーザが提供される。

本発明の一側面によれば、一面に複数の第１電子素子が実装された第１基板と、一面に複数の第２電子素子が実装された第２基板とを接続するインタポーザにおいて、一面が上記第１基板の一面と対向し、他面が上記第２基板の一面と対向するように、上記第１基板と上記第２基板との間に配置される絶縁層と、上記一面に開放されて上記第１電子素子を収容する複数の第１キャビティと、上記他面に開放されて上記第２電子素子を収容する複数の第２キャビティと、上記絶縁層の一面から他面に貫通され、上記第１基板と上記第２基板とを電気的に接続するビアと、を含み、上記絶縁層は、複数層で構成され、上記ビアは、上記絶縁層の複数層のそれぞれに上下にスタック（ｓｔａｃｋ）されるように形成されるビア導体を含むインタポーザが提供される。

本発明の一側面によれば、一面に複数の第１電子素子が実装された第１基板と、一面に複数の第２電子素子が実装された第２基板と、上記第１基板と上記第２基板とを接続するインタポーザと、を含み、上記インタポーザは、一面が上記第１基板の一面と対向し、他面が上記第２基板の一面と対向するように、上記第１基板と上記第２基板との間に配置される絶縁層と、上記一面に開放されて上記第１電子素子を収容する複数の第１キャビティと、上記他面に開放されて上記第２電子素子を収容する複数の第２キャビティと、上記絶縁層の一面から他面に貫通され、上記第１基板と上記第２基板とを電気的に接続するビアと、を含み、上記ビアは、上記複数の第１キャビティの間及び上記複数の第２キャビティの間を通過するプリント回路基板が提供される。

本発明の一側面によれば、一面に複数の第１電子素子が実装された第１基板と、一面に複数の第２電子素子が実装された第２基板と、上記第１基板と上記第２基板とを接続するインタポーザと、を含み、上記インタポーザは、一面が上記第１基板の一面と対向し、他面が上記第２基板の一面と対向するように、上記第１基板と上記第２基板との間に配置される絶縁層と、上記一面に開放されて上記第１電子素子を収容する複数の第１キャビティと、上記他面に開放されて上記第２電子素子を収容する複数の第２キャビティと、上記絶縁層の一面から他面に貫通され、上記第１基板と上記第２基板とを電気的に接続するビアと、を含み、上記絶縁層は、複数層で構成され、上記ビアは、上記絶縁層の複数層のそれぞれに上下にスタック（ｓｔａｃｋ）されるように形成されるビア導体を含むプリント回路基板が提供される。

プリント回路基板が装着された電子機器を示す図である。 本発明の実施例に係るプリント回路基板を示す図である。 本発明の実施例に係るインタポーザを示す図である。 本発明の実施例に係るインタポーザを示す図である。 本発明の実施例に係るインタポーザの製造方法を示す図である。 本発明の実施例に係るインタポーザの製造方法を示す図である。 本発明の様々な実施例に係るインタポーザを示す図である。 本発明の様々な実施例に係るインタポーザを示す図である。 本発明の様々な実施例に係るインタポーザを示す図である。

本発明に係るインタポーザ及びこれを含むプリント回路基板の実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。

また、以下で使用する第１、第２等の用語は、同一または相応する構成要素を区別するための識別記号に過ぎず、同一または相応する構成要素が第１、第２等の用語により限定されることはない。

また、「結合」とは、各構成要素の間の接触関係において、各構成要素が物理的に直接接触する場合のみを意味することではなく、他の構成が各構成要素の間に介在され、その他の構成に構成要素がそれぞれ接触している場合まで包括する概念として使用する。

図１は、プリント回路基板が装着されている電子機器を示す図であり、図２は、本発明の実施例に係るプリント回路基板を示す図であり、図３及び図４は、本発明の実施例に係るインタポーザを示す図である。

スマートフォンや様々な電子機器にはプリント回路基板が装着される。プリント回路基板には電子機器に必要な部品が実装され、プリント回路基板により部品間の電気的接続が可能になり、これにより、電子機器の機能を実現することができる。このプリント回路基板は、メインボード（ｍａｉｎ ｂｏａｒｄ）であり得る。

図１に示すように、特に携帯用電子機器１には、メインボードであるプリント回路基板１０、バッテリー２０等が電子機器ハウジング内に装着されるが、ディスプレイの大きさが大きくなり、カメラが高解像度の機能を有する等、電子機器１の仕様が高くなると、それに応ずる電力消費量が増加するため、バッテリー２０の容量や大きさも大きくなる必要がある。バッテリー２０の大きさが大きくなると、相対的にプリント回路基板１０が占めることのできる面積が減少することになる。逆に、プリント回路基板１０が占める面積を小さくすると、バッテリー２０に割り当てられる面積が大きくなるので、バッテリー２０の大型化が可能になる。

本発明の実施例に係るプリント回路基板１０は、図２に示すように、複層構造、スタック（ｓｔａｃｋ）構造またはサンドイッチ（ｓａｎｄｗｉｃｈ）構造を有し、これにより、プリント回路基板１０が電子機器内で占める面積が最小化され、さらに、バッテリー２０が占める面積を大きくすることができる。

図２を参照すると、本発明の実施例に係るプリント回路基板１０は、第１基板１００、第２基板２００及びインタポーザ３００を含む。

第１基板１００及び第２基板２００は、電子素子が実装され、プリント回路基板としての実質的な役割を担い、インタポーザ３００は、第１基板１００及び第２基板２００を支持するとともに第１基板１００と第２基板２００との電気的接続を担う。

第１基板１００と第２基板２００は、互いに上下に離隔して配置され、複層構造、スタック構造、サンドイッチ構造を形成する。具体的に、第１基板１００の一面１１０と第２基板２００の一面２１０とが対向するように、第１基板１００と第２基板２００とが離隔して配置される。

第１基板１００及び第２基板２００のそれぞれは、板状であり、複数の絶縁材層と複数の回路層とで構成された多層基板であり得、回路層を基準にして８層または１０層基板であり得る。

第１基板１００及び第２基板２００の絶縁材層は、エポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂、ＬＣＰ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｐｏｌｙｍｅｒ）等の絶縁物質で形成された層である。回路層は、銅（Ｃｕ）等の金属等の伝導性物質で形成され、特定パターンを有するように設計される。回路層は、絶縁材層の片面または両面に形成され、互いに異なる層の回路層は、絶縁材層を貫通する接続導体を介して電気的に接続可能になる。

第１基板１００の一面１１０には、複数の第１電子素子Ｅ１が実装される。ここで、第１電子素子Ｅ１は、能動素子、受動素子、集積回路等を含むことができるが、種類に制限はない。また、第１基板１００の他面１２０には複数の第３電子素子Ｅ３が実装されることができる。

第１基板１００の一面１１０には、第１パッド１３０が備えられる。第１パッド１３０は、回路層を介して第１電子素子Ｅ１及び／または第３電子素子Ｅ３と電気的に接続可能になる。特に、第１パッド１３０と第３電子素子Ｅ３とは、回路層だけではなく、第１基板１００を貫通して形成されるビアを介して接続される。

第１パッド１３０は、第１基板１００の一面１１０側から最外層に位置した回路層の一部であり得る。具体的に、第１パッド１３０は、第１基板１００の最外層の絶縁材層に形成され、ソルダーレジストによりカバーされた回路層の一部であってもよく、第１パッド１３０は、ソルダーレジストの開口を介して露出することができる。

第１パッド１３０は、複数形成されることができる。

第２基板２００の一面２１０には、複数の第２電子素子Ｅ２が実装される。ここで、第２電子素子Ｅ２は、能動素子、受動素子、集積回路等を含むことができ、種類に制限はない。

また、第２基板２００の一面２１０には、第２パッド２３０が備えられる。第２パッド２３０は、回路層を介して第２電子素子Ｅ２と電気的に接続可能になる。

第２パッド２３０は、第２基板２００の一面側から最外層に位置した回路層の一部であり得る。具体的に、第２パッド２３０は、第２基板２００の最外層の絶縁材層に形成され、ソルダーレジストにカバーされた回路層の一部であってもよく、第２パッド２３０は、ソルダーレジストの開口を介して露出することができる。

第２パッド２３０は、複数形成されることができる。

第１基板１００の一面１１０と第２基板２００の一面２１０とが互いに向かい合い、第１パッド１３０と第２パッド２３０とが互いに向かい合う。ここで、第１パッド１３０と第２パッド２３０の位置は、互いに対応しており、具体的には、第１パッド１３０から第２パッド２３０に（またはその逆に）連結される線（例えば、第１パッド１３０と第２パッド２３０との各中心を連結した線）が第１基板１００及び第２基板２００のそれぞれと垂直をなすことができる。ただし、第１パッド１３０と第２パッド２３０との位置が正確に一致しなく、互いに連結可能な範囲内で第１パッド１３０と第２パッド２３０との位置がずれることがある。すなわち、第１パッド１３０から第２パッド２３０に（またはその逆に）連結される線（例えば、第１パッド１３０と第２パッド２３０の各中心を連結した線）が第１基板１００及び第２基板２００に対して斜線となり得る。

一方、第１パッド１３０及び第２パッド２３０のそれぞれは、複数形成されることができ、複数の第１パッド１３０と複数の第２パッド２３０は１つずつ互いに対応して形成されることができる。

インタポーザ３００は、第１基板１００と第２基板２００との間に介在される。すなわち、インタポーザ３００は、第１基板１００の一面１１０及び第２基板２００の一面２１０の全てに結合され、第１基板１００と第２基板２００との離隔状態はインタポーザ３００により維持できる。

図２及び図３を参照すると、インタポーザ３００は、絶縁層３１０、第１キャビティ３２０、第２キャビティ３３０、ビア３４０を含む。

絶縁層３１０は、エポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂等の絶縁物質で形成された板状の層であって、具体的には、ＰＰＧ（ｐｒｅｐｒｅｇ）、ｂｕｉｌｄ ｕｐ ｆｉｌｍ（ｅｘ． Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）等が挙げられる。

絶縁層３１０は、一面が第１基板１００の一面と対向し、他面が第２基板２００の一面と対向して、第１基板１００と第２基板２００との間に配置される。

絶縁層３１０は、複数層３１１、３１２、３１３で構成されることができる。例えば、図２に示すように、絶縁層３１０は、３つの層３１１、３１２、３１３で構成されることができる。３つの層３１１、３１２、３１３は、互いに同一または異なる材質で形成可能である。互いに異なる材質で形成される場合、中層３１１と両２つの層３１２、３１３とが互いに異なる材質で形成されることができる。

絶縁層３１０の一面及び他面には、ソルダーレジストＳＲを形成することができ、ソルダーレジストＳＲは、ビア３４０及びビアパッド３５０の周辺に形成可能である。

第１キャビティ３２０は、絶縁層３１０の一面に開放されるように形成されて第１基板１００と対向し、第２キャビティ３３０は、絶縁層３１０の他面に開放されるように形成されて第２基板２００と対向する。第１キャビティ３２０は、第１電子素子Ｅ１を収容し、第２キャビティ３３０は、第２電子素子Ｅ２を収容する。すなわち、第１キャビティ３２０及び第２キャビティ３３０の位置は、第１電子素子Ｅ１及び第２電子素子Ｅ２の位置によって決まることができる。第１電子素子Ｅ１及び第２電子素子Ｅ２の大部分が直方体に近い形状を有するため、第１キャビティ３２０及び第２キャビティ３３０は、直方体形状を有することができるが、これに制限されない。

第１キャビティ３２０は、複数形成される。第１基板１００に実装される第１電子素子Ｅ１も複数個である。第１キャビティ３２０の１つは、第１電子素子Ｅ１の１つを収容することができる。しかし、これに制限されず、第１キャビティ３２０の１つが複数の第１電子素子Ｅ１のうちの２つ以上を収容することもできる。この場合、第１キャビティ３２０の１つは、隣接した第１電子素子Ｅ１を収容することになる。

第１キャビティ３２０の深さ（高さ）は、収容される２つ以上の第１電子素子のうちの最大のものによって決まることができる。または、第１キャビティ３２０の形状を、収容される第１電子素子の高さに対応して形成することができる。例えば、高さの大きい電子素子（電子素子Ａとする）と高さの小さい電子素子（電子素子Ｂとする）がともに第１キャビティ３２０内に収容される場合、第１キャビティ３２０は、電子素子ＡとＢに対応して、深さが相対的に深い部分と相対的に浅い部分とをすべて含むことができる。

第２キャビティ３３０は、複数形成される。第２基板２００に実装される第２電子素子Ｅ２も複数個である。第２キャビティ３３０の１つは、第２電子素子Ｅ２の１つを収容することができる。しかし、これに制限されず、第２キャビティ３３０の１つが複数の第２電子素子Ｅ２のうちの２つ以上を収容することができる。この場合、第２キャビティ３３０の１つは、隣接した第２電子素子Ｅ２を収容することになる。

第２キャビティ３３０の深さ（高さ）は、収容される２つ以上の第２電子素子のうちの最大のものによって決まることができる。または、第２キャビティ３３０の形状を、収容する第２電子素子の高さに対応して形成することができる。例えば、高さの大きい電子素子（電子素子Ｃとする）と高さの小さい電子素子（電子素子Ｄとする）がともに第２キャビティ３３０内に収容される場合、第２キャビティ３３０は、電子素子ＣとＤに対応して、深さが相対的に深い部分と相対的に浅い部分とをすべて含むことができる。

第１キャビティ３２０と第２キャビティ３３０は、絶縁層３１０の両面に形成されるが、第１キャビティ３２０と第２キャビティ３３０が必ずしも互いに対応する必要はない。ただし、第１キャビティ３２０と第２キャビティ３３０が互いに対応する場合、第１キャビティ３２０と第２キャビティ３３０との間には加工されていない絶縁層３１０が残留し、第１キャビティ３２０と第２キャビティ３３０とが互いに併合されなくてもよい。

第１キャビティ３２０及び第２キャビティ３３０の内部表面に金属層４００を形成することができる。第１キャビティ３２０及び第２キャビティ３３０の内部表面は、第１キャビティ３２０及び第２キャビティ３３０の底面と内壁面を意味し、これにより、第１キャビティ３２０及び第２キャビティ３３０の内部表面の全体が金属層４００によりカバーされる。この金属層４００は、ＥＭＩ（電磁波干渉）遮蔽役割を担うことができる。金属層４００は、銅（Ｃｕ）等の金属で形成可能である。

第１キャビティ３２０及び第２キャビティ３３０の内部表面に形成された金属層４００は、グラウンドに接続可能であり、グラウンドビアを介してグラウンドに接続することができる。すなわち、金属層４００は、ＥＭＩ遮蔽機能、グラウンド機能を担い、金属の熱伝導率が大きいため、放熱機能もともに担うことができる。特に電子素子から発生した熱を金属層４００を介してグラウンドに分散することができる。

一方、第１キャビティ３２０及び第２キャビティ３３０内に放熱部材５００が収容されることができる。よって、第１キャビティ３２０と第１電子素子Ｅ１との間に放熱部材５００が介在され、第２キャビティと第２電子素子Ｅ２との間に放熱部材５００が介在されることができる。特に、第１キャビティ３２０及び第２キャビティ３３０の内部表面に金属層４００が形成された場合、金属層４００と第１電子素子Ｅ１との間、金属層４００と第２電子素子Ｅ２との間に放熱部材５００を形成することができる。放熱部材５００は、ヒートスプレッダ（ｈｅａｔ ｓｐｒｅａｄｅｒ）機能をするものであって、熱伝導性の高い物質で形成されることができる。

絶縁層３１０が複数層３１１、３１２、３１３で構成される場合、第１キャビティ３２０または第２キャビティ３３０の深さは、絶縁層３１０を構成する上記各層の厚さとは無関係に決まることができる。すなわち、第１キャビティ３２０または第２キャビティ３３０の深さは、絶縁層３１０の１つの層の厚さより深くて、絶縁層３１０の２つの層の厚さよりは浅くてもよい。また、第１キャビティ３２０または第２キャビティ３３０の深さは、絶縁層３１０の１つの層の厚さより浅くてもよい。

ビア３４０は、絶縁層３１０の一面から他面に貫通され、第１基板１００と第２基板２００とを電気的に接続する。具体的に、ビア３４０は、第１パッド１３０及び第２パッド２３０と接合することにより第１基板１００と第２基板２００とを電気的に接続する。

ビア３４０は、複数の第１キャビティ３２０の間を通過し、複数の第２キャビティ３３０の間を通過する。すなわち、ビア３４０は、第１キャビティ３２０及び第２キャビティ３３０に隣接した領域に形成される。このビア３４０は、第１基板１００と第２基板２００とを電気的に接続するとき、経路（ｐａｔｈ）を低減して信号の損失（ｌｏｓｓ）を低減することができる。

絶縁層３１０が複数層で構成される場合、ビア３４０は各層ごとにスタック（ｓｔａｃｋ）されるように形成されるビア導体３４１、３４２、３４３を含むことができる。ここで「スタックされるように」とは、ビア導体３４１、３４２、３４３が上下に接続されるという意味であり、具体的には、隣接した２つのビア導体（下部にビア導体Ａ、上部にビア導体Ｂが位置すると仮定する）において、ビア導体Ａの上面とビア導体Ｂの下面とが垂直方向に重なる部分が存在することを意味する。ただし、ビア導体Ａの上面にビアパッドが形成される場合は、ビア導体Ａの上面とビア導体Ｂの下面とが垂直方向に重なる部分が明確に存在しなくても、ビア導体Ｂがビアパッドを介してビア導体Ａに接続する範囲内に位置すると、それはスタックされたことになる。

一方、絶縁層３１０が３つの層３１１、３１２、３１３で構成された場合、外側に位置する２つの層３１２、３１３のそれぞれに形成されたビア導体３４２、３４３の横断面積は、内側に行くほど小さくなってもよい。この場合、図２に基づいて、中央に位置した層３１１よりも上側にある層３１２に形成されたビア導体３４２の縦断面は逆台形であり、下側にある層３１３に形成されたビア導体３４３の縦断面は（正）台形である。

絶縁層３１０が複数層３１１、３１２、３１３で構成された場合、ビア３４０が各層３１１、３１２、３１３ごとにスタックされたビア導体３４１、３４２、３４３を含むので、絶縁層３１０の全厚さにかかわらずにビア３４０の形成が容易である。

絶縁層３１０が単一層で形成された場合は、ビア３４０が絶縁層３１０の全厚さだけ上下に長くなり、このビア３４０を完全にフィル（ｆｉｌｌ）メッキすることは容易ではない。これに対して、絶縁層３１０が複数層３１１、３１２、３１３で構成されると、各ビア導体３４１、３４２、３４３の上下の長さが相対的に小さくなり、フィルメッキする体積が減少するので、フィルメッキが容易になり、さらに、ビア３４０の信頼性が向上する。

ビア３４０の両端にはビアパッド３５０が形成される。ビア３４０の両端に形成されたビアパッド３５０は、それぞれ第１パッド１３０及び第２パッド２３０と向かい合う。

ビア３４０の第１基板１００側のビアパッド３５０は、第１パッド１３０と接合され、ビア３４０の第２基板２００側のビアパッド３５０は、第２パッド２３０と接合される。

ビア３４０の第１基板１００側のビアパッド３５０は、ソルダーにより第１パッド１３０と接合され、ビア３４０の第２基板２００側のビアパッド３５０は、ソルダーにより第２パッド２３０と接合されることができる。

本発明の実施例に係るインタポーザ３００は、第２ビア３６０をさらに含むことができる。

図２から図４には絶縁層３１０の縁に形成された第２ビア３６０が示されている。

第２ビア３６０は、絶縁層３１０の一面から他面に貫通されて、第１基板１００及び上記第２基板２００と電気的に接続される。すなわち、第２ビア３６０の両端は、ソルダー等により第１パッド１３０及び第２パッド２３０と接合される。

第２ビア３６０は、ビア３４０と同じ機能、すなわち、第１基板１００と第２基板２００とを電気的に接続する機能を担うことができる。

または、複数で構成された第２ビア３６０のうちの一部は、上述したビア３４０と同じ機能を担い、他の一部は、グラウンド（ｇｒｏｕｎｄ）に接続するグラウンドビアであってもよい。グラウンドビアとして用いられる第２ビア３６０は、上述した第１キャビティ３２０及び第２キャビティ３３０の内部表面の金属層４００に電気的に接続されることができる。

第２ビア３６０と金属層４００は、絶縁層３１０の一面及び／または他面に形成される回路４００'を介して接続可能になる。また、上記第２ビア３６０には、ビアパッド３７０が形成されることができ、回路４００'は、ビアパッド３７０と接触することができる。これにより、電子素子Ｅ１、Ｅ２から発生した熱が、放熱部材５００、金属層４００、第２ビア３６０及びグラウンドに移動されて、分散及び放出されることができる。

一方、第２ビア３６０は、絶縁層３１０の各層ごとにスタックされるように形成されるビア導体３６１、３６２、３６３を含むことができる。第２ビア３６０において、ビア３４０と同様に、ビア導体３６１、３６２、３６３の各中心線は一致するか、または若干ずれるようにスタックされることができる。

以下、インタポーザ３００を形成する方法について説明する。

図５及び図６は、本発明の実施例に係るインタポーザ３００の製造方法を示す図である。図５及び図６は、絶縁層３１０が３つの層３１１、３１２、３１３で構成された場合を示している。

図５を参照すると、先ず、両面銅張積層板を準備する（図５の（ａ）参照）。

両面銅張積層板は、ＰＰＧなどで形成された絶縁材３１１の両面に銅箔Ｍが積層されたものであって、インタポーザ３００を製造するとき、必ずしも銅張積層板を用いる必要はなく、銅箔の代わりに他の金属箔を用いることもできる。

準備した銅張積層板に一番目のビア導体３４１、３６１を形成する（図５の（ｂ）参照）。銅張積層板の両面の銅箔は、ビア導体３４１、３６１と接触するビアパッドにパターニングされる。ここで形成されるビア導体３４１、３６１は、ビア３４０及び第２ビア３６０のためのものである。

図５の（ｃ）で、絶縁材３１１の両面に片面銅張積層板が積層される。ここで、絶縁材３１１の上下にまた他の絶縁材３１２、３１３がそれぞれ積層される。ただし、この段階で片面銅張積層板が積層されず、先ず絶縁材３１２、３１３が積層された後に、銅箔または金属箔Ｍを順次積層してもよい。

図５の（ｄ）で、絶縁材３１２にビアホールＶＨを加工する。ビアホールＶＨは、レーザ等により加工される。図５の（ｄ）で加工されるビアホールＶＨは、図５の（ｂ）で形成されたビア導体３４１、３６１とスタックされるようにビアパッドと接して形成される。

図５の（ｅ）で、第１キャビティ３２０が形成される。第１キャビティ３２０は、レーザ、ルータ、ＣＮＣドリル等により加工することができる。

第１キャビティ３２０の幅は、収容される第１電子素子Ｅ１の幅により決まり、第１キャビティ３２０の深さは、収容される第１電子素子Ｅ１の高さにより決まる。

第１キャビティ３２０は、複数形成される。

図６の（ａ）で、ビアホールＶＨ及び第２キャビティ３３０が形成される。ビアホールＶＨは、図５の（ｄ）で加工されたビアホールＶＨと同じ方式により形成可能である。すなわち、ビアホールＶＨは、図５の（ｂ）で形成されたビア導体３４１、３６１とスタックされるように、ビアパッドと接して形成される。

第２キャビティ３３０は、レーザ、ルータ、ＣＮＣドリル等により加工することができる。第２キャビティ３３０の幅は、収容される第２電子素子Ｅ２の幅により決まり、第２キャビティ３３０の深さは、収容される第２電子素子Ｅ２の高さにより決まる。

第２キャビティ３３０は、複数形成される。

図６の（ｂ）で、第１キャビティ３２０及び第２キャビティ３３０の内部表面、絶縁層３１０の一面及び他面上に金属層４００が形成される。金属層４００は、メッキ方式により形成可能である。また、この段階でビアホールＶＨは、フィルメッキされてビア導体３４２、３４３、３６２、３６３を形成する。ビア導体３４２、３４３、３６２、３６３が形成されることにより、ビア３４０及び第２ビア３６０が完成される。金属層４００とビア導体３４２、３４３、３６２、３６３は、湿式メッキ方式により同時にメッキされることができる。

図６の（ｃ）で、金属層４００はパターニングされて、回路４００'及びビアパッド３５０、３７０を形成する。ただし、第１キャビティ３２０、第２キャビティ３３０の内部表面には金属層４００が維持される。その結果、金属層４００は、ビア３４０とは絶縁され、第２ビア３６０とは回路４００'を介して接続可能になる。

図６の（ｄ）で、金属層４００のパターニングにより金属層４００が除去された位置にソルダーレジストＳＲが塗布される。ソルダーレジストＳＲにより、ビア３４０のビアパッド３５０は金属層４００と完全に絶縁することができる。

以下では、本発明のインタポーザ３００に関する様々な実施例について説明する。

図７から図９は、本発明の様々な実施例に係るインタポーザ３００を示す図である。

図７を参照すると、本発明の実施例に係るインタポーザ３００において、ビア３４０のビア導体３４１、３４２、３４３はスタックされ、上述したように、各ビア導体３４１、３４２、３４３の中心線がずれても、上下に隣接したビア導体は垂直に重なる部分を有するか、ビアパッドを介して互いに接続されることができる。

電子素子とキャビティの位置、大きさの影響によりビア３４０が上下に一直線に形成されない場合、すなわち、第１パッド１３０の中心と第２パッド２３０の中心とが垂直に一致せず、第１パッド１３０の中心と第２パッド２３０の中心が互いにずれている場合、ビア導体３４１、３４２、３４３の各中心線が少しずつずれてスタックされると、第１パッド１３０と第２パッド２３０とを斜線に接続されることができる。

すなわち、第１パッド１３０と第２パッド２３０の位置が互いにずれる場合にも、ビア導体３４１、３４２、３４３のスタック関係を用いると、第１基板１００と第２基板２００との電気的接続を容易に実現することができる。

図８を参照すると、本発明の実施例に係るインタポーザ３００において、第１キャビティ３２０と第２キャビティ３３０は互いに併合されることができる。すなわち、第１キャビティ３２０と第２キャビティ３３０が互いに上下に対応して形成され、第１電子素子Ｅ１の高さ及び第２電子素子Ｅ２の高さが高くて第１キャビティ３２０と第２キャビティ３３０との間に絶縁層３１０を残留させにくい場合、第１キャビティ３２０と第２キャビティ３３０とが併合されることができる。この場合、金属層４００も、第１キャビティ３２０の内壁及び第２キャビティ３３０の内壁に一体に形成される。

図８では、第１キャビティ３２０の大きさと第２キャビティ３３０の大きさが異なって示されているが、第１キャビティ３２０の大きさと第２キャビティ３３０の大きさは同一であってもよく、この場合、インタポーザ３００の製造過程において、第１キャビティ３２０と第２キャビティ３３０を同時に加工することができる。

図９を参照すると、図８と同様に、第１キャビティ３２０と第２キャビティ３３０が併合されているが、第１キャビティ３２０が２つの第２キャビティ３３０と併合されている。このキャビティの併合は、電子素子の大きさ、位置によって様々に実現されることができる。

以上、本発明の一実施例について説明したが、当該技術分野で通常の知識を有する者であれば特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加等により本発明を多様に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。

１００ 第１基板
１１０ 一面
１２０ 他面
１３０ 第１パッド
Ｅ１ 第１電子素子
Ｅ３ 第３電子素子
２００ 第２基板
２１０ 一面
２２０ 他面
２３０ 第２パッド
Ｅ２ 第２電子素子
３００ インタポーザ
３１０ 絶縁層
３１１、３１２、３１３ 層
３２０ 第１キャビティ
３３０ 第２キャビティ
３４０ ビア
３４１、３４２、３４３ ビア導体
３５０ ビアパッド
３６０ 第２ビア
３６１、３６２、３６３ ビア導体
３７０ ビアパッド
４００ 金属層
４００' 回路
５００ 放熱部材

Claims (25)

1. 一面に複数の第１電子素子が実装された第１基板と、一面に複数の第２電子素子が実装された第２基板とを接続するインタポーザにおいて、
   一面が前記第１基板の一面と対向し、他面が前記第２基板の一面と対向するように、前記第１基板と前記第２基板との間に配置される絶縁層と、
   前記一面に開放されて前記複数の第１電子素子を収容する複数の第１キャビティと、
   前記他面に開放されて前記複数の第２電子素子を収容する複数の第２キャビティと、
   前記絶縁層の一面から他面に貫通され、前記第１基板と前記第２基板とを電気的に接続するビアと、を含み、
   前記ビアは、前記複数の第１キャビティの間及び前記複数の第２キャビティの間を通過するインタポーザ。
2. 前記絶縁層は、複数層で構成される請求項１に記載のインタポーザ。
3. 前記ビアは、前記複数層に上下にスタック（ｓｔａｃｋ）されるように形成されたビア導体を含む請求項２に記載のインタポーザ。
4. 前記絶縁層は、３つの層で構成され、
   前記３つの層のうちの外側に位置する２つの層にそれぞれ形成されたビア導体の横断面積は、内側に行くほど小さくなる請求項３に記載のインタポーザ。
5. 前記ビアの両端には、前記第１基板の一面に形成された第１パッド、前記第２基板の一面に形成された第２パッドとそれぞれ接合されるビアパッドが形成された請求項１から４のいずれか一項に記載のインタポーザ。
6. 前記絶縁層の一面から他面に貫通され、前記第１基板及び前記第２基板と電気的に接続され、前記絶縁層の縁に形成される第２ビアをさらに含む請求項１から５のいずれか一項に記載のインタポーザ。
7. 前記複数の第１キャビティの内部表面、前記複数の第２キャビティの内部表面に金属層が形成され、
   前記金属層は、前記第２ビアに電気的に接続される請求項６に記載のインタポーザ。
8. 前記複数の第１キャビティの内部表面、前記複数の第２キャビティの内部表面に金属層が形成される請求項１から６のいずれか一項に記載のインタポーザ。
9. 前記複数の第１キャビティのうちの少なくとも１つは、前記複数の第１電子素子のうちの少なくとも２つを収容する請求項１から８のいずれか一項に記載のインタポーザ。
10. 前記複数の第１キャビティのうちの少なくとも１つは、前記複数の第２キャビティのうちの少なくとも１つと上下に併合される請求項１から９のいずれか一項に記載のインタポーザ。
11. 一面に複数の第１電子素子が実装された第１基板と、一面に複数の第２電子素子が実装された第２基板とを接続するインタポーザにおいて、
    一面が前記第１基板の一面と対向し、他面が前記第２基板の一面と対向するように、前記第１基板と前記第２基板との間に配置される絶縁層と、
    前記一面に開放されて前記複数の第１電子素子を収容する複数の第１キャビティと、
    前記他面に開放されて前記複数の第２電子素子を収容する複数の第２キャビティと、
    前記絶縁層の一面から他面に貫通され、前記第１基板と前記第２基板とを電気的に接続するビアと、を含み、
    前記絶縁層は、複数層で構成され、
    前記ビアは、前記絶縁層の複数層のそれぞれに上下にスタック（ｓｔａｃｋ）されるように形成されるビア導体を含むインタポーザ。
12. 一面に複数の第１電子素子が実装された第１基板と、
    一面に複数の第２電子素子が実装された第２基板と、
    前記第１基板と前記第２基板とを接続するインタポーザと、を含み、
    前記インタポーザは、
    一面が前記第１基板の一面と対向し、他面が前記第２基板の一面と対向するように、前記第１基板と前記第２基板との間に配置される絶縁層と、
    前記一面に開放されて前記複数の第１電子素子を収容する複数の第１キャビティと、
    前記他面に開放されて前記複数の第２電子素子を収容する複数の第２キャビティと、
    前記絶縁層の一面から他面に貫通され、前記第１基板と前記第２基板とを電気的に接続するビアと、を含み、
    前記ビアは、前記複数の第１キャビティの間及び前記複数の第２キャビティの間を通過するプリント回路基板。
13. 前記絶縁層は、複数層で構成された請求項１２に記載のプリント回路基板。
14. 前記ビアは、前記複数層に上下にスタック（ｓｔａｃｋ）されるように形成されたビア導体を含む請求項１３に記載のプリント回路基板。
15. 前記絶縁層は、３つの層で構成され、
    前記３つの層のうちの外側に位置する２つの層にそれぞれ形成されたビア導体の横断面積は、内側に行くほど小さくなる請求項１４に記載のプリント回路基板。
16. 前記第１基板の一面に第１パッドが形成され、
    前記第２基板の一面に第２パッドが形成され、
    前記ビアの両端にビアパッドが形成され、
    前記ビアパッドは、前記第１パッド及び前記第２パッドと接合される請求項１２から１５のいずれか一項に記載のプリント回路基板。
17. 前記ビアパッドと前記第１パッドとの間、及び前記ビアパッドと前記第２パッドとの間にソルダーが介在される請求項１６に記載のプリント回路基板。
18. 前記絶縁層の一面から他面に貫通され、前記第１基板及び前記第２基板と電気的に接続され、前記絶縁層の縁に形成される第２ビアをさらに含む請求項１２から１７のいずれか一項に記載のプリント回路基板。
19. 前記複数の第１キャビティの内部表面、前記複数の第２キャビティの内部表面に金属層が形成され、
    前記金属層は、前記第２ビアと電気的に接続される請求項１８に記載のプリント回路基板。
20. 前記複数の第１キャビティの内部表面、前記複数の第２キャビティの内部表面に金属層が形成される請求項１２から１８のいずれか一項に記載のプリント回路基板。
21. 前記金属層と前記複数の第１電子素子との間、前記金属層と前記複数の第２電子素子との間に放熱部材が介在される請求項２０に記載のプリント回路基板。
22. 前記複数の第１キャビティのうちの少なくとも１つは、前記複数の第１電子素子のうちの少なくとも２つを収容する請求項１２から２１のいずれか一項に記載のプリント回路基板。
23. 前記複数の第１キャビティのうちの少なくとも１つは、前記複数の第２キャビティのうちの少なくとも１つと上下に併合される請求項１２から２２のいずれか一項に記載のプリント回路基板。
24. 前記第１基板の他面に実装される第３電子素子をさらに含む請求項１２から２３のいずれか一項に記載のプリント回路基板。
25. 一面に複数の第１電子素子が実装された第１基板と、
    一面に複数の第２電子素子が実装された第２基板と、
    前記第１基板と前記第２基板とを接続するインタポーザと、を含み、
    前記インタポーザは、
    一面が前記第１基板の一面と対向し、他面が前記第２基板の一面と対向するように、前記第１基板と前記第２基板の間に配置される絶縁層と、
    前記一面に開放されて前記複数の第１電子素子を収容する複数の第１キャビティと、
    前記他面に開放されて前記複数の第２電子素子を収容する複数の第２キャビティと、
    前記絶縁層の一面から他面に貫通され、前記第１基板と前記第２基板とを電気的に接続するビアと、を含み、
    前記絶縁層は、複数層で構成され、
    前記ビアは、前記絶縁層の複数層のそれぞれに上下にスタック（ｓｔａｃｋ）されるように形成されるビア導体を含むプリント回路基板。