Nothing Special   »   [go: up one dir, main page]

JP2019094230A - ＧａＮ基板およびその製造方法 - Google Patents

ＧａＮ基板およびその製造方法 Download PDF

Info

Publication number
JP2019094230A
JP2019094230A JP2017225119A JP2017225119A JP2019094230A JP 2019094230 A JP2019094230 A JP 2019094230A JP 2017225119 A JP2017225119 A JP 2017225119A JP 2017225119 A JP2017225119 A JP 2017225119A JP 2019094230 A JP2019094230 A JP 2019094230A
Authority
JP
Japan
Prior art keywords
gan substrate
gan
plane
substrate
angle distribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017225119A
Other languages
English (en)
Other versions
JP6697748B2 (ja
Inventor
田代　功
Isao Tashiro
功 田代
片岡　秀直
Hidenao Kataoka
秀直 片岡
横山　信之
Nobuyuki Yokoyama
信之 横山
健志 大森
Kenji Omori
健志 大森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2017225119A priority Critical patent/JP6697748B2/ja
Priority to US16/181,777 priority patent/US20190157509A1/en
Priority to CN201811387490.XA priority patent/CN109817778B/zh
Publication of JP2019094230A publication Critical patent/JP2019094230A/ja
Application granted granted Critical
Publication of JP6697748B2 publication Critical patent/JP6697748B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02035—Shaping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0137—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

【課題】オフ角分布及び基板表面の高低差を低減したＧａＮ基板の提供。【解決手段】表面にＧａ面４とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板２であって、Ｇａ面４は、平面部と、平面部の周囲を囲む曲面部と、を備え、Ｇａ面４のオフ角分布よりもＮ面のオフ角分布が大であるＧａＮ基板２。Ｇａ面４のオフ角分布θ１が０．２５ｄｅｇ以下であり、基板の厚さばらつきｔ１が２０μｍ以下である、ＧａＮ基板２。対向する主面に互いに平行なＧａ面４とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板２を用意するステップと、中心の平面部と、平面部の周囲を囲む曲面部と、を有する治具７の表面に、Ｎ面を対向させてＧａＮ基板２を貼り付けるステップと、ＧａＮ基板２のＧａ面４を平面状に研磨するステップと、ＧａＮ基板２から治具７を外すステップと、を含む、ＧａＮ基板の製造方法。【選択図】図１５Ｃ

Description

本開示は、ＧａＮ基板及びその製造方法に関する。
ＧａＮは、Ｓｉに代表される従来の半導体材料と比較して構成原子間のボンド長が小さく、バンドギャップが大きいという特徴を持つ半導体である。ＧａＮ基板上に光デバイス、パワーデバイス構造を形成するプロセスとして、まずＧａＮ自立基板にエピタキシャル成長を行う。エピタキシャル成長面が単一の（０００１）面で構成されていた場合、エピタキシャル成長面に欠陥や異物などの偶発的な結晶成長の種となる部分が存在することがある。このような場合に、エピタキシャル成長面に、例えばＭＯＣＶＤ法でＧａＮの気相成長を行う際に、偶発的な結晶成長の種にＧａ原子が集まり、局所的な不均一成長が発生することがある。これを防止するため、エピタキシャル成長面に結晶方向に対してある角度傾けたオフ角を設け、人工的に原子ステップをつくる方法がある。これにより、ＧａＮ基板上にＭＯＣＶＤ法でＧａＮの気相成長を行う際、Ｇａ原料はメチル基と一部結合した状態でエピタキシャル成長面である（０００１）面を移動（マイグレーション）する。そして、安定な位置があればその位置に止まってメチル基との結合を切り、Ｎと結合してエピタキシャル成長していく。そのためエピタキシャル成長面にオフ角を設け、互いに隣りあうステップを上記安定な位置として活用することで、エピタキシャル成長の安定化を行うことができる。さらに、エピタキシャル成長を行う際、一様にきれいな成長を行えるという利点がある。このオフ角付きＧａＮ基板として、特許文献１に示すものがある。
特許文献１では［０００１］方向から０．２〜１０度の角度でオフカットされたＧａＮ（０００１）表面と、［０００−１］方向から０．２〜１０度の角度でオフカットされたＧａＮ（０００−１）表面と、を含む。オフカットされたＧａＮ（０００１）表面は、オフカットされたＧａＮ（０００−１）表面と平行であり、全体として格子湾曲を有する、ＧａＮ基板を形成するものである。
ＧａＮ結晶は、サファイアに代表される下地基板に、例えばハイドライド気相成長法（ＨＶＰＥ法）、有機金属化学気相成長法（ＭＯＣＶＤ法）等の気相成長法により形成することができる。しかし、ヘテロ基板上に成長したＧａＮ結晶は、下地基板となるヘテロ基板との格子定数差や熱膨張差に起因する反りが発生し、これにより結晶の反りが発生する。したがって、下地基板を切り離したＧａＮ自立基板を平行平面に加工した場合、物理的な基板表面の形状は平面であるが、結晶は反りが発生しているためオフ角のばらつき、つまり、オフ角分布が発生する。オフ角のばらつきが生じると、上記エピタキシャル成長において局所的に不均一な成長が発生したり、安定した成長が得られない。例えば、光デバイスの場合であれば、最終的にデバイス構造の特性にばらつきが発生し、発光波長のばらつきとなって現れる。
特許文献２ではオフ角ばらつきを低減する方法が提案されている。図２０に示す通り、ＧａＮ基板１０１の中心をＰ０、ＧａＮ基板１０１の端面から５ｍｍ以上内側の地点をＰ１とする。中心Ｐ０において、基板表面の法線をｎ０とし、結晶軸ｘ０の方向をａ０とする。そして、中心Ｐ０における基板表面の法線ｎ０と結晶軸ａ０とのなす角を角α０とする。同様に、Ｐ１においても、基板表面の法線をｎ１、結晶軸ｘ１の方向をａ１とし、法線ｎ１と結晶軸の方向ａ１とのなす角を角α１とする。ＧａＮ基板１０１の製造方法として、ＧａＮ単結晶からなる基板１０１の表面を、基板１０１表面における結晶軸ｘ０，ｘ１の方向ａ０，ａ１のばらつきに基づいて凹型の球面状に加工する工程を有する。ＧａＮ基板１０１の表面を凹型の球面状に加工することで、加工後のＧａＮ基板１０１表面において、法線ｎ０，ｎ１に対する結晶軸ｘ０，ｘ１の方向ａ０，ａ１のばらつきが減少する。
特許第５４９６００７号公報 特開２００９−１２６７２７号公報
図１、図２は、ＨＶＰＥ法で製作された２インチＧａＮ基板のオフ角分布をＢＲＵＫＥＲ社製Ｘ線回折装置Ｄ８ ＤＩＳＣＯＶＥＲ により測定した結果である。横軸は、基板中心を０ｍｍとした基板上の位置（ｍｍ）を表し、縦軸は、形成されたオフ角からの差の角度（ｄｅｇ）、つまりオフ角分布を表している。図３に示すように、Ｘ軸方向を［１−１００］方向、Ｙ軸方向を［１１−２０］方向とした場合、Ｘ軸線上（ライン１）のオフ角分布の測定結果が図１、Ｙ軸線上（ライン２）のオフ角分布の測定結果が図２である。本ＧａＮ基板は、［１−１００］方向に０．４ｄｅｇのオフ角が形成されている基板であり、［１１−２０］方向は、オフ角０ｄｅｇである。Ｘ軸方向に形成されたオフ角０．４ｄｅｇに対するオフ角分布は図１に示すように、Ｘ軸方向に分布を持つ。Ｙ軸方向に形成されたオフ角０ｄｅｇに対するオフ角分布は図２に示すように、Ｙ軸方向に分布を持つ。また、図１、図２に示すように、外周に行くほどオフ角分布は大きくなる。図１、図２ではオフ角分布を角度で示したが、図４に示す４方向について、オフ角分布を結晶の反りを示す距離として表すと図５のように、凹形状になっており、２インチ幅（５０ｍｍ）では、高低差が０．１ｍｍ以上ある。オフ角分布を０ｄｅｇとするためには、表面の形状を図５に示す結晶の反りと同じように形成する必要がある。
しかし、基板表面の高低差を０．１ｍｍ以上有するということは、厚みばらつきＴＴＶ（Ｔｏｔａｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ）を０．１ｍｍ以上有することを意味する。このような基板を用いた場合、デバイスを製造する工程において、エピタキシャル成長面側にデバイス構造や配線構造のパターンを形成するための露光処理時に、フォーカスが合わないといった不具合が発生するおそれがある。また、ＧａＮ基板の厚みを薄化するバックグラインディングにおいても、裏面を平面状に加工するため、この厚みばらつきにより厚みの異なるデバイスが製作され、場所（厚み）によりデバイス特性のばらつきを生じさせる場合がある。
オフ角分布を低減するために、表面を球面状に加工を施す特許文献２の方法を適用した場合、図５に示すように半径２０ｍｍの位置で、結晶の反りが６０μｍ程度の高低差がある。そのときのオフ角分布が０．５ｄｅｇ程度であった場合に、図６に示すようにオフ角分布を１／２の０．２５ｄｅｇにしたときの基板表面は、図７に示すように３０μｍ程度の高低差となる。したがって、オフ角分布をさらに小さくする場合、基板表面の高低差はさらに大きくなるため、オフ角分布および基板表面の高低差をさらに小さくすることは困難である。
そこで、本開示は、オフ角分布および基板表面の高低差を低減したＧａＮ基板を提供することを目的とする。
上記目的を達成するために、本開示に係るＧａＮ基板は、表面にＧａ面とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板であって、
前記Ｇａ面は、平面部と、前記平面部の周囲を囲む曲面部と、
を備え、
前記Ｇａ面のオフ角分布よりも前記Ｎ面のオフ角分布が大である。
本開示に係るＧａＮ基板の製造方法は、対向する主面に互いに平行なＧａ面とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板を用意するステップと、
中心の平面部と、前記平面部の周囲を囲む曲面部と、を有する治具の表面に、前記Ｎ面を対向させて前記ＧａＮ基板を貼り付けるステップと、
前記ＧａＮ基板のＧａ面を平面状に研磨するステップと、
前記ＧａＮ基板から前記治具を外すステップと、
を含む。
本開示によれば、オフ角分布および厚みばらつきが小さいＧａＮ基板を提供できる。
ＧａＮ基板のオフ角分布を示す図である。 ＧａＮ基板のオフ角分布を示す図である。 ＧａＮ基板のＸ線回折測定の方向を示す説明図である。 ＧａＮ基板のＸ線回折測定の方向を示す説明図である。 ＧａＮ基板の結晶の反りを示す図である。 ＧａＮ基板のオフ角分布を示す図である。 ＧａＮ基板の結晶の反りと表面形状を示す図である。 ＧａＮ基板の製作の一工程を示す説明図である。 ＧａＮ基板の製作の一工程を示す説明図である。 ＧａＮ基板の製作の一工程を示す説明図である。 ＧａＮ基板の製作の一工程を示す説明図である。 治具の３次元図である。 ＧａＮ基板の表面形状の測定結果を示す図である。 ＧａＮ基板のオフ角分布を示す図である。 ＧａＮ基板のオフ角分布を示す図である。 ＧａＮ基板の形状を示す３次元図である。 実施の形態１に係るＧａＮ基板の表面形状示す図である。 実施の形態１に係るＧａＮ基板の製作の一工程を示す説明図である。 実施の形態１に係るＧａＮ基板の製作の一工程を示す説明図である。 実施の形態１に係るＧａＮ基板の製作の一工程を示す説明図である。 実施の形態１に係るＧａＮ基板の製作の一工程を示す説明図である。 実施の形態１に係るＧａＮ基板のオフ角分布を示す図である。 実施の形態１に係るＧａＮ基板のオフ角分布を示す図である。 ＧａＮ基板のオフ角分布を示す図である。 実施の形態１の変形例に係るＧａＮ基板の製作の一工程を示す説明図である。 実施の形態１の変形例に係るＧａＮ基板の製作の一工程を示す説明図である。 実施の形態１の変形例に係るＧａＮ基板の製作の一工程を示す説明図である。 実施の形態１の変形例に係るＧａＮ基板の製作の一工程を示す説明図である。 従来のＧａＮ基板の説明図である。
第１の態様に係るＧａＮ基板は、表面にＧａ面とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板であって、
前記Ｇａ面は、平面部と、前記平面部の周囲を囲む曲面部と、
を備え、
前記Ｇａ面のオフ角分布よりも前記Ｎ面のオフ角分布が大である。
第２の態様に係るＧａＮ基板は、上記第１の態様において、前記Ｇａ面のオフ角分布θ１が０．２５ｄｅｇ以下であり、前記ＧａＮ基板の厚さばらつきｔ１が２０μｍ以下であってもよい。
第３の態様に係るＧａＮ基板の製造方法は、対向する主面に互いに平行なＧａ面とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板を用意するステップと、
中心の平面部と、前記平面部の周囲を囲む曲面部と、を有する治具の表面に、前記Ｎ面を対向させて前記ＧａＮ基板を貼り付けるステップと、
前記ＧａＮ基板のＧａ面を平面状に研磨するステップと、
前記ＧａＮ基板から前記治具を外すステップと、
を含む。
第４の態様に係るＧａＮ基板の製造方法は、上記第３の態様において、用意した前記ＧａＮ基板における結晶の反りが前記Ｇａ面から見て凹形状である場合には、前記治具は、その表面において、中心の前記平面部が外縁の曲面部より突出する凸形状であってもよい。
第５の態様に係るＧａＮ基板の製造方法は、上記第３の態様において、用意した前記ＧａＮ基板における結晶の反りが前記Ｇａ面から見て凸形状である場合には、前記治具は、その表面において、外縁の曲面部が中心の前記平面部より突出する凹形状であってもよい。
第６の態様に係るＧａＮ基板の製造方法は、上記第３から第５のいずれかの態様において、用意した前記ＧａＮ基板におけるＧａ面の中心からオフ角分布θ１の範囲にある区間に対応する前記治具の区間を前記平面部としてもよい。
第７の態様に係るＧａＮ基板の製造方法は、上記第３から第６のいずれかの態様において、前記治具は、前記表面と対向する裏面に平面状の基準面を有し、
前記研磨するステップにおいて、前記治具の前記基準面に平行に前記Ｇａ面を平面状に研磨してもよい。
以下、実施の形態に係るＧａＮ基板について、図８Ａ〜図１９Ｄを参照しながら説明する。なお、図面において、実質的に同一の部材には同一の符号を付している。
（実施の形態１）
＜本開示のＧａＮ基板及びその製造方法に至る経緯＞
図１及び図２は、ＧａＮ基板のオフ角分布を示す図である。図１、図２に示したように、結晶の反りによりオフ角分布が発生する。そのＧａＮ基板のオフ角分布をゼロにするには、結晶の反りの形状に合わせて表面を加工したらよい。しかし、外縁と中心との高低差６０μｍ以上の凹形状に加工することにより、６０μｍ以上の高低差（厚み分布）が生じることになる。前述したように、この状態ではデバイス形成の工程で不具合が生じる。この厚みばらつきを低減するために、Ｎ面の形状をＧａ面と同じ形状（Ｎ面からみた場合凸形状）に加工すればよい。この場合、Ｎ面のオフ角分布もゼロになる。
しかし、ＧａＮ基板を用いたエピタキシャル成長の工程において、Ｎ面の形状が例えばＮ面からみて凸である場合、ＧａＮ基板のサセプタへの設置に問題が生じる場合がある。例えば、エピタキシャル成長に用いるサセプタにＮ面を下にして平置きした場合、サセプタとＮ面とに距離が生じるため温度分布が発生し、成長膜の特性にバラツキが生じる。そのため、結果的にデバイスの波長の変化を生じさせる。したがって、Ｎ面は、サセプタへの設置が可能であればよく、Ｇａ面のオフ角分布よりもＮ面のオフ角分布が大であればよい。より好ましくは、Ｎ面に必要な機能はオフ角分布を低減することではないことから、Ｎ面の平面度を保つことである。
図１、図２においてＧａ面のオフ角分布が０．２５ｄｅｇの範囲である中心から±１０ｍｍの範囲のオフ角分布を許容し、この部分を結晶の反り形状に合うようには加工しない、すなわち表面加工量を０μｍとする。この場合、図４に示すＸ軸から０ｄｅｇ、４５ｄｅｇ、９０ｄｅｇ、１３５ｄｅｇ の４方向において、ｘ軸を基板の長さ、ｙ軸を加工量として２次関数で近似すると（１）式〜（４）式のように求めることができる。（１）式〜（４）式を図に表すと、ほぼ重なりあう形状であるので、全周が同形状であると言える。そのために、（１）〜（４）式を１つの式に近似することにより、後述する治具１の設計を容易にすることができる。
ライン１：ｙ＝０．０７１８ｘ２＋０．１５８４ｘ−３．７７４ ・・・（１）
ライン２：ｙ＝０．０４５４ｘ２＋０．０５４５ｘ−２．７２６・・・（２）
ライン３：ｙ＝０．０５１４ｘ２−０．１０４０ｘ−３．０８２・・・（３）
ライン４：ｙ＝０．０５９６ｘ２＋０．２２９０ｘ−３．５７７・・・（４）
具体的には（１）〜（４）式の係数の平均値を計算し、全周が同形状の曲面として（５）式の近似式を３６０ｄｅｇ展開した形状として表すことができる。
ｙ＝０．０５７１ｘ２＋０．０８４５ｘ −３．２８９８ ・・・（５）
次に、ＧａＮ基板２の加工法について図８Ａ乃至図８Ｄを用いて説明する。
（ａ）図８Ａは、オフ角分布を有するＧａＮ基板２の構成を示す断面図である。このＧａＮ基板２は、ＨＶＰＥ法で製作されたＧａＮ基板２のＧａ面４、Ｎ面５を研削により平行平面となるように加工されている。また、図８Ａには、ＧａＮ基板２に生じているＧａ面４からＮ面に向って凸形状の結晶の反り３を模式的に点線で示している。結晶の反り３は、Ｇａ面４側から見て凹形状となる。
（ｂ）次に、図８Ｂに示すように、ＧａＮ基板２のＮ面５を治具１に押し付け、荷重を加えることにより治具の形状に沿うようにＧａＮ基板２を変形させ、ワックスにより貼り付ける。治具１は、図９に示すように、中心座標（０，０）を通る曲線が上記（５）式で表される断面形状になるような凸形状に形成している。この治具１にＧａＮ基板を押し付けるため、治具１の材質としてセラミック、鉄系の材料、ステンレス鋼が好ましい。また、治具１とＧａＮ基板２の貼り付けは、具体的には、ホットプレートで治具１を加熱し、治具１の表面に熱可塑性のワックスを塗り、その上にＧａＮ基板２をＮ面５と治具１が接するように配置し、荷重を加えた状態で自然冷却によりワックスを硬化させる。この状態におけるＧａＮ基板１のＧａ面４の形状Ａを、平面内で直交するＸＹ軸でレーザー反射式測長機（三鷹光器製ＮＨ−３ＭＡ）を用いて取得した結果を図１０に示す。
（ｃ）次に、図８Ｃに示すように治具１の基準面６と平行になるようにＧａ面４を研削し、さらに加工変質層を除去するため研磨を施す。研削としては、回転砥石による研削により平行平面を形成し、遊離砥粒によるラッピングや固定砥石による平面ホーニングなどにより面粗度を小さくし、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などにより加工変質層を除去する。このとき、形状Ｂの表面形状を図１０に、オフ角分布を図１１、図１２に示す。図１１、図１２は、半径０ｍｍ、１０ｍｍ、２０ｍｍにおいて、４５ｄｅｇ間隔でＧａＮ基板２のオフ角補正前（研磨前）、オフ角補正後（研磨後）のオフ角分布を測定した結果である。図１１がＸ軸方向、図１２がＹ軸方向である。補正後、基板半径２０ｍｍ以内ではオフ角分布が０．２５ｄｅｇ以下となっている。
（ｄ）図８Ｃの状態ではＧａＮ基板２が治具１に張り付いている状態であるので、治具１およびＧａＮ基板２をホットプレートで加熱し、ワックスを軟化させて、治具１とＧａＮ基板２を分離すると図８Ｄに示すＧａＮ基板２が得られる。この場合、図８Ｄのように、Ｇａ面４が凹状態、Ｎ面５は平面となる。３次元で表現すると図１３のような形状となる。このときのＧａ面４の高低差は、中心と外縁との間で４０μｍ程度となるため、前述したような不都合が生じる場合がある。
次に、オフ角分布の目標値をθ１（ｄｅｇ（度））、厚みばらつきの目標値をｔ１（μｍ）とした場合、本実施の形態１の一例であるオフ角分布θ１が０．２５ｄｅｇ以下であり、Ｇａ面の高低差（厚みばらつきｔ１）を２０μｍ以下とする方法について説明する。なお、オフ角分布が０．１ｄｅｇあると、波長が１０ｎｍ程度ばらつく。そのため、例えば青色ＬＥＤの波長４５０ｎｍの場合、波長のばらつきを２５ｎｍ以下にするためには、オフ角分布を０．２５ｄｅｇ以下にする必要がある。波長のばらつきがこれより大きいと、白色光の１要素である青色がばらき、白色光の色むらの原因となる。また、厚みばらつきを小さくすることにより、ＧａＮ基板上に半導体層をエピタキシャル成長させる際の温度分布や、原料ガスの分布を均一にすることができる。また、デバイス製作工程におけるフォトリソグラフィにおいて露光パターンの誤差を小さくすることができ、厚みばらつきが２０μｍ以下であれば安定した露光を行うことができる。オフ角分布を小さくすることは前述したように、結晶の反り形状に合わせて表面を加工すればよいが、厚みバラツキが大きくなるという、トレードオフの関係である。
そこで、本発明者は、ＧａＮ基板のＧａ面において、中心のオフ角分布が小さい区間を平面形状の平面部とし、平面部を囲む外周をオフ角の補正区間として曲面部とすることで、オフ角分布の低減と厚みバラツキの少ないＧａＮ基板が得られることに思い至ったものである。具体的には、図１４に示すように、例えば、基板中心（０ｍｍ）からの位置が−２０ｍｍ以下、＋２０ｍｍ以上の区間をオフ角の補正区間とし曲面部とする。一方、基板中心からの位置が−２０ｍｍ〜＋２０ｍｍの区間はオフ角分布が存在するが許容範囲内であるとして平面形状である平面区間とする。平面区間と補正区間との境界はなめらかな曲線になるように加工を行う。この形状であると、補正区間はオフ角分布を低減することができる。一方、平面区間はもともとのオフ角であるので、全域においてオフ角分布０．２５ｄｅｇ以下、かつ高低差２０μｍ以下を満たすことができる。特に、半径２０ｍｍ以上の基板において、本開示の形状は有効である。
本実施の形態１に係るＧａＮ基板２の製作方法について図１５Ａ乃至図１５Ｄを用いて説明する。
（ａ）図１５Ａは、オフ角分布を有するＧａＮ基板２である。ＧａＮ基板２は、ＨＶＰＥ法で製作されたＧａＮ基板２のＧａ面４と、Ｎ面５とを研削により平行平面となるように加工されている。この場合、ＧａＮ基板２には、図１５Ａで模式的に点線３で示されるＧａ面４からＮ面に向って凸形状の結晶の反り３が生じている。つまり、結晶の反り３は、Ｇａ面４側から見て凹形状となる。
（ｂ）次に、図１５Ｂに示すように、ＧａＮ基板２のＮ面５を治具７に押し付け、荷重を加えることにより治具７の形状に沿うようにＧａＮ基板２を変形させ、ワックスにより貼り付ける。この治具７の形状は、図１４に示すように、補正区間は、上記（５）式を満たすようにし、補正区間と平面区間とをなめらかな曲線で結ぶ断面形状を有するものとしている。この治具７にＧａＮ基板を押し付けるため、治具７の材質はセラミック、鉄系の材料、ステンレス鋼が好ましい。また、治具７とＧａＮ基板２との貼り付けは、具体的には、ホットプレートで治具７を加熱し、治具７の表面に熱可塑性のワックスを塗り、その上にＧａＮ基板２のＮ面５と治具７とが接するように配置し、荷重を加えた状態で自然冷却によりワックスを硬化させる。これによって、結晶の反り３は、図１５Ｂに模式的に示すように実質的に平面状となる。つまり、結晶の反り３を実質的に解消するようにできる。
（ｃ）次に、図１５Ｃに示すように基準面６と平行になるようにＧａ面４を研削し、さらに加工変質層を除去するため研磨を施す。研削としては、回転砥石による研削により平行平面を形成し、遊離砥粒によるラッピングや固定砥石による平面ホーニングなどにより面粗度を小さくし、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などにより加工変質層を除去する。
（ｄ）次いで、ＧａＮ基板２から治具７を外して、図１５Ｄに示すＧａＮ基板２が得られる。このように製作されたＧａＮ基板２のオフ角分布は、図１６、図１７に示すように全域において０．２５ｄｅｇ以内となる。図１６は、Ｘ軸方向、図１７は、Ｙ軸方向のオフ角分布を示す図である。
なお、上述のように平面区間は、必ずしも加工しないのではなく、平面形状とすることを意味するものである。また、補正区間は、基板の中心からの位置に応じて厚さ方向について変化するように加工するものである。
図１８に、基板長さ−２０ｍｍから＋２０ｍｍの区間におけるオフ角分布θ１が０．２４ｄｅｇの場合のオフ角分布を示す。オフ角分布１／２倍の場合、図１８の区間Ａ部分（基板長さ−１０ｍｍから＋１０ｍｍ）を平面区間として、区間Ａよりも外周は曲面部とする。これにより、高低差２０μｍ以下、且つ、オフ角分布を０．１ｄｅｇ以内とすることができ、さらに高精度化が可能となる。オフ角分布が０．１ｄｅｇ以下であれば、デバイス形成時の波長ばらつきが１０ｎｍ程度となるため、波長ばらつきの精度が厳しい用途、例えばＬＤ（Laser Diode）への用途に適用できる。
なお、上記記載では、結晶の反りの方向は、凹形状であることを前提として説明を行ったが、これはサファイアを下地基板としてＨＶＰＥ法で形成した場合のＧａＮ結晶の形状である。下地基板の物理的な形状に変化をもたせたり、サファイアと物性が異なる下地基板を用いたりする場合、この前提とならないことがある。
（変形例）
そこで、変形例として、図１９Ａ乃至図１９Ｄに結晶の反り３がＧａ面４側で凸形状である場合のオフ角分布の補正方法を示す。この場合、図１９Ａで模式的に点線３で示すように、Ｎ面５からＧａ面４に向って凸形状の結晶の反り３を有する。また、治具７の形状は、中心に平面部を有し、外縁に平面部を囲む曲面部を有し、外縁が中心の平面部より突出する凹形状である。つまり、この場合のＧａＮ基板の製造方法では、ＧａＮ基板の結晶の反り３が凸形状であること、及び、治具７の形状が凹形状であること以外は、図１５Ａ乃至図１５Ｄで示した各工程と同様である。このＧａＮ基板の製造方法によって、ＧａＮ基板に平面部と、該平面部を囲む曲面部と、を設けている。これにより、オフ角分布が±θ１（ｄｅｇ）以下であり、かつ曲面部のオフ角分布が±θ１（ｄｅｇ）以下であり、ＧａＮ基板２の厚みばらつきがｔ１（μｍ）以下となるようにＧａｎ基板を形成することができる。
このように、本開示に係るＧａＮ基板では、Ｎ面が平面であり、Ｇａ面は中心部に平面部を有し、平面部の周囲が曲面部で囲まれている基板であることを特徴とする。また、オフ角視点では、Ｇａ面のオフ角分布よりもＮ面のオフ角が大である基板であることを特徴とする。このＧａＮ基板を提供することにより、以降の工程であるエピタキシャル成長工程、デバイス形成工程において、特性のばらつきを小さくでき、バラツキの小さいデバイスを実現することができる。
なお、本開示においては、前述した様々な実施の形態及び／又は実施例のうちの任意の実施の形態及び／又は実施例を適宜組み合わせることを含むものであり、それぞれの実施の形態及び／又は実施例が有する効果を奏することができる。
本開示ではＬＥＤに代表される光半導体素子への利用について説明したが、パワー半導体素子の製造に本基板を利用することにより、同様にデバイス特性のばらつきの小さいデバイスを実現することができる。
１ 治具
２ ＧａＮ基板
３ 結晶の反り
４ Ｇａ面
５ Ｎ面
６ 基準面
７ 治具
１０１ ＧａＮ基板

Claims (7)

  1. 表面にＧａ面とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板であって、
    前記Ｇａ面は、平面部と、前記平面部の周囲を囲む曲面部と、
    を備え、
    前記Ｇａ面のオフ角分布よりも前記Ｎ面のオフ角分布が大である、ＧａＮ基板。
  2. 前記Ｇａ面のオフ角分布θ１が０．２５ｄｅｇ以下であり、前記ＧａＮ基板の厚さばらつきｔ１が２０μｍ以下である、請求項１に記載のＧａＮ基板。
  3. 対向する主面に互いに平行なＧａ面とＮ面とを有するＧａＮ単結晶からなるＧａＮ基板を用意するステップと、
    中心の平面部と、前記平面部の周囲を囲む曲面部と、を有する治具の表面に、前記Ｎ面を対向させて前記ＧａＮ基板を貼り付けるステップと、
    前記ＧａＮ基板のＧａ面を平面状に研磨するステップと、
    前記ＧａＮ基板から前記治具を外すステップと、
    を含む、ＧａＮ基板の製造方法。
  4. 用意した前記ＧａＮ基板における結晶の反りが前記Ｇａ面から見て凹形状である場合には、前記治具は、その表面において、中心の前記平面部が外縁の曲面部より突出する凸形状である、請求項３に記載のＧａＮ基板の製造方法。
  5. 用意した前記ＧａＮ基板における結晶の反りが前記Ｇａ面から見て凸形状である場合には、前記治具は、その表面において、外縁の曲面部が中心の前記平面部より突出する凹形状である、請求項３に記載のＧａＮ基板の製造方法。
  6. 用意した前記ＧａＮ基板におけるＧａ面の中心からオフ角分布θ１の範囲にある区間に対応する前記治具の区間を前記平面部とする、請求項３から５のいずれか一項に記載のＧａＮ基板の製造方法。
  7. 前記治具は、前記表面と対向する裏面に平面状の基準面を有し、
    前記研磨するステップにおいて、前記治具の前記基準面に平行に前記Ｇａ面を平面状に研磨する、請求項３から６のいずれか一項に記載のＧａＮ基板の製造方法。
JP2017225119A 2017-11-22 2017-11-22 ＧａＮ基板およびその製造方法 Active JP6697748B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017225119A JP6697748B2 (ja) 2017-11-22 2017-11-22 ＧａＮ基板およびその製造方法
US16/181,777 US20190157509A1 (en) 2017-11-22 2018-11-06 GaN SUBSTRATE AND FABRICATION METHOD THEREFOR
CN201811387490.XA CN109817778B (zh) 2017-11-22 2018-11-20 GaN基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017225119A JP6697748B2 (ja) 2017-11-22 2017-11-22 ＧａＮ基板およびその製造方法

Publications (2)

Publication Number Publication Date
JP2019094230A true JP2019094230A (ja) 2019-06-20
JP6697748B2 JP6697748B2 (ja) 2020-05-27

Family

ID=66533352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017225119A Active JP6697748B2 (ja) 2017-11-22 2017-11-22 ＧａＮ基板およびその製造方法

Country Status (3)

Country Link
US (1) US20190157509A1 (ja)
JP (1) JP6697748B2 (ja)
CN (1) CN109817778B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3102776A1 (fr) * 2019-11-05 2021-05-07 Saint-Gobain Lumilog Plaquette de nitrure d’élément 13 de variation d’angle de troncature réduite

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179016A (ja) * 2001-12-10 2003-06-27 Sumitomo Mitsubishi Silicon Corp ワックスレスマウント式研磨方法
JP2004319950A (ja) * 2003-03-28 2004-11-11 Sumitomo Electric Ind Ltd 表裏識別した矩形窒化物半導体基板
JP2009018983A (ja) * 2007-06-14 2009-01-29 Sumitomo Electric Ind Ltd ＧａＮ基板、エピタキシャル層付き基板、半導体装置、およびＧａＮ基板の製造方法
JP2009126727A (ja) * 2007-11-20 2009-06-11 Sumitomo Electric Ind Ltd ＧａＮ基板の製造方法、ＧａＮ基板及び半導体デバイス
JP2011077508A (ja) * 2009-09-02 2011-04-14 Mitsubishi Chemicals Corp 窒化物半導体基板の製造方法
JP2013173675A (ja) * 2010-01-15 2013-09-05 Mitsubishi Chemicals Corp 単結晶基板、それを用いて得られるｉｉｉ族窒化物結晶及びｉｉｉ族窒化物結晶の製造方法
JP2013209260A (ja) * 2012-03-30 2013-10-10 Mitsubishi Chemicals Corp 周期表第１３族金属窒化物結晶

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4333466B2 (ja) * 2004-04-22 2009-09-16 日立電線株式会社 半導体基板の製造方法及び自立基板の製造方法
JP4696935B2 (ja) * 2006-01-27 2011-06-08 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びｉｉｉ−ｖ族窒化物系発光素子
JP5158833B2 (ja) * 2006-03-31 2013-03-06 古河電気工業株式会社 窒化物系化合物半導体装置および窒化物系化合物半導体装置の製造方法。
JP5120285B2 (ja) * 2009-02-05 2013-01-16 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179016A (ja) * 2001-12-10 2003-06-27 Sumitomo Mitsubishi Silicon Corp ワックスレスマウント式研磨方法
JP2004319950A (ja) * 2003-03-28 2004-11-11 Sumitomo Electric Ind Ltd 表裏識別した矩形窒化物半導体基板
JP2009018983A (ja) * 2007-06-14 2009-01-29 Sumitomo Electric Ind Ltd ＧａＮ基板、エピタキシャル層付き基板、半導体装置、およびＧａＮ基板の製造方法
JP2009126727A (ja) * 2007-11-20 2009-06-11 Sumitomo Electric Ind Ltd ＧａＮ基板の製造方法、ＧａＮ基板及び半導体デバイス
JP2011077508A (ja) * 2009-09-02 2011-04-14 Mitsubishi Chemicals Corp 窒化物半導体基板の製造方法
JP2013173675A (ja) * 2010-01-15 2013-09-05 Mitsubishi Chemicals Corp 単結晶基板、それを用いて得られるｉｉｉ族窒化物結晶及びｉｉｉ族窒化物結晶の製造方法
JP2013209260A (ja) * 2012-03-30 2013-10-10 Mitsubishi Chemicals Corp 周期表第１３族金属窒化物結晶

Also Published As

Publication number Publication date
JP6697748B2 (ja) 2020-05-27
CN109817778A (zh) 2019-05-28
US20190157509A1 (en) 2019-05-23
CN109817778B (zh) 2024-06-25

Similar Documents

Publication Publication Date Title
JP6952697B2 (ja) ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体
JP6060348B2 (ja) 結晶性膜付き単結晶基板の製造方法、及び素子製造方法
US11515140B2 (en) Chamfered silicon carbide substrate and method of chamfering
JP4333466B2 (ja) 半導体基板の製造方法及び自立基板の製造方法
JP2008042157A (ja) ３族窒化物基板の製造方法、および３族窒化物基板
US10056453B2 (en) Semiconductor wafers with reduced bow and warpage
JP6827469B2 (ja) 窒化物半導体テンプレート、窒化物半導体テンプレートの製造方法および窒化物半導体自立基板の製造方法
CN106536794B (zh) 氮化镓衬底
JP6714431B2 (ja) 結晶基板の製造方法
JP6697748B2 (ja) ＧａＮ基板およびその製造方法
JP7605364B2 (ja) ＳｉＣエピタキシャル基板
JP7571902B2 (ja) ＳｉＣ単結晶、ＳｉＣ種結晶及びＳｉＣインゴットの製造方法
JP5332691B2 (ja) 窒化物半導体基板の加工方法
JP4789009B2 (ja) ダイヤモンド基板およびその製造方法
JP4953154B2 (ja) ダイヤモンド基板およびその製造方法
JP7151664B2 (ja) エピタキシャルウェーハの製造方法
JP7149767B2 (ja) ＳｉＣ単結晶の貼合方法、ＳｉＣインゴットの製造方法及びＳｉＣ単結晶成長用台座
JP6256576B1 (ja) エピタキシャルウェーハ及びその製造方法
US10350725B2 (en) RAMO4 substrate and manufacturing method thereof
US20180190774A1 (en) Diamond substrate and method for producing the same
JP5527114B2 (ja) ウェーハ、半導体発光素子用テンプレート基板の製造方法、半導体発光素子基板の製造方法、半導体発光素子用テンプレート基板、半導体発光素子基板及びレジスト塗布方法
JP2010042958A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
US9768057B2 (en) Method for transferring a layer from a single-crystal substrate
KR100727820B1 (ko) 질화갈륨 단결정 기판의 표면가공 방법
JP2017109877A (ja) ダイヤモンド基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200410

R150 Certificate of patent or registration of utility model

Ref document number: 6697748

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150