JP2019078862A - アクティブマトリクス基板およびその製造方法 - Google Patents

Abstract

【課題】大型の液晶パネルにも適用可能なアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板１００は、ソースバスラインおよびゲートバスラインと、各画素領域Ｐのそれぞれに配置された薄膜トランジスタ１０および画素電極ＰＥと、画素電極上に誘電体層を介して配置された共通電極ＣＥと、表示領域においてゲートメタル層とソースメタル層との間に配置されたスピンオングラス層２３とを備え、画素電極は、薄膜トランジスタの酸化物半導体層７と同一の金属酸化物膜から形成され、スピンオングラス層は、各画素領域において、薄膜トランジスタが形成される部分に開口部２３ｐを有しており、スピンオングラス層は、ソースバスラインＳＬとゲートバスラインＧＬとが交差する交差部Ｄｓｇにおいてソースバスラインとゲートバスラインとの間に位置し、かつ、各画素領域において画素電極ＰＥの少なくとも一部と基板１との間に位置している。【選択図】図３

Description

本発明は、酸化物半導体を用いたアクティブマトリクス基板およびその製造方法に関する。

液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。

近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体ＴＦＴを用いると、アモルファスシリコンＴＦＴを用いる場合よりも、高精細な表示パネルを提供できる。酸化物半導体を用いたアクティブマトリクス基板（以下、「ＴＦＴ基板」）は、主にスマートフォン用などの中小型の液晶パネルに適用され得る。

酸化物半導体ＴＦＴを備えるＴＦＴ基板は、例えば特許文献１に開示されている。また、例えば特許文献２には、酸化物半導体膜の一部を低抵抗化することにより、ＴＦＴの活性層となる半導体層と、画素電極とを一体的に形成することが開示されている。

一方、アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な動作モードが提案され、採用されている。動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳモード（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）などが挙げられる。

このうちＴＮモードやＶＡモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。ＩＰＳモードやＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。横方向電界方式の動作モードのうちＩＰＳモードの液晶表示装置では、ＴＦＴ基板上に、金属膜のパターニングによって一対の櫛歯電極が形成される。このため、透過率および開口率が低くなるという問題がある。これに対し、ＦＦＳモードの液晶表示装置では、ＴＦＴ基板上に形成する電極を透明化することにより、開口率および透過率を改善できる。

特開２００３−８６８０８号公報 特開２００８−４０３４３号公報

テレビ用などの大型の液晶パネルのさらなる高精細化および高解像度化が進んでいる。高精細化および高解像度化のためには、酸化物半導体を用いたＴＦＴ基板を使用することが好ましい。

しかしながら、酸化物半導体を用いた従来のＴＦＴ基板は、主にモバイル用途の中小型液晶パネル向けであり、大型で高精細な液晶パネルへの適用は十分に考慮されていない。また、本発明者が検討したところ、大型の液晶パネルに適用し得るＴＦＴ基板を製造しようとすると、製造プロセスで使用するフォトマスクの枚数が増加し、製造コストが増大するという問題があることが分かった。詳細は後述する。

本発明は上記事情に鑑みてなされたものであり、本発明の一実施形態は、大型の液晶パネルにも適用可能なアクティブマトリクス基板を提供することを目的とする。また、そのようなアクティブマトリクス基板をより低コストで製造し得る方法を提供することを目的とする。

本発明による一実施形態のアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と、前記画素電極上に誘電体層を介して配置された共通電極と、前記表示領域において、前記複数のゲートバスラインを含むゲートメタル層と、前記複数のソースバスラインを含むソースメタル層との間に配置されたスピンオングラス層とを備え、前記薄膜トランジスタは、前記ゲートメタル層に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記ソースメタル層に形成され、かつ、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は前記複数のゲートバスラインの対応する１つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する１つに電気的に接続され、前記ドレイン電極は前記画素電極と接しており、前記画素電極は、前記酸化物半導体層と同一の金属酸化物膜から形成されており、前記スピンオングラス層は、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタが形成される部分に開口部を有しており、前記スピンオングラス層は、前記複数のソースバスラインの１つと前記複数のゲートバスラインの１つとが交差する交差部において、前記１つのソースバスラインと前記１つのゲートバスラインとの間に位置し、かつ、前記複数の画素領域のそれぞれにおいて、前記画素電極の少なくとも一部と前記基板との間に位置している。

ある実施形態において、前記画素電極と前記酸化物半導体層とは離間して配置されており、前記基板の法線方向から見たとき、前記画素電極の全体は前記スピンオングラス層と重なっており、前記酸化物半導体層は前記スピンオングラス層の前記開口部内に位置している。

ある実施形態において、前記画素電極と前記酸化物半導体層とは繋がっている。

ある実施形態において、前記共通電極に接する補助金属配線をさらに備える。

ある実施形態において、前記ソースメタル層と前記誘電体層との間に配置された無機絶縁層をさらに備え、前記画素電極は、前記無機絶縁層と接する第１部分と、前記誘電体層と接する第２部分とを含み、前記第１部分は半導体領域であり、前記第２部分は、前記半導体領域よりも電気抵抗の低い低抵抗領域である。

ある実施形態において、前記誘電体層は窒化珪素を含み、前記無機絶縁層は酸化珪素を含む。

ある実施形態において、前記ゲート絶縁層は、第１絶縁層と、前記第１絶縁層と前記ゲート電極との間に配置された第２絶縁層とを含み、前記スピンオングラス層は、前記第２絶縁層と前記第１絶縁層との間に配置されている。

ある実施形態において、前記ドレイン電極は、前記酸化物半導体層および前記画素電極の上面と接している。

ある実施形態において、前記ドレイン電極は、前記酸化物半導体層および前記画素電極の下面と接している。

ある実施形態において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。

ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。

ある実施形態において、前記薄膜トランジスタの前記酸化物半導体層は積層構造を有する。

本発明の一実施形態のアクティブマトリクス基板の製造方法は、複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極を備えるアクティブマトリクス基板の製造方法であって、（ａ）前記基板上に、前記薄膜トランジスタのゲート電極と複数のゲートバスラインとを含むゲートメタル層を形成する工程と、（ｂ）前記ゲートメタル層の上にスピンオングラス膜を形成し、前記スピンオングラス膜に、前記複数の画素領域のそれぞれにおいて前記薄膜トランジスタが形成される部分に開口部を形成することにより、スピンオングラス層を形成する工程と、（ｃ）前記スピンオングラス層上に第１絶縁層を形成する工程と、（ｄ）前記第１絶縁層上に酸化物半導体膜を形成し、これをパターニングすることにより、前記薄膜トランジスタの活性層となる活性層形成用酸化物半導体層と、前記画素電極となる画素電極形成用酸化物半導体層とをそれぞれ形成する工程であって、前記活性層形成用酸化物半導体層は、少なくとも一部が、前記スピンオングラス層の前記開口部内において、前記第１絶縁層を介して前記ゲート電極と重なるように配置され、前記画素電極形成用酸化物半導体層は前記スピンオングラス層上に前記第１絶縁層を介して配置される、酸化物半導体層形成工程と、（ｅ）前記薄膜トランジスタのソース電極およびドレイン電極と複数のソースバスラインとを含むソースメタル層を形成する工程であって、前記ソース電極は前記活性層形成用酸化物半導体層と接し、前記ドレイン電極は前記活性層形成用酸化物半導体層と前記画素電極形成用酸化物半導体層とに接するように配置される、ソースメタル層形成工程と、（ｆ）前記活性層形成用酸化物半導体層、前記画素電極形成用酸化物半導体層、前記ソース電極および前記ドレイン電極を覆うように無機絶縁層を形成し、前記無機絶縁層に、前記画素電極形成用酸化物半導体層の一部を露出する画素開口部を形成する、無機絶縁層形成工程と、（ｇ）前記無機絶縁層上および前記画素開口部内に、前記画素電極形成用酸化物半導体層に含まれる酸化物半導体を還元する性質を有する誘電体層を形成する工程であって、前記画素電極形成用酸化物半導体層のうち前記画素開口部内で前記誘電体層と接する部分が低抵抗化されて、前記画素電極として機能する低抵抗領域が形成され、前記画素電極形成用酸化物半導体層のうち前記無機絶縁層で覆われている部分は半導体領域として残る、誘電体層形成工程と、（ｈ）前記誘電体層上に共通電極を形成する工程とを包含する。

ある実施形態において、前記工程（ｄ）において、前記活性層形成用酸化物半導体層と前記画素電極形成用酸化物半導体層とは離間しており、前記活性層形成用酸化物半導体層の全体は、前記スピンオングラス層の前記開口部内に位置し、前記画素電極形成用酸化物半導体層の全体は、前記スピンオングラス層上に前記第１絶縁層を介して配置される。

ある実施形態において、前記共通電極と接する補助金属配線を形成する工程をさらに包含する。

ある実施形態において、前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。

ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。

ある実施形態において、前記酸化物半導体膜は積層構造を有する。

本発明の実施形態によると、大型の液晶パネルにも適用可能なアクティブマトリクス基板が提供される。また、そのようなアクティブマトリクス基板をより低コストで製造し得る方法が提供される。

本発明による実施形態のＴＦＴ基板１００の平面構造の一例を模式的に示す図である。 （ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１００における各画素領域ＰおよびＳ−Ｇ接続部Ｃｓｇを例示する平面図である。 ＴＦＴ基板１００における画素領域Ｐ、Ｓ−Ｇ接続部Ｃｓｇ、Ｓ−Ｇ交差部Ｄｓｇおよび端子部Ｔを例示する断面図である。 ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 ＴＦＴ基板１００の製造方法を説明するための工程断面図である。 ＴＦＴ基板１００の製造プロセスの概略を示す図である。 本発明による実施形態の他のＴＦＴ基板１０１における画素領域Ｐを例示する断面図である。 本発明による実施形態の他のＴＦＴ基板１０２における画素領域Ｐを例示する断面図である。

（第１の実施形態）
以下、図面を参照しながら、本発明によるＴＦＴ基板の第１の実施形態を説明する。ここでは、ＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板を例に説明する。ＦＦＳモードは、一方の基板に一対の電極（画素電極ＰＥおよび共通電極ＣＥ）を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。なお、本実施形態のＴＦＴ基板は、他の動作モードの液晶表示装置、液晶表示装置以外の各種表示装置や電子機器などに用いられるＴＦＴ基板を広く含む。

図１は、本実施形態のＴＦＴ基板１００の平面構造の一例を模式的に示す図である。ＴＦＴ基板１００は、表示に寄与する表示領域ＤＲと、表示領域ＤＲの外側に位置する周辺領域（額縁領域）ＦＲとを有している。

表示領域ＤＲには、第１方向に延びる複数のソースバスラインＳＬと、第１方向と交差する第２方向に延びる複数のゲートバスラインＧＬとが設けられている。これらのバスラインで包囲されたそれぞれの領域が「画素領域Ｐ」となる。画素領域Ｐ（「画素」と呼ぶこともある。）は、表示装置の画素に対応する領域である。複数の画素領域Ｐはマトリクス状に配置されている。各画素領域Ｐには、画素電極ＰＥおよび薄膜トランジスタ（ＴＦＴ）１０が形成されている。各ＴＦＴ１０のゲート電極は対応するゲートバスラインＧＬ、ソース電極は対応するソースバスラインＳＬにそれぞれ電気的に接続されている。また、ドレイン電極は画素電極ＰＥと電気的に接続されている。本実施形態では、画素電極ＰＥの上方には、誘電体層（絶縁層）を介して画素電極ＰＥと対向する共通電極（図示せず）が設けられている。

ＴＦＴ１０は、通常、各画素領域ＰにおけるソースバスラインＳＬとゲートバスラインＧＬとが絶縁膜を介して交差する部分Ｄｓｇの近傍に配置される。なお、本明細書では、ソースバスラインＳＬなどのソースメタル層内の配線とゲートバスラインＧＬなどのゲートメタル層内の配線とが絶縁膜を介して交差する部分Ｄｓｇを「Ｓ−Ｇ交差部」と呼ぶ。

周辺領域ＦＲには、複数のゲート端子部Ｔｇ、複数のソース端子部Ｔｓ、複数のＳ−Ｇ接続部Ｃｓｇなどが配置されている。図示しないが、ゲートドライバなどの駆動回路がモノリシックに形成されていてもよい。あるいは、駆動回路が実装されていてもよい。

ゲート端子部Ｔｇは対応するゲートバスラインＧＬに接続され、ソース端子部Ｔｓは対応するソースバスラインＳＬに接続されている。

Ｓ−Ｇ接続部Ｃｓｇは、ソースバスラインＳＬと同じ導電膜から形成された層（ソースメタル層）と、ゲートバスラインＧＬと同じ導電膜から形成された層（ゲートメタル層）とのつなぎ換え部である。例えば、各ソースバスラインＳＬとソース端子部Ｔｓとの間に、ソースバスラインＳＬをゲートメタル層内の接続配線に接続するＳ−Ｇ接続部Ｃｓｇが形成されていてもよい。その場合、ゲートメタル層内の接続配線が、ソース端子部Ｔｓにおいて外部配線と接続される。つまり、ソース端子部Ｔｓの構造は、ゲート端子部Ｔｇの構造と略同じになる。

次いで、本実施形態のＴＦＴ基板１００の各領域をより具体的に説明する。

図２（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１００における各画素領域ＰおよびＳ−Ｇ接続部Ｃｓｇを例示する平面図である。図３は、画素領域Ｐ、Ｓ−Ｇ接続部Ｃｓｇ、Ｓ−Ｇ交差部Ｄｓｇ、端子部Ｔを例示する断面図である。端子部Ｔは、図１に示すソース端子部Ｔｓまたはゲート端子部Ｔｇである。

画素領域Ｐは、ソースバスラインＳＬ、および、ソースバスラインＳＬと交差する方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域Ｐは、基板１と、基板１に支持されたＴＦＴ１０と、画素電極ＰＥと、共通電極ＣＥとを有している。

ＴＦＴ１０は、例えば、チャネルエッチ型のボトムゲート構造ＴＦＴである。ＴＦＴ１０は、基板１上に配置されたゲート電極３と、ゲート電極３を覆うゲート絶縁層と、ゲート絶縁層上に配置された酸化物半導体層７と、酸化物半導体層７に電気的に接続されたソース電極８およびドレイン電極９とを備える。この例では、ゲート絶縁層は、第１絶縁層５と、第１絶縁層５およびゲート電極３の間に配置され、キャップ層として機能する第２絶縁層２１とを含む。なお、第２絶縁層２１は形成されていなくてもよい。

半導体層７は、例えば島状であり、第１絶縁層５上に、ゲート絶縁層を介してゲート電極３と重なるように配置されている。ソース電極８およびドレイン電極９は、それぞれ、半導体層７の上面の一部と接するように配置されている。半導体層７のうち、ソース電極８と接する部分をソースコンタクト領域、ドレイン電極９と接する部分をドレインコンタクト領域と呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、ゲート電極３と重なっている領域が「チャネル領域」となる。

ゲート電極３は対応するゲートバスラインＧＬに接続され、ソース電極８は対応するソースバスラインＳＬに接続されている。ドレイン電極９は画素電極ＰＥと電気的に接続されている。ゲート電極３およびゲートバスラインＧＬは、同一の導電膜を用いて一体的に形成されていてもよい。同様に、ソース電極８およびソースバスラインＳＬは、同一の導電膜を用いて一体的に形成されていてもよい。ゲート電極３およびソース電極８は、それぞれ、ゲートバスラインＧＬおよびソースバスラインＳＬの一部であってもよいし、これらのバスラインから突出した凸部であってもよい。この例では、ソースバスラインＳＬ、ソース電極８およびドレイン電極９は、ソースメタル層内に（すなわちソースバスラインＳＬと同じ導電膜を用いて）形成されている。

ＴＦＴ１０は、層間絶縁層１１で覆われている。層間絶縁層１１は、例えば、無機絶縁層（パッシベーション膜）である。層間絶縁層１１は、有機絶縁層などの平坦化膜を含まなくてもよい。図示するように、ＴＦＴ１０は、層間絶縁層１１と、層間絶縁層１１上に延設された誘電体層１７と、誘電体層１７上に配置された共通電極ＣＥとで覆われていてもよい。

画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して部分的に重なるように配置される。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。

本実施形態では、画素電極ＰＥは、酸化物半導体層７と同一の金属酸化物膜から形成されている。このため、画素電極ＰＥおよび酸化物半導体層７は、同じ組成を有し、かつ、略同じ厚さを有し得る。画素電極ＰＥは、例えば、酸化物半導体膜の一部を低抵抗化することで形成され得る。この例では、画素電極ＰＥのうち層間絶縁層１１で覆われている部分は半導体領域７０ｓであり、ドレイン電極９または誘電体層１７と接している部分は、半導体領域７０ｓよりも電気抵抗の低い低抵抗領域（導電体領域ともいう）７０ｄである。半導体領域７０ｓの電気抵抗は、例えば、酸化物半導体層７のチャネル領域と略同じである。画素電極ＰＥの一部は、ドレイン電極９と接しており、ドレイン電極９を介して酸化物半導体層７と電気的に接続されている。画素電極ＰＥとドレイン電極９とが接する部分Ｃｐを「画素コンタクト部」と呼ぶ。この例では、酸化物半導体層７と画素電極ＰＥとは互いに離間して配置されており、画素コンタクト部Ｃｐにおいて、ドレイン電極９は、画素電極ＰＥの上面および側面と接している。なお、後述するように、酸化物半導体層７と画素電極ＰＥとは繋がっていてもよい（図６参照）。

共通電極ＣＥは、画素ごとに少なくとも１つのスリットまたは切り欠き部を有している。共通電極ＣＥは、画素領域Ｐ全体に亘って形成されていてもよい。共通電極ＣＥは、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などの透明導電膜を用いて形成され得る。

ＴＦＴ基板１００を大型の液晶パネルに適用する場合、共通電極ＣＥと接するように、共通電極ＣＥよりも電気抵抗の小さい補助金属配線２０を設けてもよい。補助金属配線２０は、例えば、基板１の法線方向から見たとき、ソースバスラインＳＬと重なるように延びていてもよい。これにより、画素開口率を低下させることなく、共通電極ＣＥおよび補助金属配線を一体として見たときの電気抵抗を、共通電極ＣＥ単体の電気抵抗よりも小さくできる。従って、共通電極ＣＥを介してパネル面内の各画素の液晶層に印加される電圧のばらつきを低減できる。

さらに、本実施形態では、ゲートメタル層とソースメタル層および酸化物半導体層７との間に、スピンオングラス（ＳＯＧ）層２３が配置されている。ＳＯＧ層２３は、ゲートメタル層とゲート絶縁層との間に配置されていてもよい。この例では、ＳＯＧ層２３は、第２絶縁層２１と第１絶縁層５との間に配置されている。ＳＯＧ層２３は、塗布型のＳｉＯ_２膜である。ＳＯＧ層２３は、比較的厚く（厚さ：例えば１μｍ以上３μｍ以下）、平坦化膜としても機能し得る。

ＳＯＧ層２３は、各画素領域Ｐの略全体を覆っており、ＴＦＴ１０が形成される領域（ＴＦＴ形成領域）に開口部２３ｐ（図２（ａ）に破線で示す。）を有している。隣接する画素領域Ｐの間でＳＯＧ層２３は繋がっていてもよい。すなわち、ＳＯＧ層２３は、表示領域ＤＲ全体に設けられ、かつ、ＴＦＴ形成領域に対応する複数の開口部２３ｐを有していてもよい。ゲートメタル層とソースメタル層との間にＳＯＧ層２３を配置することで、Ｓ−Ｇ接続部ＣｓｇおよびＳ−Ｇ交差部Ｄｓｇにおいて、重なり容量を低減することが可能である。

ＳＯＧ層２３は、画素領域Ｐにおいて、画素電極ＰＥの少なくとも一部と基板１との間に位置している。ＳＯＧ層２３を設けることにより、ＳＯＧ層２３によって平坦化された領域上に画素電極ＰＥおよび共通電極ＣＥを形成できる。従って、これらの電極と不図示の対向基板との間に配置される液晶層の厚さばらつきを抑えることができる。なお、従来は、平坦化層としてソースメタル層と画素電極との間に有機絶縁層が設けられていたが、本実施形態では、ソースメタル層上に平坦化膜を設けなくてもよい。図示するように、画素電極ＰＥは、ＳＯＧ層２３上に、層間絶縁層１１を介して配置されていてもよい。基板１の法線方向から見たとき、画素電極ＰＥの全体はＳＯＧ層２３と重なっており、酸化物半導体層７の全体はＳＯＧ層２３の開口部２３ｐ内に位置していてもよい。

Ｓ−Ｇ接続部Ｃｓｇは、ゲートメタル層内に形成された（ゲートバスラインＧＬと同じ導電膜から形成された）ゲート接続部３ｓｇと、ソースメタル層内に形成されたソース接続部８ｓｇと、共通電極ＣＥと同じ透明導電膜を用いて形成された透明接続部１５ｓｇとを有している。ゲート接続部３ｓｇとソース接続部８ｓｇとは透明接続部１５ｓｇを介して電気的に接続されている。ソース接続部８ｓｇはソースバスラインＳＬの端部であり、ゲート接続部３ｓｇは、ソースバスラインＳＬとソース端子部Ｔｓとを繋ぐ接続配線（ゲート接続配線）であってもよい。

この例では、Ｓ−Ｇ接続部Ｃｓｇは、第２絶縁層２１、第１絶縁層５、層間絶縁層１１および誘電体層１７に、ゲート接続部３ｓｇの少なくとも一部とソース接続部８ｓｇの少なくとも一部とを露出するコンタクトホールＨｃを有している。透明接続部１５ｓｇは、誘電体層１７上およびコンタクトホールＨｃ内に配置され、コンタクトホールＨｃ内でソース接続部８ｓｇおよびゲート接続部３ｓｇと接している。非表示領域であるＳ−Ｇ接続部形成領域には、ＳＯＧ層２３は設けられていない。

ここでは、コンタクトホールＨｃは、第２絶縁層２１、第１絶縁層５および層間絶縁層１１に形成された、ゲート接続部３ｓｇの少なくとも一部を露出する第１開口部１１ｃと、誘電体層１７に形成された、ソース接続部８ｓｇの少なくとも一部を露出する第２開口部１７ｃとを含む。第１開口部１１ｃおよび第２開口部１７ｃは、少なくとも部分的に重なることで、１つのコンタクトホールＨｃを構成している。

Ｓ−Ｇ交差部Ｄｓｇでは、ゲートメタル層とソースメタル層との間にＳＯＧ層２３が配置されている。図示する例は、各画素領域ＰにおけるソースバスラインＳＬとゲートバスラインＧＬとのＳ−Ｇ交差部Ｄｓｇである。ソースバスラインＳＬ上には、層間絶縁層１１および誘電体層１７を介して共通電極ＣＥが設けられている。共通電極ＣＥ上には、ソースバスラインＳＬと重なるように補助金属配線２０が配置されていてもよい。ソースバスラインＳＬとゲートバスラインＧＬとの間に、比較的厚いＳＯＧ層２３を配置することで、ソースバスラインＳＬ、ゲートバスラインＧＬおよびこれらの間に位置する絶縁膜で構成される容量を小さくできる。

端子部Ｔは、基板１上に配置された下部導電部３ｔと、下部導電部３ｔを覆うように配置された島状の上部導電部１５ｔとを有している。下部導電部３ｔは、ゲートメタル層内に形成されている。下部導電部３ｔは、例えばゲートバスラインＧＬであってもよいし、上述したゲート接続配線であってもよい。上部導電部１５ｔは、共通電極ＣＥと同じ透明導電膜から形成されていてもよい。端子部が形成される端子部形成領域には、ＳＯＧ層２３は配置されていない。

本実施形態のＴＦＴ基板１００は、以下のような利点を有する。

液晶パネルのサイズが拡大し、かつ、高精細化が進むと、ＴＦＴ基板におけるゲート−ソース間の重なりによる寄生容量（重なり容量）をさらに低減することが求められる。これに対し、本実施形態のＴＦＴ基板１００では、ゲートメタル層とソースメタル層との間にＳＯＧ層２３が設けられているので、ゲート−ソース間の重なり容量を低減できる。

また、液晶パネルの大型化に伴い、共通電極ＣＥによって印加される電圧のパネル面内のばらつきが大きくなるという問題がある。これに対し、本実施形態では、共通電極ＣＥと接するように補助金属配線２０を設けることで、共通電極ＣＥによって印加される電圧の面内ばらつきを低減できる。

従って、ＴＦＴ基板１００は、高解像度（例えば８Ｋ以上）であり、かつ、大型（例えば６０型以上）の液晶パネルにも好適に適用され得る。

また、ＴＦＴ基板１００では、同じ金属酸化物膜を用いて、酸化物半導体層７と画素電極ＰＥとを形成している。これにより、後述するように、製造工程を簡略化できる。酸化物半導体層７と画素電極ＰＥとは、互いに離間して配置されてもよいし、繋がっていてもよい。

図２（ａ）に示すＴＦＴ基板１００では、酸化物半導体層７と画素電極ＰＥとは、互いに離間して配置されている。図示するように、酸化物半導体層７をＳＯＧ層２３の開口部２３ｐ内のみに配置し、画素電極ＰＥをＳＯＧ層２３の上方にのみ（基板１の法線方向から見たとき、ＳＯＧ層２３と重なる領域にのみ）配置してもよい。本実施形態では、酸化物半導体層７と画素電極ＰＥとを形成するための金属酸化物膜の厚さは、所望のＴＦＴ特性を実現するために制限される。例えば、金属酸化物膜の厚さは１００ｎｍ以下に抑えられる。このため、ＳＯＧ層２３の開口部２３ｐ内に位置する酸化物半導体層７とＳＯＧ層２３の上方に配置される画素電極ＰＥとを繋げようと（一体的に形成しようと）すると、金属酸化物膜が、比較的厚いＳＯＧ層２３の段差を乗り越えることが困難な場合がある。これに対し、図示するように、酸化物半導体層７と画素電極ＰＥとを離間して形成する場合には、比較的厚いＳＯＧ層２３の段差上に金属酸化物膜を形成しなくてもよいので、金属酸化物膜の断切れを抑制できる。また、高い精度で金属酸化物膜をパターニングできる。

さらに、本実施形態によると、大型液晶パネルに適用可能なＴＦＴ基板１００を、フォトマスクの使用枚数の増加を抑えて、より低コストで製造できる。従来、大型液晶パネルには、アモルファスシリコンＴＦＴが用いられ、かつ、ＶＡモードが採用されていた。このような大型液晶パネルに使用するＴＦＴ基板は、例えば、５枚のフォトマスクを用いて製造されていた。この製造プロセスを「基本プロセス」と呼ぶ。本発明者が検討したところ、液晶パネルの高精細化に伴う画素開口率の低下を抑制するためにＦＦＳモードを採用すると、使用するフォトマスクは、基本プロセスから２枚増える。この上、共通電極の補助金属配線およびＳＯＧ膜を設けると、さらに２枚のフォトマスクが必要になる。従って、ＴＦＴ基板の製造に必要なフォトマスクは合計９枚になってしまう。これに対し、本実施形態では、酸化物半導体層７と同じ金属酸化物膜を用いて画素電極ＰＥを形成するため、画素電極ＰＥのパターニング用に別個にフォトマスクを使用する必要がない。この結果、後述するように、フォトマスクの使用枚数を８枚に抑えることが可能である。従って、製造コストの増大を抑えつつ、高精細で大型の液晶パネルにも適用可能なＴＦＴ基板１００を製造することができる。

また、従来は、画素電極とＴＦＴのドレイン電極とを接続するためのコンタクトホールを設ける必要があった。これに対し、本実施形態では、画素電極ＰＥを酸化物半導体層７と同じ層内に配置されているので、画素電極ＰＥとドレイン電極９とのコンタクト部（画素コンタクト部）Ｃｐにコンタクトホールを設けなくてもよい。この結果、画素開口率をさらに向上できる。

＜ＴＦＴ基板１００の製造方法＞
次に、図４Ａ〜図４Ｇおよび図５を参照しながら、本実施形態におけるＴＦＴ基板１００の製造方法の一例を説明する。図４Ａ〜図４Ｇは、ＴＦＴ基板１００の製造方法を説明するための工程断面図であり、画素領域Ｐ、Ｓ−Ｇ接続部形成領域２０１、Ｓ−Ｇ交差部形成領域２０２、および端子部形成領域２０３を示す。図５は、ＴＦＴ基板１００の製造プロセスの概略を示す図である。

まず、図４Ａに示すように、基板１上に、ゲート用金属膜を形成した後、これを公知のフォトリソ工程（第１のフォトリソ工程）によりパターニングする。これにより、ゲート電極３、ゲート接続部３ｓｇ、下部導電部３ｔおよびゲートバスラインＧＬを含むゲートメタル層を形成する。

基板１として、透明で絶縁性を有する基板を用いることができる。ここでは、ガラス基板を用いる。

ゲート用電極膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲート用電極膜として、Ｃｕ膜（厚さ：例えば５００ｎｍ）を用いる。Ｃｕ膜のパターニングは、例えばウェットエッチングによって行う。

次いで、ゲートメタル層を覆うように、キャップ層として第２絶縁層２１を形成する。この後、第２絶縁層２１の一部上に、ＳＯＧ層２３を形成する。

第２絶縁層２１は、例えば、窒化シリコン（ＳｉＮ_ｘ）層（厚さ：例えば５０ｎｍ）である。

ＳＯＧ層２３は、例えば、感光性ＳＯＧ膜（厚さ：例えば１〜３μｍ）を第２絶縁層２１上に塗布することで形成される。この後、露光現像により、ＳＯＧ層２３に、第２絶縁層２１を露出する開口部２３ｐを形成する（第２のフォトリソ工程）。ここでは、表示領域に複数の開口部２３ｐを有するＳＯＧ層２３を得る。ＳＯＧ層２３のうち非表示領域に位置する部分は除去してもよい。

続いて、図４Ｂに示すように、第２絶縁層２１およびＳＯＧ層２３上に、第１絶縁層５を形成する。この後、第１絶縁層５上に、ＴＦＴの活性層となる酸化物半導体層（活性層形成用酸化物半導体層ともいう）７と、画素電極となる画素電極形成用酸化物半導体層７ａとを形成する。

第１絶縁層５として、例えば、酸化シリコン（ＳｉＯ_２）層（厚さ：１０〜１００ｎｍ）を上層、窒化シリコン（ＳｉＮ_ｘ）層（厚さ：例えば５０ｎｍ〜５００ｎｍ）を下層とする積層膜を用いる。

酸化物半導体層７および画素電極形成用酸化物半導体層７ａは、第１絶縁層５上に、例えばスパッタリング法により酸化物半導体膜を形成し、公知のフォトリソ工程（第３のフォトリソ工程）により、酸化物半導体膜のパターニングを行うことで得られる。ここでは、酸化物半導体膜として、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜（厚さ：５〜２００ｎｍ）を用いる。パターニングは、ウェットエッチング法で行う。

ここでは、酸化物半導体層７は、少なくとも一部が、ＳＯＧ層２３の開口部２３ｐ内において、第１絶縁層５を介してゲート電極３と重なるように配置される。酸化物半導体層７の全体がＳＯＧ層２３の開口部２３ｐ内に位置してもよい。一方、画素電極形成用酸化物半導体層７ａの少なくとも一部は、ＳＯＧ層２３上に第１絶縁層５を介して配置される。画素電極形成用酸化物半導体層７ａの全体が、ＳＯＧ層２３上に第１絶縁層５を介して配置されてもよい。

次いで、図４Ｃに示すように、酸化物半導体層７、画素電極形成用酸化物半導体層７ａおよび第１絶縁層５を覆うように、例えばスパッタリング法によりソース用電極膜を形成する。この後、公知のフォトリソ工程（第４のフォトリソ工程）でソース用電極膜をパターニングすることにより、ソース電極８、ドレイン電極９、ソース接続部８ｓｇおよびソースバスラインＳＬを含むソースメタル層を形成する。パターニングは、ウェットエッチングを用いる。この後ドライエッチングを行ってもよい。ソース電極８は酸化物半導体層７と接するように配置される。ドレイン電極９は、酸化物半導体層７および画素電極形成用酸化物半導体層７ａと接するように配置される。ドレイン電極９は、画素電極形成用酸化物半導体層７ａの一部のみと接する。画素電極形成用酸化物半導体層７ａのうちドレイン電極９と接する部分は、低抵抗化されて低抵抗領域７０ｄとなる。このようにして、ＴＦＴ１０が形成される。

ソース用電極膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ソース用電極膜として、Ｃｕ膜（厚さ：例えば５００ｎｍ）を用いる。

続いて、図４Ｄに示すように、ソースメタル層および酸化物半導体層７、７ａを覆うように、層間絶縁層１１を形成する。

層間絶縁層１１として、例えばＳｉＯ_２層などの無機絶縁層を用いることができる。層間絶縁層１１の厚さは特に限定しないが、例えば4００ｎｍ以上であれば、低抵抗化工程でより確実にマスクとして機能し得る。一方、ＴＦＴ基板の省スペース化のためには６００ｎｍ以下であることが好ましい。この後、層間絶縁層１１、第１絶縁層５および第２絶縁層２１のエッチング（「ＰＡＳ１／ＧＩ同時エッチング」ともいう。）を行う（第５のフォトリソ工程）。ここでは、層間絶縁層１１に、画素電極形成用酸化物半導体層７ａの少なくとも一部を露出する画素開口部１１ｐを形成するとともに、Ｓ−Ｇ接続部形成領域２０１において、層間絶縁層１１、第１絶縁層５および第２絶縁層２１に、ゲート接続部３ｓｇおよびソース接続部８ｓｇを露出する第１開口部１１ｃを形成する。このとき、ソース接続部８ｓｇはエッチストップとして機能するため、ゲート絶縁層のうちソース接続部８ｓｇで覆われた部分は除去されない。また、端子部形成領域２０３においては、層間絶縁層１１、第１絶縁層５および第２絶縁層２１を除去して下部導電部３ｔを露出させる。

次いで、図４Ｅに示すように、層間絶縁層１１上および開口部１１ｃ内に、例えばＣＶＤ法で誘電体層１７を形成する。誘電体層１７として、酸化物半導体層７、７ａに含まれる酸化物半導体を還元する性質を有する還元性の絶縁膜（例えばＳｉＮｘ膜）を用いる。これにより、画素電極形成用酸化物半導体層７ａの一部（誘電体層１７と接する部分）が低抵抗化されて低抵抗領域７０ｄとなる。酸化物半導体層７のうち層間絶縁層１１で覆われ、誘電体層１７と接していない部分は、低抵抗化されずに半導体領域７０ｓとして残る。このようにして、半導体領域７０ｓおよび低抵抗領域７０ｄを含む画素電極ＰＥが得られる。この後、公知のフォトリソ工程（第６のフォトリソ工程）により、Ｓ−Ｇ接続部形成領域２０１において、誘電体層１７に、ゲート接続部３ｓｇおよびソース接続部８ｓｇを露出する第２開口部１７ｃを形成する。これにより、開口部１１ｃ、１７ｃを含むコンタクトホールＨｃを得る。端子部形成領域２０３では、誘電体層１７を除去し、下部導電部３ｔを露出させる。

誘電体層１７として、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の還元性の絶縁膜を用いることができる。また、誘電体層１７は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量Ｃ_ＣＳが得られるように、誘電体層１７の材料や厚さを適宜選択することが好ましい。誘電率および絶縁性の観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば７０ｎｍ以上１８０ｎｍ以下である。

次いで、図４Ｆに示すように、共通電極ＣＥ、透明接続部１５ｓｇ、上部導電部１５ｔを含む透明導電層を形成する。まず、誘電体層１７上およびコンタクトホールＨｃ内に透明導電膜を形成し、これを公知のフォトリソ工程（第７のフォトリソ工程）でパターニングする。パターニングは、ウェットエッチングで行う。これにより、表示領域に共通電極ＣＥを形成するとともに、Ｓ−Ｇ接続部形成領域２０１において、ゲート接続部３ｓｇおよびソース接続部８ｓｇに接する島状の透明接続部１５ｓｇを形成する。共通電極ＣＥは、画素ごとに切込みまたはスリットを有する。また、端子部形成領域２０３においては、下部導電部３ｔを覆う上部導電部１５ｔを得る。 透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、ＩＴＯ膜（厚さ：１００ｎｍ）を用いる。

続いて、図４Ｇに示すように、共通電極ＣＥと接するように補助金属配線２０を形成する。補助金属配線２０は、例えば、透明導電層上に、例えばＣｕ膜（厚さ：２００ｎｍ）などの金属膜を形成し、公知のフォトリソ工程（第８のフォトリソ工程）パターニングすることで得られる。なお、補助金属配線２０は、共通電極ＣＥよりも基板１側に、共通電極ＣＥと接するように形成されてもよい。このようにして、ＴＦＴ基板１００が製造される。

上記方法では、誘電体層１７を利用して画素電極形成用酸化物半導体層７ａの低抵抗化を行ったが、プラズマ処理などの他の方法で低抵抗化を行うこともできる。例えば、第５のフォトリソ工程後、誘電体層１７を形成する前に、プラズマ処理などの低抵抗化処理を行ってもよい。

具体的には、層間絶縁層１１に画素開口部１１ｐを形成した後、基板１を、還元性プラズマまたはドーピング元素を含むプラズマに晒す（低抵抗化処理）。ここでは、還元性プラズマであるアルゴンプラズマに晒す。これにより、画素電極形成用酸化物半導体層７ａのうち画素開口部１１ｐによって露出された部分の表面近傍で抵抗が低下し、低抵抗領域７０ｄとなる。画素電極形成用酸化物半導体層７ａのうち層間絶縁層１１によってマスクされ、低抵抗化されなかった領域は半導体領域７０ｓとして残る。低抵抗領域７０ｄの厚さは、低抵抗化処理の条件によって変わり得るが、画素電極形成用酸化物半導体層７ａの厚さ方向に亘って導電体化されることが好ましい。この後、誘電体層１７を形成する。この場合には、誘電体層１７は還元性の絶縁膜でなくてもよい。なお、低抵抗化処理の方法および条件は、上記に限定されない。

（変形例）
図６および図７は、それぞれ、本実施形態の他のＴＦＴ基板１０１、１０２における画素領域Ｐを例示する断面図である。これらの図では、図３と同様の構成要素には同じ参照符号を付している。以下、図３に示すＴＦＴ基板１０１と異なる点のみを説明する。

ＴＦＴ基板１０１では、酸化物半導体層７と画素電極ＰＥとは、一体的に形成されている（繋がっている）。本明細書では、酸化物半導体層７および画素電極ＰＥを含む層７０を金属酸化物層と呼ぶ。金属酸化物層７０は、画素電極ＰＥとして機能する低抵抗領域と、ＴＦＴ１０の活性層として機能する半導体領域とを含む。ＴＦＴ基板１０１は、酸化物半導体膜をパターニングする際のマスク形状は異なるが、それ以外はＴＦＴ基板１００と同様の方法で製造され得る。

ＴＦＴ基板１０２では、ＴＦＴ１０は、酸化物半導体層７の下面がソースおよびドレイン電極と接するボトムコンタクト構造を有している。ＴＦＴ基板１０２は、ソースメタル層の形成後に、酸化物半導体膜の形成およびパターニングを行う点以外は、ＴＦＴ基板１００と同様の方法で製造され得る。ＴＦＴ基板１０２では、島状の画素電極ＰＥの周縁部は層間絶縁層１１で覆われた半導体領域７０ｓであり、中央部は低抵抗領域７０ｄであってもよい。基板１の法線方向から見たとき、低抵抗領域７０ｄは、半導体領域７０ｓに包囲されていてもよい。

ＴＦＴ基板１０２によると、ソース・ドレイン分離工程を行った後に酸化物半導体膜を形成するため、酸化物半導体層７のチャネルとなる領域にダメージを与えることなくＴＦＴ１０を形成できる。従って、ＴＦＴ１０の特性および信頼性を高めることが可能である。

（ＴＦＴ構造および酸化物半導体について）
ＴＦＴ１０は、チャネルエッチ型のＴＦＴであってもよいし、エッチストップ型のＴＦＴであってもよい。「チャネルエッチ型のＴＦＴ」では、例えば図２に示されるように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。一方、チャネル領域上にエッチストップ層が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。なお、この場合、エッチストップ層の形成に、別途フォトリソ工程を行う必要がある。

酸化物半導体層７の酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

酸化物半導体層７は、２層以上の積層構造を有していてもよい。酸化物半導体層７が積層構造を有する場合には、酸化物半導体層７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層７が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。

酸化物半導体層７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層７は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。

なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。

酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ_２Ｏ_３−ＳｎＯ_２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層７は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。

なお、画素電極ＰＥは、酸化物半導体層７と同じ組成および結晶構造を有してもよい。酸化物半導体層７が積層構造を有する場合、画素電極ＰＥも酸化物半導体層７と同様の積層構造を有し得る。

本発明の実施形態のアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに広く適用できる。

１ 基板
３ ゲート電極
３ｓｇ ゲート接続部
３ｔ 下部導電部
５ 第１絶縁層
７ 酸化物半導体層
７ａ 画素電極形成用酸化物半導体層
８ ソース電極
８ｓｇ ソース接続部
９ ドレイン電極
１１ 層間絶縁層
１１ｃ 第１開口部
１１ｐ 画素開口部
１５ｓｇ 透明接続部
１５ｔ 上部導電部
１７ 誘電体層
１７ｃ 第２開口部
２０ 補助金属配線
２１ 第２絶縁層
２３ ＳＯＧ層
２３ｐ 開口部
７０ 金属酸化物層
７０ｄ 低抵抗領域
７０ｓ 半導体領域
１００、１０１、１０２ ＴＦＴ基板
２０１ Ｓ−Ｇ接続部形成領域
２０２ Ｓ−Ｇ交差部形成領域
２０３ 端子部形成領域
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
ＤＲ 表示領域
ＦＲ 周辺領域
ＣＥ 共通電極
ＰＥ 画素電極
Ｐ 画素領域
Ｃｐ 画素コンタクト部
Ｃｓｇ Ｓ−Ｇ接続部
Ｄｓｇ Ｓ−Ｇ交差部
Ｔ 端子部
Ｔｇ ゲート端子部
Ｔｓ ソース端子部
Ｈｃ コンタクトホール

Claims (18)

1. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有するアクティブマトリクス基板であって、
   基板と、
   前記基板に支持された、第１方向に延びる複数のソースバスライン、および、前記第１方向と交差する第２方向に延びる複数のゲートバスラインと、
   前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と、
   前記画素電極上に誘電体層を介して配置された共通電極と
   前記表示領域において、前記複数のゲートバスラインを含むゲートメタル層と、前記複数のソースバスラインを含むソースメタル層との間に配置されたスピンオングラス層と
   を備え、
   前記薄膜トランジスタは、前記ゲートメタル層に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記ソースメタル層に形成され、かつ、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は前記複数のゲートバスラインの対応する１つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する１つに電気的に接続され、前記ドレイン電極は前記画素電極と接しており、
   前記画素電極は、前記酸化物半導体層と同一の金属酸化物膜から形成されており、
   前記スピンオングラス層は、前記複数の画素領域のそれぞれにおいて、前記薄膜トランジスタが形成される部分に開口部を有しており、
   前記スピンオングラス層は、前記複数のソースバスラインの１つと前記複数のゲートバスラインの１つとが交差する交差部において、前記１つのソースバスラインと前記１つのゲートバスラインとの間に位置し、かつ、前記複数の画素領域のそれぞれにおいて、前記画素電極の少なくとも一部と前記基板との間に位置している、アクティブマトリクス基板。
2. 前記画素電極と前記酸化物半導体層とは離間して配置されており、
   前記基板の法線方向から見たとき、前記画素電極の全体は前記スピンオングラス層と重なっており、前記酸化物半導体層は前記スピンオングラス層の前記開口部内に位置している、請求項１に記載のアクティブマトリクス基板。
3. 前記画素電極と前記酸化物半導体層とは繋がっている、請求項１に記載のアクティブマトリクス基板。
4. 前記共通電極に接する補助金属配線をさらに備える、請求項１から３のいずれかに記載のアクティブマトリクス基板。
5. 前記ソースメタル層と前記誘電体層との間に配置された無機絶縁層をさらに備え、
   前記画素電極は、前記無機絶縁層と接する第１部分と、前記誘電体層と接する第２部分とを含み、
   前記第１部分は半導体領域であり、前記第２部分は、前記半導体領域よりも電気抵抗の低い低抵抗領域である、請求項４に記載のアクティブマトリクス基板。
6. 前記誘電体層は窒化珪素を含み、前記無機絶縁層は酸化珪素を含む、請求項５に記載のアクティブマトリクス基板。
7. 前記ゲート絶縁層は、第１絶縁層と、前記第１絶縁層と前記ゲート電極との間に配置された第２絶縁層とを含み、
   前記スピンオングラス層は、前記第２絶縁層と前記第１絶縁層との間に配置されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
8. 前記ドレイン電極は、前記酸化物半導体層および前記画素電極の上面と接している、請求項１から７のいずれかに記載のアクティブマトリクス基板。
9. 前記ドレイン電極は、前記酸化物半導体層および前記画素電極の下面と接している、請求項１から７のいずれかに記載のアクティブマトリクス基板。
10. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から９のいずれかに記載のアクティブマトリクス基板。
11. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１０に記載のアクティブマトリクス基板。
12. 前記薄膜トランジスタの前記酸化物半導体層は積層構造を有する、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
13. 複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有し、前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極を備えるアクティブマトリクス基板の製造方法であって、
    （ａ）前記基板上に、前記薄膜トランジスタのゲート電極と複数のゲートバスラインとを含むゲートメタル層を形成する工程と、
    （ｂ）前記ゲートメタル層の上にスピンオングラス膜を形成し、前記スピンオングラス膜に、前記複数の画素領域のそれぞれにおいて前記薄膜トランジスタが形成される部分に開口部を形成することにより、スピンオングラス層を形成する工程と、
    （ｃ）前記スピンオングラス層上に第１絶縁層を形成する工程と、
    （ｄ）前記第１絶縁層上に酸化物半導体膜を形成し、これをパターニングすることにより、前記薄膜トランジスタの活性層となる活性層形成用酸化物半導体層と、前記画素電極となる画素電極形成用酸化物半導体層とをそれぞれ形成する工程であって、前記活性層形成用酸化物半導体層は、少なくとも一部が、前記スピンオングラス層の前記開口部内において、前記第１絶縁層を介して前記ゲート電極と重なるように配置され、前記画素電極形成用酸化物半導体層は前記スピンオングラス層上に前記第１絶縁層を介して配置される、酸化物半導体層形成工程と、
    （ｅ）前記薄膜トランジスタのソース電極およびドレイン電極と複数のソースバスラインとを含むソースメタル層を形成する工程であって、前記ソース電極は前記活性層形成用酸化物半導体層と接し、前記ドレイン電極は前記活性層形成用酸化物半導体層と前記画素電極形成用酸化物半導体層とに接するように配置される、ソースメタル層形成工程と、
    （ｆ）前記活性層形成用酸化物半導体層、前記画素電極形成用酸化物半導体層、前記ソース電極および前記ドレイン電極を覆うように無機絶縁層を形成し、前記無機絶縁層に、前記画素電極形成用酸化物半導体層の一部を露出する画素開口部を形成する、無機絶縁層形成工程と、
    （ｇ）前記無機絶縁層上および前記画素開口部内に、前記画素電極形成用酸化物半導体層に含まれる酸化物半導体を還元する性質を有する誘電体層を形成する工程であって、前記画素電極形成用酸化物半導体層のうち前記画素開口部内で前記誘電体層と接する部分が低抵抗化されて、前記画素電極として機能する低抵抗領域が形成され、前記画素電極形成用酸化物半導体層のうち前記無機絶縁層で覆われている部分は半導体領域として残る、誘電体層形成工程と、
    （ｈ）前記誘電体層上に共通電極を形成する工程と
    を包含するアクティブマトリクス基板の製造方法。
14. 前記工程（ｄ）において、前記活性層形成用酸化物半導体層と前記画素電極形成用酸化物半導体層とは離間しており、前記活性層形成用酸化物半導体層の全体は、前記スピンオングラス層の前記開口部内に位置し、前記画素電極形成用酸化物半導体層の全体は、前記スピンオングラス層上に前記第１絶縁層を介して配置される、請求項１３に記載のアクティブマトリクス基板の製造方法。
15. 前記共通電極と接する補助金属配線を形成する工程をさらに包含する、請求項１３または１４に記載のアクティブマトリクス基板の製造方法。
16. 前記酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１３から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
17. 前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１６に記載のアクティブマトリクス基板の製造方法。
18. 前記酸化物半導体膜は積層構造を有する、請求項１３から１７のいずれかに記載のアクティブマトリクス基板の製造方法。

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