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JP2018170456A - 半導体装置及びその製造方法 - Google Patents

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JP2018170456A
JP2018170456A JP2017068171A JP2017068171A JP2018170456A JP 2018170456 A JP2018170456 A JP 2018170456A JP 2017068171 A JP2017068171 A JP 2017068171A JP 2017068171 A JP2017068171 A JP 2017068171A JP 2018170456 A JP2018170456 A JP 2018170456A
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雅宏 畠中
吉村　充弘
Mitsuhiro Yoshimura
充弘 吉村
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Abstract

【課題】ゲート電極を引き出す部分のセル外周領域のトレンチと、縦型トランジスタを構成するセル領域のトレンチを同じ幅で形成し、チップ面積の縮小化が可能な導体装置およびその製造方法を提供する。
【解決手段】ゲートコンタクト孔を、セル外周領域のトレンチ直上に、自己整合的に形成し、ゲート配線電極を接続する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲートを備えた縦型ＭＯＳＦＥＴを有する半導体装置及びその製造方法に関する。
縦型ＭＯＳＦＥＴの一つとして、ゲート電極を基板に形成したトレンチ内部に埋めこみ縦方向に電流を流す、トレンチゲートを備えた構造としたものが知られている。そのようなトレンチ内部のゲート電極を、ゲート金属配線を経由してゲートパッドに電気的に接続する方法として、例えば、特許文献１には、トレンチ上の層間絶縁膜を貫通するゲートコンタクト孔をトレンチ直上に形成する構成が提案されている。これにより、ゲート電極をトレンチ上角部の絶縁耐圧の低いゲート絶縁膜の上に設けずにゲート金属配線と接続することができ、ゲート絶縁膜破壊に対する信頼性の向上と、ゲート抵抗の低減によるトランジスタ性能の向上を可能にしている。
特開２０１４−７２４１２号公報
しかしながら、特許文献１の従来のゲートコンタクト孔をトレンチ直上に形成する方法においては、工程ばらつきの影響を考慮し、トレンチの幅をゲートコンタクト孔よりも広く形成する必要があるので、トレンチの幅を縮小することができず、チップ面積縮小に対し、さらに改善の余地がある。
本発明は、上記の点に鑑み、チップ面積の縮小化が可能な半導体装置およびその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明は以下のような半導体装置とする。
すなわち、基板に形成されたトレンチと、前記トレンチの内側の底面及び側面を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介してトレンチ内に埋め込まれたゲート電極とを有し、縦型トランジスタを含むセル領域と、前記ゲート電極上に形成されたゲート金属配線を含むゲート電極引き出し領域とを備えた半導体装置であって、前記ゲート電極引き出し領域は、前記トレンチ内に前記基板表面より低く、前記トレンチ底面より高い所定の高さまで埋め込まれた前記ゲート電極と、前記所定の高さから前記基板表面の高さまでの前記トレンチの側面に沿って設けられた側壁絶縁領域と、下側部分が前記ゲート電極に接し、前記側壁絶縁領域に囲まれた領域に形成されたゲート金属配線とを備えることを特徴とする。
また、本発明の製造方法は、基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層に開口部を形成し、開口部内部に露出した基板をエッチングし、第１のトレンチと第２のトレンチを形成する工程と、前記第１のトレンチ及び第２のトレンチの内側の底面及び側面を覆うようにゲート絶縁膜を形成する工程と、前記基板上面の全面に渡って、上面が平坦となるまでゲート層を堆積する工程と、上面が前記第１のトレンチ及び第２のトレンチの底面から前記基板表面までの間の所定の高さとなるまで前記ゲート層をエッチングし、ゲート電極を形成する工程と、前記基板上面の全面に渡って、上面が平坦となるまで第２の絶縁層を堆積する工程と、前記第２の絶縁層を前記第１の絶縁膜上面が露出するまでエッチバックする工程と、前記第２のトレンチ内部の前記ゲート電極上の前記第２の絶縁層を選択的にエッチングする工程と、前記第１のトレンチ周辺の前記第１の絶縁層を選択的にエッチングし、前記第１のトレンチ周辺の基板表面を露出する工程と、前記基板上面の全面に渡って第３の絶縁層を、前記第２のトレンチを完全に埋め込まない膜厚で堆積する工程と、前記第３の絶縁層に対して異方性エッチングを行い、前記第２のトレンチ内部の前記ゲート電極上の側壁に側壁絶縁領域を残す工程と、前記第２のトレンチ内部の前記側壁絶縁領域に囲まれる領域に、前記ゲート電極と接してゲート金属を埋め込むゲート金属形成工程とを備えることを特徴とする。
なお、上記「ベース層」、「ベースコンタクト領域」は、それぞれ「ボディ領域」、「ボディコンタクト領域」等と称されることもあるが、本明細書においては、「ベース層」、「ベースコンタクト領域」と称する。
本発明によれば、ゲートコンタクト孔をトレンチに対し自己整合的に形成するため、トレンチ幅を、製造ばらつきを考慮して広げる必要は無く、チップ面積の縮小化を可能にしている。
本発明の第１の実施形態である縦型トレンチＭＯＳＦＥＴの一部平面図である。 （ａ）は図１のＡ−Ａ’線付近における概略断面図であり、（ｂ）は図１のＢ−Ｂ’線における概略断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 第２の実施形態である縦型トレンチＭＯＳＦＥＴの一部平面図である。 図１２のＣ−Ｃ’線付近における概略断面図である。 本発明の第２の実施形態である半導体装置の模式回路図である。
以下、図面を参照して本発明に係る半導体装置を実施例に即して詳細に説明する。
また、以下の実施形態ではＮチャネル型の縦型トレンチＭＯＳＦＥＴにより本発明を具体化している。なお、Ｐチャネル型のトレンチＭＯＳＦＥＴに対しても、各領域の導電型を反対にすることで以下の説明が同様に適用できる。
図１は、第１の実施形態に係る縦型トレンチＭＯＳＦＥＴを有する半導体装置１００の一部平面図であり、図２（ａ）は図１のＡ−Ａ’線付近における概略断面図であり、図２（ｂ）は図１のＢ−Ｂ’線付近における概略断面図である。
図１は、格子状レイアウトの縦型トレンチＭＯＳＦＥＴの、チップ外周近傍の様子を表している（同図は、基板１３０の表面の様子を表し、基板１３０表面より上の部分を省いている）。縦型トレンチＭＯＳＦＥＴは、ドレイン電流を紙面の奥側から手前側に流すために、第１のトレンチ１０６ａを含む縦型トランジスタを構成する第１のセル領域１１４ａと、トレンチ内部に埋め込んだゲート電極（不図示）の電位をトレンチ外に引き出すための、第１のトレンチ１０６ａと接続された第２のトレンチ１０６ｂを含むセル外周領域１１５と、第１のセル領域１１４ａとセル外周領域１１５の間で互いのトレンチ形状を整合させるための第２のセル領域１１４ｂを備える。これらの３つの領域に形成されるトレンチと、トレンチ底面及び側面に形成されるゲート絶縁膜と、トレンチ内部に埋め込まれたゲート電極は切れ目なくつながっている。そのため、セル外周領域１１５からトレンチ外に取り出されるゲート電極の電位は、どの位置のトレンチ内部のゲート電極においても同じ電位となる。
第１のセル領域１１４ａは、縦横に交差して配置された第１のトレンチ１０６ａにおいて、隣接する第１のトレンチ１０６ａの中心線間で区画された格子状の領域である。第１のセル領域１１４ａには、中心にＰ型のベースコンタクト領域１０３ｂが形成され、ベースコンタクト領域１０３ｂの四方を囲むようにＮ型のソース領域１０４が形成され、さらにソース領域１０４の四方を囲むように第１のトレンチ１０６ａが形成されている。第１のトレンチ１０６ａ内部には、底面側のゲート電極（不図示）と、その上面側の第１の層間絶縁膜１０９が埋め込まれており、基板１３０表面においては、第１の層間絶縁膜１０９が露出している。
縦型トレンチＭＯＳＦＥＴにおいて、ドレイン電極（不図示）から流れ込んだ電流は、第１のセル領域１１４ａの第１のトレンチ１０６ａの側壁近傍に形成されるチャネル（不図示）を通って、ソース領域１０４に入り、基板１３０表面に設けたソース電極（不図示）に流れ出す。
第２のセル領域１１４ｂは、セル外周領域１１５と隣接する方向を除き、三方が第１のトレンチ１０６ａに囲まれている。ソース領域１０４は、その第１のトレンチ１０６ａに沿って設けられる。また、ベースコンタクト領域１０３ｂは、三方をソース領域１０４で囲まれるように設けられ、セル外周領域１１５に向かう一方はセル外周領域１１５と接している。
セル外周領域１１５は、第２のセル領域１１４ｂが１列に並んだ第１の方向（図１では紙面の上下方向）に平行に延びた、第１のトレンチ１０６ａと同じ幅を有する第２のトレンチ１０６ｂを備えている。さらに、第２のトレンチ１０６ｂには第１の方向と垂直な第２の方向に沿って第２のセル領域１１４ｂから（図１では紙面の左右方向の左側から）第１のトレンチ１０６ａが延びてきており、第２のトレンチ１０６ｂに接続されている。第１のトレンチ１０６ａ及び第２のトレンチ１０６ｂの間には、ベースコンタクト領域１０３ｂが設けられている。
第１のトレンチ１０６ａの端部が接続された第２のトレンチ１０６ｂは、チップ外周に渡って、複数の第１のセル領域１１４ａおよび複数の第１のセル領域１１４ａを囲む第２のセル領域１１４ｂをさらに囲むように配置されている。
第２のトレンチ１０６ｂの側面の内側には、側壁絶縁領域１２０（サイドスペーサー）が設けられている。この側壁絶縁領域１２０の内側をゲートコンタクト孔１１０とし、ゲートコンタクト孔１１０内部にゲート金属配線１１１が設けられている。このゲート金属配線１１１は、第２のトレンチ１０６ｂ内部の下部に設けられたゲート電極（不図示）と接続されている。側壁絶縁領域１２０は、チップ外周に渡って形成される第２のトレンチ１０６ｂの側面を覆うように設けられている。第１のトレンチ１０６ａと第２のトレンチ１０６ｂが接続される部分においては、第１のトレンチ１０６ａ内部に埋め込まれた第１の層間絶縁膜１０９と、側壁絶縁領域１２０が接している。それによって、ゲートコンタクト孔１１０内部のゲート金属配線１１１は、第２のトレンチ１０６ｂ内部の側面において、側壁絶縁領域１２０で囲まれ、ゲート電極以外の領域と電気的に絶縁されている。
一般に、トランジスタのチャネルを形成するためのトレンチの幅は、プロセスの最小加工幅で形成される。それによって、膨大なトレンチのレイアウト面積が抑制され、チップ面積が縮小される。一方、ゲート電極取り出しのためにトレンチ上にゲートコンタクト孔を形成する場合の従来のトレンチ幅は、ゲートコンタクト孔とトレンチとの間のマスクずれなどの製造ばらつきを考慮し、ゲートコンタクト孔より大きく設定される。そのため、ゲート電極取り出し部のトレンチは、チャネル形成のためのトレンチよりも大きくなり、チップ面積の増大の抑制が困難となる。第１の実施形態においては、側壁絶縁領域１２０を形成することで、チャネルを形成するための第１のトレンチ１０６ａと第２のトレンチ１０６ｂを同一のプロセス最小加工幅で形成している。これは、ゲートコンタクト孔１１０を、トレンチ１０６ｂ内部に自己整合的に形成しているためである。そのため、チップ面積の増大を抑制することが可能である。
また、図２（ａ）の断面図（図１のＡ−Ａ’線における断面）に示すように、第１の実施形態に係る半導体装置１００は、Ｎ＋型の高濃度半導体基板１０１に低濃度のＮ−型のエピタキシャル層１０２が形成された基板１３０を用いて作製される。この基板１３０内部の高濃度半導体基板１０１とエピタキシャル層１０２は、共に縦型トレンチＭＯＳＦＥＴのドレイン領域１１６となる。
第１のセル領域１１４ａのエピタキシャル層１０２上には、エピタキシャル層１０２より濃度が高いＰ型のベース領域１０３ａが形成されている。そのベース領域１０３ａ上に、高濃度のＰ＋型のベースコンタクト領域１０３ｂが設けられ、そのベースコンタクト領域１０３ｂを囲むように、Ｎ＋型のソース領域１０４が形成されている。また、ソース領域１０４の周囲には、ソース領域１０４とベース領域１０３ａを貫通してエピタキシャル層１０２に達する深さの第１のトレンチ１０６ａが形成されている。
第１のトレンチ１０６ａの内側においては、ゲート絶縁膜１０７が、第１のトレンチ１０６ａの底面と、第１のトレンチ１０６ａの底面から第１の高さＨ１の高さまでの側面を覆っている。第１のトレンチ１０６ａ内部のゲート絶縁膜１０７上には、第１の高さＨ１まで、ポリシリコン等のゲート電極１０８が埋め込まれている。また第１のトレンチ１０６ａ内部の第１の高さＨ１から基板１３０の表面を越える高さの領域までには、第１の層間絶縁膜１０９が設けられている。
第２のセル領域１１４ｂのエピタキシャル層１０２上には、第１のセル領域１１４ａと同様に、Ｐ型のベース領域１０３ａ、Ｐ＋型のベースコンタクト領域１０３ｂ、ソース領域１０４が形成され、第１のセル領域１１４ａと同様に第１のトレンチ１０６ａが設けられている。この第１のトレンチ１０６ａ内部には、先に述べたゲート絶縁膜１０７、ゲート電極１０８、第１の層間絶縁膜１０９が設けられている。
この第１のセル領域１１４ａと第２のセル領域１１４ｂが形成されている基板１３０表面と、第１の層間絶縁膜１０９の上には、ソース電極１１２が設けられ、ソース領域１０４とベースコンタクト領域１０３ｂに、ソース電位が供給される。また、基板１３０裏面には、ドレイン電極１１３が設けられ、高濃度半導体基板１０１とエピタキシャル層１０２からなるドレイン領域１１６に、ドレイン電位が供給される。
セル外周領域１１５においては、エピタキシャル層１０２上に、第１のセル領域１１４ａと第２のセル領域１１４ｂと同様に、Ｐ型のベース領域１０３ａが形成され、ベース領域１０３ａの上に、Ｐ＋型のベースコンタクト領域１０３ｂが形成されている。このセル外周領域１１５には、ベース領域１０３ａを貫通してエピタキシャル層１０２に達する深さの第２のトレンチ１０６ｂが形成されているが、その幅と深さは第１のトレンチ１０６ａと同じである。
第２のトレンチ１０６ｂの内側においては、第１のトレンチ１０６ａと同様に、ゲート絶縁膜１０７が、第２のトレンチ１０６ａの底面と、第２のトレンチ１０６ｂの底面から第１の高さＨ１の高さまでの側面を覆っている。第２のトレンチ１０６ｂ内部のゲート絶縁膜１０７上には、第１の高さＨ１まで、ポリシリコン等のゲート電極１０８が埋め込まれている。
ただ、第１のトレンチ１０６ａと異なり、第２のトレンチ１０６ｂの周囲の基板１３０の表面上には、マスク絶縁膜１０５が設けられ、第２のトレンチ１０６ｂの開口部上に同一のサイズのマスク絶縁膜１０５の開口部が設けられている。そして、第２のトレンチ１０６ｂ内部の第１の高さＨ１から基板１３０表面を越え、マスク絶縁膜１０５の上面までに達する開口部側面には、側壁絶縁領域１２０が設けられている。この側壁絶縁領域１２０は、後述する第２の層間絶縁膜を異方性エッチングすることで形成される、第２の層間絶縁膜のサイドスペーサーである。側壁絶縁領域１２０はサイドスペーサーとして、ゲート電極１０８の上面から第２のトレンチ１０６ｂの最上端にかけて設けられることになる。ここで第２のトレンチ１０６ｂの最上端とは、マスク絶縁膜１０５の上面端部のことである。ゲート電極１０８の上面から基板１３０の上面の間には側壁絶縁領域１２０の下部があるので、Ｐ＋型のベースコンタクト領域１０３ｂが第２のトレンチ１０６ｂの内部に露出することはない。側壁絶縁領域１２０は、開口部側面における厚さが１０００Å以上となっており、８０Ｖ以上のゲート電位に対しても破壊しない絶縁耐圧が保たれている。数１００Åのゲート絶縁膜をトレンチ内部からトレンチ上角部を経由してトレンチ外に延長させて、その上に形成されるゲート電極を絶縁する従来の構造に対し、第１の実施形態は、過大なゲート電位に対する絶縁性が高く、その絶縁性を長期的に維持する長期信頼性も備えている。
その側壁絶縁領域１２０の内側には、ゲート金属配線１１１が形成されている。ゲート金属配線１１１は、第２のトレンチ１０６ｂ内部のゲート電極１０８と電気的に接続され、第２のトレンチ１０６ｂ外に形成されているゲートパッド（不図示）からのゲート電位をゲート電極１０８に供給する。先の側壁絶縁領域１２０は、ゲート電極１０８に対するゲートコンタクト孔１１０の役割を果たす。
また、図２（ｂ）の断面図（図１のＢ−Ｂ’線における断面）に示すように、紙面横方向に走るトレンチ１０６ａは、紙面手前から奥にむかうトレンチ１０６ｂと接続されている。そして、トレンチ１０６ａ内部に埋め込まれたゲート電極１０８は、切れ目なくトレンチ１０６ｂ内部にまで設けられる。トレンチ１０６ｂ内部のゲート電極１０８は、側壁絶縁領域１２０に囲まれたゲートコンタクト孔１１０を介して、ゲート金属配線１１１に接続されている。このように、トレンチ１０６ｂ内部に埋め込まれたゲート電極１０８は、トレンチの上角部を通ってトレンチ１０６ｂの外に引き出されることはない。またトレンチ上角部は、側壁絶縁領域１２０とマスク絶縁膜１２０に囲まれており、ゲート金属配線１１１が基板１３０に対し高い絶縁耐圧を備える構成となっている。
以上のように、第１の実施形態は、従来のようにゲート電極をトレンチ外に引き出すために、ゲート絶縁耐圧の低いトレンチ上角部のゲート絶縁膜上にゲート電極を形成せずに、ゲートコンタクト孔をトレンチ直上に形成し、ゲート金属配線を接続している。そのため、ゲート絶縁膜破壊に対する高い信頼性と、同時にゲート抵抗の低減を可能にしている。また、このゲートコンタクト孔を、トレンチに対し自己整合的に形成するため、トレンチ幅をプロセス最小加工幅で形成でき、チップ面積の縮小化を可能にしている。
次に、第１の実施形態に係る半導体装置の製造方法について図３から図１１を参照しながら説明する。図３から図１１はいずれも図１のＡ−Ａ’線付近における断面図に対応している。
先ず、図３に示すように、高濃度不純物を含有するＮ＋型の高濃度半導体基板１０１上に、Ｎ−型のエピタキシャル層１０２を備えた基板１３０を用意する。次に、基板１３０上にＰ型のベース領域１０３ａを、イオン注入と熱拡散によって形成する。次に、Ｎ＋型のソース領域１０４と、ベース領域１０３ａよりも高濃度のベースコンタクト領域１０３ｂを基板１３０表面から形成する。このとき、基板１３０において、ベース領域１０３ａの下側の、高濃度半導体基板１０１とエピタキシャル層１０２の部分がドレイン領域１１６となる。
次に図４に示すように、基板１３０上に絶縁膜をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で１０００Å以上の膜厚で堆積する。そしてその絶縁膜のトレンチ形成予定領域をエッチングして基板１３０表面を露出させ、マスク絶縁膜１０５を形成する。次に、このマスク絶縁膜１０５をマスクとして、シリコンエッチングを行い、ソース領域１０４およびベース領域１０３ａを貫通し、ドレイン領域１１６に達する第１のトレンチ１０６ａ、第２のトレンチ１０６ｂを形成する。
次に、図５に示すように、マスク絶縁膜１０５を残したまま、第１のトレンチ１０６ａ、第２のトレンチ１０６ｂの内側の底面及び側面を覆うようにゲート絶縁膜１０７を形成する。次に、導電性のポリシリコン等のゲート層を、上面が平坦となるまで基板全面に渡って堆積する。次に、このゲート層を、第１の高さＨ１までエッチバックし、第１のトレンチ１０６ａ、第２のトレンチ１０６ｂの内部にゲート電極１０８を形成する。第１の高さＨ１は、ソース領域１０４とドレイン領域１１６の間でチャネルが途切れないよう、基板１３０表面からソース領域１０４の底面の間の位置を設定する。ゲート・ソース間容量の低減及び、ゲート・ソース間ショート不良発生の低減のために、第１の高さＨ１は、ソース領域１０４の底面と同じ位置であることが好ましい。
次に、図６に示すように、基板１３０上に第１の層間絶縁膜１０９をＬＰＣＶＤ法で、段差を埋め込み上面が平坦化するまで基板全面に渡って堆積する。例えば、第１のトレンチ１０６ａ、第２のトレンチ１０６ｂの幅が０．５μｍの場合、上面の平坦化のために、第１の層間絶縁膜１０９を０．５μｍの厚さ以上で堆積することが好ましい。この第１の層間絶縁膜１０９は、マスク絶縁膜１０５に対しエッチング選択性を有する膜を採用する。例えば、マスク絶縁膜１０５にシリコン酸化膜、第１の層間絶縁膜１０９にシリコン窒化膜という組み合わせにしてもよい。
次に、図７に示すように、第１の層間絶縁膜１０９をエッチバックし、第１のトレンチ１０６ａ、第２のトレンチ１０６ｂ以外の領域にマスク絶縁膜１０５を露出させる。このとき、マスク絶縁膜１０５の表面の露出を起点に、エンドポイント検出などでエッチングを停止させるので、第１の層間絶縁膜１０９が、基板１３０表面より上に上面が位置した状態で残される。そのため、エッチングばらつきなどによりオーバーエッチングが過剰になされたとしても、ゲート電極１０８が露出するまで第１の層間絶縁膜１０９が除去され、ゲート電極１０８と後に形成するソース電極間と間のショート不良が発生することを防止できる。
次に、図８に示すように、基板１３０上をフォトレジスト１１７で覆った後、フォトリソグラフィー技術により、第２のトレンチ１０６ｂの上及びその周辺のフォトレジスト１１７を開口させる。そしてそのフォトレジスト１１７と、一部露出したマスク絶縁膜１０５をマスクとして、第２のトレンチ１０６ｂ内部の第１の層間絶縁膜１０９をウェットエッチングなどの方法で除去し、第２のトレンチ１０６ｂ内部においてゲート電極１０８を露出させる。
次に、図９に示すように、基板１３０上をフォトレジスト１１７で覆った後、フォトリソグラフィー技術により、第２のトレンチ１０６ｂの上及びその周辺以外の領域のフォトレジスト１１７を開口させる。そしてそのフォトレジスト１１７をマスクとして、第１のトレンチ１０６ａ周辺のマスク絶縁膜１０５を除去し、基板１３０表面のソース領域１０４とベースコンタクト領域１０３ｂを露出させる。
次に、図１０に示すように、第２の層間絶縁膜１１８をＬＰＣＶＤ法で、第２のトレンチ１０６ｂを完全に埋め込まない程度の膜厚で基板１３０の全面に渡って堆積する。例えば、第２の層間絶縁膜１１８を０．１から０．２μｍの膜厚で堆積することにより、第２のトレンチ１０６ｂを完全に埋め込まず、第２のトレンチ１０６ｂ底面とトレンチ外においてほぼ等しい膜厚の第２の絶縁膜１１８を形成できる。
次に、図１１に示すように、第２の層間絶縁膜を、異方性ドライエッチングでエッチバックし、再び基板１３０表面のソース領域１０４とベースコンタクト領域１０３ｂを露出させる。このとき、例えば第１の層間絶縁膜１０９と第２の層間絶縁膜１１８とを同じ材質の膜で形成した場合、第１の層間絶縁膜１０９がこの工程で過剰に削られる可能性がある。しかし、第１のトレンチ１０６ａ上の第１の層間絶縁膜１０９の上面は、基板１３０表面より上に位置した状態であるため、第１のトレンチ１０６ａ内部のゲート電極１０８が露出するまで第１の層間絶縁膜１０９が除去され、ゲート電極１０８と後に形成するソース電極間との間のショート不良が発生することを防止できる。
一方、異方性ドライエッチングを採用しているので、急峻な段差部分には第２の層間絶縁膜のサイドスペーサーが残る。そのため、第２のトレンチ１０６ｂ内部の第１の高さＨ１よりも高い側面にも、ベースコンタクト領域１０３ｂを覆うように、側壁絶縁領域１２０としてサイドスペーサーが形成される。サイドスペーサーである側壁絶縁領域１２０は、ゲート電極１０８の表面から第２のトレンチ１０６ｂの最上端にかけて設けられることになる。
この側壁上の厚さは、第２の層間絶縁膜の堆積膜厚に比例するので、０．１μｍ以上の厚さの側壁絶縁領域１２０が形成されるような堆積膜厚を自由に選ぶことができる。この側壁絶縁領域１２０はＬＰＣＶＤ法を用いた緻密で良質な膜なので、０．１μｍの厚さであれば８０Ｖ以上の絶縁耐圧を確保できる。
一方、一般的なゲート絶縁膜で絶縁する方法は、その膜厚が要求仕様の制約を受け数１００Å程度であり、自由に膜厚を選ぶことが困難である。しかもトレンチの上角部周辺における酸化成長不良による絶縁耐圧及び信頼性の低下の抑制が難しい。
それに対して本実施形態の製造方法においては、第２のトレンチ１０６ｂ上角部は、ＬＰＣＶＤによる良質な１０００Å以上のマスク絶縁膜１０５及び側壁絶縁領域１２０で囲まれるので、絶縁耐圧及び信頼性の低下が抑制できる。
この側壁絶縁領域１２０は、第２のトレンチ１０６ｂ内側面においてベースコンタクト領域１０３ｂに対して絶縁性を保ち、その下部においてはゲート電極１０８表面を一部覆っているのみなので、ゲートコンタクト孔１１０として機能させることができる。
次に表面にアルミニウム等の配線層を形成し、更に選択的に配線層を除去する。これにより表面にはソース電極、ゲート金属配線が形成され、図２のような構成となる。その後、それらの上にパッシベーション膜を形成し、ボンディング等の配線用の開口部を形成する（不図示）。最後に基板１３０の裏面にドレイン電極を形成することで、第１の実施形態の半導体装置が得られる。
以上のような第１の実施形態の製造方法においては、フォトリソグラフィー技術を使用することなく、自己整合的にゲートコンタクト孔を形成するため、セル外周領域１１５の第２のトレンチ１０６ｂは、第１のトレンチ１０６ａよりも広げる必要は無く、チップ面積を縮小することができる。
トレンチの幅がどの領域でも同一なので、異なる幅のトレンチが並存する場合に比べ、ゲート電極や層間絶縁膜の埋め込み不良や平坦性ばらつきを抑制でき、良品率を高め、形状異常による信頼性低下を抑制することができる。さらに、第１のトレンチ１０６ａ上の絶縁膜の上面を基板表面よりも高く設定しているので、製造ばらつきによるゲート電極とソース電極間のショート不良を抑制でき、良品率を高めることができる。
さらに、セル外周領域だけでなく、第１のセル領域においても、コンタクト開口のためのフォトマスクが不要になるので、トレンチゲートを備えた縦型ＭＯＳＦＥＴ全体のチップ面積の縮小化に寄与できる。
次に、第２の実施形態に付いて説明する。図１２は、第２の実施形態に係る縦型トレンチＭＯＳＦＥＴを有する半導体装置２００の一部平面図であり、図１３は図１２のＣ−Ｃ’線付近における概略断面図である。
図１２は、格子状レイアウトの縦型トレンチＭＯＳＦＥＴの、チップの外周近傍の様子を表している（同図は、基板２３０の表面の様子を表し、基板２３０表面より上の部分を省いている）。縦型トレンチＭＯＳＦＥＴは、ドレイン電流を紙面の奥側から手前側に流すために、第１のトレンチ２０６ａを含む縦型トランジスタを構成する第１のセル領域２１４ａと、トレンチ内部に埋め込んだゲート電極の電位をトレンチ外に引き出すための、第１のトレンチ２０６ａと接続された第２のトレンチ２０６ｂを含むセル外周領域２１５と、第１のセル領域２１４ａとセル外周領域２１５の間で互いのトレンチ形状を整合させるための第２のセル領域２１４ｂを備える。これらの３つの領域に形成されるトレンチと、トレンチ底面及び側面に形成されるゲート絶縁膜と、トレンチ内部に埋め込んだゲート電極（不図示）は切れ目なくつながっている。そのため、セル外周領域１１５からトレンチ外に取り出されるゲート電極の電位は、どの位置のトレンチ内部のゲート電極においても同じ電位となる。
第１のセル領域２１４ａには、中心にＰ型のベースコンタクト領域２０３ｂが形成され、ベースコンタクト領域２０３ｂの四方を囲むようにＮ型のソース領域２０４が形成され、さらにソース領域２０４の四方を囲むように第１のトレンチ２０６ａが形成されている。
第２のセル領域２１４ｂは、セル外周領域２１５と隣接する方向を除き、三方が第１のトレンチ２０６ａに囲まれている。ソース領域２０４は、セル外周領域２１５と反対側の方向に設けられ、残りの部分にベースコンタクト領域２０３ｂが設けられている。
セル外周領域２１５は、第２のセル領域２１４ｂの第１のトレンチ２０６ａの延長上に、同じ幅の第１のトレンチ２０６ａを備え、この第１のトレンチ２０６ａの端部に接続されて、第２のトレンチ２０６ｂを備える。セル外周領域２１５の第２のセル領域２１４ｂ側には、Ｐ型の第２のベース領域２０３ｃが設けられている。この第２のベース領域２０３ｃと、第２のセル領域２１４ｂのベースコンタクト領域２０３ｂとの間は、Ｎ−型のエピタキシャル層２０２で分離されている。この第２のベース領域２０３ｃの上には金属配線は接続されておらず、トランジスタ動作中は浮遊電位となる。
セル外周領域２１５内の、第１のトレンチ２０６ａの端部が接続された第２のトレンチ２０６ｂは、チップ外周に渡って、複数の第１のセル領域１１４ａと第２のセル領域１１４ｂ全体を囲むように形成されている。第２のトレンチ２０６ｂの幅は、第１のトレンチ２０６ａの幅と同じである。
第２のトレンチ２０６ｂの側面の外側には、ソース領域２０４と同一工程、同一不純物で形成されるＮ＋型の側壁絶縁領域２２０が設けられている。この側壁絶縁領域２２０の内側をゲートコンタクト孔１１０とし、ゲートコンタクト孔１１０内部にゲート金属配線２１１が設けられている。このゲート金属配線２１１は、第２のトレンチ２０６ｂ内部の下部のゲート電極（不図示）と、第２のトレンチ２０６ｂの側面の側壁絶縁領域２２０と接続されている。
第１のトレンチ２０６ａと第２のトレンチ２０６ｂが接続される部分においては、第１のトレンチ２０６ａ内部に埋め込まれた第１の層間絶縁膜２０９がゲート金属配線２１１と接している。それによって、ゲートコンタクト孔２１０内部のゲート金属配線２１１は、第２のトレンチ２０６ｂ内部において、全て第１の絶縁膜２０９と側壁絶縁領域２２０で囲まれ、ゲート電極以外の領域と電気的に絶縁されている。
さらに、図１３の断面図（図１２のＣ−Ｃ’線における断面）に示すように、第２の実施形態の、第１のセル領域２１４ａにおいては、ソース領域２０４がゲート電極２０８上面の第１の高さＨ１よりも深く形成されている。
第２のセル領域２１４ｂ内の第１のベース領域２０３ａは、エピタキシャル領域２０２を介して、セル外周領域２１５内の第２のベース領域２０３ｃと分離させている。これは、第２のセル領域２１４ｂ内の第１のベース領域２０３ａがソース電位に固定されるのに対し、セル外周領域２１５ａの第２のベース領域２０３ｃは、電位を固定せずに浮遊電位とするためである。
セル外周領域２１５の第２のトレンチ２０６ｂ側面には、側壁絶縁領域２２０が形成されている。側壁絶縁領域２２０は、ソース領域２０４と同一工程、同一不純物で形成されるＮ＋型拡散領域であり、ゲート電極２０８の上面の第１の高さＨ１よりも深く形成されている。これによって、セル外周領域２１５において、側壁絶縁領域２２０となるＮ＋拡散層を、ゲート金属配線２１１よりも深く形成させ、ゲート金属配線２１１をゲート電極以外の領域と電気的に絶縁することを可能にしている。
第２のベース領域２０３ｃは、側壁絶縁領域２２０を形成する拡散層とは逆の導電型の不純物によって、側壁絶縁領域２２０を囲んで形成され、浮遊電位としている。第２のベース領域２０３ｃは、Ｐ型の第１のベース領域２０３ａと同一工程、同一不純物で形成される。
第２のベース領域２０３ｃは、ドレイン領域２１６の中のＮ型のエピタキシャル層２０２で囲まれている。そのため、図１４に示すように、ゲート端子Ｇが、Ｎ型の側壁絶縁領域２２０と、Ｐ型の第２のベース領域２０３ｃと、Ｎ型のドレイン領域２１６によって形成される、双方向に接続された２つのＰＮダイオードを通じてドレイン端子Ｄに接続される構成となっている。それにより、ゲート端子Ｇとドレイン端子Ｄとの間で漏れ電流が流れることを防いでいる。
以上の側壁絶縁領域２２０と、マスク絶縁膜２０５で囲まれた領域をゲートコンタクト孔２１０とし、表面が露出しているゲート電極２０８上にゲート金属配線２１１を形成することで、ゲート電位を第２のトレンチ２０６ｂの外部に取り出している。側壁絶縁領域２２０の深さは、ゲート電極２０８の表面の第１の高さＨ１よりも深く形成しているので、ゲート金属配線２１１が、第２のベース領域２０３ｃと接触することはない。
第２の実施形態においては、従来のようなゲート絶縁膜をトレンチ内部からトレンチ上角部を経由してトレンチ外に延長させ、その上に形成されるゲート電極を他の電極から絶縁する方法ではなく、ＰＮ接合分離で絶縁を実現しているので、ゲート絶縁膜のトレンチ上角部におけるゲート電圧破壊や信頼性劣化を防止している。そしてゲート電極をトレンチ外に引き出すためにゲートコンタクト孔をトレンチ直上に形成し、ゲート配線電極を接続している。そのため、ゲート絶縁膜破壊に対する高い信頼性と、同時にゲート抵抗の低減を可能にしている。
また、ゲートコンタクト孔を、トレンチに対し自己整合的に形成するため、トレンチ幅をゲートコンタクト孔とのマスク合わせずれなどを考慮して広げる必要は無く、チップ面積の縮小化を可能にしている。
さらに、アバランシェ破壊後も絶縁性復帰可能なＰＮ接合を絶縁分離に利用しているので、ゲート電極に侵入する過大な静電気ノイズに対するゲート絶縁膜の保護としても機能させることができる。
第２の実施形態の製造方法は、図５のソース領域１０４を第１の高さＨ１よりも深く形成し、新たに同一工程、同一不純物で形成されるＮ＋型の側壁絶縁領域２２０を設けたことが第１の実施形態と異なる。また、図１０に示す第２の層間絶縁膜１１８の形成と、図１１に示す第２の層間絶縁膜のエッチバックが不要である。そのため、第２の実施形態の製造方法は、第１の実施形態の利点を有しながら、第１の実施形態よりも少ない工程で製造できる、という利点がある。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。例えば、本実施形態の縦型ＭＯＳＦＥＴは、トレンチを格子状にレイアウトした例を用いて説明したが、特にこれに限られるものではなく、格子を一列ずつずらして配置した千鳥状レイアウトや、トレンチを一方の方向に直線的に延設するストライプ状のレイアウトを備えた縦型ＭＯＳＦＥＴにも適用することができる。
１０１、２０１ 高濃度半導体基板
１０２、２０２ エピタキシャル層
１０３ａ、２０３ａ ベース領域
１０３ｂ、２０３ｂ ベースコンタクト領域
１０４、２０４ ソース領域
１０５、２０５ マスク絶縁膜
１０６ａ、２０６ａ 第１のトレンチ
１０６ｂ、２０６ｂ 第２のトレンチ
１０７、２０７ ゲート絶縁膜
１０８、２０８ ゲート電極
１０９、２０９ 第１の層間絶縁膜
１１０、２１０ ゲートコンタクト孔
１１１、２１１ ゲート金属配線
１１２、２１２ ソース電極
１１３、２１３ ドレイン電極
１１４ａ、２１４ａ 第１のセル領域
１１４ｂ、２１４ｂ 第２のセル領域
１１５、２１５ セル外周領域
１１６、２１６ ドレイン領域
１１７ フォトレジスト
１１８ 第２の層間絶縁膜
１２０、２２０ 側壁絶縁領域
１３０、２３０ 基板
Ｈ１ 第１の高さ

Claims (11)

  1. 基板に形成され、第１のトレンチを含む縦型トランジスタを有するセル領域と、
    前記第１のトレンチと接続された第２のトレンチを有するゲート電極引き出し領域と、
    前記第１のトレンチ及び前記第２のトレンチの底面及び所定の高さまでの側面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記第１のトレンチ内部と前記第２のトレンチ内部の前記所定の高さまで埋め込まれたゲート電極と、
    を備えた半導体装置であって、
    前記ゲート電極引き出し領域は、
    前記所定の高さから前記基板表面の高さまでの前記第２のトレンチの側面に沿って設けられた側壁絶縁領域と、
    下側部分が前記ゲート電極に接し前記第２のトレンチ内部の前記所定の高さから上の、前記側壁絶縁領域に囲まれた領域に形成されたゲート金属配線と、
    を備えることを特徴とする半導体装置。
  2. 前記第１のトレンチの幅と前記第２のトレンチの幅が略同一のサイズであることを特徴とする請求項１に記載の半導体装置。
  3. 前記側壁絶縁領域が、前記第２のトレンチの側面に沿って内側に設けられた、第１の絶縁膜であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記側壁絶縁領域が、前記基板の中の前記第２のトレンチの側面に沿って外側の前記基板の中に設けられた、不純物拡散領域であることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記セル領域の前記第１のトレンチ内部に設けられた前記ゲート電極の上に、前記第１のトレンチの上端より高い位置に上側部分を有する第２の絶縁膜を備えたことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 基板と、
    前記基板に形成された、第１のトレンチを有する縦型トランジスタが配置されたセル領域と、
    前記第１のトレンチと接続された第２のトレンチを有するゲート電極引き出し領域と、
    を備え、
    前記第１のトレンチおよび前記第２のトレンチは、
    底面及び側面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記第１のトレンチ内部と前記第２のトレンチ内部にそれぞれ埋め込まれたゲート電極と、
    を有し、
    前記ゲート電極引き出し領域は、
    少なくとも前記ゲート電極の上端から前記基板の最上面まで、前記第２のトレンチの内側面あるいは外側面のいずれか一方に沿って設けられた側壁絶縁領域と、
    前記第２のトレンチ内部の前記ゲート電極の上端および前記側壁絶縁領域に囲まれた領域に設けられたゲート金属配線と、
    を有することを特徴とする半導体装置。
  7. 前記第１のトレンチの幅と前記第２のトレンチの幅が略同一のサイズであることを特徴とする請求項６に記載の半導体装置。
  8. 前記側壁絶縁領域が、前記第２のトレンチの側面に沿って内側に設けられた、第１の絶縁膜であることを特徴とする請求項６または７に記載の半導体装置。
  9. 前記側壁絶縁領域が、前記基板の中の前記第２のトレンチの側面に沿って外側の前記基板の中に設けられた、不純物拡散領域であることを特徴とする請求項６または７に記載の半導体装置。
  10. 前記セル領域の前記第１のトレンチ内部に設けられた前記ゲート電極の上に、前記第１のトレンチの上端より高い位置に上側部分を有する第２の絶縁膜を備えたことを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置。
  11. 基板上に第１の絶縁層を形成する工程と、
    前記第１の絶縁層に開口部を形成し、開口部内部において露出した基板をエッチングし、第１のトレンチと第２のトレンチを形成する工程と、
    前記第１のトレンチ及び第２のトレンチの内側の底面及び側面を覆うようにゲート絶縁膜を形成する工程と、
    前記第１のトレンチ及び前記第２のトレンチを埋め込み、上面が平坦となるまでゲート層を堆積する工程と、
    上面が、前記第１のトレンチ内部及び第２のトレンチ内部の底面から前記基板表面までの間の所定の高さとなるまで前記ゲート層をエッチバックし、ゲート電極を形成する工程と、
    前記第１のトレンチ及び前記第２のトレンチを埋め込み、上面が平坦となるまで第２の絶縁層を堆積する工程と、
    前記第２の絶縁層を前記第１の絶縁層の上面が露出するまでエッチバックする工程と、
    前記第２のトレンチ内部の前記ゲート電極上の前記第２の絶縁層を選択的にエッチングし、前記ゲート電極を露出する工程と、
    前記第１のトレンチ周辺の前記第１の絶縁層を選択的にエッチングし、前記第１のトレンチ周辺の前記基板表面を露出する工程と、
    第３の絶縁層を、前記第２のトレンチを完全に埋め込まない膜厚で堆積する工程と、
    前記第３の絶縁層に対して異方性エッチングを行い、前記基板表面を露出させるとともに、前記第２のトレンチ内部の前記ゲート電極上の側面に側壁絶縁領域を残す工程と、
    前記第２のトレンチ内部の前記側壁絶縁領域に囲まれる領域に、前記ゲート電極と接してゲート金属を埋め込むゲート金属形成工程とを備えることを特徴とする半導体装置の製造方法。
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