JP2018026518A - 半導体記憶装置 - Google Patents

Abstract

【課題】配線のレイアウトが容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板と、前記半導体基板の上面に形成され第１方向に沿って配列され、最小周期が第１周期である複数のトランジスタと、前記半導体基板上に設けられ複数枚の電極膜を有する積層体と、下端が前記電極膜に接続された第１コンタクトと、前記積層体を貫き、下端が前記トランジスタのソース・ドレインの一方に接続された第２コンタクトと、を備える。前記積層体の第１部分の形状は、前記電極膜毎にテラスが形成された階段状である。前記第１部分には、前記第１方向に沿って、第１領域及び第２領域が設定されている。前記第２領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも長い。前記第１領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも短い。【選択図】図２

Description

実施形態は、半導体記憶装置に関する。

近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。これにより、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。一方、積層体の周辺には電極膜に電位を供給するか否かを切り替えるトランジスタが設けられている。積層体の端部は階段状に加工されており、各電極膜にコンタクトが接続され、このコンタクトが上層配線を介してトランジスタに接続されている。このような半導体記憶装置においては、電極膜の積層数が増加すると、上層配線の本数が増え、レイアウトの作成が困難になる。

特開２００７−２６６１４３号公報 特開２０１４−５３６０５号公報

実施形態の目的は、配線のレイアウトが容易な半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上面に形成され、前記上面に平行な第１方向に沿って配列され、前記配列の最小周期が第１周期である複数のトランジスタと、前記半導体基板上に設けられた積層体と、第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に接続された第１配線と、を備える。前記積層体は、上下方向に沿って相互に離隔して積層された複数枚の電極膜と、前記トランジスタの直上域を除く領域において前記複数枚の電極膜を貫く半導体部材と、前記半導体部材と前記複数枚の電極膜の１枚との間に設けられた電荷蓄積部材と、を有する。前記積層体における前記トランジスタの直上域に配置された第１部分の形状は、前記電極膜毎にテラスが形成された階段状である。前記第１部分には、前記第１方向に沿って２つの第１領域及び前記２つの第１領域間に配置された第２領域が設定されている。各前記第１領域には、複数の前記テラスが配置されている。前記第２領域には、１つの前記テラスが配置されている。前記第２領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも長い。前記第１領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも短い。前記第１コンタクトの下端は前記複数枚の電極膜の１枚に前記テラスにおいて接続されている。前記第２コンタクトは、前記積層体を貫き、下端が前記トランジスタのソース・ドレインの一方に接続されている。

第１の実施形態に係る半導体記憶装置を示す断面図である。 第１の実施形態に係る半導体記憶装置の配線部を示す平面図である。 第１の実施形態に係る半導体記憶装置の基板面を示す平面図である。 図１の領域Ａを示す一部拡大断面図である。 第２の実施形態に係る半導体記憶装置を示す平面図である。 図５に示すＢ−Ｂ’線による断面図である。 図５に示すＣ−Ｃ’線による断面図である。 図６の領域Ｄを示す一部拡大断面図である。 第３の実施形態に係る半導体記憶装置を示す平面図である。 図９に示すＥ−Ｅ’線による断面図である。 図９に示すＦ−Ｆ’線による断面図である。 第４の実施形態に係る半導体記憶装置を示す平面図である。 第５の実施形態に係る半導体記憶装置の積層体を示す平面図である。 第５の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。 第５の実施形態に係る半導体記憶装置を示す断面図である。 第６の実施形態に係る半導体記憶装置の積層体を示す平面図である。 第６の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。 第６の実施形態に係る半導体記憶装置を示す断面図である。 第７の実施形態に係る半導体記憶装置の積層体を示す平面図である。 第７の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。 第７の実施形態に係る半導体記憶装置を示す断面図である。 第８の実施形態に係る半導体記憶装置の積層体を示す平面図である。 第８の実施形態に係る半導体記憶装置の半導体基板を示す平面図である。 第８の実施形態に係る半導体記憶装置を示す断面図である。 第９の実施形態に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。 第９の実施形態に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。 第９の実施形態に係る半導体記憶装置を示す断面図である。 第９の実施形態の第１の変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。 第９の実施形態の第１の変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。 第９の実施形態の第１の変形例に係る半導体記憶装置を示す断面図である。 第９の実施形態の第２の変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。 第９の実施形態の第２の変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。 第９の実施形態の第２の変形例に係る半導体記憶装置を示す断面図である。

（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す断面図である。
図２は、本実施形態に係る半導体記憶装置の配線部を示す平面図である。
図３は、本実施形態に係る半導体記憶装置の基板面を示す平面図である。
図４は、図１の領域Ａを示す一部拡大断面図である。
本実施形態に係る半導体記憶装置は、例えば不揮発性半導体記憶装置であり、例えば、積層型のＮＡＮＤフラッシュメモリである。

図１〜図３に示すように、本実施形態に係る半導体記憶装置１においては、半導体基板１０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。半導体基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、半導体基板１０の上面に対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、半導体基板１０から後述する積層体３０に向かう方向を「上」といい、その反対方向を「下」というが、この表記は便宜上のものであり、重力の方向とは無関係である。

半導体基板１０は、例えば、シリコンの単結晶により形成されている。半導体基板１０の上層部分の一部には、例えばｐ形のウェル２１が形成されている。ウェル２１の上層部分の一部には、ＳＴＩ（Shallow Trench Isolation）２６が格子状に設けられており、ウェル２１の上層部分を複数のボディ領域２１ａに区画している。ボディ領域２１ａは、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。各ボディ領域２１ａの上面、すなわち、半導体基板１０の上面１０ａのうちＳＴＩ２６によって囲まれた領域には、電界効果型のトランジスタ２０が設けられている。各ボディ領域２１ａのＹ方向両端部の上部には、ｎ形の拡散領域２２及び２３が相互に離隔して形成されている。拡散領域２２及び２３はトランジスタ２０のソース・ドレイン領域である。また、ウェル２１上にはゲート絶縁膜２４が設けられており、ゲート絶縁膜２４上にはゲート電極２５が設けられている。

Ｘ方向におけるトランジスタ２０の配列周期は略一定である。より詳細には、半導体基板１０の上面１０ａにおける所定の領域内に複数個のトランジスタ２０が設けられており、この領域内においては、Ｘ方向におけるトランジスタ２０の配列周期は一定である。本明細書では、この配列周期を「最小配列周期」という。本実施形態においては、この領域は１つのみ示されているが、後述する第９の実施形態のように、複数設けられている場合もある。この場合、隣り合う領域間の距離は、最小配列周期によって決定されるトランジスタ２０間の間隔よりも大きい。

半導体基板１０上であってトランジスタ２０上には、下から上に向かって、コンタクト２７、下層配線２８及びソース線２９が設けられている。なお、下層配線２８は複数層設けられており、ヴィアコンタクトを介して相互に接続されていてもよい。コンタクト２７の下端は拡散領域２２に接続されており、上端は下層配線２８に接続されている。ソース線２９は下層配線２８上に設けられており、その形状はＸＹ平面に沿って拡がる板状である。

ソース線２９上には、積層体３０が設けられている。積層体３０においては、絶縁膜３１及び電極膜３２がＺ方向に沿って交互に積層されている。絶縁膜３１は例えばシリコン酸化物（ＳｉＯ）等の絶縁性材料により形成されており、電極膜３２は、例えばタングステン（Ｗ）又は不純物が導入されたポリシリコン（Ｓｉ）等の導電性材料により形成されている。トランジスタ２０は、電極膜３２を駆動するためのトランジスタである。半導体記憶装置１には、トランジスタ２０の他に、例えば、周辺回路（図示せず）を構成するトランジスタが設けられていてもよい。

図２に示すように、電極膜３２はＹ方向に沿って配列された複数の帯状部分に分割されている。各帯状部分はＸ方向に延びている。本実施形態においては、最下層の電極膜３２の帯状部分はソース側選択ゲートＳＧＳとして機能し、最上層の電極膜３２の帯状部分はドレイン側選択ゲートＳＧＤとして機能し、それ以外の電極膜３２の帯状部分はワード線ＷＬとして機能する。なお、最下層から複数層の電極膜３２の帯状部分がソース側選択ゲートＳＧＳとして機能してもよく、最上層から複数層の電極膜３２の帯状部分がドレイン側選択ゲートＳＧＤとして機能してもよい。Ｙ方向におけるドレイン側選択ゲートＳＧＤの配列周期は、ソース側選択ゲートＳＧＳ及びワード線ＷＬの配列周期の半分である。すなわち、１本のワード線ＷＬの直上域には、２本のドレイン側選択ゲートＳＧＤが配置されている。なお、１本のワード線ＷＬの直下域に、１本又は３本以上のドレイン側選択ゲートＳＧＤが配置されていてもよい。

積層体３０のＸ方向の端部３０ａの形状は、電極膜３２毎にテラスが形成された階段状である。テラスは、電極膜３２のＸ方向の端部の上面である。テラスの直上域には、それより上層の電極膜３２は配置されていない。端部３０ａは、トランジスタ２０の直上域に配置されている。一方、積層体３０におけるＸ方向の中央部３０ｂは、トランジスタ２０の直上域には配置されていない。

端部３０ａの上面は、積層体３０におけるＸ方向中央部３０ｂから端部３０ａに向かう方向に沿って、途中で上ることなく段階的に下っている。但し、その下り方は周期的ではない。具体的には、端部３０ａにおいて、Ｘ方向に沿って領域Ｒ１及び領域Ｒ２が交互に配置されている。領域Ｒ１においては、幅が狭い複数のテラス３３ａがＸ方向に沿って配列されている。一方、領域Ｒ２においては、幅が広い１つのテラス３３ｂが配置されている。Ｘ方向におけるテラス３３ｂの長さＬ２は、テラス３３ａの長さＬ１よりも長い。また、Ｘ方向において、テラス３３ａの長さＬ１はトランジスタ２０の最小配列周期Ｐよりも短く、テラス３３ｂの長さＬ２はトランジスタ２０の最小配列周期Ｐよりも長い。すなわち、Ｌ１＜Ｐ＜Ｌ２である。

半導体基板１０上には、積層体３０を覆うように、層間絶縁膜４０が設けられている。層間絶縁膜４０内には、複数本のコンタクト４１及び複数本のコンタクト４２が設けられている。各コンタクト４１の上端と各コンタクト４２の上端との間には、上層ワード線４３が接続されている。上層ワード線４３は、層間絶縁膜４０内における積層体３０よりも上方に配置されている。

コンタクト４１はＺ方向に延び、コンタクト４１の下端はテラス３３ａ又はテラス３３ｂにおいて、電極膜３２に接続されている。従って、電極膜３２のうち、テラス３３ａが領域Ｒ１内にある電極膜３２は、領域Ｒ１内にあるコンタクト４１に接続されている。一方、テラス３３ｂが領域Ｒ２内にある電極膜３２は、領域Ｒ２内にあるコンタクト４１に接続されている。このため、コンタクト４１は、領域Ｒ１及び領域Ｒ２の双方に配置されている。

コンタクト４２は領域Ｒ２内に配置されている。コンタクト４２はＺ方向に延び、積層体３０の端部３０ａ及びソース線２９を貫通している。コンタクト４２の下端は下層配線２８に接続されている。コンタクト４２の周囲には絶縁膜４４が設けられている。コンタクト４２は絶縁膜４４によって電極膜３２及びソース線２９から絶縁されている。

このようにして、各電極膜３２は、コンタクト４１、上層ワード線４３、コンタクト４２、下層配線２８及びコンタクト２７を介して、トランジスタ２０の拡散領域２２に接続されている。また、テラス３３ａが領域Ｒ１内にある電極膜３２は、領域Ｒ１内のコンタクト４１及び領域Ｒ２内のコンタクト４２を介して拡散領域２２に接続されている。テラス３３ｂが領域Ｒ２内にある電極膜３２は、領域Ｒ２内のコンタクト４１及び領域Ｒ２内のコンタクト４２を介して拡散領域２２に接続されている。

一方、積層体３０の中央部３０ｂ内には、Ｚ方向に延びるシリコンピラー５０が設けられている。シリコンピラー５０は、例えばポリシリコンからなり、その形状は下端が閉塞した円筒形である。シリコンピラー５０の下端はソース線２９に接続されている。シリコンピラー５０の上端は、ヴィアコンタクト４６を介してビット線４７に接続されている。ビット線４７は積層体３０の中央部３０ｂ上に配置され、Ｙ方向に延びている。

図４に示すように、シリコンピラー５０内には、例えばシリコン酸化物からなるコア部材５１が設けられている。なお、コア部材５１は設けられていなくてもよい。シリコンピラー５０の側面上には、トンネル絶縁膜５２が設けられている。トンネル絶縁膜５２は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜５２は、例えば、単層のシリコン層、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜により構成されている。

トンネル絶縁膜５２の表面上には、電荷蓄積膜５３が設けられている。電荷蓄積膜５３は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを持つ材料によって形成されており、例えば、シリコン窒化物（ＳｉＮ）により形成されている。

電荷蓄積膜５３の表面上には、ブロック絶縁膜５４が設けられている。ブロック絶縁膜５４は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜５４は、例えば、電荷蓄積膜５３側からシリコン酸化層及びアルミニウム酸化層が積層された二層膜である。

トンネル絶縁膜５２、電荷蓄積膜５３及びブロック絶縁膜５４により、データを記憶可能なメモリ膜５５が構成されている。従って、メモリ膜５５は、シリコンピラー５０と電極膜３２との間に配置されている。

これにより、シリコンピラー５０とワード線ＷＬとの交差部分毎に、メモリ膜５５を介して、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造のメモリセルトランジスタＭＣが構成される。シリコンピラー５０は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、ワード線ＷＬはＺ方向に沿って配列されているため、メモリセルトランジスタＭＣは、三次元マトリクス状に配列される。これにより、ビット線４７とソース線２９との間に、複数のメモリセルトランジスタＭＣが直列に接続されたＮＡＮＤストリングが形成されている。そして、各トランジスタ２０のオン／オフを切り替えることにより、ワード線ＷＬ等に選択的に電位を印加して、任意のメモリセルトランジスタＭＣを選択することができる。

次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、ワード線ＷＬ等を選択するトランジスタ２０を、半導体基板１０と積層体３０との間に配置している。これにより、トランジスタ２０を積層体３０の周囲に配置する場合と比較して、チップ面積を低減することができる。この結果、半導体記憶装置１の集積度を高め、コストを低減することができる。

また、本実施形態においては、積層体３０のＸ方向端部３０ａにおいて、トランジスタ２０の最小配列周期Ｐよりも狭いテラス３３ａが形成された領域Ｒ１と、最小配列周期Ｐよりも広いテラス３３ｂが形成された領域Ｒ２とが、交互に配列されている。これにより、トランジスタ２０の最小配列周期Ｐと、テラス３３ａ及び３３ｂの平均的な配列周期が略一致して、各電極膜３２と各トランジスタ２０との接続が容易になる。そして、領域Ｒ１に配置されたコンタクト４１を、上層ワード線４３によって領域Ｒ２まで引き出し、領域Ｒ２に配置され積層体３０を貫通するコンタクト４２を介して、拡散領域２２に接続している。これにより、領域Ｒ２を有効に活用してコンタクト４２の配置密度を低くすることができる。この結果、コンタクト４１、コンタクト４２及び上層ワード線４３のレイアウトが容易になる。

なお、複数のトランジスタ２０を配置するために必要な領域のＸ方向の長さは、端部３０ａのＸ方向の長さよりも長いため、領域Ｒ２を設けても、半導体記憶装置１が大型化することはない。

更に、積層体３０の端部３０ａを階段状に加工する際には、半導体基板１０上の全面に積層体３０を形成し、その上にレジスト膜を形成し、その後、このレジスト膜をマスクとしたエッチングとこのレジスト膜のスリミングを交互に行うことにより、電極膜３２を１層ずつ部分的に除去して、テラスを形成する。この場合、レジスト膜の１回のスリミング量が大きいほど、テラスの幅は広くなるが、レジスト膜の初期高さを高くする必要が生じ、加工が困難になる。

そこで、本実施形態においては、レジスト膜の形成、スリミング及びエッチングの複数回の繰り返し、並びに、レジスト膜の除去を含む単位プロセスを、複数回実施する。これにより、１回の単位プロセス又は連続して実施される複数回の単位プロセスにより、１つの領域Ｒ１において複数のテラス３３ａが形成される。そして、ある領域Ｒ１を形成するための１回又は複数回の単位プロセスにおける最終加工端と、次の領域Ｒ１を形成するための１回又は複数回の単位プロセスにおける最初の加工端との間が、領域Ｒ２となる。このようにすると、均一な広さのテラスを形成する場合と比較して、１回のスリミング量を抑えることができ、レジスト膜の初期高さを低くすることができる。この結果、半導体記憶装置１の製造が容易になる。

（第２の実施形態）
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を示す平面図である。
図６は、図５に示すＢ−Ｂ’線による断面図である。
図７は、図５に示すＣ−Ｃ’線による断面図である。
図８は、図６の領域Ｄを示す一部拡大断面図である。

図５〜図７に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、トランジスタ２０の替わりにトランジスタ２０ａが設けられている。トランジスタ２０ａにおいては、２つの拡散領域２２の間に、１つの拡散領域２３が設けられている。拡散領域２３には、トランジスタ２０にソース電位を供給するためのコンタクト（図示せず）が接続されている。また、ゲート電極２５は２本設けられており、ウェル２１における拡散領域２２と拡散領域２３との間の領域の直上域に配置されている。これにより、１つのトランジスタ２０ａ内に、独立して駆動する２つのトランジスタ素子が含まれる。

また、半導体記憶装置２においては、端部３０ａの階段がＸ方向だけでなく、Ｙ方向に沿っても形成されている。従って、Ｚ方向から見て、テラス３３ａ及び３３ｂは碁盤目状に配列されている。これにより、端部３０ａのＸ方向における長さを短くすることができる。なお、前述の第１の実施形態と同様に、端部３０ａの上面は、Ｙ方向における任意の位置において、積層体３０における中央部３０ｂから端部３０ａに向かうＸ方向、すなわち、シリコンピラー５０から遠ざかる方向に沿って、途中で上ることなく段階的に下っている。

更に、半導体記憶装置２においては、Ｙ方向に配列された複数本のワード線ＷＬが、中央部３０ｂのＸ方向の両側において交互に引き出されている。すなわち、Ｙ方向に沿って配列された複数本のワード線ＷＬを、交互にワード線ＷＬ＿Ａ及びワード線ＷＬ＿Ｂと命名したとき、図５〜図７に示す端部３０ａにおいては、ワード線ＷＬ＿Ａのみにコンタクト４１が接続されている。一方、ワード線ＷＬ＿Ｂは、積層体３０におけるＸ方向の反対側の端部３０ａ（図示せず）において、コンタクト４１に接続されている。このように、積層体３０のＸ方向両側においてワード線ＷＬを交互に引き出すことにより、コンタクト４１及び上層ワード線４３のレイアウトに余裕を持たせることができる。

上述の如く、図５〜図７に示す端部３０ａにおいては、ワード線ＷＬ＿Ａのみにコンタクト４１が接続されている。従って、コンタクト４１はワード線ＷＬ＿Ａの直上域のみに配置されている。一方、コンタクト４２はワード線ＷＬ＿Ｂを貫いている。このため、上層ワード線４３はワード線ＷＬ＿Ａの直上域からワード線ＷＬ＿Ｂの直上域にわたって延びている。すなわち、上層ワード線４３には、Ｙ方向に延びる部分が存在する。このように、半導体記憶装置２においては、ワード線ＷＬ＿Ａの直上域に配置されたコンタクト４１が、上層ワード線４３によってワード線ＷＬ＿Ｂの直上域まで引き出されて、コンタクト４２を介してトランジスタ２０ａの拡散領域２２に接続されている。これにより、コンタクト４１及びコンタクト４２をＹ方向において分散して配置できるため、コンタクト４１、コンタクト４２及び上層ワード線４３のレイアウトの制約が緩和される。

また、本実施形態においても、前述の第１の実施形態と同様に、領域Ｒ１に配置されたコンタクト４１の一部は、領域Ｒ２に配置されたコンタクト４２に接続されている。これにより、Ｘ方向におけるコンタクト４２の配置の制約が緩和される。これによっても、コンタクト４１、コンタクト４２及び上層ワード線４３のレイアウトが容易になる。なお、Ｘ方向反対側の端部３０ａ（図示せず）においても、コンタクト４１、コンタクト４２及び上層ワード線４３は、同様に配置されている。

更に、各トランジスタ２０ａの拡散領域２３上には、コンタクト４８が設けられている。コンタクト４８の下端は拡散領域２３に接続されている。コンタクト４８はＺ方向に延び、ソース線２９及び積層体３０の端部３０ａを貫いている。但し、コンタクト４８はソース線２９及び電極膜３２から絶縁されている。コンタクト４８上には、上層ソース線４９が設けられている。コンタクト４８の上端は上層ソース線４９に接続されている。上層ソース線４９は、例えばＹ方向に延びている。なお、図５及び図６においては、図を見やすくするために、１本の上層ソース線４９のみを示している。

図８に示すように、本実施形態に係る半導体記憶装置２においては、浮遊電極型のメモリセルトランジスタＭＣが形成されている。すなわち、コア部材５１、シリコンピラー５０及びトンネル絶縁膜５２からなる柱状体と電極膜３２との間には、例えばポリシリコン等の導電性材料からなる浮遊ゲート電極５６が設けられている。浮遊ゲート電極５６の形状はトンネル絶縁膜５２を囲む円環状である。浮遊ゲート電極５６は電荷蓄積部材として機能する。浮遊ゲート電極５６と電極膜３２との間には、ブロック絶縁膜５４が設けられている。ブロック絶縁膜５４においては、例えば、浮遊ゲート電極５６の上面、下面及び電極膜３２側の側面を覆うアルミニウム酸化層５４ａと、電極膜３２の上面、下面及び浮遊ゲート電極５６側の側面を覆うアルミニウム酸化層５４ｃと、アルミニウム酸化層５４ａとアルミニウム酸化層５４ｃとの間に配置されたシリコン酸化層５４ｂと、が設けられている。

次に、本実施形態の効果について説明する。
本実施形態においては、コンタクト４１がワード線ＷＬ＿Ａの直上域に配置され、コンタクト４２がワード線ＷＬ＿Ｂの配置領域に配置され、コンタクト４１の上端とコンタクト４２の上端が上層ワード線４３によって接続されている。これにより、本来デッドスペースであるワード線ＷＬ＿Ｂの配置領域を有効に活用して、ワード線ＷＬ＿Ａを拡散領域２２に接続することができる。この結果、コンタクト４１とコンタクト４２との間隔を確保し、レイアウトの作成を容易にすることができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

（第３の実施形態）
次に、第３の実施形態について説明する。
図９は、本実施形態に係る半導体記憶装置を示す平面図である。
図１０は、図９に示すＥ−Ｅ’線による断面図である。
図１１は、図９に示すＦ−Ｆ’線による断面図である。

図９〜図１１に示すように、本実施形態に係る半導体記憶装置３においては、ソース線２９（図１参照）が設けられておらず、シリコンピラー５０の下端は半導体基板１０に接続されている。また、積層体３０の端部３０ａにおいて、Ｙ方向において隣り合うソース側選択ゲートＳＧＳ間及びワード線ＷＬ間に、Ｘ方向に延びるスリット６０が形成されている。スリット６０内には電極膜３２が配置されておらず、層間絶縁膜４０が埋め込まれている。そして、トランジスタ２０ａはスリット６０の直下域のみに形成されており、コンタクト４２はスリット６０内に配置されている。一方、コンタクト４１は電極膜３２の直上域に配置されている。このように、コンタクト４１とコンタクト４２は、Ｙ方向において離隔している。従って、全ての上層ワード線４３には、Ｙ方向に延びる部分が存在し、一部の上層ワード線４３には、Ｘ方向に延びる部分も存在する。また、本実施形態においても、積層体３０の端部３０ａにおいて、Ｘ方向に沿って階段が形成されている。

本実施形態に係る半導体記憶装置３においては、ソース線２９が設けられておらず、半導体基板１０がソース線として機能する。これにより、半導体記憶装置４の製造工程数や加工時間を抑制でき、製造が容易になる。また、積層体３０の端部３０ａにスリット６０を設け、トランジスタ２０ａをスリット６０の直下域に配置することにより、ゲート電極２５、コンタクト２７及び下層配線２８等のトランジスタ２０ａの上部構造体及び付属構造体と、下層側の電極膜３２とが干渉することを回避できる。また、コンタクト４１が配置される領域とコンタクト４２が配置される領域とが分離されるため、コンタクト４１及び４２の配置、並びに、上層ワード線４３の引き回しが容易になる。本実施形態における上記以外の構成及び効果は、前述の第２の実施形態と同様である。

（第４の実施形態）
次に、第４の実施形態について説明する。
図１２は、本実施形態に係る半導体記憶装置を示す平面図である。
図１２に示すように、本実施形態に係る半導体記憶装置４においては、Ｙ方向に沿って配列された複数本のワード線ＷＬが、１つのトランジスタ２０の拡散領域２２に接続されている。例えば、Ｙ方向において隣り合う２本のワード線ＷＬに接続された２本のコンタクト４１と、１つのトランジスタ２０の拡散領域２２に接続された１本のコンタクト４２が、１本の上層ワード線４３に接続されている。
本実施形態によれば、トランジスタ２０の個数を減らすことができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

（第５の実施形態）
次に、第５の実施形態について説明する。
図１３は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図１４は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図１５は、本実施形態に係る半導体記憶装置を示す断面図である。

図１３〜図１５に示すように、本実施形態に係る半導体記憶装置５においては、一つのメモリブロックのトランジスタ２０がＸ方向だけでなく、Ｙ方向に沿っても複数行配列されている。また、１つのトランジスタ２０の拡散領域２２が、複数本、例えば４本の電極膜３２に接続されている。コンタクト４２は、領域Ｒ２に配置されており、Ｘ方向に沿って一列に配列されている。本実施形態においても、Ｘ方向におけるテラス３３ａの長さＬ１はトランジスタ２０の最小配列周期Ｐよりも短く、テラス３３ｂの長さＬ２はトランジスタ２０の最小配列周期Ｐよりも長い。すなわち、Ｌ１＜Ｐ＜Ｌ２が成立する。

以下、半導体記憶装置５の構成を詳細に説明する。
半導体記憶装置５においては、Ｚ方向に沿って配列された１３層の電極膜３２が設けられている。これらの電極膜３２を、下層側から順に、電極膜３２ｃ〜３２ｏとする。このうち、最下層の電極膜３２ｃはソース側選択ゲートＳＧＳである。１つのメモリブロックにおいて、電極膜３２ｃは、Ｙ方向に沿って４枚配列されており、同じトランジスタ２０に接続されている。最下層から２番目の電極膜３２ｄから最上層から２番目の電極膜３２ｎはワード線ＷＬである。１つのメモリブロックにおいて、電極膜３２ｄ〜３２ｎは、それぞれ、Ｙ方向に沿って４枚配列されており、それぞれ、同じトランジスタ２０に接続されている。

最上層の電極膜３２ｏはドレイン側選択ゲートＳＧＤである。１つのメモリブロックにおいて、電極膜３２ｏは、Ｙ方向に沿って８枚配列されており、相互に異なるトランジスタ２０に接続されている。なお、１つのメモリブロックに属する８枚の電極膜３２ｏを、電極膜３２ｏ１〜３２ｏ８ともいう。Ｙ方向におけるドレイン側選択ゲートＳＧＤの配列周期は、ワード線ＷＬの配列周期の半分である。従って、ある１本のワード線ＷＬの直上域には、２本のドレイン側選択ゲートＳＧＤが配置されている。

半導体記憶装置５においては、２０個のトランジスタ２０が設けられている。これらのトランジスタ２０を、トランジスタ２０ｃ〜２０ｖとする。また、トランジスタ２０ｃの拡散領域２２を拡散領域２２ｃとする。更に、コンタクト２７、下層配線２８、コンタクト４２、上層ワード線４３、コンタクト４１のうち、トランジスタ２０ｃに接続されたものを、それぞれ、コンタクト２７ｃ、下層配線２８ｃ、コンタクト４２ｃ、上層ワード線４３ｃ、コンタクト４１ｃとする。トランジスタ２０ｄ〜２０ｖについても同様である。

トランジスタ２０ｃの拡散領域２２ｃは、コンタクト２７ｃ、下層配線２８ｃ、コンタクト４２ｃによって略直上に引き出され、上層ワード線４３ｃによってＹ方向に引き出され、Ｕ字状に半周回し、４本のコンタクト４１ｃを介して４枚の電極膜３２ｃ（ソース側選択ゲートＳＧＳ）に接続されている。

トランジスタ２０ｄはトランジスタ２０ｃから見てＹ方向側に配置されている。トランジスタ２０ｄの拡散領域２２ｄは、下層配線２８ｄによって拡散領域２２ｃの直上域まで引き出され、コンタクト４２ｄによって直上に引き出され、上層ワード線４３ｄによって上層ワード線４３ｃの外側を半周回し、４本のコンタクト４１ｄを介して４枚の電極膜３２ｄ（ワード線ＷＬ）に接続されている。

トランジスタ２０ｅはトランジスタ２０ｄから見てＸ方向側に配置されている。トランジスタ２０ｅの拡散領域２２ｅは、下層配線２８ｅによって拡散領域２２ｆの直上域まで引き出され、コンタクト４２ｅによって直上に引き出され、上層ワード線４３ｅによって上層ワード線４３ｄとは逆方向に半周回し、４本のコンタクト４１ｅを介して４枚の電極膜３２ｅ（ワード線ＷＬ）に接続されている。

トランジスタ２０ｆはトランジスタ２０ｅから見てＹ方向側に配置されている。トランジスタ２０ｆの拡散領域２２ｆは、コンタクト２７ｆ、下層配線２８ｆ、コンタクト４２ｆによって略直上に引き出され、上層ワード線４３ｆによって上層ワード線４３ｅの内側を半周回し、４本のコンタクト４１ｆを介して４枚の電極膜３２ｆ（ワード線ＷＬ）に接続されている。

このように、トランジスタ２０ｃ〜２０ｆは、それぞれ４枚の電極膜３２ｃ〜３２ｆに接続されている。また、トランジスタ２０ｃ〜２０ｆの拡散領域２３は、それぞれ、下層配線３９に接続されている。下層配線３９は、概ねＹ方向に延びている。下層配線３９のＺ方向における位置は、下層配線２８のＺ方向における位置と同じである。下層配線３９は、その幹線部を上層配線としてもよく、その場合は追加のコンタクトを介して下層配線３９を幹線部となる上層配線に接続する。

トランジスタ２０ｃ〜２０ｆから電極膜３２ｃ〜３２ｆに至る電流経路と同様な半周回する配線パターンにより、トランジスタ２０ｇ〜２０ｊは、それぞれ４枚の電極膜３２ｇ〜３２ｊに接続されている。また、同様な半周回する配線パターンにより、トランジスタ２０ｋ〜２０ｎは、それぞれ４枚の電極膜３２ｋ〜３２ｎに接続されている。

トランジスタ２０ｏの拡散領域２２ｏは、コンタクト２７ｏ、下層配線２８ｏ、コンタクト４２ｏによって略直上に引き出され、上層ワード線４３ｏによってＹ方向に引き出された後、Ｘ方向に引き出され、１本のコンタクト４１ｏを介して１枚の電極膜３２ｏ２（ドレイン側選択ゲートＳＧＤ）に接続されている。Ｚ方向から見て、上層ワード線４３ｏの形状はＬ字状である。

トランジスタ２０ｐの拡散領域２２ｐは、下層配線２８ｐによって拡散領域２２ｏの直上域まで引き出され、コンタクト４２ｐによって直上に引き出され、上層ワード線４３ｐによって上層ワード線４３ｏの外側をＬ字状に引き回され、１本のコンタクト４１ｐを介して１枚の電極膜３２ｏ１（ドレイン側選択ゲートＳＧＤ）に接続されている。

トランジスタ２０ｏ及び２０ｐから電極膜３２ｏ２及び３２ｏ１に至る電流経路と同様なＬ字状の配線パターンにより、トランジスタ２０ｑの拡散領域２２ｑは電極膜３２ｏ４に接続され、トランジスタ２０ｒの拡散領域２２ｒは電極膜３２ｏ３に接続される。

同様なＬ字状の配線パターンにより、トランジスタ２０ｓの拡散領域２２ｓは電極膜３２ｏ７に接続され、トランジスタ２０ｔの拡散領域２２ｔは電極膜３２ｏ８に接続される。また、トランジスタ２０ｕの拡散領域２２ｕは電極膜３２ｏ５に接続され、トランジスタ２０ｖの拡散領域２２ｖは電極膜３２ｏ６に接続される。

次に、本実施形態の効果について説明する。
本実施形態においては、トランジスタ２０がＸ方向だけでなくＹ方向にも配列しているため、トランジスタ２０の配置領域、及び積層体３０の端部３０ａのＸ方向における長さを短縮することができる。
本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

（第６の実施形態）
次に、第６の実施形態について説明する。
図１６は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図１７は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図１８は、本実施形態に係る半導体記憶装置を示す断面図である。

図１６〜図１８に示すように、本実施形態に係る半導体記憶装置６においては、端部３０ａの階段がＸ方向だけでなくＹ方向に沿っても形成されている。Ｘ方向に沿った階段は、Ｚ方向に沿って配列された全ての電極膜３２にわたって形成されており、２枚の電極膜３２毎に１つのステップが形成されている。Ｙ方向に沿った階段は、１枚の電極膜３２のみに対応して形成されており、この１枚の電極膜３２に対して１つのステップが形成されている。すなわち、積層体３０において、Ｚ方向に沿って配列された電極膜３２の枚数をｎとするとき、Ｘ方向に沿っては、２枚の電極膜３２毎に（ｎ／２）段のステップが形成されており、Ｙ方向に沿っては、１枚の電極膜３２に対応した１段のステップのみが形成されている。これにより、ｎ枚の電極膜３２の全てについて、テラスを形成することができる。端部３０ａ全体で見ると、Ｙ方向において隣にあるテラスよりも１段高いテラスが配置された領域Ｈの形状は、Ｚ方向から見て櫛状である。

また、半導体記憶装置６においては、Ｙ方向に沿って配列された複数本のワード線ＷＬが、積層体３０のＸ方向両側において２本毎に交互に引き出されている。すなわち、Ｙ方向に沿って配列された複数本のワード線ＷＬを、ワード線ＷＬ＿Ａ、ワード線ＷＬ＿Ａ、ワード線ＷＬ＿Ｂ、ワード線ＷＬ＿Ｂ、ワード線ＷＬ＿Ａ、ワード線ＷＬ＿Ａ・・・とするとき、図１６〜図１８に示す端部３０ａにおいては、ワード線ＷＬ＿Ａのみにコンタクト４１が接続されている。一方、ワード線ＷＬ＿Ｂには、反対側の端部３０ａ（図示せず）において、コンタクト４１が接続されている。

更に、半導体記憶装置６においては、前述の第５の実施形態に係る半導体記憶装置５（図１３〜図１５参照）と同様に、トランジスタ２０がＸ方向だけでなく、Ｙ方向に沿っても配列されている。また、１つのトランジスタ２０の拡散領域２２が、例えば２本の電極膜３２に接続されている。

そして、図１６〜図１８に示す端部３０ａにおいて、コンタクト４１は、ワード線ＷＬ＿Ａの直上域に配置されている。一方、コンタクト４２は、ワード線ＷＬ＿Ｂを貫く位置に配置されている。このため、上層ワード線４３は、ワード線ＷＬ＿Ａの直上域からワード線ＷＬ＿Ｂの直上域まで延びている。従って、上層ワード線４３には、Ｙ方向に延びる部分が存在する。コンタクト４２は、Ｘ方向に沿って一列に配列されている。

ソース側選択ゲートＳＧＳについても、ワード線ＷＬと同様に、積層体３０のＸ方向両側に２本ずつ交互に引き出されている。ドレイン側選択ゲートＳＧＤは、積層体３０のＸ方向両側に４本ずつ交互に引き出されている。

次に、本実施形態の効果について説明する。
本実施形態においては、積層体３０の端部３０ａにおいて、Ｘ方向に沿った主階段に加えて、Ｙ方向に沿った副階段を形成している。これにより、端部３０ａのＸ方向における長さを短くすることができる。

また、本実施形態においては、電極膜３２を積層体３０のＸ方向両側において交互に引き出している。これにより、電極膜３２をＸ方向片側のみに引き出す場合と比較して、片方の端部３０ａの直下域に形成するトランジスタ２０の個数を半分にすることができる。この結果、上層ワード線４３等のレイアウトの作成が容易になる。

更に、本実施形態においては、コンタクト４１がワード線ＷＬ＿Ａの直上域に配置され、コンタクト４２がワード線ＷＬ＿Ｂの配置領域に配置されている。これにより、本来デッドスペースであるワード線ＷＬ＿Ｂの配置領域を有効に活用して、配線を引き回すことができる。
本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

（第７の実施形態）
次に、第７の実施形態について説明する。
図１９は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図２０は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図２１は、本実施形態に係る半導体記憶装置を示す断面図である。

図１９〜図２１に示すように、本実施形態に係る半導体記憶装置７は、前述の第６の実施形態に係る半導体記憶装置６（図１６〜図１８参照）と比較して、領域Ｈの形状が島状である点が異なっている。上述の如く、領域Ｈは、Ｙ方向において隣にあるテラスよりも１段高いテラスが配置された領域である。

これにより、本実施形態においては、第６の実施形態と比較して、Ｙ方向において隣り合うトランジスタ２０間で、接続される電極膜３２が逆になっている。また、積層体３０の中央部３０ｂから端部３０ａに向かう方向において、領域Ｈの中央部３０ｂ側の端縁は、１段上るステップＵＳとなる。但し、ステップＵＳは加工上の都合により発生する形状であって、ステップＵＳを端面とする電極膜３２は、実際に機能する電極膜からは孤立し絶縁されていて、電気的に機能するものではない。実際に機能する電極膜に関しては、他の実施形態と同様に、中間部３０ｂから端部３０ａに向かう方向において、途中で上ることなく段階的に下っている。Ｙ方向に沿って配列されたテラスは、Ｘ方向に沿って配列されたテラスと同様に、複数段形成されてもよい。
本実施形態においては、Ｙ方向に沿って配列されたワード線ＷＬとドレイン側選択ゲートＳＧＤとを同一の工程で形成することができ、工程数を削減することができる。
本実施形態における上記以外の構成及び効果は、前述の第６の実施形態と同様である。

（第８の実施形態）
次に、第８の実施形態について説明する。
図２２は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図２３は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図２４は、本実施形態に係る半導体記憶装置を示す断面図である。

図２２〜図２４に示すように、本実施形態に係る半導体記憶装置８は、前述の第７の実施形態に係る半導体記憶装置６（図１９〜図２１参照）と比較して、コンタクト４１及び４２の配列が異なっている。

半導体記憶装置８においては、ソース側選択ゲートＳＧＳ及びワード線ＷＬのそれぞれについて、Ｙ方向に沿って配列された２つのテラスに接続された２本のコンタクト４１と、これらのコンタクト４１に上層ワード線４３を介して接続された２本のコンタクト４２が、Ｙ方向に沿って一列に配列されている。すなわち、Ｘ方向において、２本のコンタクト４１の位置及び２本のコンタクト４２の位置は、相互に等しい。ドレイン側選択ゲートＳＧＤについては、Ｙ方向に沿って配列された２つのテラスに接続された４本のコンタクト４１がＹ方向に沿って一列に配列されており、この４本のコンタクト４１に接続された４本のコンタクト４２もＹ方向に沿って一列に配列されている。すなわち、Ｘ方向における４本のコンタクト４１の位置は相互に等しく、４本のコンタクト４２の位置も相互に等しい。但し、Ｘ方向において、コンタクト４１の位置とコンタクト４２の位置は、相互に異なっている。
本実施形態における上記以外の構成及び効果は、前述の第７の実施形態と同様である。

（第９の実施形態）
次に、第９の実施形態について説明する。
図２５は、本実施形態に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図２６は、本実施形態に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図２７は、本実施形態に係る半導体記憶装置を示す断面図である。

図２５〜図２７に示すように、本実施形態に係る半導体記憶装置９においては、２枚のチップ１０１及び１０２がバンプ１０３を介して貼り合わされている。チップ１０１には積層体３０が設けられている。チップ１０２にはトランジスタ２０が形成されている。そして、チップ１０１に設けられた電極膜３２が、バンプ１０３を介して、チップ１０２に形成されたトランジスタ２０に接続されている。半導体記憶装置９においては、図２５に示すチップ１０２と、図２６に示すチップ１０１とが、それぞれの上面側が対向するように貼り合わされている。なお、図２７は、バンプ１０３の中心を含む断面を示しているが、説明の便宜上、下層配線２８及びコンタクト４２も示している。

以下、より詳細に説明する。
チップ１０１においては、例えばシリコンからなる半導体基板１１が設けられており、半導体基板１１上に積層体３０が設けられており、積層体３０を覆うように、層間絶縁膜４０が設けられている。但し、半導体基板１１にはトランジスタ２０は形成されておらず、半導体基板１１と積層体３０との間に、ソース線２９（図２４参照）は設けられていない。また、積層体３０の各電極膜３２のテラス上にはコンタクト４１が設けられており、コンタクト４１上には上層ワード線４３が設けられており、コンタクト４１の上端は上層ワード線４３に接続されている。但し、コンタクト４２（図２４参照）は設けられていない。層間絶縁膜４０の上層部分には、パッド６４が設けられており、層間絶縁膜４０の上面において露出している。パッド６４は例えば銅により形成されている。上層ワード線４３とパッド６４との間には、コンタクト６３が接続されている。

本実施形態においては、前述の第６の実施形態（図１６〜図１８参照）と同様に、電極膜３２は積層体３０のＸ方向両側に引き出されている。すなわち、Ｙ方向に沿って配列された複数本のソース側選択ゲートＳＧＳ及び複数本のワード線ＷＬは、積層体３０のＸ方向両側に２本毎に交互に引き出されている。また、Ｙ方向に沿って配列された複数本のドレイン側選択ゲートＳＧＤは、積層体３０のＸ方向両側に４本毎に交互に引き出されている。

そして、Ｙ方向において隣り合う２本のソース側選択ゲートＳＧＳは、コンタクト４１を介して共通の上層ワード線４３に接続されて、１本のコンタクト６３を介して１つのパッド６４に接続されている。また、Ｙ方向において隣り合う２本のワード線ＷＬは、コンタクト４１を介して共通の上層ワード線４３に接続されて、１本のコンタクト６３を介して１つのパッド６４に接続されている。但し、Ｚ方向における位置が相互に異なるワード線ＷＬは、相互に異なる上層ワード線４３に接続されている。更に、Ｙ方向に沿って配列された４本のドレイン側選択ゲートＳＧＤは、コンタクト４１、上層ワード線４３及びコンタクト６３を介して、相互に異なるパッド６４に接続されている。このように、各電極膜３２は、コンタクト４１、上層ワード線４３及びコンタクト６３を介して、いずれかのパッド６４に接続されている。

一方、チップ１０２においては、例えばシリコンからなる半導体基板１２が設けられており、半導体基板１２上には、層間絶縁膜６６が設けられている。半導体基板１２の上層部分内及び層間絶縁膜６６内には、トランジスタ２０が形成されており、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。トランジスタ２０の構成は、前述の第１の実施形態と同様である。層間絶縁膜６６の上層部分には、パッド６７が設けられている。パッド６７は例えば銅により形成されている。パッド６７と下層配線２８との間には、コンタクト４２が接続されている。このように、各トランジスタ２０の拡散領域２２は、コンタクト２７、下層配線２８及びコンタクト４２を介して、いずれかのパッド６７に接続されている。

チップ１０１とチップ１０２は、パッド６４とパッド６７が対向するように配置されており、パッド６４とパッド６７の間には、バンプ１０３が接合されている。バンプ１０３は、導電性材料からなるバンプであり、例えば、はんだボールである。バンプ１０３により、パッド６４がパッド６７に電気的に接続されると共に、チップ１０１がチップ１０２に機械的に連結されている。これにより、チップ１０１の電極膜３２は、チック１０２のトランジスタ２０の拡散領域２２に接続される。

Ｘ方向において、パッド６４の最小配列周期をＰ１とし、トランジスタ２０の最小配列周期をＰ２としたとき、Ｘ方向におけるテラスＴの長さは、周期Ｐ１及び周期Ｐ２のうち、いずれか大きい方の周期Ｐ＝ＭＡＸ（Ｐ１，Ｐ２）で決定される。領域Ｒ１に配置されたテラス３３ａの長さＬ１は、周期Ｐよりも短い。また、領域Ｒ２に配置されたテラス３３ｂの長さＬ２は、周期Ｐよりも長い。すなわち、Ｌ１＜Ｐ＜Ｌ２である。

次に、本実施形態の効果について説明する。
本実施形態においては、２枚のチップ１０１及び１０２を設け、チップ１０１に積層体３０を形成し、チップ１０２にトランジスタ２０を形成している。これにより、１枚のチップにトランジスタ２０及び積層体３０の双方を形成する場合と比較して、製造が容易であり、製造コストが低い。

また、チップ１０１内にコンタクト４２を設ける必要がないため、上層ワード線４３のレイアウトを簡略化することができる。これにより、上層ワード線４３のレイアウトの作成が容易になると共に、配線の微細化に伴う動作速度の低下、消費電力の増大、及び、信頼性の低下を抑制できる。
本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。

（第９の実施形態の第１の変形例）
次に、第９の実施形態の第１の変形例について説明する。
図２８は、本変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図２９は、本変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図３０は、本変形例に係る半導体記憶装置を示す断面図である。

図２８〜図３０に示すように、本変形例に係る半導体記憶装置９ａにおいては、チップ１０１とチップ１０２が、導電性のピラー１０４により接合されている。ピラー１０４は、例えば銅からなり、その形状は例えば円柱形である。チップ１０１及びチップ１０２の構成は、前述の第９の実施形態と同様である。
本変形例における上記以外の構成及び効果は、前述の第９の実施形態と同様である。

（第９の実施形態の第２の変形例）
次に、第９の実施形態の第２の変形例について説明する。
図３１は、本変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図３２は、本変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図３３は、本変形例に係る半導体記憶装置を示す断面図である。

図３１〜図３３に示すように、本変形例に係る半導体記憶装置９ｂにおいては、チップ１０１とチップ１０２が、直接貼り合わされている。例えば、接着剤又は機械的な手段により、チップ１０１がチップ１０２に連結されており、チップ１０１のパッド６４がチップ１０２のパッド６７に接触している。パッド６４とパッド６７は、導電性の接着剤により接着されていてもよい。チップ１０１及びチップ１０２の構成は、前述の第９の実施形態と同様である。
本変形例における上記以外の構成及び効果は、前述の第９の実施形態と同様である。

以上説明した実施形態及びその変形例によれば、配線のレイアウトが容易な半導体記憶装置を実現することができる。
なお、第１、第３、第４、第９の実施形態、並びに、第９の実施形態の第１及び第２の変形例においても、積層体３０の端部３０ａにＹ方向に沿って階段が形成されていてもよい。

以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及び変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態及び変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態及び変形例は、相互に組み合わせて実施することもできる。

１、２、３、４、５、６、７、８、９、９ａ、９ｂ：半導体記憶装置、１０、１１、１２：半導体基板、１０ａ：上面、２０、２０ａ、２０ｃ〜２０ｖ：トランジスタ、２１：ウェル、２１ａ：ボディ領域、２２、２２ｃ〜２２ｖ、２３：拡散領域、２４：ゲート絶縁膜、２５：ゲート電極、２６：ＳＴＩ、２７、２７ｃ〜２７ｖ：コンタクト、２８、２８ｃ〜２８ｖ：下層配線、２９：ソース線、３０：積層体、３０ａ：端部、３０ｂ：中央部、３１：絶縁膜、３２、３２ｃ〜３２ｎ、３２ｏ１〜３２ｏ８：電極膜、３３ａ、３３ｂ：テラス、３９：下層配線、４０：層間絶縁膜、４１、４１ｃ〜４１ｖ、４２、４２ｃ〜４２ｖ：コンタクト、４３、４３ｃ〜４３ｖ：上層ワード線、４４：絶縁膜、４６：ヴィアコンタクト、４７：ビット線、４８：コンタクト、４９：上層ソース線、５０：シリコンピラー、５１：コア部材、５２：トンネル絶縁膜、５３：電荷蓄積膜、５４：ブロック絶縁膜、５４ａ：アルミニウム酸化層、５４ｂ：シリコン酸化層、５４ｃ：アルミニウム酸化層、５５：メモリ膜、５６：浮遊ゲート電極、６０：スリット、６３：コンタクト、６４：パッド、６６：層間絶縁膜、６７：パッド、１０１、１０２：チップ、１０３：バンプ、１０４：ピラー、Ａ：領域、Ｄ：領域、Ｈ：領域、Ｌ１：長さ、Ｌ２：長さ、ＭＣ：メモリセルトランジスタ、Ｐ：最小配列周期、Ｒ１、Ｒ２：領域、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＵＳ：ステップ、ＷＬ：ワード線

Claims (26)

1. 半導体基板と、
   前記半導体基板の上面に形成され、前記上面に平行な第１方向に沿って配列され、前記配列の最小周期が第１周期である複数のトランジスタと、
   前記半導体基板上に設けられた積層体と、
   第１コンタクトと、
   第２コンタクトと、
   前記第１コンタクトと前記第２コンタクトとの間に接続された第１配線と、
   を備え、
   前記積層体は、
   上下方向に沿って相互に離隔して積層された複数枚の電極膜と、
   前記複数のトランジスタの直上域を除く領域において前記複数枚の電極膜を貫く半導体部材と、
   前記半導体部材と前記複数枚の電極膜の１枚との間に設けられた電荷蓄積部材と、
   を有し、
   前記積層体における前記複数のトランジスタの直上域に配置された第１部分の形状は、前記電極膜毎にテラスが形成された階段状であり、
   前記第１部分には、前記第１方向に沿って２つの第１領域及び前記２つの第１領域間に配置された第２領域が設定されており、
   各前記第１領域には、複数の前記テラスが配置されており、
   前記第２領域には、１つの前記テラスが配置されており、
   前記第２領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも長く、
   前記第１領域に配置された前記テラスの前記第１方向における長さは、前記第１周期よりも短く、
   前記第１コンタクトの下端は、前記複数枚の電極膜の１枚に前記テラスにおいて接続されており、
   前記第２コンタクトは、前記積層体を貫き、下端が前記トランジスタのソース・ドレインの一方に接続された半導体記憶装置。
2. 前記第１コンタクトは前記第１領域に配置されており、前記第２コンタクトは前記第２領域に配置されている請求項１記載の半導体記憶装置。
3. 前記第１配線は、前記積層体上に配置されている請求項１または２に記載の半導体記憶装置。
4. 前記第１配線は、前記第１コンタクトの上端及び前記第２コンタクトの上端に接続されている請求項１〜３のいずれか１つに記載の半導体記憶装置。
5. 前記第２領域は複数設定されており、
   前記第１領域と前記第２領域は、前記第１方向に沿って交互に配置されている請求項１〜４のいずれか１つに記載の半導体記憶装置。
6. 前記第１部分の上面は、前記上下方向及び前記第１方向に対して交差した第２方向における任意の位置において、前記半導体部材から遠ざかる前記第１方向に沿って、途中で上ることなく段階的に下っている請求項１〜５のいずれか１つに記載の半導体記憶装置。
7. 前記複数の電極膜の１つは、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
   前記第１コンタクトは、前記複数の帯状部分のうちの第１の帯状部分に接続されており、前記第２コンタクトは、前記複数の帯状部分のうちの第２の帯状部分を貫く請求項１〜６のいずれか１つに記載の半導体記憶装置。
8. 前記第１の帯状部分と前記第２の帯状部分は隣り合っている請求項７記載の半導体記憶装置。
9. 前記第１配線は、前記第２方向に延びる部分を有する請求項７または８に記載の半導体記憶装置。
10. 前記複数の電極膜の１つは、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
    前記複数の帯状部分は同じ前記トランジスタに接続されている請求項１〜９のいずれか１つに記載の半導体記憶装置。
11. 前記積層体は、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
    前記第１部分において、前記帯状部分間にはスリットが形成されており、
    前記トランジスタは前記スリットの直下域に配置されている請求項１〜１０のいずれか１つに記載の半導体記憶装置。
12. 前記複数のトランジスタは、前記上下方向及び前記第１方向に対して交差した第２方向に沿っても配列されている請求項１〜１１のいずれか１つに記載の半導体記憶装置。
13. 前記テラスは、前記上下方向及び前記第１方向に対して交差した第２方向に沿っても配列されている請求項１〜１２のいずれか１つに記載の半導体記憶装置。
14. 前記複数の電極膜の１つは、前記上下方向及び前記第１方向に対して交差した第２方向に沿って配列された複数の帯状部分に分割されており、
    前記第１部分において、前記第１コンタクトは、一部の前記帯状部分に接続されている請求項１〜１３のいずれか１つに記載の半導体記憶装置。
15. 前記第１部分において、前記第１コンタクトは、隣り合う複数本の前記帯状部分に接続されており、隣り合う他の複数本の前記帯状部分には接続されていない請求項１４記載の半導体記憶装置。
16. 前記第１コンタクト及び前記第２コンタクトは、前記第１方向において同じ位置に配置されている請求項１〜１５のいずれか１つに記載の半導体記憶装置。
17. 前記トランジスタのソース・ドレインの他方に接続され、前記上下方向及び前記第１方向に対して交差した第２方向に延びる第２配線をさらに備えた請求項１〜１６のいずれか１つに記載の半導体記憶装置。
18. 前記半導体基板と前記積層体の間に設けられ、前記半導体部材が接続された導電膜をさらに備えた請求項１〜１７のいずれか１つに記載の半導体記憶装置。
19. 前記半導体部材は前記半導体基板に接続されている請求項１８記載の半導体記憶装置。
20. 第１チップと、
    第２チップと、
    を備え、
    前記第１チップは、
    第１半導体基板と、
    前記第１半導体基板上に設けられた積層体と、
    第１コンタクトと、
    第１パッドと、
    を有し、
    前記積層体は、
    上下方向に沿って相互に離隔して積層された複数枚の電極膜と、
    前記複数枚の電極膜を貫く半導体部材と、
    前記半導体部材と前記複数枚の電極膜の１枚との間に設けられた電荷蓄積部材と、
    を有し、
    前記第１コンタクトは、前記複数枚の電極膜の１枚を前記第１パッドに接続し、
    前記第２チップは、
    第２半導体基板と、
    前記第２半導体基板の上面に形成された複数のトランジスタと、
    第２パッドと、
    前記トランジスタのソース・ドレインの一方を前記第２パッドに接続する第２コンタクトと、
    を有し、
    前記第１チップと前記第２チップは、前記第１パッドが前記第２パッドに対向するように配置されており、
    前記第１パッドは前記第２パッドに接続されている半導体記憶装置。
21. 前記第１パッドと前記第２パッドとの間に接続されたバンプをさらに備えた請求項２０記載の半導体記憶装置。
22. 前記第１パッドと前記第２パッドとの間に接続された導電性のピラーをさらに備えた請求項２０記載の半導体記憶装置。
23. 前記第１パッドは前記第２パッドに接している請求項２０記載の半導体記憶装置。
24. 前記積層体の第１方向の端部の形状は、前記電極膜毎にテラスが形成された階段状であり、
    前記端部には、前記第１方向に沿って２つの第１領域及び前記２つの第１領域間に配置された第２領域が設定されており、
    各前記第１領域には、複数の前記テラスが配置されており、
    前記第２領域には、１つの前記テラスが配置されており、
    前記第２領域に配置された前記テラスの前記第１方向における長さは、前記第１パッドの前記第１方向における最小周期と前記複数のトランジスタの前記第１方向における最小周期のうち、より大きい方の周期よりも長く、
    前記第１領域に配置された前記テラスの前記第１方向における長さは、前記より大きい方の周期よりも短い請求項２０〜２３のいずれか１つに記載の半導体記憶装置。
25. 前記電荷蓄積部材はシリコン及び窒素を含む請求項１〜１４のいずれか１つに記載の半導体記憶装置。
26. 前記電荷蓄積部材は導電性である請求項１〜１４のいずれか１つに記載の半導体記憶装置。

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