Nothing Special   »   [go: up one dir, main page]

JP2018022712A - 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法 - Google Patents

微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法 Download PDF

Info

Publication number
JP2018022712A
JP2018022712A JP2014249801A JP2014249801A JP2018022712A JP 2018022712 A JP2018022712 A JP 2018022712A JP 2014249801 A JP2014249801 A JP 2014249801A JP 2014249801 A JP2014249801 A JP 2014249801A JP 2018022712 A JP2018022712 A JP 2018022712A
Authority
JP
Japan
Prior art keywords
indium phosphide
semiconductor
silicon substrate
heating
indium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014249801A
Other languages
English (en)
Inventor
軍司　勲男
Isao Gunji
勲男 軍司
友策 井澤
Yusaku Izawa
友策 井澤
大輔 大場
Daisuke Oba
大輔 大場
佳幸 近藤
Yoshiyuki Kondo
佳幸 近藤
勇作 柏木
Yusaku Kashiwagi
勇作 柏木
正和 杉山
Masakazu Sugiyama
正和 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
University of Tokyo NUC
Original Assignee
Tokyo Electron Ltd
University of Tokyo NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd, University of Tokyo NUC filed Critical Tokyo Electron Ltd
Priority to JP2014249801A priority Critical patent/JP2018022712A/ja
Priority to PCT/JP2015/084586 priority patent/WO2016093287A1/ja
Publication of JP2018022712A publication Critical patent/JP2018022712A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】高品質な異種半導体の微細構造を基板に形成することができる微細構造形成方法を提供する。【解決手段】単結晶シリコン基板１０の上面に形成されたＳｉＯ２膜１２等にトレンチ１４を形成し、該トレンチ１４の底において単結晶シリコン基板１０の（００１）結晶面１５を露出させ、トレンチ１４にインジウムリン１６を充填し、充填されたインジウムリン１６へイオン化された不純物を注入してアモルファス化し、アモルファス化されたインジウムリン１６を加熱した後に徐冷して（００１）結晶面１５からインジウムリン１６を再結晶させ、アモルファス化されたインジウムリン１６を加熱する際には、単結晶シリコン基板１０の上面側に配置されたレーザスキャナ２４によってインジウムリン１６を加熱し、アモルファス化されたインジウムリン１６を徐冷する際には、レーザスキャナ２４からのレーザ光Ｌの強度を漸減する。【選択図】図６

Description

本発明は、異種半導体の微細構造を基板に形成する微細構造形成方法、半導体デバイスの製造方法、及びＣＭＯＳの形成方法に関する。
III族元素（アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ））及びＶ族元素（リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ））の化合物や、ゲルマニウム（Ｇｅ）からなる異種半導体には、半導体として一般的なシリコン（Ｓｉ）よりもキャリアの移動度が高く、バンドギャップが小さいものがあるため、異種半導体を用いることによってシリコンの物性を超える半導体素子を作成することができる。
一方、長年に亘ってシリコンからなるウエハがＵＬＳＩ製造基板として用いられ、直径が３００ｍｍの大口径ウエハを扱う製造プロセス装置群は世界中の量産工場に数多く導入されている。
したがって、大口径ウエハ上へ結晶欠陥が無い高品質なガリウムヒ素（ＧａＡｓ）、ガリウムアンチモン（ＧａＳｂ）、インジウムリン（ＩｎＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ）、ゲルマニウム等の異種半導体の微細構造を形成することができれば、今まで蓄積された半導体製造技術の大半を用い、既に数多く導入されている製造プロセス装置群を使用してシリコンの物性を凌駕する異種半導体のＵＬＳＩを製造することが可能となり、もって、量産コストの上昇を回避しながらＵＬＳＩの性能を向上させることができる。
ところが、単にシリコン上に上述した異種半導体を堆積させて微細構造を形成すると、シリコンと異種半導体の格子定数の違いから異種半導体の微細構造中に多くの結晶欠陥が生じるため、異種半導体からなる微細構造、例えば、トランジスタのチャネルに期待した性能を発揮させることが困難である。
ところで、結晶欠陥の少ない異種半導体、例えば、インジウムリンを成長させる方法の一つとして、ＬＰＥ(Liquid Phase Epitaxy)法が知られている。ＬＰＥ法では、結晶成長炉内において、ヒータが巻回されたルツボに満たされたわずかにリンを含んだ液相のインジウムを、スライダに設けられたインジウムリンの結晶基板に接触させ、その後、ヒータによって液相のインジウムとインジウムリンの結晶基板との間に温度差を発生させ且つ該温度差を維持し、結晶基板を種として、該結晶基板の結晶面から結晶欠陥の少ないインジウムリンの結晶をエピタキシャル成長させる（例えば、特許文献１参照。）。また、ＬＰＥ法を用いて、シリコン基板上にインジウムリンの結晶を成長させる試みも報告されている（例えば、非特許文献１乃至３参照）。
ところで、ＵＬＳＩのトランジスタを三次元形状に加工する場合、インジウムリンからなるフィン構造のトランジスタのチャネルに期待した性能を発揮させるためにはフィン構造の幅を１０ｎｍ程度に抑える必要がある。微細構造である幅が狭いフィン構造を形成するには、シリコン基板上の絶縁膜に幅狭のトレンチを形成し、該トレンチ内へインジウム溶液を流し込み、トレンチ内にてインジウムリンの結晶を成長させるのが好ましい。
特開昭６３−１４４２００号公報
T. Kochia et al, Thin Solid Films 515, p 4838-4842 (2007) M. Sugai et al, Journal of Physics and Chemistry of Solids 69, p 411 (2008) S. Naritsuka and T. Nishinaga, Journal of Crystal Growth 203, p 459-463 (1999)
しかしながら、トレンチ内へインジウム溶液を流し込む場合、当該インジウム溶液をルツボ内に満たして保持することができないため、ルツボに巻回されたヒータによってインジウム溶液の温度を制御することができない。その結果、インジウムリンの結晶をエピタキシャル成長させる際に、インジウム溶液及びインジウムリンの結晶基板の境界近傍以外の箇所でもインジウム溶液の温度が低下し、当該箇所においてインジウムリンのグレインが生じる。グレインはインジウムリンの電気的特性、例えば、抵抗率を変化させるため、インジウムリンからなる微細構造に期待した性能を発揮させることが困難である。すなわち、高品質な異種半導体の微細構造をウエハに形成するのは困難である。
本発明の目的は、高品質な異種半導体の微細構造を基板に形成することができる微細構造形成方法、半導体デバイスの製造方法、及びＣＭＯＳの形成方法を提供することにある。
上記目的を達成するために、本発明の微細構造形成方法は、シリコン基板の上面に形成された被覆層に凹部を形成し、該凹部の底において前記シリコン基板のシリコンの結晶面を露出させる凹部形成ステップと、前記凹部に異種半導体を充填する充填ステップと、前記充填された異種半導体に不純物を注入して前記異種半導体をアモルファス化させる注入ステップと、前記アモルファス化した異種半導体を加熱する加熱ステップと、前記加熱された異種半導体を冷却して前記シリコンの結晶面を種として前記異種半導体を再結晶させる冷却ステップと、前記被覆層を除去する除去ステップとを有し、前記加熱ステップでは、少なくとも前記シリコン基板の上面側に配置された上方熱源によって前記充填された異種半導体を加熱し、前記冷却ステップでは、前記上方熱源からの加熱量を低減させることによって前記溶融した異種半導体を冷却することを特徴とする。
本発明によれば、高品質な異種半導体の微細構造を基板に形成することができる。
本発明の第１の実施の形態に係る微細構造形成方法を示す工程図である。 本実施の形態に係る微細構造形成方法を示す工程図である。 本実施の形態に係る微細構造形成方法で用いられる熱処理装置の構成を概略的に示す断面図である。 インジウムリン、ゲルマニウム及びシリコンの吸光係数を示すグラフである。 本実施の形態に係る微細構造形成方法における、インジウムリン、Ｓｉ３Ｎ４膜及びＳｉＯ２膜によるレーザ光の吸収形態を示す断面図である。 本実施の形態に係る微細構造形成方法において図３の熱処理装置が実行するインジウムリンの再結晶化処理を示すフローチャートである。 図６の再結晶化処理において行われるレーザ光によるトレンチの走査を説明するための図である。 図６の再結晶化処理において行われるインジウムリンの深さ方向に関する温度勾配の制御を説明するための図である。 本実施の形態に係る微細構造形成方法によって形成されるヒ化インジウムガリウム／ヒ化インジウムアルミニウム量子井戸チャネルの構成を概略的に示す断面図である。 本実施の形態に係る微細構造形成方法が適用される、ヒ化インジウムガリウム／ヒ化インジウムアルミニウム量子井戸チャネルを有するプレーナー型のチャネルの構成を概略的に示す断面図である。 本実施の形態に係る微細構造形成方法が適用される、積層構造のヒ化インジウムガリウム／ヒ化インジウムアルミニウム量子井戸チャネルの構成を概略的に示す断面図である。 本発明の第２の実施の形態に係る微細構造形成方法で用いられる熱処理装置の構成を概略的に示す断面図である。 波数に対する窒化珪素（Ｓｉ３Ｎ４）の吸光量を示すグラフである。 酸化珪素（ＳｉＯ２）の吸光係数を示すグラフである。 本発明の第３の実施の形態に係る微細構造形成方法における、インジウムリン、Ｓｉ３Ｎ４膜及びＳｉＯ２膜によるレーザ光の吸収形態を示す断面図である。 本実施の形態に係る微細構造形成方法によって形成される量子ドットやナノロッドの構成を概略的に示す断面図である。 各トレンチにおいてインジウムリン及びゲルマニウムを同時に再結晶化する場合を説明するための断面図である。
以下、本発明の実施の形態について図面を参照しながら説明する。
まず、本発明の第１の実施の形態に係る微細構造形成方法について説明する。
本実施の形態では、シリコン基板としてミラー指数が（００１）の結晶面（以下、「（００１）結晶面」という。）を有する半導体ウエハとしての単結晶シリコン基板１０を用い、異種半導体としてインジウムリンを用い、微細構造としてトランジスタのフィン型のチャネルを形成する場合について説明する。以下の図１及び図２は、本実施の形態に係る微細構造形成方法を示す工程図であり、各図は当該微細構造形成方法が適用される単結晶シリコン基板１０の表面（上面）近傍の拡大断面図である。
まず、単結晶シリコン基板１０を準備し（図１（Ａ））、該単結晶シリコン基板１０の表面に堆積法、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法やＳＯＤ（Spin On Dielectric）法によってＳｉ３Ｎ４膜１１を形成し（図１（Ｂ））、さらに、Ｓｉ３Ｎ４膜１１上に堆積法によってＳｉＯ２膜１２及びＳｉ３Ｎ４膜１３を順に形成する（図１（Ｃ））。本実施の形態では、Ｓｉ３Ｎ４膜１１、ＳｉＯ２膜１２及びＳｉ３Ｎ４膜１３の３層の膜によって被覆層を形成するが、被覆層は１層や２層の膜によって形成されてもよく、３層以上の膜によって形成されてもよい。
次いで、フォトリソグラフィによってＳｉ３Ｎ４膜１３及びＳｉＯ２膜１２を順次エッチングしてトレンチ１４（凹部）を形成し（図１（Ｄ））、さらに、Ｓｉ３Ｎ４膜１１をエッチングしてトレンチ１４の底において単結晶シリコン基板１０の（００１）結晶面１５を露出させる（図１（Ｅ））（凹部形成ステップ）。エッチングによるトレンチ１４の形成には、反応性イオンエッチングやウェットエッチングを用いてもよく、反応性イオンエッチングでは処理ガスとして、例えば、ＣＦｘガスを用い、ウェットエッチングではエッチャントとして、例えば、リン酸（Ｈ３ＰＯ４）を用いることができる。トレンチ１４は、例えば、幅が１０ｎｍ〜５０ｎｍ、好ましくは１０ｎｍであって、深さが１０ｎｍ〜１００ｎｍであり、且つアスペクト（深さ／幅）比が１以上、好ましくは３〜１０である。
次いで、トレンチ１４の底に露出した（００１）結晶面１５を薬液、例えば、硫酸過酸化水素水（ＳＰＭ）、塩酸過酸化水素水（ＳＣ２）、希弗酸（ＤＨＦ）を用いて洗浄し、（００１）結晶面１５における結晶方位を整える（図１（Ｅ））。なお、（００１）結晶面１５の洗浄を、例えば、弗化水素（ＨＦ）及びアンモニア（ＮＨ３）の混合ガスによるドライエッチングによって行ってもよい。
次いで、トレンチ１４に気相又は固相でインジウムリン（ＩｎＰ）１６を充填する（充填ステップ）。インジウムリン１６の充填には、化学気相成長（ＣＶＤ）法が用いられる。特に、有機金属化合物ガスを原料として用いる有機金属ＣＶＤ（ＭＯＣＶＤ）法を用いる場合について説明すると、ＣＶＤ成膜装置（図示しない）において、単結晶シリコン基板１０を加熱しながら、III族化合物であるトリメチルインジウム（ＴＭＩｎ）及びＶ族化合物であるターシャリーブチルフォスフィン（ＴＢＰ）を用い、これらを化学反応させてインジウムリン１６を生成し、該インジウムリン１６をトレンチ１４に充填する。インジウムリン１６の充填時、単結晶シリコン基板１０の全体を、例えば、４００℃〜６５０℃とするのが好ましく、特に、充填されたインジウムリン１６がアモルファス状態又は多結晶状態となった場合におけるグレインの大きさを小さくするために、４００℃〜４５０℃とするのが好ましい。なお、インジウムリン１６の充填の際、雰囲気の圧力は、例えば、１０×１０４Ｐａ〜１０×１０５Ｐａとするのが好ましい。
インジウムリン１６をトレンチ１４に充填する際、トレンチ１４の底には（００１）結晶面１５が露出する一方、単結晶シリコン基板１０の表面はＳｉ３Ｎ４膜１３で覆われるため、（００１）結晶面１５及びＳｉ３Ｎ４膜１３の表面の化学状態の差異に起因してインジウムリン１６はＳｉ３Ｎ４膜１３よりも（００１）結晶面１５において優先的に生成される。これにより、トレンチ１４にインジウムリン１６が優先的に充填される（図１（Ｆ））。なお、トレンチ１４へのインジウムリン１６の充填方法はＣＶＤ法に限られず、液相以外でインジウムリン１６をトレンチ１４へ充填する方法であればよい。例えば、インジウム、または、インジウムリンをターゲットとする物理気相成長（ＰＶＤ）法や原子層体積（ＡＬＤ）法を利用してもよい。若しくは、インジウムリンの微細粉末をトレンチ１４へ直接埋め込む方法を利用してもよい。インジウムをターゲットとする場合は、リン雰囲気において処理を実行することによってインジウムリンを形成してもよく、又は、インジウムを形成後にリンをドーピングしてインジウムリンを形成してもよい。さらに、インジウムリン１６をトレンチ１４へ充填する方法として、複数の成膜法を組み合わせてもよい。
次いで、トレンチ１４に充填されたインジウムリン１６へイオン化された不純物、例えば、イオン化されたマグネシウム（Ｍｇ）を注入（インプランテーション）することによってインジウムリン１６をドーピングする（図２（Ａ））（注入ステップ）。イオン化されたマグネシウムがインジウムリン１６へ注入されると、ドーパントとしてのマグネシウムはアクセプタとして機能してキャリアとしての正孔を供給するため、インジウムリン１６から形成される後述のチャネル２０はＰ型を呈する。なお、注入されるイオン化された不純物はマグネシウムに限られず、亜鉛（Ｚｎ）、シリコン（Ｓｉ）、硫黄（Ｓ）、アルゴン（Ａｒ）やリン（Ｐ）等を注入してもよい。イオン化された亜鉛がインジウムリン１６に注入されると、インジウムリン１６から形成されるチャネル２０はＰ型を呈し、イオン化されたシリコンや硫黄がインジウムリン１６に注入されると、シリコンや硫黄はドナーとして機能してキャリアとしての電子を供給するため、インジウムリン１６から形成されるチャネル２０はＮ型を呈する。また、イオン化されたアルゴンやリンがインジウムリン１６に注入されても、アルゴンやリンはキャリアを供給しないため、インジウムリン１６はドーピングされない。イオン注入時のイオンの加速エネルギーはトレンチ１４の深さに応じて変化されるのが好ましく、例えば、トレンチ１４の深さが３８０ｎｍの場合、１００ＫｅＶ〜２００ＫｅＶであるのが好ましい。これにより、イオン化された不純物がインジウムリン１６においてトレンチ１４の底まで到達することができる。なお、本実施の形態ではトレンチ１４に充填されたインジウムリン１６の一部、具体的には主に中央部がチャネル２０として用いられるため、インジウムリン１６の全体へ均一にイオン化された不純物を分布させる必要は無いが、イオン注入時の加速エネルギーを段階的に変化させることにより、イオン化された不純物の注入深さを変化させてインジウムリン１６の全体へ均一にイオン化された不純物を段階的に分布させてもよい。
また、図２（Ａ）においてトレンチ１４に充填されたインジウムリン１６へイオン化された不純物が注入される際、インジウムリン１６を深さ方向に通過するイオン化された不純物は該インジウムリン１６をアモルファス化する。
次いで、アモルファス化されたインジウムリン１６の頂部を含む単結晶シリコン基板１０の表面を堆積法によってＳｉＯ２膜１７で覆い（図２（Ｂ））、その後、後述する図６の再結晶化処理を実行してアモルファス化されたインジウムリン１６を加熱し（加熱ステップ）、さらに、アモルファス化されたインジウムリン１６を（００１）結晶面１５の近傍から徐冷する。このとき、アモルファス化されたインジウムリン１６は固相エピタキシャル成長（Solid Phase Epitaxy）によって固相のまま（００１）結晶面１５を種として再結晶させ、インジウムリン１６において（００１）結晶面１５側から結晶化インジウムリン１８が析出する（インジウムリン１６の再結晶化）（図２（Ｃ））（冷却ステップ）。通常、結晶化された材料を再結晶する際には当該材料を一旦溶融する必要があるが（例えば、液相エピタキシャル成長（Liquid Phase Epitaxy））、固相エピタキシャル成長ではアモルファス化された材料が固相のまま再結晶するため、材料を溶融するまで加熱する必要が無い。したがって、図６の再結晶化処理においてインジウムリン１６の温度はインジウムリン１６の溶融温度（１０６２℃）まで上昇させる必要がなく、比較的低い温度、例えば、８５０℃以下に維持すればよい。また、ＳｉＯ２膜１７はインジウムリン１６を覆うように形成されているため、インジウムリン１６からのリンの脱離を防止することができる。
結晶化インジウムリン１８が析出する際、当該結晶化インジウムリン１８はミラー指数（００１）の結晶性を引き継ぐが、シリコンとインジウムリンの格子定数は異なるため、（００１）結晶面１５から格子不整合に起因する貫通転位欠陥１９が発生する。ここで、貫通転位欠陥１９は（００１）結晶面１５に対して垂直ではなく、斜め、例えば、４５°の方向に沿って成長する。したがって、トレンチ１４のアスペクト比が１以上であれば、貫通転位欠陥１９がトレンチ１４の頂部に到達することはなく、同アスペクト比を２以上とすれば、結晶化インジウムリン１８の中央部において貫通転位欠陥１９が存在しない部分を十分に確保することができる。また、同アスペクト比を３〜１０とすれば、結晶化インジウムリン１８において貫通転位欠陥１９が存在しない部分をより十分に確保することができる。
次いで、トレンチ１４内が全て結晶化インジウムリン１８で満たされた後、ＳｉＯ２膜１７やＳｉ３Ｎ４膜１３をウェットエッチング、ドライエッチング、ＣＭＰ等によって除去する（図２（Ｄ））。
次いで、ＳｉＯ２膜１２をウェットエッチング、または、ドライエッチングによって除去し、結晶化インジウムリン１８のフィン型のチャネル２０を得る（図２（Ｅ））（除去ステップ）。得られたチャネル２０にはトレンチ１４の形状が反映されるため、チャネル２０のアスペクト比はトレンチ１４のアスペクト比とほぼ同じであり、１以上、好ましくは３〜１０となる。次いで、チャネル２０を得た後、本実施の形態に係る微細構造形成方法を終了する。
本実施の形態に係る微細構造形成方法によれば、トレンチ１４に充填されたインジウムリン１６へイオン化された不純物を注入するので、インジウムリン１６がドーピングされてＰ型又はＮ型を呈するとともに、インジウムリン１６をアモルファス化することができる。すなわち、イオン化された不純物を注入するだけでインジウムリン１６を改質することができるとともにインジウムリン１６をアモルファス化して再結晶に必要な温度を低下させることができるため、微細構造（チャネル２０）の形成のスループットを改善することができる。
ところで、上述したように、アモルファス化されたインジウムリン１６を加熱した後に（００１）結晶面１５の近傍から徐冷する際、トレンチ１４に充填されたインジウムリン１６の深さ方向に関する温度勾配を制御しなければ、（００１）結晶面１５の近傍以外の箇所の温度が（００１）結晶面１５の近傍の温度よりも先に低下して当該箇所においてインジウムリン１６のグレインが生じる。
本実施の形態に係る微細構造形成方法では、これに対応してインジウムリン１６を（００１）結晶面１５の近傍から徐冷する際、インジウムリン１６の深さ方向に関する温度勾配を制御する。
図３は、本実施の形態に係る微細構造形成方法で用いられる熱処理装置の構成を概略的に示す断面図である。図３の熱処理装置２１はトレンチ１４に充填されたインジウムリン１６の溶融、徐冷及び再結晶化に用いられる。
図３において、熱処理装置２１は、単結晶シリコン基板１０を収容し、且つクォーツ（石英）からなるチャンバ２２と、該チャンバ２２内に配置されて単結晶シリコン基板１０を載置するテーブル状のサセプタ２３と、チャンバ２２内においてサセプタ２３の上方に配置されたレーザスキャナ２４（上方熱源、レーザ光照射装置）と、チャンバ２２の外の下方においてサセプタ２３を指向するように配置された複数のランプヒータ２５（下方熱源）とを備える。
レーザスキャナ２４はサセプタ２３に載置された単結晶シリコン基板１０に対向しながら、該単結晶シリコン基板１０の表面と平行に移動する（図中白抜き矢印参照）。また、レーザスキャナ２４は移動方向に沿って配列された２つのレーザ光照射部２４ａ、２４ｂ（一のレーザ光照射部、他のレーザ光照射部）を有する。２つのレーザ光照射部２４ａ、２４ｂはサセプタ２３に載置された単結晶シリコン基板１０の表面に向けてレーザ光を照射してトレンチ１４に充填されたインジウムリン１６を加熱する。
ランプヒータ２５及びサセプタ２３の間に介在するチャンバ２２の底部には透過窓２６が嵌め込まれ、ランプヒータ２５は透過窓２６を透過するランプ光によってサセプタ２３に載置された単結晶シリコン基板１０を加熱する。
トレンチ１４に充填されたアモルファス化されたインジウムリン１６を加熱する際、加熱によるトランジスタにおける電極や絶縁膜の破壊を防止するために、インジウムリン１６のみを選択的に加熱するのが好ましいので、２つのレーザ光照射部２４ａ、２４ｂが照射するレーザ光の波長はインジウムリン１６に吸収されやすい波長に設定される。
図４は、インジウムリン、ゲルマニウム及びシリコンの吸光係数を示すグラフである。図４のグラフの横軸はインジウムリン等に照射されるレーザ光の波長であり、同縦軸は吸光係数である。
図４のグラフにおいて、レーザ光の波長が８００ｎｍ〜９５０ｎｍである範囲では、インジウムリンやゲルマニウムの吸光係数がシリコンの吸光係数に比べて一桁以上高くなる。また、図４のグラフには示されないが、酸化珪素（ＳｉＯ２）や窒化珪素（Ｓｉ３Ｎ４）の吸光係数はレーザ光の波長が８００ｎｍ〜９５０ｎｍである範囲においてほぼ０であり、酸化珪素や窒化珪素は当該レーザ光を透過させる。
すなわち、レーザ光の波長の範囲を８００ｎｍ〜９５０ｎｍに設定して当該レーザ光をインジウムリン、ゲルマニウム、シリコン、酸化珪素や窒化珪素に照射すると、レーザ光のエネルギーがインジウムリンやゲルマニウムに吸収されてインジウムリンやゲルマニウムが加熱される一方、シリコン、酸化珪素や窒化珪素はレーザ光をほぼ透過させてしまうため、シリコン、酸化珪素や窒化珪素はほとんど加熱されず、結果として、インジウムリンやゲルマニウムを選択的に加熱することができる。
したがって、２つのレーザ光照射部２４ａ、２４ｂが照射するレーザ光の波長の範囲は８００ｎｍ〜９５０ｎｍに設定される。このとき、２つのレーザ光照射部２４ａ、２４ｂが単結晶シリコン基板１０の表面へ向けて照射したレーザ光Ｌは、図５に示すように、インジウムリン１６を通過する際にインジウムリン１６に吸収されて減衰する一方、ＳｉＯ２膜１７、Ｓｉ３Ｎ４膜１３、ＳｉＯ２膜１２及びＳｉ３Ｎ４膜１１を通過する際に殆ど吸収されることなくこれらの膜を通過し、単結晶シリコン基板１０においても徐々に吸収されて漸減する。これにより、レーザ光Ｌの照射によってインジウムリン１６のみを選択的に加熱することができる。
図６は、本実施の形態に係る微細構造形成方法において図３の熱処理装置が実行するインジウムリンの再結晶化処理を示すフローチャートである。
まず、トレンチ１４にインジウムリン１６が充填され、且つ表面がＳｉＯ２膜１７で覆われた単結晶シリコン基板１０がチャンバ２２内に搬入されてサセプタ２３に載置されると、ランプヒータ２５がランプ光（図示しない）によってサセプタ２３の下側を照射して単結晶シリコン基板１０の全体の加熱を開始し、単結晶シリコン基板１０の全体をインジウムリンの融点（１０６２℃）より低い温度、例えば、８３０℃まで加熱する（ステップＳ６１）。
次いで、レーザスキャナ２４が単結晶シリコン基板１０の表面に向けてレーザ光Ｌを照射してアモルファス化されたインジウムリン１６の加熱を開始する（ステップＳ６２）。このとき、レーザスキャナ２４は、図７に示すように、単結晶シリコン基板１０に形成された各トレンチ１４に沿って移動すること（図中白抜き矢印参照）により、各トレンチ１４をレーザ光で走査する。
上述したように、レーザスキャナ２４は移動（走査）方向に沿って配列された２つのレーザ光照射部２４ａ、２４ｂを有するが、走査方向に関して前方に配置されたレーザ光照射部２４ａが照射するレーザ光Ｌｌの強度は、走査方向に関して後方に配置されたレーザ光照射部２４ｂが照射するレーザ光Ｌｓの強度よりも大きく設定される。例えば、レーザ光Ｌｌの強度はレーザ光Ｌｓの強度の２倍に設定される。これにより、レーザスキャナ２４が移動する際、トレンチ１４における点Ａのインジウムリン１６には、まず、強度が大きいレーザ光Ｌｌが照射され、次いで、強度が小さいレーザ光Ｌｓが照射され、その後、いずれのレーザ光Ｌｌ、Ｌｓも照射されなくなる。
点Ａのインジウムリン１６に強度が大きいレーザ光Ｌｌが照射されると、インジウムリン１６に入射したレーザ光Ｌｌは減衰しながらも（００１）結晶面１５まで到達し、図８（Ａ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、アモルファス化されたインジウムリン１６全体が十分に加熱される。但し、アモルファス化されたインジウムリン１６の全ての部位の温度はインジウムリンの融点を超えることが無く、アモルファス化されたインジウムリン１６が溶融することは無い。
次いで、レーザスキャナ２４が移動して点Ａのインジウムリン１６に強度が小さいレーザ光Ｌｌが照射されるようになると、アモルファス化されたインジウムリン１６に入射したレーザ光Ｌｓは減衰してインジウムリン１６の半ばで消滅する。このとき、レーザ光Ｌｓは（００１）結晶面１５まで到達しないので、図８（Ｂ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、アモルファス化されたインジウムリン１６の温度は（００１）結晶面１５の近傍において低下して温度勾配は図８（Ａ）の温度勾配よりも低温側に移行する。すなわち、レーザスキャナ２４によるインジウムリン１６の徐冷が開始され、アモルファス化されたインジウムリン１６において（００１）結晶面１５側から結晶化インジウムリン１８が析出して再結晶化が進行する（ステップＳ６３）。
次いで、さらにレーザスキャナ２４が移動して点Ａのインジウムリン１６にいずれのレーザ光Ｌｌ、Ｌｓも照射されなくなると、図８（Ｃ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、インジウムリン１６の温度はインジウムリン１６の全体においてさらに低下する。これにより、再結晶化がさらに進行し、最終的にアモルファス化されたインジウムリン１６は全体的に再結晶する。その後、本処理を終了する。
すなわち、図６の再結晶処理によれば、点Ａのインジウムリン１６にレーザスキャナ２４のレーザ光照射部２４ａ、２４ｂがレーザ光Ｌｌ、Ｌｓを順に照射することにより、インジウムリン１６への上方からの加熱量を漸減させてインジウムリン１６の深さ方向に関する温度勾配を低温側に移行させ、アモルファス化されたインジウムリン１６を（００１）結晶面１５側から徐冷する。これにより、トレンチ１４に充填されたアモルファス化されたインジウムリン１６の温度は（００１）結晶面１５の近傍から低下し、（００１）結晶面１５の近傍以外の箇所が（００１）結晶面１５の近傍よりも先に温度が低下することがない。その結果、（００１）結晶面１５を種としてインジウムリン１６を再結晶させる際、結晶化インジウムリン１８においてグレインが生じるのを防止することができ、もって、高品質な結晶化インジウムリン１８のチャネル２０を基板に形成することができる。
上述した図６の再結晶処理では、点Ａにおけるインジウムリン１６の溶融、徐冷及び再結晶化について説明したが、レーザスキャナ２４が各トレンチ１４をレーザ光で走査する際、レーザ光照射部２４ａ、２４ｂが各トレンチ１４に充填された全てのインジウムリン１６にレーザ光Ｌｌ、Ｌｓを順に照射することになるため、図６の再結晶処理は各トレンチ１４に充填された全てのアモルファス化されたインジウムリン１６に施され、全てのアモルファス化されたインジウムリン１６が再結晶する。
図６の再結晶処理では、レーザ光Ｌｌ、Ｌｓが照射される部分は単結晶シリコン基板１０の全体に比して非常に小さいため、レーザ光Ｌｌ、Ｌｓの照射によって温度が上昇する部分は非常に小さく、加熱時のサーマルショックによる単結晶シリコン基板１０の反りや割れを誘発することはなく、他の部位への熱影響を抑制することができる。また、当該部分の加熱に必要な熱量も少なくてよいため、レーザスキャナ２４の消費電力を削減することができる。
上述した図６の再結晶処理では、ランプヒータ２５のランプ光によって単結晶シリコン基板１０が加熱されるので、アモルファス化されたインジウムリン１６を加熱するためのレーザスキャナ２４からのレーザ光Ｌｌ、Ｌｓの強度を低減することができ、もって、レーザスキャナ２４を高出力のレーザ照射装置によって構成する必要を無くし、レーザスキャナ２４の構成を簡素化することができる。さらに、レーザ光Ｌｌが分担する、アモルファス化されたインジウムリン１６の温度上昇幅が小さくなるので、レーザ光Ｌｌの強度を調整することにより、インジウムリン１６の温度を正確に制御することができる。
また、上述した図６の再結晶処理では、レーザ光Ｌｌによるインジウムリン１６の加熱に先立ってランプヒータ２５のランプ光による単結晶シリコン基板１０の加熱が開始されるので、アモルファス化されたインジウムリン１６を加熱する際に単結晶シリコン基板１０の温度が急変することがなく、単結晶シリコン基板１０の反りや割れの発生を防止することができる。
上述した図６の再結晶処理では、インジウムリン１６に強度が小さいレーザ光Ｌｌを照射してアモルファス化されたインジウムリン１６の徐冷を開始する際、ランプヒータ２５による単結晶シリコン基板１０の加熱を継続してもよい。これにより、アモルファス化されたインジウムリン１６を再結晶させる際に単結晶シリコン基板１０の温度が急変することがなく、単結晶シリコン基板１０の反りや割れの発生を防止することができる。
また、上述した図６の再結晶処理では、ランプヒータ２５からの単結晶シリコン基板１０への加熱量を低減させた後、インジウムリン１６に強度が小さいレーザ光Ｌｌを照射してアモルファス化されたインジウムリン１６の徐冷を開始してもよい。これにより、インジウムリン１６への下方からの加熱量を低減させてアモルファス化されたインジウムリン１６の温度を（００１）結晶面１５の近傍から確実に低下させることができる。
さらに、上述した図６の再結晶処理では、インジウムリン１６に強度が小さいレーザ光Ｌｌを照射してアモルファス化されたインジウムリン１６の徐冷を開始した後に、ランプヒータ２５からの単結晶シリコン基板１０への加熱量を低減させてもよい。
また、レーザスキャナ２４は走査方向に沿って配列された２つのレーザ光照射部２４ａ、２４ｂを有するが、レーザスキャナ２４を走査方向に沿って配列された３つ以上のレーザ光照射部で構成してもよく、または、レーザスキャナ２４を１つのレーザ光照射部によって構成してもよい。これらの場合も走査方向に関して前方から後方にかけて照射されるレーザ光の強度を低下させる。
なお、上述した図６の再結晶処理では、ランプヒータ２５はサセプタ２３を介して単結晶シリコン基板１０の全体を加熱し、インジウムリン１６を選択的に加熱することがないため、ランプ光の波長に関しては特に制約がない。また、上述した図６の再結晶処理では、応答性を考慮した場合、ランプヒータ２５を用いるのが好ましいが、ランプヒータ２５の代わりに抵抗加熱ヒータを用いてもよい。
上述した本実施の形態に係る微細構造形成方法によって形成されたフィン型のチャネル２０は、図９に示すように、下層バリアとしてのヒ化インジウムアルミニウム（ＩｎＡｌＡｓ）層２７、チャネル層としてのヒ化インジウムガリウム（ＩｎＧａＡｓ）層２８及び上層バリアとしてのインジウムリン層２９によって覆われてヒ化インジウムガリウム／ヒ化インジウムアルミニウム量子井戸チャネルを構成する。
なお、本実施の形態に係る微細構造形成方法は、図９に示すヒ化インジウムガリウム／ヒ化インジウムアルミニウム量子井戸チャネルの形成だけでなく、他の微細構造の形成にも適用される。
図１０は、本実施の形態に係る微細構造形成方法が適用される、ヒ化インジウムガリウム／ヒ化インジウムアルミニウム量子井戸チャネルを有するプレーナー型のチャネルの構成を概略的に示す断面図である。
図１０において、本実施の形態に係る微細構造形成方法によって形成されたフィン形状の結晶化インジウムリン１８は、下層バリアとしてのヒ化インジウムアルミニウム層２７、チャネル層としてのヒ化インジウムガリウム層２８及び上層バリアとしてのインジウムリン層２９によって覆われ、結晶化インジウムリン１８の側面はＳｉＯ２膜１２によって覆われる。
図１１は、本実施の形態に係る微細構造形成方法が適用される、積層構造のヒ化インジウムガリウム／ヒ化インジウムアルミニウム量子井戸チャネルの構成を概略的に示す断面図である。
図１１において、本実施の形態に係る微細構造形成方法によって形成されたフィン形状の結晶化インジウムリン１８の上面は、下層バリアとしてのヒ化インジウムアルミニウム層２７、チャネル層としてのヒ化インジウムガリウム層２８及び上層バリアとしてのインジウムリン層２９によって覆われ、結晶化インジウムリン１８及びヒ化インジウムアルミニウム層２７の側面はＳｉＯ２膜１２によって覆われる。
次に、本発明の第２の実施の形態に係る微細構造形成方法について説明する。
本実施の形態は、その構成や作用が上述した第１の実施の形態と基本的に同じであり、用いられる熱処理装置の構成が上述した第１の実施の形態と異なる。したがって、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
図１２は、本実施の形態に係る微細構造形成方法で用いられる熱処理装置の構成を概略的に示す断面図である。
図１２において、熱処理装置３０は、熱処理装置２１が備えるランプヒータ２５の代わりに、チャンバ２２の外の上方においてサセプタ２３に載置された単結晶シリコン基板１０を指向するように配置された複数のＬＥＤランプ３１（上方熱源）を備える。
ＬＥＤランプ３１及びサセプタ２３の間に介在するチャンバ２２の天井部には透過窓３２が嵌め込まれ、ＬＥＤランプ３１は透過窓３２を透過するＬＥＤランプ光Ｒによってサセプタ２３に載置された単結晶シリコン基板１０の全体を上方から加熱する。本実施の形態でも、インジウムリン１６のみを選択的に加熱するために、ＬＥＤランプ３１が照射するＬＥＤランプ光Ｒの波長の範囲は８００ｎｍ〜９５０ｎｍに設定される。
本実施の形態に係る微細構造形成方法では、熱処理装置３０が図６のインジウムリンの再結晶化処理を実行する。具体的には、まず、ランプヒータ２５がサセプタ２３に載置された単結晶シリコン基板１０の全体の加熱を開始し、単結晶シリコン基板１０の全体をインジウムリンの融点より低い温度、例えば、８００℃まで加熱する（ステップＳ６１）。
次いで、ＬＥＤランプ３１が単結晶シリコン基板１０の表面に向けてＬＥＤランプ光Ｒを照射してインジウムリン１６の加熱を開始する（ステップＳ６２）。このとき、ＬＥＤランプ３１は、図１２に示すように、単結晶シリコン基板１０のＬＥＤランプ光Ｒによって単結晶シリコン基板１０の全体を上方から照射し、インジウムリン１６に入射したＬＥＤランプ光Ｒは減衰しながらも（００１）結晶面１５まで到達し、図８（Ａ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、アモルファス化されたインジウムリン１６全体が十分に加熱される。但し、本実施の形態でも、アモルファス化されたインジウムリン１６の全ての部位の温度はインジウムリンの融点を超えることが無い。
次いで、ＬＥＤランプ３１は照射するＬＥＤランプ光Ｒの出力を漸減する。このとき、ＬＥＤランプ光Ｒは（００１）結晶面１５まで到達しないので、図８（Ｂ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、アモルファス化されたインジウムリン１６の温度は（００１）結晶面１５の近傍において低下して温度勾配は図８（Ａ）の温度勾配よりも低温側に移行する。すなわち、ＬＥＤランプ３１によるインジウムリン１６の徐冷が開始され、アモルファス化されたインジウムリン１６において（００１）結晶面１５側から結晶化インジウムリン１８が析出して再結晶化が進行する（ステップＳ６３）。
次いで、ＬＥＤランプ３１はＬＥＤランプ光Ｒの照射を停止する。このとき、図８（Ｃ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、インジウムリン１６の温度はインジウムリン１６の全体においてさらに低下する。これにより、再結晶化がさらに進行し、最終的にアモルファス化されたインジウムリン１６は全体的に再結晶する。その後、本処理を終了する。
すなわち、本実施の形態では、ＬＥＤランプ３１がＬＥＤランプ光Ｒの出力を漸減することにより、アモルファス化されたインジウムリン１６への上方からの加熱量を漸減させてインジウムリン１６の深さ方向に関する温度勾配を低温側に移行させ、アモルファス化されたインジウムリン１６を（００１）結晶面１５側から徐冷するので、第１の実施の形態が奏する効果と同様の効果を奏することができる。
また、本実施の形態では、第１の実施の形態と異なり、各トレンチ１４に充填された全てのアモルファス化されたインジウムリン１６がＬＥＤランプ光Ｒによって同時に加熱されて溶融されるので、フィン型のチャネル２０の形成のスループットを向上することができる。
さらに、本実施の形態では、各ＬＥＤランプ３１が同時にＬＥＤランプ光Ｒの出力を漸減するが、各ＬＥＤランプ３１が異なるタイミングでＬＥＤランプ光Ｒの出力を漸減してもよい。
また、本実施の形態では、上方熱源としてレーザスキャナ２４の代わりにＬＥＤランプ３１が用いられるが、ＬＥＤランプ３１は安価であるため、熱処理装置３０の製造コストを低減することができる。
なお、第１の実施の形態と同様に、本実施の形態では、ＬＥＤランプ光Ｒの出力を漸減してインジウムリン１６の徐冷を開始する際、ランプヒータ２５による単結晶シリコン基板１０の加熱を継続してもよく、ランプヒータ２５からの単結晶シリコン基板１０への加熱量を低減させた後、ＬＥＤランプ光Ｒの出力を漸減してインジウムリン１６の徐冷を開始してもよく、若しくは、ＬＥＤランプ光Ｒの出力を漸減してインジウムリン１６の徐冷を開始した後に、ランプヒータ２５からの単結晶シリコン基板１０への加熱量を低減させてもよい。
次に、本発明の第３の実施の形態に係る微細構造形成方法について説明する。
本実施の形態は、その構成や作用が上述した第１の実施の形態と基本的に同じであり、レーザスキャナ２４が照射するレーザ光によって加熱される対象がアモルファス化されたインジウムリン１６ではなくＳｉ３Ｎ４膜１１、１３やＳｉＯ２膜１２、１７である点で上述した第１の実施の形態と異なる。したがって、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
単結晶シリコン基板１０において、アモルファス化されたインジウムリン１６は、例えば、図２（Ｂ）に示すように、Ｓｉ３Ｎ４膜１１、１３やＳｉＯ２膜１２、１７（以下、これらをまとめて「被覆層」という。）によって囲まれる。したがって、被覆層を加熱することにより、アモルファス化されたインジウムリン１６を間接的に加熱することができるため、本実施の形態では、レーザスキャナ２４が照射するレーザ光の波長は被覆層へ吸収されやすい波長に設定される。
レーザ光の波長が７６００ｎｍ〜１０６００ｎｍである範囲では、インジウムリンやゲルマニウムの吸光係数がほぼ０である一方、図１３や図１４に示すように、窒化珪素（Ｓｉ３Ｎ４）や酸化珪素（ＳｉＯ２）の吸光係数が大きくなる（なお、図１３では、波数（波長の逆数）に対する吸光量が示されるが、波長が７６００ｎｍ〜１０６００ｎｍである範囲が図中矢印で示される。）。すなわち、レーザ光の波長の範囲を７６００ｎｍ〜１０６００ｎｍに設定して当該レーザ光をインジウムリン、ゲルマニウム、酸化珪素や窒化珪素に照射すると、レーザ光のエネルギーが酸化珪素や窒化珪素に吸収されて酸化珪素や窒化珪素が加熱されて温度が上昇する一方、インジウムリンやゲルマニウムはレーザ光をほぼ透過させてしまうため、インジウムリンやゲルマニウムはレーザ光によって加熱されない。
したがって、本実施の形態では、レーザスキャナ２４が照射するレーザ光の波長の範囲が７６００ｎｍ〜１０６００ｎｍに設定される。ここで、ＣＯ２レーザ光は波長が凡そ、９３００ｎｍ〜１０６００ｎｍであるため、レーザスキャナ２４はレーザ光ＬとしてＣＯ２レーザ光を照射する。
本実施の形態では、レーザスキャナ２４が単結晶シリコン基板１０の表面へ向けて照射したレーザ光Ｌは、図１５に示すように、被覆層を通過する際にこれらの膜に吸収されて減衰する一方、アモルファス化されたインジウムリン１６を通過する際にほとんど吸収されることなく当該インジウムリン１６を通過し、単結晶シリコン基板１０においても徐々に吸収されて漸減する。これにより、レーザ光Ｌの照射によって被覆層を選択的に加熱し、温度が上昇した被覆層によってアモルファス化されたインジウムリン１６を間接的に加熱する。
本実施の形態では、図６のインジウムリンの再結晶化処理において、まず、ランプヒータ２５がサセプタ２３に載置された単結晶シリコン基板１０の全体の加熱を開始し、単結晶シリコン基板１０の全体をインジウムリンの融点より低い温度、例えば、８００℃まで加熱する（ステップＳ６１）。
次いで、レーザスキャナ２４が単結晶シリコン基板１０の表面に向けてレーザ光Ｌを照射して被覆層の加熱を開始する（ステップＳ６２）。このとき、レーザスキャナ２４は、単結晶シリコン基板１０をレーザ光Ｌで走査する。
本実施の形態においても、レーザスキャナ２４は走査方向に沿って配列された２つのレーザ光照射部２４ａ、２４ｂを有し、走査方向に関して前方に配置されたレーザ光照射部２４ａが照射するレーザ光Ｌｌの強度は、走査方向に関して後方に配置されたレーザ光照射部２４ｂが照射するレーザ光Ｌｓの強度よりも大きく設定される。これにより、レーザスキャナ２４が移動する際、単結晶シリコン基板１０の各箇所における被覆層には、まず、強度が大きいレーザ光Ｌｌが照射され、次いで、強度が小さいレーザ光Ｌｓが照射され、その後、いずれのレーザ光Ｌｌ、Ｌｓも照射されなくなる。
被覆層に強度が大きいレーザ光Ｌｓが照射されると、被覆層が十分に加熱され、さらに、温度が上昇した被覆層によってインジウムリン１６が間接的に加熱されるため、図８（Ａ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、アモルファス化されたインジウムリン１６全体が十分に加熱される。但し、本実施の形態でも、アモルファス化されたインジウムリン１６の全ての部位の温度はインジウムリンの融点を超えることが無い。
次いで、レーザスキャナ２４が移動して被覆層に強度が小さいレーザ光Ｌｌが照射されるようになると、被覆層に入射したレーザ光Ｌｓは減衰して被覆層の半ばで消滅する。このとき、レーザ光ＬｓはＳｉ３Ｎ４膜１１まで到達しないので、被覆層の（００１）結晶面１５の近傍における温度が低下し、図８（Ｂ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、アモルファス化されたインジウムリン１６の温度は（００１）結晶面１５の近傍において低下して温度勾配は図８（Ａ）の温度勾配よりも低温側に移行する。すなわち、レーザスキャナ２４によるインジウムリン１６の徐冷が開始され、アモルファス化されたインジウムリン１６において（００１）結晶面１５側から結晶化インジウムリン１８が析出して再結晶化が進行する（ステップＳ６３）。
次いで、さらにレーザスキャナ２４が移動して被覆層にいずれのレーザ光Ｌｌ、Ｌｓも照射されなくなると、被覆層の温度は被覆層の全体において低下し、やがて図８（Ｃ）のインジウムリン１６の深さ方向に関する温度勾配のグラフに示すように、インジウムリン１６の温度はインジウムリン１６の全体においてさらに低下する。これにより、再結晶化がさらに進行し、最終的にアモルファス化されたインジウムリン１６は全体的に再結晶する。その後、本処理を終了する。
すなわち、本実施の形態では、被覆層にレーザスキャナ２４のレーザ光照射部２４ａ、２４ｂがレーザ光Ｌｌ、Ｌｓを順に照射することにより、被覆層への上方からの加熱量を漸減させてアモルファス化されたインジウムリン１６の深さ方向に関する温度勾配を低温側に移行させ、インジウムリン１６を（００１）結晶面１５側から徐冷するので、第１の実施の形態が奏する効果と同様の効果を奏することができる。また、本実施の形態では、アモルファス化されたインジウムリン１６を囲む被覆層を加熱することにより、インジウムリン１６を間接的に加熱するので、インジウムリン１６の全体を満遍なく加熱することができ、一部のインジウムリン１６が先に冷却されてグレインが生じるのを防止することができる。
以上、本発明について、上記各実施の形態を用いて説明したが、本発明は上記各実施の形態に限定されるものではない。
例えば、上記各実施の形態では、トレンチ１４の底部において（００１）結晶面１５が露出したが、露出する結晶面のミラー指数はこれに限られず、例えば、（０１０）、（０１１）、（１００）、（１０１）、（１１０）又は（１１１）であってもよい。
また、上記各実施の形態により得られたフィン型のチャネル２０は、三次元構造のＭＯＳＦＥＴ、いわゆるＦｉｎＦＥＴに好適に用いることができるが、ナノロッドのＦＥＴに用いることができ、さらに、ＦＥＴ以外にも、ＬＥＤ、半導体レーザ、 光検出器、太陽電池等のフォトニックデバイスに用いてもよい。
さらに、上記各実施の形態では、トレンチ１４を用いてインジウムリンのフィン型のチャネル２０が形成されたが、図１６に示すように、Ｓｉ３Ｎ４膜３３やＳｉＯ２膜３４に設けられたホール３５にインジウムリン１６を充填し、該インジウムリン１６へ図６の再結晶化処理を施すことにより、量子ドットやナノロッドを形成してもよい。
また、トレンチ１４へ充填される異種半導体はインジウムリンに限られず、例えば、アルミニウムリン、アルミニウムヒ素、アルミニウムアンチモン、ガリウムリン、ガリウムヒ素、ガリウムアンチモン、インジウムヒ素、インジウムアンチモン、インジウムリン、ヒ化インジウムガリウム及びゲルマニウムの少なくとも１つであってもよい。
さらに、各トレンチ１４へ同種の異種半導体が充填される必要はなく、例えば、図１７に示すように、一のトレンチ１４へインジウムリン１６が充填され、他のトレンチ１４へゲルマニウム３６が充填されてもよい。図４に示すように、レーザ光の波長が８００ｎｍ〜９５０ｎｍである範囲においてゲルマニウムの吸光係数はインジウムリンの吸光係数を上回るため、各トレンチ１４へ充填されたインジウムリン１６及びゲルマニウム３６へ、波長の範囲が８００ｎｍ〜９５０ｎｍに設定されたレーザ光Ｌｌ、Ｌｓを用いて図６の再結晶化処理を施すことにより、インジウムリン１６だけでなくゲルマニウム３６の選択的な加熱、徐冷及び再結晶化を行うことができる。特に、図６の再結晶化処理では、再結晶化の際に、インジウムリン１６の深さ方向に関する温度勾配だけでなくゲルマニウム３６の深さ方向に関する温度勾配が制御されるので、再結晶化したインジウムリンとゲルマニウムにおいてグレインが生じるのを防止することができる。これにより、高品質なインジウムリンとゲルマニウムのチャネル２０を基板へ同時に形成することができる。このように形成されたインジウムリンとゲルマニウムのチャネル２０は、ＣＭＯＳに用いることができる。
また、上述した各実施の形態における図６の再結晶化処理では、ランプヒータ２５によって単結晶シリコン基板１０の全体を加熱したが、ランプヒータ２５による加熱を行うことなく、レーザスキャナ２４やＬＥＤランプ３１のみによって単結晶シリコン基板１０を加熱してもよく、また、ランプヒータ２５による加熱とレーザスキャナ２４やＬＥＤランプ３１による加熱を同時に開始してもよい。
さらに、上述した各実施の形態では、被覆層を形成する窒化珪素としてＳｉ３Ｎ４を用い、酸化珪素としてＳｉＯ２を用いる場合について説明したが、被覆層を形成する窒化珪素や酸化珪素はＳｉ３Ｎ４やＳｉＯ２に限られず、ＳｉxＮyやＳｉＯｘ（ｘ、ｙは任意の自然数）であればよい。また、被覆層を形成する窒化珪素や酸化珪素及び異種半導体は、不純物を含んでいてもよい。なお、上述した各実施の形態で形成された異種半導体は、格子定数を調整するための下地膜として用いてもよい。
また、本発明の目的は、上述した各実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、熱処理装置２１等が備えるコンピュータ（図示しない）に供給し、コンピュータのＣＰＵが記憶媒体に格納されたプログラムコードを読み出して実行することによっても達成される。
この場合、記憶媒体から読み出されたプログラムコード自体が上述した各実施の形態の機能を実現することになり、プログラムコード及びそのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
また、プログラムコードを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）等の光ディスク、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムコードを記憶できるものであればよい。或いは、上記プログラムコードは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることによりコンピュータに供給されてもよい。
また、コンピュータが読み出したプログラムコードを実行することにより、上記各実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、ＣＰＵ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部又は全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部又は全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
上記プログラムコードの形態は、オブジェクトコード、インタプリタにより実行されるプログラムコード、ＯＳに供給されるスクリプトデータ等の形態から成ってもよい。
Ｌ、Ｌｌ、Ｌｓ レーザ光
Ｒ ＬＥＤランプ光
１０ 単結晶シリコン基板
１１、１３、３３ Ｓｉ３Ｎ４膜
１２、１７、３４ ＳｉＯ２膜
１４ トレンチ
１６ インジウムリン
２０ チャネル
２４ レーザスキャナ
２４ａ、２４ｂ レーザ光照射部
３１ ＬＥＤランプ
３５ ホール
３６ ゲルマニウム

Claims (22)

  1. シリコン基板の上面に形成された被覆層に凹部を形成し、該凹部の底において前記シリコン基板のシリコンの結晶面を露出させる凹部形成ステップと、
    前記凹部に異種半導体を充填する充填ステップと、
    前記充填された異種半導体に不純物を注入して前記異種半導体をアモルファス化させる注入ステップと、
    前記アモルファス化した異種半導体を加熱する加熱ステップと、
    前記加熱された異種半導体を冷却して前記シリコンの結晶面を種として前記異種半導体を再結晶させる冷却ステップと、
    前記被覆層を除去する除去ステップとを有し、
    前記加熱ステップでは、少なくとも前記シリコン基板の上面側に配置された上方熱源によって前記充填された異種半導体を加熱し、
    前記冷却ステップでは、前記上方熱源からの加熱量を低減させることによって前記溶融した異種半導体を冷却することを特徴とする微細構造形成方法。
  2. 前記注入ステップでは、イオン化された前記不純物を前記充填された異種半導体に注入することを特徴とする請求項１記載の微細構造形成方法。
  3. 前記イオン化された不純物はアクセプタであり、前記注入ステップでは前記充填された異種半導体がＰ型に改質されることを特徴とする請求項２記載の微細構造形成方法。
  4. 前記イオン化された不純物はドナーであり、前記注入ステップでは前記充填された異種半導体がＮ型に改質されることを特徴とする請求項２記載の微細構造形成方法。
  5. 前記加熱ステップでは、前記シリコン基板の下面側に配置された下方熱源によって前記シリコン基板を加熱することを特徴とする請求項１乃至４のいずれか１項に記載の微細構造形成方法。
  6. 前記加熱ステップでは、前記下方熱源が前記シリコン基板を加熱した後、前記上方熱源が前記充填された異種半導体を加熱することを特徴とする請求項５記載の微細構造形成方法。
  7. 前記冷却ステップでは、前記下方熱源による前記シリコン基板の加熱を継続したまま、前記上方熱源からの加熱量のみを低減させることを特徴とする請求項５又は６記載の微細構造形成方法。
  8. 前記冷却ステップでは、前記下方熱源からの加熱量を低減させた後、前記上方熱源からの加熱量を低減させることを特徴とする請求項５又は６記載の微細構造形成方法。
  9. 前記冷却ステップでは、前記上方熱源からの加熱量を低減させた後、前記下方熱源からの加熱量を低減させることを特徴とする請求項５又は６記載の微細構造形成方法。
  10. 前記上方熱源はレーザ光照射装置であり、
    前記加熱ステップでは、前記レーザ光照射装置はレーザ光で前記凹部を走査することを特徴とする請求項１乃至９のいずれか１項に記載の微細構造形成方法。
  11. 前記レーザ光照射装置は、前記レーザ光の走査方向に沿って配置された少なくとも２つのレーザ光照射部を有し、
    前記走査方向に関して前方に配置された一の前記レーザ光照射部が照射する前記レーザ光の強度は、前記走査方向に関して後方に配置された他の前記レーザ光照射部が照射する前記レーザ光の強度よりも大きいことを特徴とする請求項１０記載の微細構造形成方法。
  12. 前記異種半導体はインジウムリンであり、前記他のレーザ光照射部が照射するレーザ光の波長は８００ｎｍ〜９５０ｎｍであることを特徴とする請求項１１記載の微細構造形成方法。
  13. 前記上方熱源はＬＥＤランプであることを特徴とする請求項１乃至９のいずれか１項に記載の微細構造形成方法。
  14. 前記異種半導体はインジウムリンであり、前記ＬＥＤランプが照射するランプ光の波長は８００ｎｍ〜９５０ｎｍであることを特徴とする請求項１３記載の微細構造形成方法。
  15. 前記加熱ステップでは、前記上方熱源によって前記被覆層を加熱して前記充填された異種半導体を間接的に加熱することを特徴とする請求項１乃至４のいずれか１項に記載の微細構造形成方法。
  16. 前記被覆層は少なくとも二酸化ケイ素を含み、前記上方熱源は波長が７６００ｎｍ〜１０６００ｎｍの光を前記被覆層に照射することを特徴とする請求項１５記載の微細構造形成方法。
  17. 前記異種半導体は、アルミニウムリン、アルミニウムヒ素、アルミニウムアンチモン、ガリウムリン、ガリウムヒ素、ガリウムアンチモン、インジウムヒ素、インジウムアンチモン、インジウムリン、ヒ化インジウムガリウム及びゲルマニウムの少なくとも１つを含むことを特徴とする請求項１乃至１６のいずれか1項に記載の微細構造形成方法。
  18. 前記凹部はトレンチであることを特徴とする請求項１乃至１７のいずれか１項に記載の微細構造形成方法。
  19. 前記凹部はホールであることを特徴とする請求項１乃至１７のいずれか１項に記載の微細構造形成方法。
  20. 異種半導体をシリコン基板上に備える半導体デバイスの製造方法であって、
    前記シリコン基板の上面に形成された凹部に充填された前記異種半導体に不純物を注入して前記異種半導体をアモルファス化させる注入ステップと、
    前記アモルファス化した異種半導体を加熱する加熱ステップと、
    前記加熱された異種半導体を冷却して再結晶させる冷却ステップとを有し、
    前記加熱ステップでは、少なくとも前記シリコン基板の上面側に配置された上方熱源によって前記充填された異種半導体を加熱し、
    前記冷却ステップでは、前記上方熱源からの加熱量を低減させることによって前記溶融した異種半導体を冷却することを特徴とする半導体デバイスの製造方法。
  21. 前記シリコン基板上には前記異種半導体からなる２つのチャネルが形成され、一の前記チャネルは前記異種半導体としてインジウムリンを含み、他の前記チャネルは前記異種半導体としてゲルマニウムを含むことを特徴とする請求項２０記載の半導体デバイスの製造方法。
  22. シリコン基板上に形成されたインジウムリンとゲルマニウムをそれぞれ含む２つのチャネルを有するＣＭＯＳの形成方法であって、
    前記インジウムリンと前記ゲルマニウムを同時に加熱し、さらに同時に冷却することによって再結晶させることを特徴とするＣＭＯＳの形成方法。

JP2014249801A 2014-12-10 2014-12-10 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法 Pending JP2018022712A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014249801A JP2018022712A (ja) 2014-12-10 2014-12-10 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法
PCT/JP2015/084586 WO2016093287A1 (ja) 2014-12-10 2015-12-03 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014249801A JP2018022712A (ja) 2014-12-10 2014-12-10 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法

Publications (1)

Publication Number Publication Date
JP2018022712A true JP2018022712A (ja) 2018-02-08

Family

ID=56107465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014249801A Pending JP2018022712A (ja) 2014-12-10 2014-12-10 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法

Country Status (2)

Country Link
JP (1) JP2018022712A (ja)
WO (1) WO2016093287A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115207142B (zh) * 2022-07-15 2024-03-29 上海新微半导体有限公司 光电探测器及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56131934A (en) * 1980-03-19 1981-10-15 Fujitsu Ltd Manufacture of semiconductor device
JPS58106836A (ja) * 1981-12-18 1983-06-25 Hitachi Ltd レ−ザ−アニ−ル装置
KR960001706B1 (ko) * 1993-05-27 1996-02-03 삼성전자주식회사 다결정 실리콘의 제조방법 및 장치
JP4354015B2 (ja) * 1995-12-06 2009-10-28 シャープ株式会社 半導体装置の製造方法
JP2001319891A (ja) * 2000-05-10 2001-11-16 Nec Corp 薄膜処理方法及び薄膜処理装置
JP2005011941A (ja) * 2003-06-18 2005-01-13 Tokyo Electron Ltd 半導体製造装置及び熱処理方法
JP5172079B2 (ja) * 2005-05-26 2013-03-27 株式会社ジャパンディスプレイイースト 画像表示装置の製造方法
JP5099576B2 (ja) * 2006-02-23 2012-12-19 株式会社Ｉｈｉ 化合物半導体の活性化方法及び装置
CN102227802A (zh) * 2008-11-28 2011-10-26 住友化学株式会社 半导体基板的制造方法、半导体基板、电子器件的制造方法、和反应装置
TWI459444B (zh) * 2009-11-30 2014-11-01 Applied Materials Inc 在半導體應用上的結晶處理
KR20140125376A (ko) * 2012-02-13 2014-10-28 도쿄엘렉트론가부시키가이샤 반도체 장치 및 그 제조 방법
JP2014239182A (ja) * 2013-06-10 2014-12-18 東京エレクトロン株式会社 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法

Also Published As

Publication number Publication date
WO2016093287A1 (ja) 2016-06-16

Similar Documents

Publication Publication Date Title
KR101730797B1 (ko) 펄스열 어닐링 방법을 이용한 얇은 필름을 고체 상 재결정화시키는 방법
US8999798B2 (en) Methods for forming NMOS EPI layers
CN101395712B (zh) 用于热处理衬底上形成的结构的方法和装置
JP4127463B2 (ja) Ｉｉｉ族窒化物系化合物半導体の結晶成長方法及びｉｉｉ族窒化物系化合物半導体発光素子の製造方法
WO2013121926A1 (ja) 半導体装置及びその製造方法
TW201029152A (en) Systems and processes for forming three-dimensional circuits
WO2014026304A1 (zh) 半导体器件制造方法
AU2021236824B2 (en) All-semiconductor Josephson junction device for qubit applications
US7892905B2 (en) Formation of strained Si channel and Si1-xGex source/drain structures using laser annealing
KR20110113462A (ko) Ｌｅｇ 공정을 이용하여 벌크 실리콘 웨이퍼의 필요한 영역내에 ｓｏⅰ층을 형성하는 반도체 소자의 제조방법
WO2014200077A1 (ja) 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法
WO2016093287A1 (ja) 微細構造形成方法、半導体デバイスの製造方法、及びｃｍｏｓの形成方法
JP2010199338A (ja) 貼り合わせウェーハの製造方法
JP2010251523A (ja) 部分ｓｏｉウェーハの製造方法
JP2006019648A (ja) 鉄シリサイド発光素子及びその製造方法
CN1720651A (zh) 半导体光子器件中的量子阱混合
KR101329352B1 (ko) 반도체 장치의 제조방법
US20070212879A1 (en) Formation of lattice-tuning semiconductor substrates
Wutzler et al. III–V nanocrystal formation in ion-implanted Ge and Si via liquid phase epitaxy during short-time flash lamp annealing
US20210098651A1 (en) Silicon-based direct bandgap light-emitting material and preparation method thereof, and on-chip light-emitting device
Rebohle et al. Semiconductor Applications
CN109378368B (zh) 在PSS衬底上沿半极性面外延生长GaN基片的方法
JP2005203441A (ja) 半導体デバイスおよびその製造方法
JP2023138469A (ja) ４ｈ－ｓｉｃ物質と直接コンタクトする３ｃ－ｓｉｃ層を形成するために４ｈ－ｓｉｃ物質のウエハを処理するプロセス
CN116779451A (zh) 形成与4h-sic材料直接接触的3c-sic层的方法