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JP2018063348A - 液晶表示パネルおよび液晶表示装置 - Google Patents

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Abstract

【課題】表示領域の周辺部からの光漏れを抑制し、表示が良好な液晶表示パネルおよび液晶表示装置を提供することを目的とする。【解決手段】液晶表示パネルは、互いに対向して配置された第1基板としてのTFTアレイ基板5および第2基板としてのCF基板8と、TFTアレイ基板5とCF基板8との間に封止された液晶とを備えている。TFTアレイ基板5は、絶縁性基板9と、複数のゲート配線10と、複数のソース配線16と、スイッチング素子としてのTFT40と、非矩形形成部1aを有する非矩形形状の表示領域1と、共通配線21とを備えている。表示領域1の非矩形形成部1aにおいて、複数の画素3は階段状に配置され、共通配線21における表示領域1の非矩形形成部1aに対応する部分は、階段状に配置された複数の画素3に沿った形状に形成されている。【選択図】図2

Description

本発明は、円形、楕円形、または矩形以外の多角形等の非矩形形状の表示領域を有する液晶表示パネルおよび液晶表示装置に関するものである。
今日、液晶またはエレクトロルミネセンス等の原理を利用した薄型で平面形状の表示パネルは表示装置として多く使用されている。これらの表示装置の代表である液晶表示装置は、薄型および軽量だけでなく、低電圧駆動できるという特徴を有している。
特に、薄膜トランジスタ(TFT:Thin Film Transistor)型液晶表示装置は、アレイ基板上の各画素にスイッチング素子であるTFTが設けられ、各画素が独立して液晶層を駆動する電圧を保持することができる。そのため、クロストークの少ない高画質な表示が可能である。また、各画素には、薄膜トランジスタ(以下、「TFT」という)のONおよびOFFを制御する走査配線としてのゲート配線と、画像データ入力用の信号配線としてのソース配線が設けられている。各画素は、通常はゲート配線とソース配線に囲まれた領域が対応する。
液晶表示装置の特徴は、2枚の基板の間に液晶層を形成することである。片方の基板は、複数の画素がマトリックス状に配置されて表示領域を構成するTFTアレイ基板であり、もう片方の基板がカラーフィルタ基板(以下、「CF基板」という)である。
近年、薄型表示装置が主流になるにつれて、要求される製品の機能および形態も多様化している。表示領域の形状も従来の正方形または長方形のような矩形形状でなく、円形、楕円形、または矩形以外の多角形等の様々な非矩形形状の表示領域を有する薄型表示装置の要求が生じている。薄型の要求がある表示装置として、例えば、携帯端末用表示装置、および車載用表示装置がある。
表示領域が非矩形形状の場合、疑似的には円形、楕円形、または矩形以外の多角形になるが、実際には表示領域の非矩形形成部において画素は円形形状等には配置されない。つまり、液晶表示装置の表示領域は複数の矩形形状の画素によって構成されるため、非矩形形成部の画素は階段状に配置され、CF基板側に設けられる遮光層も同様に階段状に配置される(例えば、特許文献1参照)。
特開2010−243875号公報
液晶表示装置の場合、表示領域の周辺部に共通配線が配置されており、画素に共通電位を供給する。表示領域が矩形形状の場合、共通配線および画素の外形が共に直線で形成されるため、共通配線と画素配線との間に隙間が少ない。
しかしながら、表示領域が非矩形形状の場合、非矩形形成部の画素は階段状に配置されるため、画素と共通配線との隙間が大きくなり、金属パターンが存在しない領域が大きくなり、光漏れの影響が大きくなる。通常、表示領域外におけるCF基板側には、遮光のためのBM(Black Matrix)が配置され、バックライトからの光を遮っているが、TFTアレイ基板側の表示領域の周辺部に金属膜等の光を遮る遮光パターンが存在しない場合、表示領域の周辺部から光が漏れるという問題があった。
そこで、本発明は、表示領域の周辺部からの光漏れを抑制し、表示が良好な液晶表示パネルおよび液晶表示装置を提供することを目的とする。
本発明に係る液晶表示パネルは、互いに対向して配置された第1基板および第2基板と、前記第1基板と前記第2基板との間に封止された液晶とを備えた液晶表示パネルであって、前記第1基板は、絶縁性基板と、前記絶縁性基板上に設けられた複数のゲート配線と、前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線とを備え、前記表示領域の前記非矩形形成部において、複数の前記画素は階段状に配置され、前記共通配線における前記表示領域の前記非矩形形成部に対応する部分は、階段状に配置された複数の前記画素に沿った形状に形成されたものである。
本発明によれば、表示領域の非矩形形成部において、複数の画素は階段状に配置され、共通配線における表示領域の非矩形形成部に対応する部分は、階段状に配置された複数の画素に沿った形状に形成された。
したがって、表示領域の非矩形形成部において画素と共通配線との隙間をなくすことができるため、表示領域の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルを実現することができる。
実施の形態1に係る液晶表示パネルの平面図である。 図1の領域Aの拡大平面図である。 液晶表示パネルの製造工程を説明するための液晶表示パネルの平面図である。 図3のB−B線断面図である。 図4とは異なる形態における液晶表示パネルの断面図である。 実施の形態2の図2相当図である。 実施の形態3の図2相当図である。 実施の形態4の図2相当図である。 実施の形態5の図2相当図である。 矩形形状の表示領域を有する液晶表示パネルの平面図である。 図10の領域Dの拡大平面図である。 前提技術の図2相当図である。
<実施の形態1>
本発明の実施の形態1について、図面を用いて以下に説明する。図1は、実施の形態1に係る液晶表示パネルの平面図である。図2は、図1の領域Aの拡大平面図である。
液晶表示パネルは、液晶表示装置に用いられる表示パネルである。液晶表示装置は、光源装置としてのバックライト(図示省略)と、バックライトの出射面側に配置された液晶表示パネルとを備えている。
図1に示すように、液晶表示パネルは、第1基板としてのTFTアレイ基板5、第2基板としてのCF基板8、および液晶(図示省略)を備えている。TFTアレイ基板5およびCF基板8は互いに対向して配置され、TFTアレイ基板5とCF基板8との間に液晶が封止されている。TFTアレイ基板5は、絶縁性基板9(図4参照)、複数のゲート配線10、複数のソース配線16、TFT40(図3参照)、表示領域1、および共通配線21を備えている。
絶縁性基板9には、例えばガラス基板または石英基板など、透過性を有する基板が用いられる。絶縁性基板9上に、図1の紙面において左右方向に延びる複数のゲート配線10が設けられている。絶縁性基板9上に、ゲート配線10と交差するように、図1の紙面において上下方向に延びる複数のソース配線16が設けられている。ゲート配線10とソース配線16との交差位置の周辺領域の各々には、スイッチング素子としてのTFT40が設けられている。なお、ゲート配線10とソース配線16とは互いに交差するが、後述するように、これらは絶縁膜を介して交差している。
図1と図2に示すように、表示領域1は、非矩形形状、例えば六角形形状に形成され、TFTアレイ基板5およびCF基板8も、非矩形形状、例えば六角形形状に形成されている。表示領域1には、画像の表示単位となる複数の画素3が、ゲート配線10とソース配線16によって規定される複数のマトリックス状に配置されている。各画素3には、画素電極に表示電圧を供給するスイッチング素子としてのTFT40(図3参照)が配置されている。すなわち、TFTアレイ基板5には、TFT40が画素3ごとにアレイ状に配列されている。なお、図2では図面を見やすくするために、CF基板8の図示を省略している。
TFTアレイ基板5における表示領域1の外側の領域、より具体的には、図1の紙面において表示領域1の下側には、ソースドライバーIC6およびゲートドライバーIC7が配置されている。ソースドライバーIC6およびゲートドライバーIC7は、ソース配線16およびゲート配線10にそれぞれ接続されている。TFTアレイ基板5における表示領域1の外側の領域、より具体的には、図1の紙面においてソースドライバーIC6およびゲートドライバーIC7の下側には、FPC75が実装されている。FPC75は、共通配線21に接続され、共通配線21に共通電位を供給する。
表示領域1の周辺領域には、複数の画素3に共通電位を供給する共通配線21が配置されている。共通配線21は、金属膜で構成されている。共通配線21から画素3へは金属配線またはITOなどの透明電極により共通電位が供給され、画素3内においても金属配線またはITOなどの透明電極により共通電位が供給される。ここで、透明電極とは、後述する画素電極17および共通電極19である。
図10と図11に示すように、表示領域1が矩形形状に形成されている場合、表示領域1の外側において、CF基板8にはCr膜または樹脂膜によりBMなどの遮光パターンが形成されており、バックライトからの光を遮っている。なお、図10は、矩形形状の表示領域を有する液晶表示パネルの平面図であり、図11は、図10の領域Cの拡大平面図である。
しかしながら、図12に示すように、表示領域1が非矩形形状である場合、表示領域1における非矩形形成部1aの画素3は階段状に配置されるため、画素3と共通配線21との隙間が大きくなる。そのため、BMなどの遮光パターンがない領域が大きくなり、光漏れの影響が大きくなる。特に黒などの暗い画面表示をした場合に、表示領域1の周辺領域が明るくなるという問題があった。なお、非矩形形成部1aとは、六角形形状の表示領域1の斜辺部である。より一般的には、非矩形形成部1aとは、隣接する辺に対して直角以外の角度で接している直線からなる斜辺、または辺自体が直線以外からなる辺である。また、図12は、前提技術の図2相当図である。
図2に示すように、実施の形態1に係る液晶表示パネルでは、共通配線21における表示領域1の非矩形形成部1aに対応する部分は、階段状に配置された複数の画素3に沿った形状に形成されている。ここで、共通配線21における表示領域1の非矩形形成部1aに対応する部分とは、共通配線21における表示領域1の非矩形形成部1aに対向する部分である。共通配線21をこのような形状にすることで、画素3と共通配線21との隙間がなくなるため、前提技術の場合に比べて、バックライトからの光漏れを抑制できる。これにより、液晶表示パネルの表示品位を向上させることができる。
また、前提技術の場合よりも共通配線21のサイズが大きくなることで、低抵抗にすることができる。これにより、共通電位を安定して画素3に供給することができるため、液晶表示パネルの表示品位を向上させることができる。
なお、図1では共通配線21により遮光する形態を示したが、共通配線21に代えて、同じ共通電位が印加されているトランスファパターンでもよいし、他の電位を有する配線であってもよい。また、上記のような低抵抗化のメリットはないが電位の印加に関係しない別のパターンであってもよい。
次に、TFTアレイ基板5の製造工程について説明する。図3は、液晶表示パネルの製造工程を説明するための液晶表示パネルの平面図である。図4は、図3のB−B線断面図である。図5は、図4とは異なる形態における液晶表示パネルの断面図である。なお、製造方法は、一般的なFFS(フリンジフィールドスイッチング)モードの液晶表示装置について説明するが、これに限られるものではない。また、図3は、実施の形態3で説明する図7の領域Cの拡大平面図でもあり、この詳細については後述する。
図4と図5に示すように、最初に、絶縁性基板9上に、ゲート配線10となる第1のメタル膜をDCマグネトロンを用いたスパッタリング法により形成する。ここで、第1のメタル膜は、Mo、Cr、W、Al、Taまたはこれらを主成分とする合金膜であればよい。第1のメタル膜の膜厚は、およそ0.1μm〜0.5μmである。その後パターニングを行い、ゲート配線10を得る。なお、第1のメタル膜をパターニングする際、図1に示す共通配線21を共に形成してもよい。
次に、プラズマCVD法によりゲート絶縁膜13を形成する。ゲート絶縁膜13にはシリコン窒化膜を用いることが一般的であるが、シリコン酸化膜またはシリコン酸化窒化膜等であってもよい。
ゲート絶縁膜13の形成後、プラズマCVD法によりa−Si膜(アモルファスシリコン膜)を形成する。a−Si膜は、チャネル層12を構成する真性半導体層と、リンなどを含んだ不純物半導体層の積層構造とすることが一般的である。不純物半導体層は、後述するソース電極14とドレイン電極15とのオーミックコンタクトを確保するためのものである。その後パターニングを行い、島状のa−Si膜としてチャネル層12を得る。
次に、DCマグネトロンを用いたスパッタリング法により第2のメタル膜を形成する。第2のメタル膜は、Mo、Cr、W、Al、Taまたはこれらを主成分とする合金膜であればよい。第2のメタル膜の膜厚は、およそ0.1μm〜0.5μmである。その後パターニングを行い、ソース電極14、ドレイン電極15、およびソース配線16を得る。ここで、マスク工数削減のため、ソース電極14とドレイン電極15とのオーミックコンタクトを得るための前記不純物半導体層は、ソース電極14およびドレイン電極15をマスクにエッチングする場合もある。なお、第2のメタル膜をパターニングする際、図1に示す共通配線21を共に形成してもよい。
図5に示すように、ソース電極14、ドレイン電極15、およびソース配線16の形成後、DCマグネトロンを用いたスパッタリング法で画素電極17となる第1の透明性導電膜を形成する。第1の透明性導電膜は、ITOまたはIZO(Indium Zinc Oxide)等で構成することができる。その後パターニングを行い、画素電極17を得る。画素電極17の形成後、プラズマCVD法により保護膜18を形成する。保護膜18は、シリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜等により形成することができる。または、厚膜化により絶縁性を確保するため、アクリル系またはイミド系の有機樹脂膜を塗布することによって保護膜18を形成してもよい。さらには、保護膜18はシリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜と、有機樹脂膜とを積層することにより構成してもよい。その後、第1のメタル膜、第2のメタル膜、または第1の透明性導電膜への導通をとるため、コンタクトホール(図示省略)を形成する。なお、有機樹脂膜が有機平坦化膜に相当する。
ここで、上記とは異なる製法、例えば、特許第4998931号公報などに開示された製法を用いてもよい。この上記とは異なる製法とは、図4に示すように、ソース電極14の形成後に、プラズマCVD法により保護膜32を形成してから画素電極17を形成する方法である。保護膜32は、シリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜等により形成することができる。または、厚膜化により絶縁性を確保するため、アクリル系またはイミド系の有機樹脂膜を塗布することによって保護膜32を形成してもよい。その後、第1のメタル膜、または第2のメタル膜、特にドレイン電極15への導通をとるため、コンタクトホール31を形成する。
上記のいずれの製法においても、コンタクトホールの形成後は、図4と図5に示すように、共通電極19となる第2の透明性導電膜を形成する。第2の透明性導電膜は、ITOまたはIZO等で構成することができる。その後、パターニングを行って共通電極19を得る。共通電極19には共通電位が印加されて画素電極17にはソース配線16から画像信号である電位が印加される。共通電極19と画素電極17との間にはフリンジ電界が生じ、液晶分子を駆動する。これがFFS方式である。
なお、共通配線21と共通電極19には共に共通電位を印加するため、図示していないが、両パターンの間に電気的に接続するため接続部を設けてもよい。例えば、図示していないが、図4の構造において共通配線21をゲート配線10と同層に形成した場合、保護膜18,32とゲート絶縁膜13とに開口したコンタクトホールを介して共通配線21と共通電極19とを接続してもよい。これと同様に、図5の構造において共通配線21をゲート配線10と同層に形成した場合、保護膜18とゲート絶縁膜13に開口したコンタクトホールを介して共通配線21と共通電極19とを接続してもよい。
また、図4の構造において共通配線21をソース配線16と同層に形成した場合、保護膜18,32に開口したコンタクトホールを介して共通配線21と共通電極19とを接続してもよい。これと同様に、図5の構造において共通配線21をソース配線16と同層に形成した場合、保護膜18に開口したコンタクトホールを介して共通配線21と共通電極19とを接続してもよい。
次に、実施の形態1に係る液晶表示パネルおよび液晶表示装置から得られる効果について説明する。以上のように、実施の形態1に係る液晶表示パネルでは、表示領域1の非矩形形成部1aにおいて、複数の画素3は階段状に配置され、共通配線21における表示領域1の非矩形形成部1aに対応する部分は、階段状に配置された複数の画素3に沿った形状に形成された。また、実施の形態1に係る液晶表示装置は、バックライトと、バックライトの出射面側に配置された液晶表示パネルとを備えた。
したがって、表示領域1の非矩形形成部1aにおいて画素3と共通配線21との隙間をなくすことができるため、表示領域1の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
また、前提技術の場合よりも共通配線21のサイズが大きく形成されたため、共通配線21を低抵抗にすることができる。これにより、共通電位を安定して画素3に供給することができるため、液晶表示パネルおよび液晶表示装置の表示品位を向上させることができる。
なお、実施の形態1においては、表示領域1の形状が六角形形状の場合について説明したが、非矩形形状であればよく、例えば円形、楕円形、または六角形以外の多角形など他の形状であってもよい。このことは、以降の実施の形態においても同様である。
<実施の形態2>
次に、実施の形態2に係る液晶表示パネルについて説明する。図6は、実施の形態2の図2相当図である。なお、実施の形態2において、実施の形態1で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図6に示すように、実施の形態2では、共通配線21の形状は階段状に配置された複数の画素3に沿った形状とする代わりに、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間に、画素3を模擬したダミー画素41が複数配置されている。これにより、階段状に配置された複数の画素3と共通配線21との隙間を減少させることができる。ダミー画素41は、画素3と同じ形状およびサイズに形成されており、バックライトからの光を遮ることが可能である。
以上のように、実施の形態2に係る液晶表示パネルでは、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間に、画素3を模擬したダミー画素41が複数配置された。
したがって、前提技術の場合よりも、階段状に配置された複数の画素3と共通配線21との隙間を減少させることができるため、表示領域1の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
なお、表示領域1が非矩形形状に形成されている場合にも、表示領域1の外側において、CF基板8にはCr膜または樹脂膜によりBMなどの遮光パターンが配置されていてもよい。この場合にも、階段状に配置された複数の画素3と共通配線21との間に隙間なく遮光パターンを配置することは難しい。そのため、複数のダミー画素41は、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間における遮光パターンが配置されていない領域に配置される。この場合にも、階段状に配置された複数の画素3と共通配線21との隙間を減少させることができるため、表示領域1の周辺部から光が漏れることを抑制できる。これにより、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
<実施の形態3>
次に、実施の形態3に係る液晶表示パネルについて説明する。図7は、実施の形態3の図2相当図である。なお、実施の形態3において、実施の形態1,2で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図7に示すように、実施の形態3では、複数のダミー画素41,42のうち少なくとも一部のサイズは、画素3のサイズよりも小さく形成されている。
以下、詳細に説明する。図6に示すように、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間に、複数のダミー画素41が配置された場合であっても、ダミー画素41と共通配線21との間に隙間を完全になくすことができない。これは、ダミー画素41は、画素3と同じ形状およびサイズに形成されているためである。そのため、実施の形態3では、ダミー画素41と共通配線21との間に、画素3よりも小さなサイズ、すなわち、ダミー画素41よりも小さなサイズのダミー画素42が配置されている。ダミー画素42は、ダミー画素41と共通配線21との隙間を減らすためにダミー画素41のサイズを変更した画素である。なお、ダミー画素41を配置する代わりにダミー画素42のみを、階段状に配置された複数の画素3と共通配線21との間に配置してもよい。
次に、図3を用いて、実施の形態3における共通電極19の形状について説明する。図3は、図7の領域Cの拡大平面図である。
図3に示すように、画素電極17は各TFT40に接続され、共通電極19は各画素電極17およびソース配線16の上層に絶縁膜としての保護膜18(図4参照)を介して設けられ、各画素電極17と共に液晶を駆動する。画素3は、各画素電極17と各共通電極19とを有しており、FFSモードの液晶表示装置の場合、画素3の各共通電極19は複数のスリット状に形成されている。
上記のように、ダミー画素41,42は画素3を模擬したものであるため、ダミー画素41,42も各画素電極17と各共通電極19とを有しており、FFSモードの液晶表示装置の場合、ダミー画素41,42の各共通電極19は複数のスリット状に形成されている。さらに、実施の形態3においては、ダミー画素41,42の共通電極19における複数のスリット20の幅は、画素3の共通電極19における複数のスリット20の幅よりも狭く形成されている。ダミー画素41,42の共通電極19における複数のスリット20の幅を狭くすることで、共通電極19と画素電極17との間の容量を画素3およびダミー画素41,42とで同等にしている。これにより、画素3とダミー画素41,42とで電気的特性が変化しないため、表示領域1の周辺部における表示異常を抑制できる。
以上のように、実施の形態3に係る液晶表示パネルでは、複数のダミー画素41,42のうち少なくとも一部のサイズは、画素3のサイズよりも小さく形成されたため、実施の形態2の場合よりもさらに、表示領域1の周辺部から光が漏れることを抑制できる。これにより、実施の形態2の場合よりもさらに、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
ダミー画素41,42の共通電極19における複数のスリット20の幅は、画素3の共通電極19における複数のスリット20の幅よりも狭いため、画素電極17と共通電極19との間の容量を画素3およびダミー画素41,42で同等にすることができる。ダミー画素41,42の画素電極17と共通電極19とで形成される容量は、画素3の画素電極17と共通電極19とで形成される容量と同等であるため、画素3とダミー画素41,42とで電気的特性が変化することなく、表示領域1の周辺部における表示異常を抑制できる。
また、画素電極17とソース配線16に接続されたソース電極14との間の絶縁膜としての保護膜18,32は有機平坦化膜を用いてもよい。有機平坦化膜を使用することで共通電極19とソース配線16、ソース電極14間の寄生容量を抑制できるため、表示品位を保ちながら表示領域1の周辺部からの光漏れを抑制することが可能となる。
なお、画素電極17と共通電極19の位置を逆にした構成であってもよい。具体的には、画素電極17は各共通電極19およびソース配線16の上層に絶縁膜としての保護膜18を介して設けられ、各共通電極19と共に液晶を駆動する。画素3は、各画素電極17と各共通電極19とを有しており、FFSモードの液晶表示装置の場合、各画素電極17は複数のスリット状に形成されていてもよい。この場合においても、実施の形態2の場合よりもさらに、表示領域1の周辺部から光が漏れることを抑制できる。これにより、実施の形態2の場合よりもさらに、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
また、ダミー画素41,42の共通電極19と画素電極17とで形成される容量は、画素3の共通電極19と画素電極17とで形成される容量と同等であるため、共通電極19と画素電極17との間の容量を画素3およびダミー画素41,42で同等にすることができる。ダミー画素41,42の画素電極17と共通電極19とで形成される容量は、画素3の画素電極17と共通電極19とで形成される容量と同等であるため、画素3とダミー画素41,42とで電気的特性が変化することなく、表示領域1の周辺部における表示異常を抑制できる。
<実施の形態4>
次に、実施の形態4に係る液晶表示パネルについて説明する。図8は、実施の形態4の図2相当図である。なお、実施の形態4において、実施の形態1〜3で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図8に示すように、実施の形態4では、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間に、ダミー画素41が複数配置されている。さらに、共通配線21における表示領域1の非矩形形成部1aに対応する部分は、複数のダミー画素41に沿った形状に形成されている。
以上のように、実施の形態4に係る液晶表示パネルでは、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間に、ダミー画素41が複数配置され、共通配線21における表示領域1の非矩形形成部1aに対応する部分は、複数のダミー画素41に沿った形状に形成された。
したがって、実施の形態3の場合よりもさらに、表示領域1の周辺部から光が漏れることを抑制できる。これにより、実施の形態3の場合よりもさらに、表示が良好な液晶表示パネルおよび液晶表示装置を実現することができる。
なお、実施の形態4においても、実施の形態2の場合と同様に、表示領域1の外側において、CF基板8にはCr膜または樹脂膜によりBMなどの遮光パターンが配置されている場合が考えられる。この場合、複数のダミー画素41は、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間における遮光パターンが配置されていない領域に配置されてもよい。また、実施の形態3の場合と同様に、複数のダミー画素41のうち少なくとも一部のサイズは、画素3のサイズよりも小さく形成されてもよい。
<実施の形態5>
次に、実施の形態5に係る液晶表示パネルについて説明する。図9は、実施の形態5の図2相当図である。なお、実施の形態5において、実施の形態1〜4で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図9に示すように、実施の形態5では、表示領域1の非矩形形成部1aの周辺領域において、階段状に配置された複数の画素3と共通配線21との間に、ダミー画素41が複数配置されている。さらに、共通配線21における表示領域1の非矩形形成部1aに対応する部分は、複数のダミー画素41に沿った形状に形成されている。さらに、ダミー画素41の外側に隣接するように配置されている共通配線21は、ゲート配線10と重畳する領域の一部に切り欠き21aを有している。切り欠き21aは、ゲート配線10と重畳する領域の一部を露出することを目的として設けられている。また、共通配線21は、切り欠き21aによって分断されていないため、実施の形態1〜4の場合と同様に共通電位の供給に寄与できる。
実施の形態1〜4においては表示領域1の周辺領域に共通配線21が設けられており、ゲート配線10と共通配線21との間の寄生容量が増大するため、表示品位を保つためには設計のマージンが狭くなるという問題がある。そこで、実施の形態5においては、共通配線21にかかる切り欠き21aを設けることにより、ゲート配線10と共通配線21との間の寄生容量の増加を抑制することが可能である。このため、表示品位を保ちながら表示領域1の周辺部から光が漏れることを抑制することが可能となる。
なお、実施の形態5を説明するための図9は、実施の形態4に対応する図8をベースとしているが、実施の形態5は実施の形態4に限らず、実施の形態1〜3にも適用できる。例えば実施の形態1のようにダミー画素が形成されていない場合においても、かかる切り欠き21aを共通配線21に設けることは可能であり、実施の形態4に適用した場合と同様の効果を奏する。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
1 表示領域、1a 非矩形形成部、3 画素、5 TFTアレイ基板、8 CF基板、9 絶縁性基板、10 ゲート配線、16 ソース配線、17 画素電極、19 共通電極、21 共通配線、21a 切り欠き、40 TFT、41,42 ダミー画素。

Claims (11)

  1. 互いに対向して配置された第1基板および第2基板と、
    前記第1基板と前記第2基板との間に封止された液晶と、
    を備えた液晶表示パネルであって、
    前記第1基板は、
    絶縁性基板と、
    前記絶縁性基板上に設けられた複数のゲート配線と、
    前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
    前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
    前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
    前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
    を備え、
    前記表示領域の前記非矩形形成部において、複数の前記画素は階段状に配置され、
    前記共通配線における前記表示領域の前記非矩形形成部に対応する部分は、階段状に配置された複数の前記画素に沿った形状に形成された、液晶表示パネル。
  2. 互いに対向して配置された第1基板および第2基板と、
    前記第1基板と前記第2基板との間に封止された液晶と、
    を備えた液晶表示パネルであって、
    前記第1基板は、
    絶縁性基板と、
    前記絶縁性基板上に設けられた複数のゲート配線と、
    前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
    前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
    前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
    前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
    を備え、
    前記表示領域の前記非矩形形成部において、複数の前記画素は階段状に配置され、
    前記表示領域の前記非矩形形成部の周辺領域において、階段状に配置された複数の前記画素と前記共通配線との間に、前記画素を模擬したダミー画素が複数配置された、液晶表示パネル。
  3. 複数の前記ダミー画素は、前記表示領域の前記非矩形形成部の周辺領域において、階段状に配置された複数の前記画素と前記共通配線との間における遮光パターンが配置されていない領域に配置された、請求項2記載の液晶表示パネル。
  4. 複数の前記ダミー画素のうち少なくとも一部のサイズは、前記画素のサイズよりも小さく形成された、請求項2または請求項3記載の液晶表示パネル。
  5. 互いに対向して配置された第1基板および第2基板と、
    前記第1基板と前記第2基板との間に封止された液晶と、
    を備えたFFS方式の液晶表示パネルであって、
    前記第1基板は、
    絶縁性基板と、
    前記絶縁性基板上に設けられた複数のゲート配線と、
    前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
    前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
    各前記スイッチング素子に接続された画素電極と、
    各前記画素電極および前記ソース配線の上層に絶縁膜を介して設けられ、かつ、各前記画素電極と共に前記液晶を駆動する共通電極と、
    各前記画素電極と、複数のスリット状に形成された各前記共通電極とを有する画素と、
    前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に前記画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
    前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
    を備え、
    複数の前記画素は、前記表示領域の前記非矩形形成部において階段状に配置され、
    前記表示領域の前記非矩形形成部において、階段状に配置された複数の前記画素と前記共通配線との間に、前記画素を模擬したダミー画素が複数配置され、
    複数の前記ダミー画素のうち少なくとも一部のサイズは、前記画素のサイズよりも小さく形成され、
    前記ダミー画素の前記共通電極における複数の前記スリットの幅は、前記画素の前記共通電極における複数の前記スリットの幅よりも狭い、液晶表示パネル。
  6. 互いに対向して配置された第1基板および第2基板と、
    前記第1基板と前記第2基板との間に封止された液晶と、
    を備えたFFS方式の液晶表示パネルであって、
    前記第1基板は、
    絶縁性基板と、
    前記絶縁性基板上に設けられた複数のゲート配線と、
    前記絶縁性基板上に、前記ゲート配線と交差するように設けられた複数のソース配線と、
    前記ゲート配線と前記ソース配線との交差位置の周辺領域の各々に設けられたスイッチング素子と、
    複数の共通電極と、
    各前記共通電極および前記ソース配線の上層に絶縁膜を介して設けられ、かつ、各前記共通電極と共に前記液晶を駆動する画素電極と、
    各前記共通電極と、複数のスリット状に形成された各前記画素電極とを有する画素と、
    前記ゲート配線と前記ソース配線によって規定される複数のマトリックス状に前記画素が配置され、かつ、非矩形形成部を有する非矩形形状の表示領域と、
    前記表示領域の周辺領域に配置され、かつ、複数の前記画素に共通電位を供給する共通配線と、
    を備え、
    複数の前記画素は、前記表示領域の前記非矩形形成部において階段状に配置され、
    前記表示領域の前記非矩形形成部において、階段状に配置された複数の前記画素と前記共通配線との間に、前記画素を模擬したダミー画素が複数配置され、
    複数の前記ダミー画素のうち少なくとも一部のサイズは、前記画素のサイズよりも小さく形成され、
    前記ダミー画素の前記画素電極における複数の前記スリットの幅は、前記画素の前記画素電極における複数の前記スリットの幅よりも狭い、液晶表示パネル。
  7. 前記ダミー画素の前記画素電極と前記共通電極とで形成される容量は、前記画素の前記画素電極と前記共通電極とで形成される容量と同等である、請求項5記載の液晶表示パネル。
  8. 前記ダミー画素の前記共通電極と前記画素電極とで形成される容量は、前記画素の前記共通電極と前記画素電極とで形成される容量と同等である、請求項6記載の液晶表示パネル。
  9. 前記共通配線は、前記ゲート配線と重畳する領域の一部に切り欠きを有する、請求項5から請求項8のいずれか1項に記載の液晶表示パネル。
  10. 前記画素電極と前記ソース配線に接続されたソース電極との間の前記絶縁膜は有機平坦化膜である、請求項5から請求項9のいずれか1項に記載の液晶表示パネル。
  11. 光源装置と、
    前記光源装置の出射面側に配置された、請求項1から請求項10のいずれか1項に記載の液晶表示パネルと、
    を備えた、液晶表示装置。
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