JP2018049976A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 28
- 239000010937 tungsten Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 15
- 150000003658 tungsten compounds Chemical class 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 28
- 239000007789 gas Substances 0.000 claims description 25
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- OFEAOSSMQHGXMM-UHFFFAOYSA-N 12007-10-2 Chemical compound [W].[W]=[B] OFEAOSSMQHGXMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 2
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 48
- 239000011229 interlayer Substances 0.000 description 13
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910002090 carbon oxide Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- ITRNXVSDJBHYNJ-UHFFFAOYSA-N tungsten disulfide Chemical compound S=[W]=S ITRNXVSDJBHYNJ-UHFFFAOYSA-N 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H01L29/40117—
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
【課題】マスクによるエッチングパターンの閉塞を抑制することができる半導体装置の製造方法を提供する。【解決手段】本実施形態による半導体装置の製造方法は、被加工膜の上方にレジスト膜を形成すること具備する。レジスト膜を第１マスクとして用いて、被加工膜の上部を加工する。レジスト膜上にタングステンまたはタングステン化合物を選択的に形成する。タングステンまたはタングステン化合物を第２マスクとして用いて、還元ガスで被加工膜の下部を加工する。【選択図】図３
Description
本発明による実施形態は、半導体装置の製造方法に関する。
近年、メモリセルを三次元的に配置した立体型メモリが開発されている。立体型メモリでは記憶容量を増大させるために、メモリセルの積層数が増大しており、かつ、メモリホールの径が小さくなっている。従って、メモリホールのアスペクト比が非常に高くなっている。このような高アスペクト比のメモリホールを形成するために用いられるマスク材は、エッチング耐性が高く、かつ、膜厚も非常に厚くなっている。酸化膜マスクを用いてこのようなマスク材を加工する際、エッチングガスのイオンが酸化膜マスクに長時間衝突する。これにより、酸化膜マスクは、徐々に変形し、メモリホールのパターンを閉塞してしまうという問題がある。
マスクによるエッチングパターンの閉塞を抑制することができる半導体装置の製造方法を提供する。
本実施形態による半導体装置の製造方法は、被加工膜の上方にレジスト膜を形成すること具備する。レジスト膜を第１マスクとして用いて、被加工膜の上部を加工する。レジスト膜上にタングステンまたはタングステン化合物を選択的に形成する。タングステンまたはタングステン化合物を第２マスクとして用いて、還元ガスで被加工膜の下部を加工する。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
図１〜図１０は、本実施形態による半導体装置１の製造方法を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）であり、メモリセルを三次元的に配置した立体型メモリである。尚、本実施形態は、ＮＡＮＤ型ＥＥＰＲＯＭおよび立体型メモリ以外の半導体装置にも適用可能である。
メモリセルを三次元的に形成するために、半導体層１０上に犠牲層２０と層間絶縁層３０とを交互に繰り返し積層して積層体を形成する。犠牲層２０には、例えば、シリコン窒化膜が用いられる。第１絶縁層としての層間絶縁層３０には、例えば、シリコン酸化膜が用いられる。犠牲層２０および層間絶縁層３０は、ＣＶＤ(Chemical Vapor Deposition)法またはＡＬＤ (Atomic Layer Deposition) 法を用いて形成される。尚、犠牲層２０および層間絶縁層３０の積層数は、特に限定しない。
次に、積層体の上方に有機膜４０を形成する。有機膜４０は、被加工膜として加工され、その後、積層体を加工する際にマスク材として用いられる。有機膜４０は、例えば、ＣＶＤ法を用いて形成されたカーボン膜である。
次に、有機膜４０の上方にレジスト膜５０が塗布される。リソグラフィ技術を用いて、レジスト膜５０は、メモリホールのレイアウトに加工される。これにより、図１に示す構造が得られる。
次に、レジスト膜５０を第１マスクとして用いて、ＲＩＥ（Reactive Ion Etching）法で有機膜４０の上部を加工する（第１エッチング工程）。これにより、図２に示すように、有機膜４０の上部（有機膜４０の膜厚の数１０％）がメモリホールのレイアウトパターンに異方的に加工される。即ち、レジスト膜５０をマスクとして用いて、有機膜４０を途中までエッチングする。このとき、有機膜４０の上部を加工するエッチングガスは、酸化ガスまたは還元ガスのいずれでもよい。酸化ガスとしては、例えば、酸素（Ｏ２）または硫化酸化炭素（ＣＯＳ）を含むエッチングガスでよい。還元ガスとしては、例えば、水素（Ｈ２）またはアンモニア（ＮＨ３）の単一ガス、あるいは、Ｈ２またはＮＨ３を少なくとも１種類以上含む混合ガスでよい。
次に、スパッタ法等を用いて、レジスト膜５０上にタングステンまたはタングステン化合物６０（以下、タングステン含有膜６０ともいう）を選択的に形成する。タングステン含有膜６０は、例えば、タングステン窒化物（ＷＮ）、タングステン炭化物（ＷＣ）、タングステン硼化物（ＷＢ）、タングステン珪化物（ＷＳｉ）を含む膜、それらの２種類以上を含む混合膜、あるいは、それらの２種類以上を含む合金膜である。これにより、図３に示す構造が得られる。
ここで、有機膜４０の上部は既にメモリホールのレイアウトパターンに加工されており、そのホールパターンのアスペクト比（深さ／開口幅）はかなり大きくなっている。従って、タングステン含有膜６０は、有機膜４０およびレジスト膜５０の上方からスパッタされるものの、有機膜４０のホールパターンの底部には、ほとんど形成されない。即ち、タングステン含有膜６０は、レジスト膜５０の上面に選択的に形成され得る。尚、タングステン含有膜６０をレジスト膜５０の上面に選択的に形成するために必要なホールパターンのアスペクト比は、タングステン含有膜６０の形成条件によって異なる。
タングステン含有膜６０は、シリコン酸化膜と比べて、エッチングガスの衝突方向（エッチング方向）による変形度合いが小さい。例えば、シリコン酸化膜は、層間絶縁層３０の表面に対して垂直方向から傾斜した斜め方向からエッチングすると、変形しやすい。これに対し、タングステン含有膜６０は、斜め方向からエッチングしても変形し難い。従って、タングステン含有膜６０は、有機膜４０にメモリホールのパターンを形成する際に、有機膜４０の開口部の閉塞を抑制することができる。
次に、タングステン含有膜６０を第２マスクとして用いて、還元ガスで有機膜４０の下部を加工する（第２エッチング工程）。還元ガスとしては、例えば、水素（Ｈ２）またはアンモニア（ＮＨ３）の単一ガス、あるいは、Ｈ２またはＮＨ３を少なくとも１種類以上含む混合ガスでよい。これにより、図４に示す構造が得られる。
ここで、もし、酸化ガスを用いて有機膜４０の下部を加工した場合、タングステン含有膜６０が酸化される。タングステン含有膜６０が酸化あるいは硫化して、タングステン酸化膜またはタングステン硫化物となると、酸化膜マスクと同様に、エッチング耐性が弱くなる。この場合、タングステン含有膜６０は徐々に変形し、有機膜４０のメモリホールのパターンを閉塞してしまう。
そこで、本実施形態では、還元ガスを用いて有機膜４０を加工する。これにより、第２エッチング工程中におけるタングステン含有膜６０の酸化を抑制し、タングステン含有膜６０の変形を抑制することができる。タングステン含有膜６０の変形を抑制することによって、タングステン含有膜６０は、有機膜４０のメモリホールのパターンの閉塞を抑制することができる。その結果、有機膜４０に所望のメモリホールパターンを形成することができる。
次に、有機膜４０をマスクとして用いて、積層体（犠牲層２０および層間絶縁層３０）を加工する。このとき、エッチングガスとしては、酸化ガスまたは還元ガスのいずれを用いてもよい。これにより、図５に示すように、積層体にメモリホールＭＨが形成される。メモリホールＭＨは、積層体の最上層の層間絶縁層３０の上面から半導体層１０に達するように、積層体の積層方向へ延伸するように形成される。メモリホールＭＨの内側面には、犠牲層２０および層間絶縁層３０の側面が露出する。
次に、ＡＬＤ法またはＣＶＤ法を用いて、図６に示すように、メモリホールＭＨの内面上に電荷蓄積層５５、トンネル絶縁層６５、チャネル層７５を形成する。電荷蓄積層５５には、例えば、シリコン窒化膜が用いられる。トンネル絶縁層６５には、例えば、シリコン酸化膜が用いられる。チャネル層７５には、例えば、アモルファスシリコンが用いられる。
次に、リソグラフィ技術およびＲＩＥ法を用いて、メモリホールＭＨの底部に形成されたチャネル層７５、トンネル絶縁層６５および電荷蓄積層５５を除去する。これにより、半導体層１０の表面を露出させる。
次に、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨの内面上にチャネル層７５を再度形成する。これにより、チャネル層７５が、メモリホールＭＨの底部において半導体層１０と電気的に接続され、かつ、メモリホールＭＨの側面を亘って積層体の上面まで電気的に接続される。これにより、図７に示す構造が得られる。
次に、ＡＬＤ法またはＣＶＤ法を用いて、図８に示すようにメモリホールＭＨ内にコア絶縁層８０を形成する。
次に、ＲＩＥ法を用いて、図９に示すように犠牲層２０および層間絶縁層３０の積層体にスリットＳＴを形成し、ウェットエッチング法を用いて犠牲層２０を選択的に除去する。
次に、ＡＬＤ法を用いて、犠牲層２０を除去した部分に電荷ブロック層４５および電極層２５を形成する。その後、層間絶縁膜９０、コンタクトプラグ、配線等を形成することによって、図１０に示す本実施形態によるメモリが完成する。
このように、本実施形態によれば、メモリホールのパターンを有機膜４０に形成する際に、レジスト膜５０を第１マスクとして有機膜４０の上部を加工し、その後、タングステン含有膜６０をレジスト膜５０の上面に選択的に形成する。そして、タングステン含有膜６０を第２マスクとして用いて、還元ガスで有機膜４０の下部を加工する。これにより、タングステン含有膜６０は、酸化または硫化されず、第２エッチング工程中にあまり変形しない。従って、ＣＶＤ法で形成された有機膜４０のメモリホールが閉塞されることを抑制することができる。その結果、有機膜４０に所望のメモリホールパターンを形成することができ、犠牲層２０および層間絶縁層３０の積層体に高アスペクト比のメモリホールを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・半導体層、２０・・・犠牲層、３０・・・層間絶縁層、４０・・・有機膜、４５・・・電荷ブロック層、５０・・・レジスト膜、６０・・・タングステン含有膜、５５・・・電荷蓄積層、６５・・・トンネル絶縁層、７５・・・チャネル層、９０・・・層間絶縁膜
Claims (6)
- 被加工膜の上方にレジスト膜を形成し、
前記レジスト膜を第１マスクとして用いて、前記被加工膜の上部を加工し、
前記レジスト膜上にタングステンまたはタングステン化合物を選択的に形成し、
前記タングステンまたは前記タングステン化合物を第２マスクとして用いて、還元ガスで前記被加工膜の下部を加工することを具備する半導体装置の製造方法。 - 前記被加工膜は、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成された有機膜である、請求項１に記載の半導体装置の製造方法。
- 前記タングステン化合物は、タングステン窒化物（ＷＮ）、タングステン炭化物（ＷＣ）、タングステン硼化物（ＷＢ）、タングステン珪化物（ＷＳｉ）を含む膜、それらの２種類以上を含む混合膜、あるいは、それらの２種類以上を含む合金膜である、請求項１または請求項２に記載の半導体装置の製造方法。
- シリコン酸化膜とシリコン窒化膜との積層体を形成することをさらに具備し、
前記被加工膜は前記積層体の上方に形成される、請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。 - 前記第２マスクで前記被加工膜の下部を加工した後、
前記被加工膜をマスクとして用いて前記積層体を加工することをさらに具備する、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。 - 前記第２マスクで前記被加工膜の下部を加工する際に用いられるエッチングガスは、水素（Ｈ２）またはアンモニア（ＮＨ３）の単一ガス、あるいは、Ｈ２またはＮＨ３を少なくとも１種類以上含む混合ガスである、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016185376A JP2018049976A (ja) | 2016-09-23 | 2016-09-23 | 半導体装置の製造方法 |
| US15/449,689 US9876022B1 (en) | 2016-09-23 | 2017-03-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016185376A JP2018049976A (ja) | 2016-09-23 | 2016-09-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018049976A true JP2018049976A (ja) | 2018-03-29 |
Family
ID=60956550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016185376A Pending JP2018049976A (ja) | 2016-09-23 | 2016-09-23 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9876022B1 (ja) |
| JP (1) | JP2018049976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020126999A (ja) * | 2019-01-31 | 2020-08-20 | 東京エレクトロン株式会社 | 基板を処理する方法および装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020150175A (ja) * | 2019-03-14 | 2020-09-17 | キオクシア株式会社 | 半導体装置の製造方法、パターン膜の製造方法および金属含有有機膜 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182938A (ja) | 1991-12-28 | 1993-07-23 | Sony Corp | ドライエッチング方法 |
| JP3390329B2 (ja) | 1997-06-27 | 2003-03-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2000252359A (ja) | 1999-03-03 | 2000-09-14 | Sony Corp | 絶縁膜のエッチング方法および配線層の形成方法 |
| JP3472196B2 (ja) | 1999-06-01 | 2003-12-02 | キヤノン株式会社 | エッチング方法及びそれを用いた半導体装置の製造方法 |
| US20010030169A1 (en) | 2000-04-13 | 2001-10-18 | Hideo Kitagawa | Method of etching organic film and method of producing element |
| JP3403374B2 (ja) | 2000-05-26 | 2003-05-06 | 松下電器産業株式会社 | 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法 |
| US6528390B2 (en) * | 2001-03-02 | 2003-03-04 | Advanced Micro Devices, Inc. | Process for fabricating a non-volatile memory device |
| US7550377B2 (en) * | 2006-06-22 | 2009-06-23 | United Microelectronics Corp. | Method for fabricating single-damascene structure, dual damascene structure, and opening thereof |
-
2016
- 2016-09-23 JP JP2016185376A patent/JP2018049976A/ja active Pending
-
2017
- 2017-03-03 US US15/449,689 patent/US9876022B1/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020126999A (ja) * | 2019-01-31 | 2020-08-20 | 東京エレクトロン株式会社 | 基板を処理する方法および装置 |
| JP7414535B2 (ja) | 2019-01-31 | 2024-01-16 | 東京エレクトロン株式会社 | 基板を処理する方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9876022B1 (en) | 2018-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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|
| A711 | Notification of change in applicant |
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