JP2016525709A - 配列基板及び液晶表示パネル - Google Patents

Abstract

【課題】本発明は、２Ｄと３Ｄ表示モードにおける色の歪みを改善することが出来る、配列基板及び液晶表示パネルを提供する。【解決手段】本発明の配列基板における各画素ユニットは、第一画素電極・第二画素電極・第三画素電極とからなるとともに、更に第二画素電極に作用する制御回路が設けられ、且つ前記制御回路によって第二画素電極の電圧が変化する。また、第三画素電極は、第三スイッチを通して第二画素電極と接続される。以上により、２Ｄ表示モードにおいて、三つの画素電極は、いずれも２Ｄ画面と対応した画像表示の状態となる。また、３Ｄ表示モードにおいて、第三画素電極は、黒画面と対応した画像表示の状態となり、第一画素電極及び第二画素電極は、３Ｄ画面と対応した画像表示の状態となる。【選択図】図１

Description

本発明は、表示技術に関し、特に、配列基板及び液晶表示パネルに関する。

ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ、垂直配向）方式の液晶表示パネルは、応答速度が速い、コントラストが高い等の長所を備えており、現在の液晶表示パネルの展開において主流となっている。しかし、異なる視野角において、液晶分子の配向方向が異なるため、液晶分子の有効屈折率も同じではなくなり、光透過度の変化を引き起こしてしまう。具体的に述べると、斜めの視野角において光透過性が低下し、斜め方向の視野角と正面方向の視野角で再現される色が一致せず、色ズレが生じてしまう。このため、広視野角では、色の歪みが観察される。広視野角における色の歪みを改善するため、画素構造において、一つの画素をメイン画素エリアとサブ画素エリアに分けて、各画素エリアを四つのｄｏｍａｉｎ（ドメイン、液晶分子の配向子が基本的に同じの微小領域）に分ける。これにより、一つ一つの画素は８個のｄｏｍａｉｎに分けられる。また、メイン画素エリアとサブ画素エリアの電圧が異なるように制御することにより、二つの画素エリアにおける液晶分子の配列が同一ではなくなり、これにより広視野角における色の歪みが改善されて、ＬＣＳ（Ｌｏｗ Ｃｏｌｏｒ Ｓｈｉｆｔ、色ズレが少ない）効果が得られる。

このほか、液晶表示技術の発展に伴い、多くの液晶表示装置は、既に２Ｄ及び３Ｄ表示に対応している。３Ｄ ＦＰＲ（Ｆｉｌｍ−ｔｙｐｅ Ｐａｔｔｅｒｎｅｄ Ｒｅｔａｒｄｅｒ、偏光方式）の立体表示技術において、隣接する二行の画素は、それぞれ観視者の左眼と右眼に対応しており、それぞれ左眼に対応した左眼画像と右眼に対応した右眼画像を生成する。観視者は、左右の眼でそれぞれ対応する左眼画像及び右眼画像を受け取った後、大脳で左右眼の画像を合成することで、立体表示の効果を感じる。左眼画像と右眼画像は、クロストークを生じやすいため、映像が二重になって見えることがあり、視覚効果に影響を与えてしまう。両眼の画像信号におけるクロストークの発生を防ぐために、通常、隣合う二つの画素の間に別途設けられた遮光エリアＢＭ（Ｂｌａｃｋ Ｍａｔｒｉｘ、ブラックマトリクス）によって遮蔽する方法が採られ、これによりクロストーク信号の発生を抑制して、両眼信号のクロストークを減少させる。しかし、この種の方法は、２Ｄ表示モードにおける開口率の大幅な低下を招き、２Ｄ表示モードにおける表示輝度を低下させてしまう。

上述したＬＣＳの構造において、一つの画素をメイン画素エリアと副画素エリアに分ける技術は、２Ｄ表示モードにおける開口率と３Ｄ表示モードにおける両目信号のクロストークの問題を同時に解決出来る。即ち、２Ｄ表示モードでは、メイン画素エリアと副画素エリアがいずれも２Ｄ画像を表示するように制御し、３Ｄ表示モードでは、メイン画素エリアが黒画面を表示してＢＭの役割を果たすことで、両目信号のクロストークを減少させるとともに、副画素エリアが３Ｄ画像を表示するように制御する。しかし、３Ｄ表示モードにおいては、メイン画素エリアが黒画面を表示しており、即ち、３Ｄ表示モードにおいては一つの副画素エリアしか３Ｄ画像を表示していないため、ＬＣＳ効果が得られず、広視野角において依然として色の歪みが観察される。

本発明は、２Ｄ及び３Ｄ表示モードの広視野角における色ズレを減少させるとともに、２Ｄ表示モードにおける開口率を向上し、且つ３Ｄ表示モードにおける両目信号のクロストークを減少させることが同時に可能な、配列基板及び液晶表示パネルを提供することを目的とする。

上述の目的を達成するために、本発明が提供する配列基板は、行毎に配列した複数本の第一走査線と、行毎に配列した複数本の第二走査線と、複数本のデータ線と、行毎に配列した複数個の画素ユニットと、コモン電圧を入力するためのコモン電極とからなる。各画素ユニットは、それぞれ一本の第一走査線・一本の第二走査線・一本のデータ線と対応する。また、各画素ユニットは、第一画素電極と、第二画素電極と、第三画素電極と、第一スイッチと、第二スイッチと、第三スイッチとからなるとともに、各画素ユニットには更に制御回路が設けられる。第一画素電極は、第一スイッチを通して、前記画素ユニットと対応する第一走査線及びデータ線と接続される。第二画素電極は、第二スイッチを通して、前記画素ユニットと対応する第一走査線及び第一スイッチと接続される。第三画素電極は、第三スイッチを通して、前記画素ユニットと対応する第二走査線及び第二画素電極と接続される。制御回路は、前記画素ユニットと対応する第一走査線及び第二画素電極とそれぞれ接続されるとともに、制御回路は第一走査線が走査信号を入力した時、第二画素電極に作用することにより、第二画素電極の電圧を変化させ、且つ第二画素電極とコモン電極の間の電圧差がゼロにならないように制御する。２Ｄ表示モードにおいて、第一走査線は、走査信号を入力して第一スイッチと第二スイッチが導通するように制御する。第一画素電極は、第一スイッチを通してデータ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となる。第二画素電極は、第一スイッチと第二スイッチを順に通して、データ線からのデータ信号を受信することにより、２Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用することにより、第二画素電極の電圧が一度目の変化を経るようにする。この後、第一走査線は、第一スイッチと第二スイッチがオフ状態になるように制御する。第二走査線は、走査信号を入力して、第三スイッチが導通するように制御し、これにより、第二画素電極と第三画素電極が電気的に接続される。第三画素電極は、第二画素電極からのデータ信号を受信して、２Ｄ画面と対応した画像の表示状態となり、これにより、一度目の変化を経た第二画素電極の電圧は、第三画素電極を通して二度目の変化を経る。第三スイッチは、導通時間内において第二画素電極と第三画素電極の間の電圧差がゼロにならないように制御し、これにより、第一画素電極・第二画素電極・第三画素電極の中のいずれの二者間における電圧差もゼロになることがない。このうち、一行の画素ユニットと対応する第一走査線に対して走査を行うのと同時に、一行の画素ユニットと隣接し且つ直近で走査された前の一行の画素ユニットと対応する第二走査線に対しても走査を行う。また、３Ｄ表示モードにおいて、第二走査線は、第三スイッチがオフ状態になるように制御する。第一走査線は、走査信号を入力して第一スイッチと第二スイッチが導通するように制御する。第一画素電極は、第一スイッチを通してデータ線からのデータ信号を受信することにより、３Ｄ画面と対応した表示状態となる。第二画素電極は、第一スイッチと第二スイッチを順に通して、データ線からのデータ信号を受信することにより、３Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用して第二画素電極の電圧を変化させることにより、第一画素電極と第二画素電極の間の電圧差がゼロにならないようにする。第三画素電極は、第三スイッチがオフ状態であることにより、黒画面と対応した画像表示の状態となる。

このうち、制御回路は、第四スイッチと、電荷共有容量とからなる。第四スイッチは、制御端と、第一端と、第二端とからなる。第四スイッチの制御端は前記画素ユニットと対応する第一走査線と接続され、第四スイッチの第一端は前記画素ユニットと対応する第二画素電極と接続され、第四スイッチの第二端は電荷共有容量の一端と接続される。また、電荷共有容量は、コモン電極と接続される。第一走査線が走査信号を入力した時、第四スイッチが導通することにより、第二画素電極と電荷共有容量が電気的に接続される。第二画素電極の電圧は、電荷共有容量を通して一度目の変化を経る。第四スイッチは、導通している間における第二画素電極とコモン電極の間の電圧差がゼロにならないように制御する。

このうち、第四スイッチは、薄膜トランジスタであるとともに、第四スイッチの制御端は薄膜トランジスタのゲートと対応し、第四スイッチの第一端は薄膜トランジスタのソースと対応し、第四スイッチの第二端は薄膜トランジスタのドレインと対応する。また、薄膜トランジスタの横縦比は第一設定値よりも小さいため、導通している間、第二画素電極とコモン電極の間の電圧差はゼロにならない。

このうち、配列基板には、更に、配列基板周辺エリアに位置するスイッチユニット及び短絡線が設けられる。スイッチユニットは、複数の被制御スイッチからなる。被制御スイッチは、制御端と、入力端と、出力端とからなる。各被制御スイッチの入力端は、一行の画素ユニットと対応する第一走査線と接続され、出力端は、一行の画素ユニットと隣接する前の一行の画素ユニットと対応する第二走査線と接続される。全ての被制御スイッチの制御端は、短絡線と接続される。２Ｄ表示モードにおいて、短絡線は制御信号を入力して全ての被制御スイッチが導通するように制御する。一行の画素ユニットと対応する第一走査線が走査信号を入力した時、走査信号は被制御スイッチを通して、被制御スイッチの出力端と接続された第二走査線に同時に入力され、これにより、対応する第三スイッチが導通する。また、３Ｄ表示モードにおいて、短絡線は制御信号を入力して全ての被制御スイッチがオフ状態になるように制御し、これにより、全ての第三スイッチがオフ状態になる。

また、上述の目的を達成するために、本発明が提供するもう一つの配列基板は、複数本の第一走査線と、複数本の第二走査線と、複数本のデータ線と、複数個の画素ユニットと、コモン電圧を入力するためのコモン電極とからなる。各画素ユニットは、一本の第一走査線・一本の第二走査線・一本のデータ線と対応する。また、各画素ユニットは、第一画素電極と、第二画素電極と、第三画素電極と、第一スイッチと、第二スイッチと、第三スイッチとからなるとともに、各画素ユニットには更に制御回路が設けられる。第一画素電極は、第一スイッチを通して、前記画素ユニットと対応する第一走査線及びデータ線と接続される。第二画素電極は、第二スイッチを通して、前記画素ユニットと対応する第一走査線及び第一スイッチと接続される。第三画素電極は、第三スイッチを通して、前記画素ユニットと対応する第二走査線及び第二画素電極と接続される。制御回路は、前記画素ユニットと対応する第一走査線及び第二画素電極とそれぞれ接続されるとともに、制御回路は第一走査線が走査信号を入力した時、第二画素電極に作用することにより、第二画素電極の電圧を変化させ、且つ第二画素電極とコモン電極の間の電圧差がゼロにならないように制御する。２Ｄ表示モードにおいて、第一走査線は、走査信号を入力して第一スイッチと第二スイッチが導通するように制御する。第一画素電極は、第一スイッチを通してデータ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となる。第二画素電極は、第一スイッチと第二スイッチを順に通して、データ線からのデータ信号を受信することにより、２Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用することにより、第二画素電極の電圧が一度目の変化を経るようにする。この後、第一走査線は、第一スイッチと第二スイッチがオフ状態になるように制御する。第二走査線は、走査信号を入力して、第三スイッチが導通するように制御し、これにより、第二画素電極と第三画素電極が電気的に接続される。第三画素電極は、第二画素電極からのデータ信号を受信して、２Ｄ画面と対応した画像の表示状態となり、これにより、一度目の変化を経た第二画素電極の電圧は、第三画素電極を通して二度目の変化を経る。よって、第一画素電極・第二画素電極・第三画素電極の中における少なくとも二者の間の電圧差がゼロではなくなる。また、３Ｄ表示モードにおいて、第二走査線は、第三スイッチがオフ状態になるように制御する。第一走査線は、走査信号を入力して第一スイッチと第二スイッチが導通するように制御する。第一画素電極は、第一スイッチを通してデータ線からのデータ信号を受信することにより、３Ｄ画面と対応した表示状態となる。第二画素電極は、第一スイッチと第二スイッチを順に通して、データ線からのデータ信号を受信することにより、３Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用して第二画素電極の電圧を変化させることにより、第一画素電極と第二画素電極の間の電圧差がゼロにならないようにする。第三画素電極は、第三スイッチがオフ状態であることにより、黒画面と対応した画像表示の状態となる。

このうち、制御回路は、第四スイッチと、電荷共有容量とからなる。第四スイッチは、制御端と、第一端と、第二端とからなる。第四スイッチの制御端は前記画素ユニットと対応する第一走査線と接続され、第四スイッチの第一端は前記画素ユニットと対応する第二画素電極と接続され、第四スイッチの第二端は電荷共有容量の一端と接続される。また、電荷共有容量は、コモン電極と接続される。第一走査線が走査信号を入力した時、第四スイッチが導通することにより、第二画素電極と電荷共有容量が電気的に接続される。第二画素電極の電圧は、電荷共有容量を通して一度目の変化を経る。第四スイッチは、導通している間における第二画素電極とコモン電極の間の電圧差がゼロにならないように制御する。

このうち、第四スイッチは、薄膜トランジスタであるとともに、第四スイッチの制御端は薄膜トランジスタのゲートと対応し、第四スイッチの第一端は薄膜トランジスタのソースと対応し、第四スイッチの第二端は薄膜トランジスタのドレインと対応する。また、薄膜トランジスタの横縦比は第一設定値よりも小さいため、導通している間、第二画素電極とコモン電極の間の電圧差はゼロにならない。

このうち、複数個の画素ユニットは、行毎に配列する。また、複数本の第一走査線及び第二走査線も、行毎に配列する。２Ｄ表示モードにおいて、一行の画素ユニットと対応する第一走査線に対して走査を行うのと同時に、一行の画素ユニットと隣接し且つ直近で走査された前の一行の画素ユニットと対応する第二走査線に対しても走査を行う。

このうち、配列基板には、更に、配列基板周辺エリアに位置するスイッチユニット及び短絡線が設けられる。スイッチユニットは、複数の被制御スイッチからなる。被制御スイッチは、制御端と、入力端と、出力端とからなる。各被制御スイッチの入力端は、一行の画素ユニットと対応する第一走査線と接続され、出力端は、一行の画素ユニットと隣接する前の一行の画素ユニットと対応する第二走査線と接続される。全ての被制御スイッチの制御端は、短絡線と接続される。２Ｄ表示モードにおいて、短絡線は制御信号を入力して全ての被制御スイッチが導通するように制御する。一行の画素ユニットと対応する第一走査線が走査信号を入力した時、走査信号は被制御スイッチを通して、被制御スイッチの出力端と接続された第二走査線に同時に入力され、これにより、対応する第三スイッチが導通する。また、３Ｄ表示モードにおいて、短絡線は制御信号を入力して全ての被制御スイッチがオフ状態になるように制御し、これにより、全ての第三スイッチがオフ状態になる。

このうち、第三画素電極があるエリアの面積は、第一画素電極と第二画素電極があるエリアの面積よりも小さい。

このうち、第二走査線が走査信号を入力することで第三スイッチが導通した時、第三スイッチの導通時間内において、第二画素電極と第三画素電極の間の電圧差はゼロにならないように制御される。これにより、第一画素電極・第二画素電極・第三画素電極の中のいずれの二者間における電圧差もゼロにならない。

このうち、第三スイッチは薄膜トランジスタであり、薄膜トランジスタのゲートは第二走査線と接続され、薄膜トランジスタのソースは第二画素電極と接続され、薄膜トランジスタのドレインは第三画素電極と接続される。薄膜トランジスタの横縦比は第二設定値よりも小さいため、導通時間内における第二画素電極と第三画素電極の間の電圧差はゼロにならないように制御される。

また、上述の目的を達成するために、本発明が提供する液晶表示パネルは、配列基板と、カラーフィルター基板と、配列基板とカラーフィルター基板の間に位置する液晶層とからなる。配列基板は、複数本の第一走査線と、複数本の第二走査線と、複数本のデータ線と、複数個の画素ユニットと、コモン電圧を入力するためのコモン電極とからなる。各画素ユニットは、一本の第一走査線・一本の第二走査線・一本のデータ線と対応する。また、各画素ユニットは、第一画素電極と、第二画素電極と、第三画素電極と、第一スイッチと、第二スイッチと、第三スイッチとからなるとともに、各画素ユニットには更に制御回路が設けられる。第一画素電極は、第一スイッチを通して、前記画素ユニットと対応する第一走査線及びデータ線と接続される。第二画素電極は、第二スイッチを通して、前記画素ユニットと対応する第一走査線及び第一スイッチと接続される。第三画素電極は、第三スイッチを通して、前記画素ユニットと対応する第二走査線及び第二画素電極と接続される。制御回路は、前記画素ユニットと対応する第一走査線及び第二画素電極とそれぞれ接続されるとともに、制御回路は第一走査線が走査信号を入力した時、第二画素電極に作用することにより、第二画素電極の電圧を変化させ、且つ第二画素電極とコモン電極の間の電圧差がゼロにならないように制御する。２Ｄ表示モードにおいて、第一走査線は、走査信号を入力して第一スイッチと第二スイッチが導通するように制御する。第一画素電極は、第一スイッチを通してデータ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となる。第二画素電極は、第一スイッチと第二スイッチを順に通して、データ線からのデータ信号を受信することにより、２Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用することにより、第二画素電極の電圧が一度目の変化を経るようにする。この後、第一走査線は、第一スイッチと第二スイッチがオフ状態になるように制御する。第二走査線は、走査信号を入力して、第三スイッチが導通するように制御し、これにより、第二画素電極と第三画素電極が電気的に接続される。第三画素電極は、第二画素電極からのデータ信号を受信して、２Ｄ画面と対応した画像の表示状態となり、これにより、一度目の変化を経た第二画素電極の電圧は、第三画素電極を通して二度目の変化を経る。よって、第一画素電極・第二画素電極・第三画素電極の中における少なくとも二者の間の電圧差がゼロではなくなる。また、３Ｄ表示モードにおいて、第二走査線は、第三スイッチがオフ状態になるように制御する。第一走査線は、走査信号を入力して第一スイッチと第二スイッチが導通するように制御する。第一画素電極は、第一スイッチを通してデータ線からのデータ信号を受信することにより、３Ｄ画面と対応した表示状態となる。第二画素電極は、第一スイッチと第二スイッチを順に通して、データ線からのデータ信号を受信することにより、３Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用して第二画素電極の電圧を変化させることにより、第一画素電極と第二画素電極の間の電圧差がゼロにならないようにする。第三画素電極は、第三スイッチがオフ状態であることにより、黒画面と対応した画像表示の状態となる。

このうち、制御回路は、第四スイッチと、電荷共有容量とからなる。第四スイッチは、制御端と、第一端と、第二端とからなる。第四スイッチの制御端は前記画素ユニットと対応する第一走査線と接続され、第四スイッチの第一端は前記画素ユニットと対応する第二画素電極と接続され、第四スイッチの第二端は電荷共有容量の一端と接続される。また、電荷共有容量は、コモン電極と接続される。第一走査線が走査信号を入力した時、第四スイッチが導通することにより、第二画素電極と電荷共有容量が電気的に接続される。第二画素電極の電圧は、電荷共有容量を通して一度目の変化を経る。第四スイッチは、導通している間における第二画素電極とコモン電極の間の電圧差がゼロにならないように制御する。

このうち、第四スイッチは、薄膜トランジスタであるとともに、第四スイッチの制御端は薄膜トランジスタのゲートと対応し、第四スイッチの第一端は薄膜トランジスタのソースと対応し、第四スイッチの第二端は薄膜トランジスタのドレインと対応する。また、薄膜トランジスタの横縦比は第一設定値よりも小さいため、導通している間、第二画素電極とコモン電極の間の電圧差はゼロにならない。

このうち、複数個の画素ユニットは、行毎に配列する。また、複数本の第一走査線及び第二走査線も、行毎に配列する。２Ｄ表示モードにおいて、一行の画素ユニットと対応する第一走査線に対して走査を行うのと同時に、一行の画素ユニットと隣接し且つ直近で走査された前の一行の画素ユニットと対応する第二走査線に対しても走査を行う。

このうち、配列基板には、更に、配列基板周辺エリアに位置するスイッチユニット及び短絡線が設けられる。スイッチユニットは、複数の被制御スイッチからなる。被制御スイッチは、制御端と、入力端と、出力端とからなる。各被制御スイッチの入力端は、一行の画素ユニットと対応する第一走査線と接続され、出力端は、一行の画素ユニットと隣接する前の一行の画素ユニットと対応する第二走査線と接続される。全ての被制御スイッチの制御端は、短絡線と接続される。２Ｄ表示モードにおいて、短絡線は制御信号を入力して全ての被制御スイッチが導通するように制御する。一行の画素ユニットと対応する第一走査線が走査信号を入力した時、走査信号は被制御スイッチを通して、被制御スイッチの出力端と接続された第二走査線に同時に入力され、これにより、対応する第三スイッチが導通する。また、３Ｄ表示モードにおいて、短絡線は制御信号を入力して全ての被制御スイッチがオフ状態になるように制御し、これにより、全ての第三スイッチがオフ状態になる。

このうち、第三画素電極があるエリアの面積は、第一画素電極と第二画素電極があるエリアの面積よりも小さい。

このうち、第二走査線が走査信号を入力することで第三スイッチが導通した時、第三スイッチの導通時間内において、第二画素電極と第三画素電極の間の電圧差はゼロにならないように制御される。これにより、第一画素電極・第二画素電極・第三画素電極の中のいずれの二者間における電圧差もゼロにならない。

このうち、第三スイッチは薄膜トランジスタであり、薄膜トランジスタのゲートは第二走査線と接続され、薄膜トランジスタのソースは第二画素電極と接続され、薄膜トランジスタのドレインは第三画素電極と接続される。薄膜トランジスタの横縦比は第二設定値よりも小さいため、導通時間内における第二画素電極と第三画素電極の間の電圧差はゼロにならないように制御される。

本発明は、従来技術と比較して、以下の有益な効果を持つ。即ち、本発明の配列基板において、各画素ユニットは、第一画素電極と、第二画素電極と、第三画素電極とからなり、更に制御回路は第二画素電極に作用し、第三画素電極は第三スイッチを通して第二画素電極と接続される。これにより、２Ｄ表示モードにおいて、第一走査線が走査信号を入力した時、第一画素電極は第一スイッチを通してデータ線からのデータ信号を受信し、第二画素電極は第一スイッチと第二スイッチを順に通してデータ線からのデータ信号を受信し、これにより、２Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用して第二画素電極の電圧が一度目の変化を経るようにする。これにより、第一画素電極と第二画素電極の電圧が同じではなくなり、広視野角における色ズレを減らすことが出来る。加えて、第一走査線が走査信号の入力を停止した後、第三スイッチが導通することにより第二画素電極と第三画素電極が電気的に接続され、第三画素電極が第二画素電極からのデータ信号を受信して２Ｄ画面と対応した画像表示の状態となる。よって、２Ｄ表示モードにおいて第一〜第三画素電極がいずれも２Ｄ画面と対応した画像表示の状態となるため、開口率を向上させることが出来る。このほか、第二画素電極の電圧は、第三画素電極を通して二度目の変化を経るため、三つの画素電極の中の少なくとも二つの電圧が同じではなくなる。また同時に、第二画素電極と第一画素電極の間における電圧差が増大することで、更に広視野角における色ズレを減らして、色の歪みを減少させることが出来る。また３Ｄ表示モードにおいて、第一画素電極は第一スイッチを通してデータ線からのデータ信号を受信し、第二画素電極は第一スイッチと第二スイッチを順に通してデータ線からのデータ信号を受信し、これにより、３Ｄ画面と対応した画像表示の状態となる。制御回路は、第二画素電極に作用して第二画素電極の電圧を変化させることにより、第一画素電極と第二画素電極の電圧が同じではなくなるため、広視野角における色ズレを減らすことが出来るとともに、３Ｄ表示モードにおいて第三画素電極が黒画面と対応した画像表示の状態となるように制御することにより、両目信号のクロストークを減らすことが出来る。

本発明の実施例１の配列基板を示した概略図である。 図１における一つの画素ユニットを示した概略図である。 図１における画素ユニットの等価回路を示した回路図である。 図１における画素ユニットの第三画素電極が３Ｄ表示モードの場合を示した概略図である。 本発明の実施例２の配列基板における画素ユニットの等価回路を示した回路図である。 本発明の実施例３の液晶表示パネルを示した概略図である。

以下では、実施例と図を示して、本発明について詳しく説明する。

（実施例１）
図１を参照する。本発明の実施例１において、配列基板は、複数本の第一走査線１１と、複数本の第二走査線１２と、複数本のデータ線１３と、複数個の画素ユニット１４と、コモン電圧を入力するためのコモン電極１５とからなる。複数個の画素ユニット１４は、配列されて設けられるとともに、各画素ユニット１４は一本の第一走査線１１・一本の第二走査線１２・一本のデータ線１３と接続される。

更に、図２と図３を合わせて参照する。各画素ユニット１４は、第一画素電極Ｍ１・第二画素電極Ｍ２・第三画素電極Ｍ３と、第一画素電極Ｍ１・第二画素電極Ｍ２・第三画素電極Ｍ３にそれぞれ作用する第一スイッチＴ１・第二スイッチＴ２・第三スイッチＴ３とからなる。各スイッチは、いずれも制御端と、入力端と、出力端とからなる。このうち、第一スイッチＴ１の制御端と第二スイッチＴ２の制御端は、前記画素ユニット１４と対応する第一走査線１１と電気的に接続される。第一スイッチＴ１の入力端は、前記画素ユニット１４と対応するデータ線１３と電気的に接続され、第一スイッチＴ１の出力端は、第一画素電極Ｍ１と電気的に接続される。第二スイッチＴ２の入力端は、第一画素電極Ｍ１と電気的に接続される。即ち、第二スイッチＴ２の入力端は、第一スイッチＴ１の出力端と電気的に接続され、第二スイッチＴ２の出力端は、第二画素電極Ｍ２と電気的に接続される。第三スイッチＴ３の制御端は、前記画素ユニット１４と対応する第二走査線１２と電気的に接続され、第三スイッチＴ３の入力端は、第二画素電極Ｍ２と電気的に接続され、第三スイッチＴ３の出力端は、第三画素電極Ｍ３と電気的に接続される。

実施例１の第一スイッチＴ１・第二スイッチＴ２・第三スイッチＴ３は、いずれも薄膜トランジスタである。このうち、三つのスイッチＴ１・Ｔ２・Ｔ３は、制御端が薄膜トランジスタのゲートと対応し、入力端が薄膜トランジスタのソースと対応し、出力端が薄膜トランジスタのドレインと対応する。当然ながら、その他の実施形態において、三つのスイッチは、三極管・ダーリントン管等のスイッチ素子であることも可能である。

各画素ユニット１４には、更に制御回路１６が設けられる。制御回路１６は、前記画素ユニット１４と対応する第一走査線１１及び第二画素電極Ｍ２とそれぞれ接続される。第一走査線１１が走査信号を入力した時、制御回路１６は第二画素電極Ｍ２に作用して、第二画素電極Ｍ２の電圧を変化させるとともに、第二画素電極Ｍ２とコモン電極１５の間の電圧差がゼロにならないように制御する。具体的に述べると、実施例１において、制御回路１６は第四スイッチＴ４と電荷共有容量Ｃａとからなる。第四スイッチＴ４は、制御端と、入力端と、出力端とからなる。このうち、第四スイッチＴ４の制御端は第一走査線１１と電気的に接続され、第四スイッチＴ４の第一端は第二画素電極Ｍ２と電気的に接続され、第四スイッチＴ４の第二端は電荷共有容量Ｃａの一端と電気的に接続される。また、電荷共有容量Ｃａの他端はコモン電極１５と電気的に接続される。このうち、第四スイッチＴ４は薄膜トランジスタであるとともに、第四スイッチＴ４の制御端は薄膜トランジスタのゲートと対応し、第四スイッチＴ４の第一端は薄膜トランジスタのソースと対応し、第四スイッチＴ４の第二端は薄膜トランジスタのドレインと対応する。第一走査線１１が走査信号を入力した時、第四スイッチＴ４が導通し、これにより、第二画素電極Ｍ２は電荷共有容量Ｃａと電気的に接続されるとともに、第二画素電極Ｍ２は電荷共有容量Ｃａとの電荷共有によって電圧を変え、且つ第四スイッチＴ４の導通時間内における第二画素電極Ｍ２とコモン電極１５の間の電圧差はゼロにならないように制御される。これにより、第二画素電極Ｍ２が正常な画像表示状態になることが保証される。

実施例１の配列基板によって、２Ｄと及び３Ｄ表示モードでの広視野角における色ズレを減らすことが出来るとともに、２Ｄ表示モードにおける開口率の向上、及び３Ｄ表示モードにおける両目信号のクロストークの減少が同時に可能になる。

具体的に述べると、２Ｄ表示モードにおいて、実施例１は、順次走査方式によって第一走査線１１と第二走査線１２を走査する。コモン電極１５はコモン電圧を入力する。正極性（即ちデータ信号がコモン電圧よりも大きい）反転駆動の時、第一走査線１１は高レベルの走査信号を入力して第一スイッチＴ１と第二スイッチＴ２が導通するように制御し、データ線１３はデータ信号を入力し、第一画素電極Ｍ１は第一スイッチＴ１を通してデータ線１３からのデータ信号を受信することで２Ｄ画面に対応した画像表示の状態となる。また、第二画素電極Ｍ２は第一スイッチＴ１と第二スイッチＴ２を順に通してデータ信号を受信することで２Ｄ画面に対応した画像の表示状態となる。この時、第二画素電極Ｍ２の電圧は、第一スイッチＴ１と第二スイッチＴ２のインピーダンスの影響を受けて第一画素電極Ｍ１の電圧よりもやや低くなるため、第一画素電極Ｍ１と第二画素電極Ｍ２の間には所定の電圧差が存在するようになる。第一走査線１１が高レベルの走査信号を入力した時、第四スイッチＴ４も同時に前記走査信号を受信して導通し、これにより、第二画素電極Ｍ２と電荷共有容量Ｃａが電気的に接続される。第二画素電極Ｍ２の電圧は、電荷共有容量Ｃａを通して一度目の変化を経る。即ち、第二画素電極Ｍ２は電荷共有容量Ｃａを通して放電されることにより、第二画素電極Ｍ２の電圧が更に低下する。これにより、第一画素電極Ｍ１と第二画素電極Ｍ２の間の電圧差が増大する。

第一走査線１１の走査が完了した後、第一走査線１１は高レベルの走査信号の入力を停止して第一スイッチＴ１・第二スイッチＴ２・第四スイッチＴ４をオフにする。第二走査線１２は高レベルの走査信号を入力して第三スイッチＴ３が導通するように制御する。この時、第二画素電極Ｍ２と第三画素電極Ｍ３は、第三スイッチＴ３を通して電気的に接続される。第三画素電極Ｍ３は、第二画素電極Ｍ２からのデータ信号を受信した後に２Ｄ画面に対応した画像表示の状態になる。よって、２Ｄ表示モードにおいて、三つの画素電極Ｍ１・Ｍ２・Ｍ３は、いずれも２Ｄ画面に対応した画像表示の状態になるため、２Ｄ表示モードの開口率を向上させることが出来る。また、第二画素電極Ｍ２の電圧は、第三画素電極Ｍ３を通して二度目の変化を経る。即ち、第三スイッチＴ３が導通した時、第二画素電極Ｍ２の電圧は液晶容量Ｃｌｃ３（第三画素電極Ｍ３ともう一つの基板のコモン電極との間に液晶分子が挟まれることで生じた等価容量）との電荷共有を通して二度目の変化を経る。具体的には、第二画素電極Ｍ２の電荷の一部分が第三画素電極Ｍ３へ移動することで、第二画素電極Ｍ２の電圧が再び下げられ、第二画素電極Ｍ２の電圧と第三画素電極Ｍ３の電圧が同じになるまで下げられる。この時、第一画素電極Ｍ１と、第二画素電極Ｍ２及び第三画素電極Ｍ３との間には、それぞれ所定の電圧差が存在する。

負極性（即ちデータ信号がコモン電圧よりも小さい）反転の時、第一走査線１１は高レベルの走査信号を入力して第一スイッチＴ１と第二スイッチＴ２が導通するように制御し、データ線１３はデータ信号を入力し、第一画素電極Ｍ１は第一スイッチＴ１を通してデータ線１３からのデータ信号を受信することで２Ｄ画面に対応した画像表示の状態になる。第二画素電極Ｍ２は、第一スイッチＴ１と第二スイッチＴ２を順に通してデータ信号を受信することで２Ｄ画面に対応した画像表示の状態になる。この時、第二画素電極Ｍ２の電圧は、第一スイッチＴ１と第二スイッチＴ２のインピーダンスの影響を受けて第一画素電極Ｍ１の電圧よりもやや低くなるため、第一画素電極Ｍ１と第二画素電極Ｍ２の間には所定の電圧差が存在するようになる。第一走査線１１が高レベルの走査信号を入力した時、第四スイッチＴ４も同時に前記走査信号を受信して導通し、これにより、第二画素電極Ｍ２と電荷共有容量Ｃａが電気的に接続される。第二画素電極Ｍ２の電圧は、電荷共有容量Ｃａを通して一度目の変化を経る。即ち、第二画素電極Ｍ２は電荷共有容量Ｃａを通して充電されることにより、第二画素電極Ｍ２の電圧が一度目の上昇を経る。これにより、第二画素電極Ｍ２と第一画素電極Ｍ１の間に所定の電圧差が存在するようになる。

第一走査線１１の走査が完了した後、第一走査線１１は高レベルの走査信号の入力を停止して第一スイッチＴ１・第二スイッチＴ２・第四スイッチＴ４をオフにする。第二走査線１２は高レベルの走査信号を入力して第三スイッチＴ３が導通するように制御する。この時、第二画素電極Ｍ２と第三画素電極Ｍ３は、第三スイッチＴ３を通して電気的に接続される。第三画素電極Ｍ３は一つ前のフレーム時の正極性電圧を保っているため、第三スイッチＴ３が導通した時、第三画素電極Ｍ３の電荷の一部が第二画素電極Ｍ２へ移動する。これにより第二画素電極Ｍ２の電圧が再び上昇し、第二画素電極Ｍ２の電圧と第三画素電極Ｍ３の電圧が同じになるまで上昇する。第一画素電極Ｍ１の電圧は変わらずに保たれているため、第一画素電極Ｍ１は、第二画素電極Ｍ２及び第三画素電極Ｍ３との間にそれぞれ所定の電圧差を有するようになる。

よって、正極性反転（或は負極性反転）期間において、第一走査線１１のフレームを走査する際、第二画素電極Ｍ２の電圧は第四スイッチＴ４と電荷共有容量Ｃａの作用によって一度目の低下（或は上昇）を経る。第二走査線１２のフレームを走査する際、第二画素電極Ｍ２の電圧は第三画素電極Ｍ３の電荷共有を通して再び低下（或は上昇）する。第二画素電極Ｍ２の電圧は、二度の低下（或は上昇）を経ることにより、第二画素電極Ｍ２とコモン電極１５の間の電圧差が減少し、同時に第二画素電極Ｍ２と第一画素電極Ｍ１の間の電圧差（即ち第三画素電極Ｍ３と第一画素電極Ｍ１の電圧差）がより増大する。以上により、広視野角における色の歪みを更に改善することが出来る。

このほか、第四スイッチＴ４は、導通時において第二画素電極Ｍ２とコモン電極１５の間の電圧差を減少させるものの、第二画素電極Ｍ２が正常な画像表示状態となるように、第四スイッチＴ４は導通している間において第二画素電極Ｍ２とコモン電極１５の間の電圧差がゼロにならないように制御する。即ち、第四スイッチＴ４の作用を通して第二画素電極Ｍ２の電圧がコモン電極１５の電圧まで低下（或は上昇）しないようにする。具体的に述べると、第四スイッチＴ４が導通している時間は、第一走査線１１が走査信号を入力している時間にあたり、正極性反転時には、第四スイッチＴ４の制御作用を通して、第四スイッチＴ４の導通時間内において第二画素電極Ｍ２が電荷共有容量Ｃａに一部の電荷だけを放出するため、第二画素電極Ｍ２の電圧は低下しつつもコモン電極１５と同じ電圧までは低下しない。また、負極性反転時には、第四スイッチＴ４の制御作用を通して、第四スイッチＴ４の導通時間内において電荷共有容量Ｃａが第二画素電極Ｍ２に一部の電荷だけを移動させるため、第二画素電極Ｍ２の電圧は上昇しつつもコモン電極１５と同じ電圧までは上昇しない。このように、第二画素電極Ｍ２とコモン電極１５の間に依然として所定の電圧差が存在するため、第二画素電極Ｍ２は正常な画像表示状態になることが保証される。
更に、第四スイッチＴ４の導通時における電流通過能力を制御することを通して、第二画素電極Ｍ２と電荷共有容量Ｃａの間の電荷移動速度を制御することも可能である。前記電流通過能力とは、第四スイッチＴ４が導通時に流れることを許容する電流の大きさを指す。例えば、第四スイッチＴ４の導通時における電流通過能力がより小さい場合、第二画素電極Ｍ２と電荷共有容量Ｃａの間の電荷移動速度はより遅くなり、これにより、第四スイッチＴ４が導通している間は第二画素電極Ｍ２とコモン電極１５の間に依然として所定の電圧差が存在するようになる。実施例１の第四スイッチＴ４は薄膜トランジスタであり、薄膜トランジスタの導通時に通過可能な電流の大きさは薄膜トランジスタの横縦比と関係している。横縦比が小さいほど、薄膜トランジスタの導通時に通過可能な電流は小さく、電流通過能力も小さくなる。薄膜トランジスタの横縦比が大きいほど、導通時に通過可能な電流は大きく、電流通過能力も大きくなる。よって、第四スイッチＴ４の横縦比を制御して、横縦比を第一設定値よりも小さくすることで、第四スイッチＴ４の導通時における電流通過能力が一定値よりも小さくなるため、第四スイッチＴ４の導通時において、第二画素電極Ｍ２と電荷共有容量Ｃａの間の電荷移動速度も一定値よりも小さくなるように制御される。これにより、第四スイッチＴ４が導通している間、第二画素電極Ｍ２とコモン電極１５の間の電圧差がゼロにならないことが保証される。尚、前記第一設定値は、実際の状況に応じて選択可能である。第四スイッチＴ４の導通時間内は第二画素電極Ｍ２とコモン電極１５の間の電圧差がゼロにならず、且つ第二画素電極Ｍ２と電荷共有容量Ｃａの間で電荷が共用されることが保証される（第一設定値が小さ過ぎると、第四スイッチＴ４を通過可能な電流がゼロになって第二画素電極Ｍ２の電圧が変化しない）という条件の下で、前記第一設定値は多様な選択が可能である（例えば０．３、或はその他の特定の値）。

当然ながら、その他の実施形態において、第四スイッチのゲート電圧の大きさを制御することを通して、第四スイッチの導通時における電流通過能力を制御することも可能である。ゲート電圧が大きいほど、電流通過能力も大きくなり、逆の場合には小さくなる。また、第四スイッチは三極管等であることも可能であり、ここでは限定しない。

一行の画素ユニット１４と対応する第一走査線１１及び第二走査線１２の走査が完了した後、次の一行の画素ユニットと対応する第一走査線１１及び第二走査線１２の走査が行われ、以下もこれによって類推される。

図４を合わせて参照する。３Ｄ表示モードにおいて、まず黒画面信号によって第三画素電極Ｍ３をオフにする。即ち、データ線１３が第一画素電極Ｍ１及び第二画素電極Ｍ２に黒画面表示に対応したデータ信号を入力するとともに、第三スイッチＴ３が導通するように制御されることで、第三画素電極Ｍ３が黒画面に対応した画像表示の状態となる。第三画素電極Ｍ３がオフになった後、第一走査線１１は、高レベルの走査信号を入力して第一スイッチＴ１と第二スイッチＴ２が導通するように制御する。データ線１３は、データ信号を入力する。第一画素電極Ｍ１は、第一スイッチＴ１を通してデータ信号を受信することで、３Ｄ画面に対応した画像表示の状態となる。第二画素電極Ｍ２は、第一スイッチＴ１・第二スイッチＴ２を順に通してデータ信号を受信することで、３Ｄ画面と対応した画像表示の状態となる。この時、第二画素電極Ｍ２の電圧は、第一スイッチＴ１と第二スイッチＴ２のインピーダンスの影響を受けて第一画素電極Ｍ１の電圧よりもやや低くなるため、第一画素電極Ｍ１と第二画素電極Ｍ２の間には所定の電圧差が存在するようになる。第四スイッチＴ４は、第一走査線１１が走査信号を入力した時に導通状態であるため、第二画素電極Ｍ２と電荷共有容量Ｃａが電気的に接続される。第二画素電極Ｍ２は、電荷共有容量Ｃａとの電荷共有を通して電圧を変化させる。即ち、正極性反転時において、第二画素電極Ｍ２は電荷共有容量Ｃａに放電することで電圧が低下し、負極性反転時において、第二画素電極Ｍ２は電荷共有容量Ｃａに充電されることで電圧が上昇する。このように、第二画素電極Ｍ２の電圧と第一画素電極Ｍ１の電圧が異なることで、両者の間に所定の電圧差が備わるため、３Ｄ表示モードにおける色の歪みを改善することが出来る。また、第四スイッチＴ４の導通時間内は第二画素電極Ｍ２とコモン電極１５の間の電圧差がゼロにならないように制御されるため、第二画素電極Ｍ２が正常に３Ｄ画面に対応した画像表示の状態になることが保証される。このほか、３Ｄ表示モードにおいて、第二走査線１２をオフにする（即ち、第二走査線１２に走査信号を入力しない）ことにより、第三スイッチＴ３がオフ状態となるように制御する。これにより、第三画素電極Ｍ３は、黒画面に対応した画像表示の状態を保持するようになる。

実施例１において、第一画素電極Ｍ１・第二画素電極Ｍ２・第三画素電極Ｍ３は、列方向に沿って順に配列しており、隣接する二行の画素ユニット１４は、それぞれ３Ｄ画面に対応した左眼画像と右眼画像を表示する。３Ｄ表示モードにおいて、第三スイッチＴ３のオフ作用を通して、第三画素電極Ｍ３は黒画面に対応した画像表示の状態となる（図４を参照）。黒画面に対応した画像表示の状態となった前記第三画素電極Ｍ３は、遮光エリア（ブラックマトリクス、Ｂｌａｃｋ Ｍａｔｒｉｘ、ＢＭと等価である）となる。よって、隣接する二行の画素ユニット１４において、左眼画像の表示に対応した画素電極（一行の画素ユニットにおける第二画素電極及び第三画素電極）と、右眼画像の表示に対応した画素電極（他行の画素ユニットにおける第二画素電極及び第三画素電極）の間には、遮光エリアが存在することになる。前記遮光エリアが左眼画像と右眼画像のクロストーク信号を遮ることにより、３Ｄ表示モードにおける両目信号のクロストークを減少させることが出来る。このほか、第三画素電極Ｍ３は主に、３Ｄ表示モードにおいて遮光エリアを形成することにより３Ｄ信号クロストークを減少させるために用いられる。よって、第三画素電極Ｍ３があるエリアの面積は、いずれも第一画素電極Ｍ１と第二画素電極Ｍ２があるエリアの面積よりも小さい。当然ながら、実際の遮光需要に応じて、第三画素電極Ｍ３の占める面積を定めることが出来る。以上により、３Ｄ両眼信号のクロストーク現象を可能な限り減らすことが出来る。

実施例１の配列基板によって、２Ｄ表示モードにおける開口率を向上させて、２Ｄ及び３Ｄ表示モードにおける色の歪みを効果的に改善するとともに、色ズレを減らす効果が得られ、且つ同時に３Ｄ表示モードにおける両目信号のクロストークを減少させることが可能になる。

また、別の実施形態において、三つの画素電極は、行方向に沿って配列することも可能である。この時、隣接する二列の画素ユニットは、それぞれ３Ｄ画面に対応した左眼画像と右眼画像を表示する。黒画面に対応した画像を表示している第三画素電極を通して、３Ｄ表示モードにおける両目信号のクロストークを減らすことが出来る。このほか、３Ｄ表示モードの時においても、黒挿入方式によって第三画素電極が黒画面を表示するようにするとともに、第一走査線の消去時間（Ｂｌａｎｋｉｎｇ ｔｉｍｅ）に黒挿入を行うことも可能である。更に言えば、一つの走査フレームにおいて、第一画素電極と第二画素電極を３Ｄ画面に対応した画像表示の状態にして、第三画素電極を黒画面に対応した画像表示の状態のままにするとともに、次の走査フレームにおいて、第一画素電極・第二画素電極・第三画素電極をいずれも黒画面に対応した画像表示の状態にする。この後、第一画素電極と第二画素電極は、再び３Ｄ画面の画像表示の状態に戻り、第三画素電極は、依然として３Ｄ画面に対応した画像表示の状態を保つ。即ち、第一画素電極及び第二画素電極は、３Ｄ画面の画像表示の状態と黒画面に対応した画像表示の状態とを入替え、第三画素電極は、３Ｄ画面と対応した画像表示の状態を保ち続ける。上述の黒挿入方式を通して、第二画素電極の漏電によって光漏れが生じることを防げる。

その他の実施形態において、制御回路は、分圧抵抗とスイッチ素子とからなることも可能である。第二画素電極は、スイッチに作用することで分圧抵抗と接続される。第一走査線が走査信号を入力してスイッチ素子を導通させた時、第二画素電極の電圧は分圧抵抗を通して変化する。分圧抵抗の大きさを変えることで、第二画素電極の電圧変化の程度を変えることが出来る。この種の方式によっても同様に、第二画素電極の電圧を変えて第一画素電極と第二画素電極の間に所定の電圧差が備わるようにすることが可能であり、色ズレが少ないという効果が得られる。このほか、制御回路は、分圧抵抗のみからなることも可能である。この場合、第二画素電極は分圧抵抗と直接接続されるとともに、分圧抵抗を通して第二画素電極の電圧が変化する。

上述の実施形態において、第三スイッチＴ３は、一般的な薄膜トランジスタである。第三スイッチＴ３の導通時において、第二画素電極Ｍ２の電圧は、最終的に第三画素電極Ｍ３の電圧と同じになる。これにより、第二画素電極Ｍ２・第三画素電極Ｍ２と第一画素電極Ｍ１の間には、所定の電圧差が備わるため、色ズレが少ないという効果が得られる。また、別の実施形態においては、第三スイッチが設けられるとともに、第三スイッチの作用を通して第二画素電極と第三画素電極の間の電圧が同じではなくなることで、第一画素電極・第二画素電極・第三画素電極の中の二者の間に所定の電圧差が備わるようにすることも可能である。具体的に述べると、第二走査線が走査信号を入力することにより第三スイッチが導通した時、第三スイッチの導通時間内において第二画素電極と第三画素電極の間の電圧差がゼロにならないように制御され、これにより第三スイッチの導通時間内は第二画素電極と第三画素電極の間が放電平衡状態にならない。即ち、第二画素電極の電圧と第三画素電極の電圧が異なることにより、第一画素電極・第二画素電極・第三画素電極の中の二者間の電圧がいずれも同じではなくなる。よって、更に２Ｄ表示モードにおける広視野角の色の歪みを減らし、色ズレをより少なくすることが出来る。

更に、実施例１の第三スイッチは、所定の横縦比を備えた薄膜トランジスタであり、第三スイッチの横縦比を制御することにより、第三スイッチの導通時において第二画素電極と第三画素電極の間の電圧差がゼロにならないように制御する。即ち、第三スイッチの横縦比を制御することにより、第三スイッチの導通時の電流通過能力を制御する。第三スイッチの横縦比が大きいほど、第三スイッチの導通時の電流通過能力もより大きくなり、第二画素電極と第三画素電極の間の電荷移動速度もより速くなる。また、第三スイッチの横縦比が小さいほど、第三スイッチの導通時の電流通過能力もより小さくなり、第二画素電極と第三画素電極の間の電荷移動速度もより遅くなる。第三スイッチの導通時間内において第二画素電極の電圧と第三画素電極の電圧が確実に異なるようにするために、第二画素電極と第三画素電極の間の電荷移動速度をより遅く制御することも可能である。更に言えば、第三スイッチの横縦比を第二設定値よりも小さくする（例えば、前記第二設定値を０．２とする）ことにより、第三スイッチの導通時間内において第二画素電極と第三画素電極の間の電圧差がゼロにならないようにする。これにより、三つの画素電極の中の二者間の電圧差がいずれもゼロではなくなり、色ズレを減らす効果が更に高まる。また、その他の実施形態において、第三スイッチのゲート電圧の大きさ（即ち、第二走査線が入力する走査信号の大きさ）を制御することにより、第三スイッチの導通時の電流通過能力を制御することも可能である。これにより、第三スイッチの導通時間内において第二画素電極と第三画素電極の間の電圧差がゼロにならないように制御する。

（実施例２）
上述した実施形態では、２Ｄ表示モードにおいて、第一・第二走査線に対して順次走査を行う。図５を参照する。本発明の実施例２の配列基板において、異なる画素ユニットと対応する第一走査線及び第二走査線を同時に走査することも可能である。第一走査線（図５では第一走査線５１＿１・５１＿２・５１＿３の３本のみを図示）と第二走査線（図５では第二走査線５２＿１・５２＿２・５２＿３の３本のみを図示）は、行方向に沿って延伸する。２Ｄ表示モードにおいて、隣接する一行目の画素ユニットＡ１と、二行目の画素ユニットＡ２を例として説明する。二行目の画素ユニットＡ２と対応する第一走査線５１＿２を走査するのと同時に、二行目の画素ユニットＡ２と隣接する一行前の直近で走査された一行目の画素ユニットＡ１と対応する第二走査線５２＿１に対しても走査を行う。

具体的には、実施例２の配列基板には、更に、配列基板周辺エリアに位置するスイッチユニット５５及び一本の短絡線５６が設けられる。スイッチユニット５５は、複数の被制御スイッチ（被制御スイッチＴ５＿１及びＴ５＿２）からなる。被制御スイッチは、制御端と、入力端と、出力端とからなる。一行目の画素ユニットＡ１と二行目の画素ユニットＡ２の間における被制御スイッチＴ５＿１を例に説明する。被制御スイッチＴ５＿１の入力端は、二行目の画素ユニットＡ２と対応する第一走査線５１＿２と接続され、被制御スイッチＴ５＿１の出力端は、一行目の画素ユニットＡ１と対応する第二走査線５２＿１と接続される。全ての被制御スイッチの制御端は、いずれも短絡線５６と接続される。このうち、被制御スイッチＴ５＿１は薄膜トランジスタであり、被制御スイッチＴ５＿１の制御端は薄膜トランジスタのゲートと対応し、被制御スイッチＴ５の入力端は薄膜トランジスタのソースと対応し、被制御スイッチＴ５＿１の出力端は薄膜トランジスタのドレインと対応する。

２Ｄ表示モードにおいて、短絡線５６が高レベルの制御信号を入力することにより全ての被制御スイッチが導通した後、第一走査線の順次走査が行われる。まず、一行目の画素ユニットＡ１と対応する第一走査線５１＿１は走査信号を入力して一行目の画素ユニットＡ１中の第一スイッチＴ１と第二スイッチＴ２を導通するように制御し、データ線５３はデータ信号を入力し、これにより一行目の画素ユニットＡ１中の第一画素電極Ｍ１と第二画素電極Ｍ２が２Ｄ画面と対応した画像表示の状態となる。第四スイッチＴ４は、第一走査線５１＿１が走査信号を入力した時に導通し、これにより第二画素電極Ｍ２と電荷共有容量Ｃａが電気的に接続される。第二画素電極Ｍ２は、電荷共有容量Ｃａとの電荷共有を通して電圧が一度目の変化を経る。これにより、第一画素電極Ｍ１と第二画素電極Ｍ２の間に、所定の電圧差が存在するようになる。このように、２Ｄ表示モードにおける広視野角での色ズレを改善して、表示品質を向上させることが出来る。

一行目の画素ユニットＡ１と対応する第一走査線５１＿１の走査が完了した後、二行目の画素ユニットＡ２と対応する第一走査線５１＿２が走査信号を入力することにより、二行目の画素ユニットＡ２中の第一スイッチＴ１・第二スイッチＴ２・第四スイッチＴ４が導通する。これと同時に、被制御スイッチＴ５＿１が導通状態であることにより、二行目の画素ユニットＡ２と対応する第一走査線５１＿２が入力する走査信号は被制御スイッチＴ５＿１を通して、一行目の画素ユニットＡ１と対応する第二走査線５２＿１に入力される。これにより、一行目の画素ユニットＡ１中の第三スイッチＴ３が導通して、一行目の画素ユニットＡ１中の第二画素電極Ｍ２と第三画素電極Ｍ３が電気的に接続されることで、一行目の画素ユニットＡ１中の第三画素電極Ｍ３は２Ｄ画面と対応した画像表示の状態となる。以上により、２Ｄ表示モードにおける開口率を向上させることが出来る。加えて、一行目の画素ユニットＡ１中の第二画素電極Ｍ２は、第三画素電極Ｍ３との電荷共有を通して電圧が二度目の変化を経る。これにより、一行目の画素ユニットＡ１中の第二画素電極Ｍ２及び第三画素電極Ｍ３と、第一画素電極との間の電圧差が更に増大するため、色ズレを少なくする効果が更に向上する。尚、具体的な原理は、上述の実施例を参照するものとし、ここで重複して述べることはしない。二行目の画素ユニットＡ２と対応する第一走査線５１＿２の走査が完了した後、次の一行の画素ユニットＡ３と対応する第一走査線５１＿３に対して走査を行う。これと同時に、被制御スイッチＴ５＿２を通して、二行目の画素ユニットＡ２と対応する第二走査線５２＿２の走査も同時に行われる。

３Ｄ表示モードにおいて、まず、短絡線５６が制御信号を入力することで全ての被制御スイッチがオフ状態になるとともに、第一走査線５１＿１に走査信号が入力されることで一行目の画素ユニットＡ１中の第一スイッチＴ１と第二スイッチＴ２が導通し、且つデータ線５３がデータ信号を入力することにより、一行目の画素ユニットＡ１中の第一画素電極Ｍ１と第二画素電極Ｍ２が３Ｄ画面と対応する画像表示の状態となる。第四スイッチＴ４は、第一走査線５１＿１が走査信号を入力した時に導通し、これにより第二画素電極Ｍ２の電圧が一度目の変化を経る。よって、第一画素電極Ｍ１と第二画素電極Ｍ２の電圧は同じではなくなり、両者の間には所定の電圧差が備わるようになる。以上により、３Ｄ表示モードにおける広視野角の色ズレを改善して、表示品質を向上させることが出来る。

一行目の画素ユニットＡ１と対応する第一走査線５１＿１の走査が完了した後、二行目の画素ユニットＡ２と対応する第一走査線５１＿２に対して走査信号を入力することにより、二行目の画素ユニットＡ２中の第一スイッチＴ１・第二スイッチＴ２・第四スイッチＴ４が導通するように制御する。また、被制御スイッチＴ５＿１がオフ状態であるため、二行目の画素ユニットＡ２と対応する第一走査線５１＿２が入力した走査信号は、一行目の画素ユニットＡ１中の第三スイッチＴ３へ入ることがない。これにより、第三スイッチＴ３がオフ状態となるよう制御されるため、一行目の画素ユニットＡ１中の第三画素電極Ｍ３は、黒画面と対応した画像表示の状態を保つようになる。黒画面の画像表示の状態となった前記第三画素電極Ｍ３を通して、３Ｄ表示モードにおける両目信号のクロストークを減少させることが出来る。二行目の画素ユニットＡ２と対応する第一走査線５１＿２の走査が完了した後、同様の方法によって残りの第一走査線に対して走査を行う。また、３Ｄ表示モードにおいて、スイッチユニット５５中の全ての被制御スイッチが常にオフ状態となることにより、第二走査線がオフ状態となる。

実施例２は、スイッチユニット５５と短絡線５６によって、一つの走査ドライバＩＣのみが短絡線５６に対して制御信号を与えることで、スイッチユニット５５中の被制御スイッチの導通或はオフ状態を制御し、更にこれと対応して第三スイッチＴ３の導通或はオフ状態を制御する。これにより、２Ｄ表示モードにおける少ない色ズレとより高い開口率、及び３Ｄ表示モードにおける少ない色ズレとクロストークの低減を実現し、且つ同時に走査ドライバＩＣの個数を減らして、コストを下げることが可能である。加えて、一つの走査フレームにおいて同時に二本の走査線（例えば、一行目の画素ユニットＡ１と対応する第二走査線５２＿１、及び二行目の画素ユニットＡ２と対応する第一走査線５１＿２）に対して走査を行い、これと対応して各走査線の走査時間をそれぞれ延長することが出来るため、高フレームレートの操作が行いやすくなる。

このほか、その他の実施形態においては、上述のスイッチユニット５５と短絡線５６によって異なる行の画素ユニットと対応する第一走査線及び第二走査線を同時走査するという方法を採用せずに、各走査線（第一走査線及び第二走査線）を互いに独立させて、それぞれの走査線が一つの走査ドライバＩＣと接続されることで、一本の走査線の走査を単独で制御することも可能である。これにより、一行の画素ユニットと対応する第一走査線に走査信号を入力した時、同時に前の一行の画素ユニットと対応する第二走査線にも走査信号を入力する。この種の方法によっても同様に、同時に二本の走査線に対して走査を行うことが出来る。

（実施例３）
図６を参照する。本発明の実施例３の液晶表示パネルは、配列基板６０１と、カラーフィルター基板６０２と、配列基板６０１とカラーフィルター基板６０２の間に位置する液晶層６０３とからなる。このうち、配列基板６０１は、上述した各実施形態における配列基板である。

以上は、本発明の実施例について述べたに過ぎず、これにより本発明の請求範囲を限定するものではない。本発明の明細書及び図の内容を利用してなされた同等の効果を持つ構造やフローについての変更、或は、他の関連技術における直接的・間接的な運用は、いずれも本発明の特許保護の範囲内に含まれる。

１１ 第一走査線
１２ 第二走査線
１３ データ線
１４ 画素ユニット
１５ コモン電極
１６ 制御回路
Ｍ１ 第一画素電極
Ｍ２ 第二画素電極
Ｍ３ 第三画素電極
Ｔ１ 第一スイッチ
Ｔ２ 第二スイッチ
Ｔ３ 第三スイッチ
Ｔ４ 第四スイッチ
Ｃａ 電荷共有容量
Ｃｌｃ３ 液晶容量
５１＿１ 第一走査線
５１＿２ 第一走査線
５１＿３ 第一走査線
５２＿１ 第二走査線
５２＿２ 第二走査線
５２＿３ 第二走査線
Ａ１ 一行目の画素ユニット
Ａ２ 二行目の画素ユニット
Ａ３ 次の一行の画素ユニット
５５ スイッチユニット
５６ 短絡線
Ｔ５＿１ 被制御スイッチ
Ｔ５＿２ 被制御スイッチ
６０１ 配列基板
６０２ カラーフィルター基板
６０３ 液晶層

Claims (20)

1. 配列基板であって、
   前記配列基板は、行毎に配列した複数本の第一走査線と、行毎に配列した複数本の第二走査線と、複数本のデータ線と、行毎に配列した複数個の画素ユニットと、コモン電圧を入力するためのコモン電極とからなり、
   各前記画素ユニットは、それぞれ一本の第一走査線・一本の第二走査線・一本のデータ線と対応し、
   更に、
   各前記画素ユニットは、第一画素電極と、第二画素電極と、第三画素電極と、第一スイッチと、第二スイッチと、第三スイッチとからなるとともに、各前記画素ユニットには更に制御回路が設けられ、
   前記第一画素電極は、前記第一スイッチを通して、前記画素ユニットと対応する前記第一走査線及び前記データ線と接続され、
   前記第二画素電極は、前記第二スイッチを通して、前記画素ユニットと対応する前記第一走査線及び前記第一スイッチと接続され、
   前記第三画素電極は、前記第三スイッチを通して、前記画素ユニットと対応する前記第二走査線及び前記第二画素電極と接続され、
   前記制御回路は、前記画素ユニットと対応する前記第一走査線及び前記第二画素電極とそれぞれ接続されるとともに、前記制御回路は、前記第一走査線が走査信号を入力した時、前記第二画素電極と前記コモン電極の間の電圧差がゼロにならないように制御するために、前記第二画素電極に作用して前記第二画素電極の電圧を変化させ、
   また更に、２Ｄ表示モードにおいて、
   前記第一走査線は、走査信号を入力して前記第一スイッチと第二スイッチが導通するように制御し、
   前記第一画素電極は、第一スイッチを通して前記データ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となり、
   前記第二画素電極は、前記第一スイッチと第二スイッチを順に通して、前記データ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となり、
   前記制御回路は、前記第二画素電極の電圧が一度目の変化を経るように、前記第二画素電極に作用し、この後、
   前記第一走査線は、前記第一スイッチと第二スイッチがオフ状態になるように制御し、
   前記第二走査線は、走査信号を入力して、前記第三スイッチが導通するように制御し、これにより、前記第二画素電極と前記第三画素電極が電気的に接続され、
   前記第三画素電極は、前記第二画素電極からのデータ信号を受信することで、２Ｄ画面と対応した画像の表示状態となり、これにより、一度目の変化を経た前記第二画素電極の電圧は、前記第三画素電極を通して二度目の変化を経るようになり、
   前記第二画素電極と第三画素電極の間の電圧差は、前記第三スイッチの導通時間内においてゼロにならないように制御され、これにより、前記第一画素電極・第二画素電極・第三画素電極の中のいずれの二者間における電圧差もゼロにならず、
   更にこのうち、一行の前記画素ユニットと対応する第一走査線に対して走査が行われる際、前記一行の画素ユニットと隣接し且つ直近で走査された前の一行の画素ユニットと対応する第二走査線に対しても同時に走査が行われ、
   また更に、３Ｄ表示モードにおいて、
   前記第二走査線は、前記第三スイッチがオフ状態になるように制御し、
   前記第一走査線は、走査信号を入力して前記第一スイッチと第二スイッチが導通するように制御し、
   前記第一画素電極は、前記第一スイッチを通して前記データ線からのデータ信号を受信することで、３Ｄ画面と対応した画像表示の状態となり、
   前記第二画素電極は、前記第一スイッチと第二スイッチを順に通して、前記データ線からのデータ信号を受信することで、３Ｄ画面と対応した表示状態となり、
   前記制御回路は、前記第一画素電極と第二画素電極の間の電圧差がゼロにならないように、前記第二画素電極に作用して第二画素電極の電圧を変化させ、
   前記第三画素電極は、第三スイッチがオフ状態であることにより、黒画面と対応した画像表示の状態となることを特徴とする、配列基板。
2. 更に前記制御回路は、第四スイッチと、電荷共有容量とからなり、
   前記第四スイッチは、制御端と、第一端と、第二端とからなり、
   前記第四スイッチの制御端は、前記画素ユニットと対応する前記第一走査線と接続され、
   前記第四スイッチの第一端は、前記画素ユニットと対応する前記第二画素電極と接続され、
   前記第四スイッチの第二端は、前記電荷共有容量の一端と接続され、
   前記電荷共有容量は、前記コモン電極と接続され、
   前記第一走査線が走査信号を入力した時、前記第四スイッチが導通することにより、前記第二画素電極と前記電荷共有容量が電気的に接続され、
   前記第二画素電極の電圧は、前記電荷共有容量を通して一度目の変化を経て、
   前記第二画素電極とコモン電極の間の電圧差は、前記第四スイッチが導通している間において、ゼロにならないように制御されることを特徴とする、請求項１に記載の配列基板。
3. 更に前記第四スイッチは、薄膜トランジスタであり、
   前記第四スイッチの制御端は、薄膜トランジスタのゲートと対応し、
   前記第四スイッチの第一端は、薄膜トランジスタのソースと対応し、
   前記第四スイッチの第二端は、薄膜トランジスタのドレインと対応し、
   前記薄膜トランジスタの横縦比は、第一設定値よりも小さく、これにより、前記薄膜トランジスタの導通時間内における前記第二画素電極とコモン電極の間の電圧差は、ゼロにならないように制御されることを特徴とする、請求項２に記載の配列基板。
4. 更に前記配列基板には、配列基板周辺エリアに位置するスイッチユニット及び短絡線が設けられ、
   前記スイッチユニットは、複数の被制御スイッチからなり、
   前記被制御スイッチは、制御端と、入力端と、出力端とからなり、
   各前記被制御スイッチの入力端は、一行の前記画素ユニットと対応する第一走査線と接続され、各前記被制御スイッチの出力端は、前記一行の画素ユニットと隣接する前の一行の画素ユニットと対応する第二走査線と接続され、
   全ての前記被制御スイッチの制御端は、前記短絡線と接続され、
   また更に、２Ｄ表示モードにおいて、
   前記短絡線からは、制御信号が入力されて全ての前記被制御スイッチが導通し、
   一行の前記画素ユニットと対応する第一走査線から走査信号が入力された時、前記走査信号は、前記被制御スイッチを通して、前記被制御スイッチの出力端と接続された第二走査線に同時に入力され、これにより、対応する第三スイッチが導通し、
   また更に、３Ｄ表示モードにおいて、
   前記短絡線からは、制御信号が入力されて全ての前記被制御スイッチがオフ状態になり、これにより、全ての前記第三スイッチがオフ状態になるように制御されることを特徴とする、請求項１に記載の配列基板。
5. 配列基板であって、
   前記配列基板は、複数本の第一走査線と、複数本の第二走査線と、複数本のデータ線と、複数個の画素ユニットと、コモン電圧を入力するためのコモン電極とからなり、
   各前記画素ユニットは、一本の第一走査線・一本の第二走査線・一本のデータ線と対応し、
   更に、
   各前記画素ユニットは、第一画素電極と、第二画素電極と、第三画素電極と、第一スイッチと、第二スイッチと、第三スイッチとからなるとともに、各前記画素ユニットには更に制御回路が設けられ、
   前記第一画素電極は、前記第一スイッチを通して、前記画素ユニットと対応する前記第一走査線及び前記データ線と接続され、
   前記第二画素電極は、前記第二スイッチを通して、前記画素ユニットと対応する前記第一走査線及び前記第一スイッチと接続され、
   前記第三画素電極は、前記第三スイッチを通して、前記画素ユニットと対応する前記第二走査線及び前記第二画素電極と接続され、
   前記制御回路は、前記画素ユニットと対応する前記第一走査線及び前記第二画素電極とそれぞれ接続されるとともに、前記制御回路は、前記第一走査線が走査信号を入力した時、前記第二画素電極と前記コモン電極の間の電圧差がゼロにならないように制御するために、前記第二画素電極に作用して前記第二画素電極の電圧を変化させ、
   また更に、２Ｄ表示モードにおいて、
   前記第一走査線は、走査信号を入力して前記第一スイッチと第二スイッチが導通するように制御し、
   前記第一画素電極は、第一スイッチを通して前記データ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となり、
   前記第二画素電極は、前記第一スイッチと第二スイッチを順に通して、前記データ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となり、
   前記制御回路は、前記第二画素電極の電圧が一度目の変化を経るように、前記第二画素電極に作用し、この後、
   前記第一走査線は、前記第一スイッチと第二スイッチがオフ状態になるように制御し、
   前記第二走査線は、走査信号を入力して、前記第三スイッチが導通するように制御し、これにより、前記第二画素電極と前記第三画素電極が電気的に接続され、
   前記第三画素電極は、前記第二画素電極からのデータ信号を受信して、２Ｄ画面と対応した画像の表示状態となり、
   これにより、一度目の変化を経た前記第二画素電極の電圧が前記第三画素電極を通して二度目の変化を経ることで、前記第一画素電極・第二画素電極・第三画素電極の中における少なくとも二者の間の電圧差がゼロではなくなり、
   また更に、３Ｄ表示モードにおいて、
   前記第二走査線は、前記第三スイッチがオフ状態になるように制御し、
   前記第一走査線は、走査信号を入力して前記第一スイッチと第二スイッチが導通するように制御し、
   前記第一画素電極は、前記第一スイッチを通して前記データ線からのデータ信号を受信することで、３Ｄ画面と対応した画像表示の状態となり、
   前記第二画素電極は、前記第一スイッチと第二スイッチを順に通して、前記データ線からのデータ信号を受信することで、３Ｄ画面と対応した表示状態となり、
   前記制御回路は、前記第一画素電極と第二画素電極の間の電圧差がゼロにならないように、前記第二画素電極に作用して第二画素電極の電圧を変化させ、
   前記第三画素電極は、第三スイッチがオフ状態であることにより、黒画面と対応した画像表示の状態となることを特徴とする、配列基板。
6. 更に前記制御回路は、第四スイッチと、電荷共有容量とからなり、
   前記第四スイッチは、制御端と、第一端と、第二端とからなり、
   前記第四スイッチの制御端は、前記画素ユニットと対応する前記第一走査線と接続され、
   前記第四スイッチの第一端は、前記画素ユニットと対応する前記第二画素電極と接続され、
   前記第四スイッチの第二端は、前記電荷共有容量の一端と接続され、
   前記電荷共有容量は、前記コモン電極と接続され、
   前記第一走査線が走査信号を入力した時、前記第四スイッチが導通することにより、前記第二画素電極と前記電荷共有容量が電気的に接続され、
   前記第二画素電極の電圧は、前記電荷共有容量を通して一度目の変化を経て、
   前記第二画素電極とコモン電極の間の電圧差は、前記第四スイッチが導通している間において、ゼロにならないように制御されることを特徴とする、請求項５に記載の配列基板。
7. 更に前記第四スイッチは、薄膜トランジスタであり、
   前記第四スイッチの制御端は、薄膜トランジスタのゲートと対応し、
   前記第四スイッチの第一端は、薄膜トランジスタのソースと対応し、
   前記第四スイッチの第二端は、薄膜トランジスタのドレインと対応し、
   前記薄膜トランジスタの横縦比は、第一設定値よりも小さく、これにより、前記薄膜トランジスタの導通時間内における前記第二画素電極とコモン電極の間の電圧差は、ゼロにならないように制御されることを特徴とする、請求項６に記載の配列基板。
8. 更に複数個の前記画素ユニットは、行毎に配列し、
   複数本の前記第一走査線及び第二走査線は、行毎に配列し、
   また更に、２Ｄ表示モードにおいて、
   一行の前記画素ユニットと対応する第一走査線に対して走査が行われる際、前記一行の画素ユニットと隣接し且つ直近で走査された前の一行の画素ユニットと対応する第二走査線に対しても同時に走査が行われることを特徴とする、請求項５に記載の配列基板。
9. 更に前記配列基板には、配列基板周辺エリアに位置するスイッチユニット及び短絡線が設けられ、
   前記スイッチユニットは、複数の被制御スイッチからなり、
   前記被制御スイッチは、制御端と、入力端と、出力端とからなり、
   各前記被制御スイッチの入力端は、一行の前記画素ユニットと対応する第一走査線と接続され、各前記被制御スイッチの出力端は、前記一行の画素ユニットと隣接する前の一行の画素ユニットと対応する第二走査線と接続され、
   全ての前記被制御スイッチの制御端は、前記短絡線と接続され、
   また更に、２Ｄ表示モードにおいて、
   前記短絡線からは、制御信号が入力されて全ての前記被制御スイッチが導通し、
   一行の前記画素ユニットと対応する第一走査線から走査信号が入力された時、前記走査信号は、前記被制御スイッチを通して、前記被制御スイッチの出力端と接続された第二走査線に同時に入力され、これにより、対応する第三スイッチが導通し、
   また更に、３Ｄ表示モードにおいて、
   前記短絡線からは、制御信号が入力されて全ての前記被制御スイッチがオフ状態になり、これにより、全ての前記第三スイッチがオフ状態になるように制御されることを特徴とする、請求項８に記載の配列基板。
10. 更に、前記第三画素電極があるエリアの面積は、前記第一画素電極と第二画素電極があるエリアの面積よりも小さいことを特徴とする、請求項５に記載の配列基板。
11. 更に、前記第二走査線が走査信号を入力することで前記第三スイッチが導通した時、
    前記第二画素電極と第三画素電極の間の電圧差は、前記第三スイッチの導通時間内においてゼロにならないように制御され、これにより、前記第一画素電極・第二画素電極・第三画素電極の中のいずれの二者間における電圧差もゼロにならないことを特徴とする、請求項５に記載の配列基板。
12. 更に、前記第三スイッチは、薄膜トランジスタであり、
    前記薄膜トランジスタのゲートは、前記第二走査線と接続され、
    前記薄膜トランジスタのソースは、前記第二画素電極と接続され、
    前記薄膜トランジスタのドレインは、前記第三画素電極と接続され、
    前記薄膜トランジスタの横縦比は、第二設定値よりも小さく、これにより、前記薄膜トランジスタの導通時間内における前記第二画素電極と第三画素電極の間の電圧差は、ゼロにならないように制御されることを特徴とする、請求項１１に記載の配列基板。
13. 配列基板と、カラーフィルター基板と、前記配列基板と前記カラーフィルター基板の間に位置する液晶層とからなる液晶表示パネルであって、
    前記配列基板は、複数本の第一走査線と、複数本の第二走査線と、複数本のデータ線と、複数個の画素ユニットと、コモン電圧を入力するためのコモン電極とからなり、
    各前記画素ユニットは、一本の第一走査線・一本の第二走査線・一本のデータ線と対応し、
    更に、
    各前記画素ユニットは、第一画素電極と、第二画素電極と、第三画素電極と、第一スイッチと、第二スイッチと、第三スイッチとからなるとともに、各前記画素ユニットには更に制御回路が設けられ、
    前記第一画素電極は、前記第一スイッチを通して、前記画素ユニットと対応する前記第一走査線及び前記データ線と接続され、
    前記第二画素電極は、前記第二スイッチを通して、前記画素ユニットと対応する前記第一走査線及び前記第一スイッチと接続され、
    前記第三画素電極は、前記第三スイッチを通して、前記画素ユニットと対応する前記第二走査線及び前記第二画素電極と接続され、
    前記制御回路は、前記画素ユニットと対応する前記第一走査線及び前記第二画素電極とそれぞれ接続されるとともに、前記制御回路は、前記第一走査線が走査信号を入力した時、前記第二画素電極と前記コモン電極の間の電圧差がゼロにならないように制御するために、前記第二画素電極に作用して前記第二画素電極の電圧を変化させ、
    また更に、２Ｄ表示モードにおいて、
    前記第一走査線は、走査信号を入力して前記第一スイッチと第二スイッチが導通するように制御し、
    前記第一画素電極は、第一スイッチを通して前記データ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となり、
    前記第二画素電極は、前記第一スイッチと第二スイッチを順に通して、前記データ線からのデータ信号を受信することで、２Ｄ画面と対応した画像表示の状態となり、
    前記制御回路は、前記第二画素電極の電圧が一度目の変化を経るように、前記第二画素電極に作用し、この後、
    前記第一走査線は、前記第一スイッチと第二スイッチがオフ状態になるように制御し、
    前記第二走査線は、走査信号を入力して、前記第三スイッチが導通するように制御し、これにより、前記第二画素電極と前記第三画素電極が電気的に接続され、
    前記第三画素電極は、前記第二画素電極からのデータ信号を受信して、２Ｄ画面と対応した画像の表示状態となり、
    これにより、一度目の変化を経た前記第二画素電極の電圧が前記第三画素電極を通して二度目の変化を経ることで、前記第一画素電極・第二画素電極・第三画素電極の中における少なくとも二者の間の電圧差がゼロではなくなり、
    また更に、３Ｄ表示モードにおいて、
    前記第二走査線は、前記第三スイッチがオフ状態になるように制御し、
    前記第一走査線は、走査信号を入力して前記第一スイッチと第二スイッチが導通するように制御し、
    前記第一画素電極は、前記第一スイッチを通して前記データ線からのデータ信号を受信することで、３Ｄ画面と対応した画像表示の状態となり、
    前記第二画素電極は、前記第一スイッチと第二スイッチを順に通して、前記データ線からのデータ信号を受信することで、３Ｄ画面と対応した表示状態となり、
    前記制御回路は、前記第一画素電極と第二画素電極の間の電圧差がゼロにならないように、前記第二画素電極に作用して第二画素電極の電圧を変化させ、
    前記第三画素電極は、第三スイッチがオフ状態であることにより、黒画面と対応した画像表示の状態となることを特徴とする、液晶表示パネル。
14. 更に前記制御回路は、第四スイッチと、電荷共有容量とからなり、
    前記第四スイッチは、制御端と、第一端と、第二端とからなり、
    前記第四スイッチの制御端は、前記画素ユニットと対応する前記第一走査線と接続され、
    前記第四スイッチの第一端は、前記画素ユニットと対応する前記第二画素電極と接続され、
    前記第四スイッチの第二端は、前記電荷共有容量の一端と接続され、
    前記電荷共有容量は、前記コモン電極と接続され、
    前記第一走査線が走査信号を入力した時、前記第四スイッチが導通することにより、前記第二画素電極と前記電荷共有容量が電気的に接続され、
    前記第二画素電極の電圧は、前記電荷共有容量を通して一度目の変化を経て、
    前記第二画素電極とコモン電極の間の電圧差は、前記第四スイッチが導通している間において、ゼロにならないように制御されることを特徴とする、請求項１３に記載の液晶表示パネル。
15. 更に前記第四スイッチは、薄膜トランジスタであり、
    前記第四スイッチの制御端は、薄膜トランジスタのゲートと対応し、
    前記第四スイッチの第一端は、薄膜トランジスタのソースと対応し、
    前記第四スイッチの第二端は、薄膜トランジスタのドレインと対応し、
    前記薄膜トランジスタの横縦比は、第一設定値よりも小さく、これにより、前記薄膜トランジスタの導通時間内における前記第二画素電極とコモン電極の間の電圧差は、ゼロにならないように制御されることを特徴とする、請求項１４に記載の液晶表示パネル。
16. 更に複数個の前記画素ユニットは、行毎に配列し、
    複数本の前記第一走査線及び第二走査線は、行毎に配列し、
    また更に、２Ｄ表示モードにおいて、
    一行の前記画素ユニットと対応する第一走査線に対して走査が行われる際、前記一行の画素ユニットと隣接し且つ直近で走査された前の一行の画素ユニットと対応する第二走査線に対しても同時に走査が行われることを特徴とする、請求項１３に記載の液晶表示パネル。
17. 更に前記配列基板には、配列基板周辺エリアに位置するスイッチユニット及び短絡線が設けられ、
    前記スイッチユニットは、複数の被制御スイッチからなり、
    前記被制御スイッチは、制御端と、入力端と、出力端とからなり、
    各前記被制御スイッチの入力端は、一行の前記画素ユニットと対応する第一走査線と接続され、各前記被制御スイッチの出力端は、前記一行の画素ユニットと隣接する前の一行の画素ユニットと対応する第二走査線と接続され、
    全ての前記被制御スイッチの制御端は、前記短絡線と接続され、
    また更に、２Ｄ表示モードにおいて、
    前記短絡線からは、制御信号が入力されて全ての前記被制御スイッチが導通し、
    一行の前記画素ユニットと対応する第一走査線から走査信号が入力された時、前記走査信号は、前記被制御スイッチを通して、前記被制御スイッチの出力端と接続された第二走査線に同時に入力され、これにより、対応する第三スイッチが導通し、
    また更に、３Ｄ表示モードにおいて、
    前記短絡線からは、制御信号が入力されて全ての前記被制御スイッチがオフ状態になり、これにより、全ての前記第三スイッチがオフ状態になるように制御されることを特徴とする、請求項１６に記載の液晶表示パネル。
18. 更に、前記第三画素電極があるエリアの面積は、前記第一画素電極と第二画素電極があるエリアの面積よりも小さいことを特徴とする、請求項１３に記載の液晶表示パネル。
19. 更に、前記第二走査線が走査信号を入力することで前記第三スイッチが導通した時、前記第二画素電極と第三画素電極の間の電圧差は、前記第三スイッチの導通時間内においてゼロにならないように制御され、これにより、前記第一画素電極・第二画素電極・第三画素電極の中のいずれの二者間における電圧差もゼロにならないことを特徴とする、請求項１３に記載の液晶表示パネル。
20. 更に、前記第三スイッチは、薄膜トランジスタであり、
    前記薄膜トランジスタのゲートは、前記第二走査線と接続され、
    前記薄膜トランジスタのソースは、前記第二画素電極と接続され、
    前記薄膜トランジスタのドレインは、前記第三画素電極と接続され、
    前記薄膜トランジスタの横縦比は、第二設定値よりも小さく、これにより、前記薄膜トランジスタの導通時間内における前記第二画素電極と第三画素電極の間の電圧差は、ゼロにならないように制御されることを特徴とする、請求項１９に記載の液晶表示パネル。