JP2016004975A - Manufacturing method of laminated circuit board - Google Patents
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
本発明は、積層回路基板の製造方法に関する。 The present invention relates to a method for manufacturing a laminated circuit board.
電子機器の小型化に伴い、電子部品の高密度実装の要求が高まっており、特に、半導体チップの多端子、狭ピッチ化に伴いこれを搭載する積層回路基板にも微細配線化が求められている。このような積層回路基板としては、電子デバイスチップを搭載した多層プリント基板、LSI配線、MEMS、チップパッケージ基板、ウエハーレベルパッケージ(WLP)、シリコンインターポーザ等の積層回路基板等が含まれる。 As electronic devices become smaller, the demand for high-density mounting of electronic components has increased. In particular, with the increase in the number of terminals of semiconductor chips and the narrower pitch, there is a need for fine wiring on the laminated circuit board on which they are mounted. Yes. Such a laminated circuit board includes a multilayer printed board on which an electronic device chip is mounted, an LSI wiring, a MEMS, a chip package board, a wafer level package (WLP), a laminated circuit board such as a silicon interposer, and the like.
このような積層回路基板において、電子機器に対する小型化、高性能化及び低価格化等の要求に伴い、プリント基板の微細化に向けて、集積回路を設けた半導体チップとプリント基板とを微細配線で接続するFan−out WLP構造等の開発が行われている。 In such a laminated circuit board, with the demands for downsizing, high performance, and low price for electronic devices, fine wiring between a semiconductor chip provided with an integrated circuit and a printed board for miniaturization of the printed board. Development of a Fan-out WLP structure and the like that are connected with each other is underway.
このようなプリント基板上への微細配線形成において、低コストでの実現に向け、支持基板上にて微細配線回路部のみを形成し、プリント基板上へ微細配線回路部を剥離により移し替える形成方法が検討されている。例えば、支持基板と微細配線回路部の間に形成された剥離層をプリント基板へ実装後に溶解し、支持基板から剥がし取る方法が提案されている(例えば、特許文献1参照)。また、支持基板上に形成した微細配線回路部をプリント基板に実装した後、支持基板全体を溶解除去して微細配線回路部を表出する方法が提案されている(例えば、特許文献2参照)。 In such a fine wiring formation on a printed circuit board, a formation method in which only a fine wiring circuit part is formed on a support substrate and the fine wiring circuit part is transferred to the printed circuit board by peeling for realization at a low cost. Is being considered. For example, a method has been proposed in which a release layer formed between a support substrate and a fine wiring circuit portion is dissolved on a printed circuit board and then peeled off from the support substrate (see, for example, Patent Document 1). Also, a method has been proposed in which a fine wiring circuit portion formed on a support substrate is mounted on a printed circuit board, and then the entire support substrate is dissolved and removed to expose the fine wiring circuit portion (for example, see Patent Document 2). .
しかしながら、特許文献1の提案では、支持基板と微細配線回路部との間に配置した剥離層を溶解するために、溶剤と接触するのは側面の極一部のみであり、剥離層全体を溶解させるには非常に時間を要するという問題がある。
However, in the proposal of
一方、特許文献2の提案では、製造上のハンドリングの観点から基板厚を厚く保つ必要がある上、溶解除去する基板体積が非常に大きいことから、基板の溶解除去に大量の高濃度溶剤を用いて長時間処理する必要がある。
On the other hand, in the proposal of
このような事情で、いずれの技術においても、剥離工程中に溶剤に曝された微細配線回路部およびプリント基板に腐食・溶解等が生じ、信頼性を著しく低下するという問題がある。 Under such circumstances, in any of the techniques, there is a problem that the fine wiring circuit part and the printed circuit board exposed to the solvent during the peeling process are corroded and dissolved, and the reliability is remarkably lowered.
したがって、積層回路基板の製造方法において、腐食・溶解等のダメージを低減して高い信頼性を有する微細配線接続された回路基板を高スループット且つ高歩留まりで得ることを目的とする。 Accordingly, an object of the manufacturing method of a laminated circuit board is to obtain a highly reliable circuit board connected with fine wiring with high throughput and high yield by reducing damage such as corrosion and dissolution.
開示する一観点からは、多孔質基板の空孔の内壁に表面処理を施す工程と、前記多孔質基板の表面に剥離層を形成する工程と、前記剥離層上に少なくとも1層以上の配線層を備えた樹脂層を形成する工程と、前記樹脂層の表面にプリント基板または電子デバイスチップのいずれかからなる第1の基板を接合する工程と、前記多孔質基板の表面処理を施した空孔を介して剥離層を溶解して前記樹脂層に設けた電極の表面を表出させる工程と、前記表出した電極を介して前記プリント基板または電子デバイスチップのいずれかからなる第2の基板と前記配線層とを電気的に接続する工程とを有することを特徴とする積層回路基板の製造方法が提供される。 From one aspect to be disclosed, a step of performing a surface treatment on the inner walls of the pores of the porous substrate, a step of forming a release layer on the surface of the porous substrate, and at least one wiring layer on the release layer A step of forming a resin layer comprising: a step of bonding a first substrate made of either a printed circuit board or an electronic device chip to the surface of the resin layer; and a pore subjected to a surface treatment of the porous substrate A step of dissolving the release layer via the surface to expose the surface of the electrode provided on the resin layer, and a second substrate comprising either the printed circuit board or the electronic device chip via the exposed electrode; And a step of electrically connecting the wiring layer. A method of manufacturing a laminated circuit board is provided.
開示の積層回路基板の製造方法によれば、腐食・溶解等のダメージを低減して高い信頼性を有する微細配線接続された回路基板を高スループット且つ高歩留まりで得ることが可能になる。 According to the disclosed method for manufacturing a laminated circuit board, it is possible to obtain a highly reliable circuit board connected with fine wiring with high throughput and high yield by reducing damage such as corrosion and dissolution.
ここで、図1乃至図3を参照して、本発明の実施の形態の積層回路基板の製造工程を説明する。まず、図1(a)に示すように、多孔質基板1の空孔の内壁に表面処理を施して空孔の内壁の表面の溶解度パラメータ(SP値)を調整したのち、多孔質基板1の表面に剥離層2を形成する。次いで、図1(b)に示すように、剥離層2上に少なくとも1層以上の配線層4を備えた樹脂層3を形成する。この樹脂層3がインターポーザ等の多層配線基板となる。次いで、図1(c)に示すように、樹脂層3の表面にプリント基板または電子デバイスチップのいずれかからなる第1の基板6を電極5を介して接合する。なお、電子デバイスチップは典型的には半導体集積回路チップであるが、強誘電体を用いた光偏向素子等を集積化した強誘電体集積回路チップ等を用いても良い。
Here, with reference to FIG. 1 thru | or FIG. 3, the manufacturing process of the laminated circuit board of embodiment of this invention is demonstrated. First, as shown in FIG. 1A, after the surface treatment is performed on the inner wall of the pores of the
次いで、図2(d)及び図2(e)に示すように、多孔質基板1を剥離液7に浸漬して表面処理を施した空孔を介して剥離層2を溶解して樹脂層3に設けた電極8の表面を表出させる。次いで、図2(f)に示すように、表出した電極8を介してプリント基板または電子デバイスチップのいずれかからなる第2の基板9と配線層4とを電気的に接続する。
Next, as shown in FIGS. 2 (d) and 2 (e), the
なお、剥離層2を多孔質基板1の表面に液流動性材料を塗布して形成する場合には、予め多孔質基板1の表面に剥離層2の構成材料が空孔内に侵入することを防止する第2の表面処理を施すことが望ましい。
When the
表面処理においては、多孔質基板1の空孔内壁に一様に処理が施される手法であり、この処理により形成される空孔内壁の表面状態のSP値が、剥離工程に用いる剥離層2の溶解のための剥離液7のSP値と近くなるよう形成される必要がある。このような表面処理手法には、カップリング剤を用いたカップリング法、プラズマCVD法、無電解めっき法等が挙げられるが、空孔内壁に一様に処理可能であれば限定されるものではなく、適宜選択できる。ただし、剥離液7が浸透されないほど物理的に空孔内を埋め尽くす処理であってはならない。
In the surface treatment, the pore inner wall of the
即ち、多孔質基板1の空孔の内壁に施す表面処理は、多孔質基板1の空孔内へ剥離液7が浸入しやすくなるよう親和性を持たせるための処理である。したがって、表面処理後の空孔の内壁の溶解度パラメータが剥離液7の溶解度パラメータと±10(cal/cm3)1/2の範囲内、より好適には±6(cal/cm3)1/2の範囲内の溶解度パラメータを有するように処理する。この時、多孔質基板1の空孔の内壁の表面処理後の溶解度パラメータが、剥離液7の溶解度パラメータに対して、剥離層2の構成材料の溶解度パラメータと逆方向にずれていることが望ましい。
That is, the surface treatment applied to the inner walls of the pores of the
なお、本発明における溶解度パラメータ(SP値)は、δをSP値、ΔHをモル蒸発熱(cal)、Vをモル体積(cm3)とすると、
δ=(ΔH/V)1/2
で表される。本発明における具体的なSP値は、非特許文献1に記載の原子団のモル蒸発熱Δei の合計ΔHとモル体積Δviの合計Vから構成単位の組成を基に算出した。なお、剥離層に用いる一部の材料には構造体がアモルファスのような構成単位をもたないものもある。このような場合には、構造体の平均組成を基にSP値を算出した。また、例えば、表面処理後表面のSP値と剥離剤のSP値が近いかの判断に際しては、厳密にSP値を計算することなく、簡易的に平滑表面に当該の表面処理を施し、その表面と剥離剤との接触角(濡れ性)で評価することも可能である。SP値が近い場合、接触角は50°以下の値を示し、接触角が小さいほどSP値は近いといえる。そのため、SP値の変動も接触角変化で見積もることが可能である。
The solubility parameter (SP value) in the present invention is as follows: δ is SP value, ΔH is molar heat of vaporization (cal), and V is molar volume (cm 3 ).
δ = (ΔH / V) 1/2
It is represented by The specific SP value in the present invention was calculated based on the composition of the structural unit from the total ΔH of the molar evaporation heat Δei of the atomic group described in
ここで、図3を参照して、本発明の実施の形態における剥離層の溶解過程を説明する。図3は、本発明の実施の形態における剥離層の溶解過程の説明図であり、まず、図3(a)に示すように、多孔質基板1に対して表面処理を施すと、空孔10の内壁に表面処理部材11が付着して、空孔10の内壁のSP値は表面処理部材11のSP値となる。
Here, with reference to FIG. 3, the dissolution process of the peeling layer in the embodiment of the present invention will be described. FIG. 3 is an explanatory diagram of the dissolution process of the release layer in the embodiment of the present invention. First, as shown in FIG. The
この多孔質基板1をSP値が表面処理部材11のSP値の±10(cal/cm3)1/2の範囲の剥離液7中に浸漬すると、剥離液7がSP値の近似した空孔10の内部に容易に侵入する。空孔10が連通している場合、剥離液7は剥離層2に達して剥離層2の溶解が始まる。この時、従来の剥離工程とは異なり、剥離層2の側面のみからではなく、多孔質基板1に接触した面からも溶解が始まるので、剥離工程をより短時間で行うことが可能になる。
When this
図3(b)は剥離液7の循環状態を示す模式図であり、剥離層2の溶解が始まると、剥離層2の近傍においては、溶解成分12の影響により剥離液7のSP値及び密度がSPa,ρaからSPa’(<SPa),ρa’(<ρa)へと変化する。その結果、剥離液7と多孔質内壁との親和性が低下して剥離液7は多孔質基板1の外へ速やかに排出されて空孔10の内部では、古い剥離液7と新しい剥離液7とが置換されて、新しい剥離液7による溶解が進行することになる。材料によっては、剥離液7のSP値及び密度変化が、SPa′(>SPa),ρa′(>ρa)へと変化することもあるが、古い剥離液7と新しい剥離液7とが置換されて、新しい剥離液7による溶解が進行することにかわりはない。
FIG. 3B is a schematic diagram showing the circulation state of the stripping
なお、本発明における多孔質基板1としては、多孔性の基材であれば適宜選択することが可能であり、例えば、多孔質シリカ、多孔質アルミナ、多孔質チタニア、多孔質シリコンカーバイド等が挙げられる。多孔質基板1は剥離工程において、多孔質基板1の空孔への剥離液7の侵入を介して、多孔質基板1と樹脂層3との間に設けている剥離層2を溶解する。したがって、剥離液7の侵入性を容易にする目的で空孔率および平均空孔径を大きくする必要がある。しかしながら一方で、多孔質基板1上へ配線層4を有する樹脂層3を形成する必要があるため、強度の観点からは空孔率および平均空孔径は可能な限り小さくすることが好ましい。多孔質基板の空孔率については、30%〜80%であることが好ましく、より好適には、40%〜60%であることが好ましい。空孔率が30%未満の場合、剥離工程において、剥離剤が剥離層に接触する面積が減少し、剥離工程に非常に時間を要することがあり、80%を超えると、多孔質基板1が脆弱化してプロセス途中で破壊してしまうことがある。
The
また、平均空孔径は1μm〜100μmが好ましく、より好適には5μm〜50μmであることが好ましい。平均空孔率が1μm未満の場合、剥離剤の浸透時間が長くなり剥離工程に長時間を要することがあり、100μmを超えると、多孔質基板1の空孔による凹凸から微細配線の形成が困難となる。
The average pore diameter is preferably 1 μm to 100 μm, and more preferably 5 μm to 50 μm. When the average porosity is less than 1 μm, the permeation time of the release agent becomes long and the peeling process may take a long time. When the average porosity exceeds 100 μm, it is difficult to form fine wiring due to irregularities due to the pores of the
さらに、多孔質基板1の厚さは微細配線部の形成におけるハンドリングの観点から適度な厚さであることが好ましく、500μm〜2mmの範囲であることが好ましい。500μm未満の場合、ハンドリングにおいてストレスや衝撃で歪みや破壊を生じることがあり、2mmを超えると、剥離液7の浸透時間が長時間化する。多孔質基板1は剥離液7の浸透性を考慮し、基板全体が多孔質化していることが好ましい。このような条件の多孔質基板1を用いることにより、ハンドリングおよび剥離工程において溶解または破壊することはなく、繰り返し使用が可能である。
Furthermore, the thickness of the
剥離層2は、溶剤にて溶解可能な材料であれば適宜選択することが可能であり、有機絶縁性樹脂、無機絶縁物、金属材料などが挙げられる。この剥離層2は、剥離工程において全溶解させ樹脂層3を表出する必要があることから薄く形成されることが好ましく、100μm以下が好ましく、より好適には10μm以下、さらには、5μm以下がより好ましい。
The
剥離層2の形成方法は必要に応じて適宜選択できるが、剥離層2の形成工程において多孔質基板1の空孔内へ極力浸入しないようにする必要がある。このことから、剥離層2の形成はドライフィルム形成またはプラズマ法、蒸着法による形成であることが好ましい。しかしながら、これは剥離層2の形成方法を限定するものではなく、例えば、スピンコート法、スプレーコート法およびスジキージ法などによる形成も可能である。
The method for forming the
このような液流動性材料を用いる場合には、多孔質基板1の表面に第2の表面処理を行って、流動性材料が多孔質基板1の空孔内へ染みこむことを防ぐことが望ましい。この第2の表面処理方法としては、プラズマCVD法または蒸着法が挙げられ、この第2の表面処理によって空孔の内壁を液流動性材料に対する親和性が低くなるようにすれば良い。
When such a liquid fluid material is used, it is desirable to prevent the fluid material from penetrating into the pores of the
本発明の実施の形態によれば、各部材のSP値に着目することにより、新しい剥離液を剥離層2の表面へ常に供給することができ、溶解速度を低下させることなく剥離層2の溶解が可能な剥離液7の自己循環性が発現されることになる。したがって、従来の剥離工程に比べて低負荷溶剤による短時間処理であっても剥離層を完全に溶解することが可能であり、高い信頼性を有する積層回路基板を高い歩留まりで形成することが可能になる。
According to the embodiment of the present invention, by paying attention to the SP value of each member, a new release liquid can be constantly supplied to the surface of the
次に、図4乃至図8を参照して本発明の実施例1の積層回路基板の製造工程を説明する。まず、図4(a)に示すように、空孔率40%、平均空孔径50μm、基板厚2mmの多孔質シリカ基板21を準備する。次いで、まず、SP値が11.8(cal/cm3)1/2のシランカップリング剤を多孔質シリカ基板21の空孔の内壁にカップリング処理する。
Next, the manufacturing process of the multilayer circuit board according to the first embodiment of the present invention will be described with reference to FIGS. First, as shown in FIG. 4A, a
次いで、図4(b)に示すように、SP値19.2(cal/cm3)1/2のポリアクリルアミド樹脂フィルムを多孔質シリカ基板21の上に圧着し、厚さが5μmの剥離層22を形成する。このとき、多孔質シリカ基板21のもう一方の面は、後述する剥離工程までの保護として低粘着のポリイミドからなる保護シート23を貼り合わせる。
Next, as shown in FIG. 4B, a polyacrylamide resin film having an SP value of 19.2 (cal / cm 3 ) 1/2 is pressure-bonded onto the
次いで、図4(c)に示すように、スパッタ法を用いて、剥離層22の上に密着層となる厚さが0.1μmのTi膜24と、厚さが0.5μmのCuメッキシード層25を順次堆積する。
Next, as shown in FIG. 4 (c), a sputtering method is used to form a
次いで、図4(d)に示すように、剥離層22の表面に、ノボラック型の液状レジストをスピンコート法により塗布する。次いで、φ100μmのランドパターンを有するガラスマスクを用いてコンタクトアライナーでレジストを露光し、現像して、所定の位置にφ100μmのランドパターンとなる開口部27を有するレジストパターン26を形成する。
Next, as shown in FIG. 4D, a novolac type liquid resist is applied to the surface of the
次いで、図5(e)に示すように、レジストパターン26をメッキフレームとして電解メッキ処理を施すことにより、開口部27内に厚さが5μmのCuメッキ層からなるランド28を形成する。
Next, as shown in FIG. 5E, a
次いで、図5(f)に示すようにN−メチル−2−ピロリジノン(NMP)を用いてレジストパターン26を剥離する。次いで、レジストパターン26に被覆されてメッキされなかった部分のCuメッキシード層25を過硫酸アンモニウム溶液にてエッチング除去し、Ti膜24をフッ化アンモニウム溶液にてエッチング除去する。
Next, as shown in FIG. 5F, the resist
次いで、図5(g)に示すように、感光性ポリイミド樹脂材をスピンコートで塗布し、150℃のホットプレートで2分の仮硬化を行う。次いで、φ100μmのランド28に重なるよう配置されたφ70μmのビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像して、φ100μmと連通するφ70μmのビア溝を形成する。次いで、窒素雰囲気のオーブンを用いて200℃1時間で本硬化させてビア溝となる開口部30を有する厚さが10μmの第1絶縁膜29を形成する。
Next, as shown in FIG. 5G, a photosensitive polyimide resin material is applied by spin coating, and pre-curing is performed for 2 minutes on a 150 ° C. hot plate. Next, exposure is performed with a contact aligner using a glass mask having a via pattern of φ70 μm arranged so as to overlap the land of φ100 μm, and development is performed to form a φ70 μm via groove communicating with φ100 μm. Next, a first insulating
次いで、図5(h)に示すように、再び、スパッタ法を用いて、全面に密着層となる厚さが0.1μmのTi膜31と、厚さが0.5μmのCuメッキシード層32を順次堆積する。
Next, as shown in FIG. 5 (h), by using sputtering again, a
次いで、図6(i)に示すように、再び、ノボラック型の液状レジストをスピンコート法により塗布する。次いで、φ70μmのビア溝と重なるよう配置されたφ100μmのランドパターンおよび幅が5μmの配線パターンを有するガラスマスクを用いてコンタクトアライナーで該レジストを露光する。次いで、現像することによりφ100μmのランドパターンとなる開口部34と幅5μmの配線パターンとなる開口部35を有するレジストパターン33を形成する。
Next, as shown in FIG. 6I, a novolak-type liquid resist is applied again by spin coating. Next, the resist is exposed with a contact aligner using a glass mask having a land pattern of φ100 μm and a wiring pattern having a width of 5 μm arranged so as to overlap with a via groove of φ70 μm. Next, development is performed to form a resist
次いで、レジストパターン33をメッキフレームとして電解メッキ処理を施すことにより、開口部34,35内に夫々厚さが5μmのCuメッキ層からなるランド36及び配線層37を形成する。
Next, by performing an electrolytic plating process using the resist
次いで、図6(j)に示すように、再び、NMPを用いてレジストパターン33を剥離する。次いで、レジストパターン33に被覆されてメッキされなかった部分のCuメッキシード層32を過硫酸アンモニウム溶液にてエッチング除去し、Ti膜31をフッ化アンモニウム溶液にてエッチング除去する。
Next, as shown in FIG. 6J, the resist
次いで、図6(k)に示すように、感光性ポリイミド樹脂材をスピンコートで塗布し、150℃のホットプレートで2分の仮硬化を行う。次いで、φ100μmのランド36に重なるよう配置されたφ70μmのビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像して、φ100μmと連通するφ70μmのビア溝を形成する。次いで、窒素雰囲気のオーブンを用いて200℃1時間で本硬化させてビア溝となる開口部39を有する厚さが10μmの第2絶縁膜38を形成する。
Next, as shown in FIG. 6 (k), a photosensitive polyimide resin material is applied by spin coating, and temporary curing is performed for 2 minutes on a hot plate at 150 ° C. Next, exposure is performed with a contact aligner using a glass mask having a via pattern of φ70 μm arranged so as to overlap the
次いで、図7(l)に示すように、以上の工程を必要とする多層配線構造が得られるまで繰り返して多層配線基板40を形成する。次いで、多層配線基板40の最上層に形成されたランド41と連通する開口溝(ビア溝)にフラックスを塗布しφ100μmのSnAgはんだボールを搭載後、260℃でリフローしてバンプ42を形成する。
Next, as shown in FIG. 7L, the
次いで、図7(m)に示すように、ビルドアップ基板50上のバンプ(図示は省略)にフラックスを塗布し、多層配線基板40の所定のバンプ42がビルドアップ基板50上所定のバンプに接触するようマウントする。次いで、260℃でリフローし、フラックス洗浄を施したうえ、アンダーフィル材を110℃の加温を行って注入したのち、150℃で1時間の硬化処理を行ってアンダーフィル樹脂51を形成する。
Next, as shown in FIG. 7 (m), flux is applied to bumps (not shown) on the build-up
次いで、図8(o)に示すように、多孔質シリカ基板21に貼り合わせた保護シート23を剥がし取ったのち、純水とエタノールを重量混合比4:6のアルコール溶液(SP値:16.9(cal/cm3)1/2)からなる剥離液43中に浸漬した。次いで、図8(p)に示すように、5分間の浸漬により剥離層22は完全溶解し多孔質シリカ基板21から外れて多層回路基板40のランド28が表出した。
Next, as shown in FIG. 8 (o), after the
最後に、図8(q)に示すように、表出したランド28の表面のTi膜(24)をフッ化アンモニウム溶液にてエッチング除去し、フラックス塗布後、予めバンプ61を形成した半導体チップ60をマウントして260℃でリフローする。次いで、フラックス洗浄を施したうえ、アンダーフィル材を110℃の加温を行って注入したのち、150℃で1時間の硬化処理を行ってアンダーフィル樹脂62を形成することで、本発明の実施例1の積層回路基板の基本構造が完成する。
Finally, as shown in FIG. 8 (q), the Ti film (24) on the surface of the exposed
完成した積層回路基板について信頼性評価を実施したところ、電気的接続不良および漏電部は見られず、良好な積層回路基板であることを確認した。 When the reliability evaluation was performed on the completed multilayer circuit board, no poor electrical connection and no leakage portion were observed, and it was confirmed that the multilayer circuit board was a good one.
次に、図9乃至図11を参照して、本発明の実施例1の積層回路基板の変形例を説明するが、積層する基板が異なるだけで基本的な製造工程は上記の実施例1と全く同様であるので、最終的な構造のみを断面図として示す。 Next, a modified example of the laminated circuit board according to the first embodiment of the present invention will be described with reference to FIGS. 9 to 11. The basic manufacturing process is the same as that of the first embodiment except that the laminated boards are different. Since they are exactly the same, only the final structure is shown as a cross-sectional view.
図9は、本発明の実施例1の積層回路基板の第1の変形例の説明図であり、上記の実施例1における半導体チップをビルドアップ基板50と異なったタイプのプリント基板をマウントしたものである。この場合には、図において、プリント基板70の上面にさらに半導体チップ等の電子デバイスチップをマウントすることになる。なお、図における符号71,72は夫々バンプ及びアンダーフィル樹脂である。
FIG. 9 is an explanatory diagram of a first modification of the multilayer circuit board according to the first embodiment of the present invention, in which the semiconductor chip according to the first embodiment is mounted with a printed board of a type different from the build-up
図10は、本発明の実施例1の積層回路基板の第2の変形例の説明図であり、上記の実施例1における最初に接合する基板を半導体チップ80とし、多層回路基板40の反対側の面に接合する基板をプリント基板70としたものである。なお、図における符号81はアンダーフィル樹脂である。
FIG. 10 is an explanatory diagram of a second modification of the multilayer circuit board according to the first embodiment of the present invention. The first substrate to be bonded in the first embodiment is a
図11は、本発明の実施例1の積層回路基板の第3の変形例の説明図であり、上記の実施例1における最初に接合する基板を半導体チップ80とし、多層回路基板40の反対側の面に接合する基板も半導体チップ60としたものである。この場合には、簡易的な3次元集積回路装置となる。
FIG. 11 is an explanatory diagram of a third modification of the multilayer circuit board according to the first embodiment of the present invention. The first substrate to be bonded in the first embodiment is a
次に、本発明の実施例2の積層回路基板の製造工程を説明するが、材料が異なるだけで、基本的な製造工程は上記の実施例1と全く同様であるので、図示は省略し、必要に応じて図4乃至図8の符号を借用して説明する。 Next, the manufacturing process of the multilayer circuit board according to the second embodiment of the present invention will be described. However, the basic manufacturing process is exactly the same as the above-described first embodiment except that the material is different. The description will be given by borrowing the reference numerals of FIGS. 4 to 8 as necessary.
まず、空孔率60%、平均空孔径5μm、基板圧500μmの多孔質アルミナ基板を準備し、SP値7.2(cal/cm3)1/2のシランカップリング剤を多孔質基板(21)の空孔の内壁にカップリング処理する。 First, a porous alumina substrate having a porosity of 60%, an average pore diameter of 5 μm, and a substrate pressure of 500 μm was prepared, and a silane coupling agent having an SP value of 7.2 (cal / cm 3 ) 1/2 was applied to the porous substrate (21 ) To the inner wall of the hole.
次いで、SP値9.64(cal/cm3)1/2のポリビニルアセタール樹脂フィルムを多孔質基板(21)上に圧着し、剥離層(22)を形成する。この時、多孔質基板(21)のもう一方の面は、後述する剥離工程までの保護として低粘着のポリイミドからなる厚さが5μmの保護シート(23)を貼り合わせる。 Next, a polyvinyl acetal resin film having an SP value of 9.64 (cal / cm 3 ) 1/2 is pressure-bonded onto the porous substrate (21) to form a release layer (22). At this time, the other surface of the porous substrate (21) is bonded with a protective sheet (23) having a thickness of 5 μm made of low-adhesive polyimide as a protection until the peeling step described later.
次いで、多層配線基板(40)の形成工程とビルドアップ基板(50)へのマウントを実施する。次いで多孔質基板(21)に貼り合わせた保護シート(23)を剥がし取ったのち、酢酸ブチル(SP値:8.8(cal/cm3)1/2)に浸漬した。3分間の浸漬により剥離層(22)は完全溶解し多孔質基板(21)から外れて多層配線基板(40)の電極(28)が表出した。 Next, the multilayer wiring board (40) is formed and mounted on the build-up board (50). Next, the protective sheet (23) bonded to the porous substrate (21) was peeled off and then immersed in butyl acetate (SP value: 8.8 (cal / cm 3 ) 1/2 ). By peeling for 3 minutes, the release layer (22) was completely dissolved and detached from the porous substrate (21), and the electrode (28) of the multilayer wiring board (40) was exposed.
最後に、多層回路基板(40)の表出した電極(28)への半導体チップの実装を実施した。製造した積層回路基板について信頼性評価を実施したところ、電気的接続不良および漏電部は見られず、良好な積層回路基板であることを確認した。 Finally, the semiconductor chip was mounted on the exposed electrode (28) of the multilayer circuit board (40). When the reliability evaluation was performed about the manufactured laminated circuit board, the electrical connection failure and the electric leakage part were not seen, but it confirmed that it was a favorable laminated circuit board.
次に、本発明の実施例3の積層回路基板の製造工程を説明するが、材料が異なるだけで、基本的な製造工程は上記の実施例1と全く同様であるので、図示は省略し、必要に応じて図4乃至図8の符号を借用して説明する。 Next, the manufacturing process of the multilayer circuit board according to the third embodiment of the present invention will be described. However, the basic manufacturing process is exactly the same as the above-described first embodiment except that the material is different. The description will be given by borrowing the reference numerals of FIGS. 4 to 8 as necessary.
まず、空孔率50%、平均空孔径10μm、基板圧1mmの多孔質酸化チタン基板を準備し、SP値10.6(cal/cm3)1/2のシランカップリング剤を多孔質基板(21)の空孔の内壁にカップリング処理する。 First, a porous titanium oxide substrate having a porosity of 50%, an average pore diameter of 10 μm, and a substrate pressure of 1 mm was prepared, and a silane coupling agent having an SP value of 10.6 (cal / cm 3 ) 1/2 was used as the porous substrate ( 21) Coupling is performed on the inner wall of the hole.
次いで、SP値18.7(cal/cm3)1/2のポリビニルアルコール樹脂フィルムを多孔質基板(21)上に圧着して剥離層(22)を形成する。この時、多孔質基板(21)のもう一方の面は、後述する剥離工程までの保護として低粘着のポリイミドからなる厚さが5μmの保護シート(23)を貼り合わせる。 Next, a polyvinyl alcohol resin film having an SP value of 18.7 (cal / cm 3 ) 1/2 is pressure-bonded onto the porous substrate (21) to form a release layer (22). At this time, the other surface of the porous substrate (21) is bonded with a protective sheet (23) having a thickness of 5 μm made of low-adhesive polyimide as a protection until the peeling step described later.
次いで、多層配線基板(40)の形成工程とビルドアップ基板(50)へのマウントを実施する。次いで多孔質基板(21)に貼り合わせた保護シート(23)を剥がし取ったのち、エチレングリコール(SP値:14.6(cal/cm3)1/2)に浸漬した。5分間の浸漬により剥離層(22)は完全溶解し多孔質基板(21)から外れて多層配線基板(40)の電極(28)が表出した。 Next, the multilayer wiring board (40) is formed and mounted on the build-up board (50). Next, the protective sheet (23) bonded to the porous substrate (21) was peeled off, and then immersed in ethylene glycol (SP value: 14.6 (cal / cm 3 ) 1/2 ). By peeling for 5 minutes, the release layer (22) was completely dissolved and detached from the porous substrate (21), and the electrode (28) of the multilayer wiring board (40) was exposed.
最後に、多層回路基板(40)の表出した電極(28)への半導体チップの実装を実施した。製造した積層回路基板について信頼性評価を実施したところ、電気的接続不良および漏電部は見られず、良好な積層回路基板であることを確認した。 Finally, the semiconductor chip was mounted on the exposed electrode (28) of the multilayer circuit board (40). When the reliability evaluation was performed about the manufactured laminated circuit board, the electrical connection failure and the electric leakage part were not seen, but it confirmed that it was a favorable laminated circuit board.
次に、本発明の実施例4の積層回路基板の製造工程を説明するが、材料が異なるだけで、基本的な製造工程は上記の実施例1同様であるので、図示は省略し、必要に応じて図4乃至図8の符号を借用して説明する。但し、この実施例4においては、剥離層を塗布法で形成しているので、多孔質基板に対して第2の表面処理を施した。 Next, the manufacturing process of the multilayer circuit board according to the fourth embodiment of the present invention will be described. However, the basic manufacturing process is the same as that of the first embodiment except that the materials are different, so the illustration is omitted and necessary Accordingly, the description will be given by borrowing the reference numerals of FIGS. However, in Example 4, since the release layer was formed by a coating method, the second surface treatment was performed on the porous substrate.
空孔率50%、平均空孔径10μm、基板圧1mmの多孔質シリコンカーバイド基板を準備し、酸素、窒素、シランガスを7:1:2の割合で混合したプラズマCVD法を用いて表面処理を施した。表面分析による多孔質基板(21)の表面の組成から、SP値は25.8(cal/cm3)1/2であった。 A porous silicon carbide substrate having a porosity of 50%, an average pore diameter of 10 μm, and a substrate pressure of 1 mm was prepared, and surface treatment was performed using a plasma CVD method in which oxygen, nitrogen, and silane gas were mixed at a ratio of 7: 1: 2. did. From the composition of the surface of the porous substrate (21) by surface analysis, the SP value was 25.8 (cal / cm 3 ) 1/2 .
次に、剥離層(22)を形成する前に、テトラエトキシシランガスを用いてPVD法にて多孔質基板(21)の多層配線基板(40)を形成する面の表面に第2の表面処理を実施した。次いで、多孔質基板(21)のもう一方の面は、後述する剥離工程までの保護として低粘着のポリイミドからなる厚さが5μmの保護シート(23)を貼り合わせる。 Next, before forming the release layer (22), a second surface treatment is performed on the surface of the porous substrate (21) on which the multilayer wiring board (40) is formed by PVD using tetraethoxysilane gas. Carried out. Next, the other surface of the porous substrate (21) is bonded with a protective sheet (23) having a thickness of 5 μm made of low-adhesive polyimide as protection until the peeling step described later.
次いで、スピンコート法にてシリコーン樹脂を塗布し、200℃で焼成して厚さが1μmの剥離層(22)を得た。このとき、剥離層(22)の組成の分析からSP値は17.6(cal/cm3)1/2であった。 Next, a silicone resin was applied by a spin coating method and baked at 200 ° C. to obtain a release layer (22) having a thickness of 1 μm. At this time, SP value was 17.6 (cal / cm < 3 >) <1/2 > from the analysis of the composition of a peeling layer (22).
次いで、多層配線基板(40)の形成工程とビルドアップ基板(50)へのマウントを実施する。次いで多孔質基板(21)に貼り合わせた保護シート(23)を剥がし取ったのち、水酸化カリウム水溶液(SP値:22.2(cal/cm3)1/2)に浸漬した。1分間の浸漬により剥離層(22)は完全溶解し多孔質基板(21)から外れて多層配線基板(40)の電極(28)が表出した。 Next, the multilayer wiring board (40) is formed and mounted on the build-up board (50). Next, the protective sheet (23) bonded to the porous substrate (21) was peeled off, and then immersed in an aqueous potassium hydroxide solution (SP value: 22.2 (cal / cm 3 ) 1/2 ). The peeling layer (22) was completely dissolved by immersion for 1 minute, and was released from the porous substrate (21), so that the electrode (28) of the multilayer wiring board (40) was exposed.
最後に、多層回路基板(40)の表出した電極(28)への半導体チップの実装を実施した。製造した積層回路基板について信頼性評価を実施したところ、電気的接続不良および漏電部は見られず、良好な積層回路基板であることを確認した。 Finally, the semiconductor chip was mounted on the exposed electrode (28) of the multilayer circuit board (40). When the reliability evaluation was performed about the manufactured laminated circuit board, the electrical connection failure and the electric leakage part were not seen, but it confirmed that it was a favorable laminated circuit board.
次に、比較例1及び比較例2を検討して、本発明の作用効果を検証する。
〔比較例1〕
比較例1として、実施例1と同様に、空孔率40%、平均空孔径50μm、基板圧2mmの多孔質シリカ基板(21)を準備する。次いで、多孔質基板(21)の空孔内壁に表面処理を施さず、SP値19.2(cal/cm3)1/2のポリアクリルアミド樹脂を多孔質基板(21)上に圧着して剥離層(22)を形成した。この時、多孔質基板(21)のもう一方の面は、後述する剥離工程までの保護として低粘着のポリイミドからなる厚さが5μmの保護シート(23)を貼り合わせる。
Next, Comparative Example 1 and Comparative Example 2 will be examined to verify the effects of the present invention.
[Comparative Example 1]
As Comparative Example 1, as in Example 1, a porous silica substrate (21) having a porosity of 40%, an average pore diameter of 50 μm, and a substrate pressure of 2 mm is prepared. Next, without subjecting the pore inner wall of the porous substrate (21) to surface treatment, a polyacrylamide resin having an SP value of 19.2 (cal / cm 3 ) 1/2 is pressure-bonded onto the porous substrate (21) and peeled off. Layer (22) was formed. At this time, the other surface of the porous substrate (21) is bonded with a protective sheet (23) having a thickness of 5 μm made of low-adhesive polyimide as a protection until the peeling step described later.
次いで、多層配線基板(40)の形成工程とビルドアップ基板(50)へのマウントを実施する。次いで多孔質基板(21)に貼り合わせた保護シート(23)を剥がし取ったのち、純水とエタノールを重量混合比4:6のアルコール溶液(SP値:16.9(cal/cm3)1/2)に浸漬した。 Next, the multilayer wiring board (40) is formed and mounted on the build-up board (50). Then After peeled off the protective sheet laminated on the porous substrate (21) (23), pure water, ethanol weight mixing ratio of 4: 6 of alcohol solution (SP value: 16.9 (cal / cm 3) 1 / 2 ).
6時間の浸漬で剥離層(22)の一部が溶解したものの、その後50時間経過しても溶解はほとんど進行せず、多孔質基板(21)の剥離には至らなかった。 Although a part of the release layer (22) was dissolved by immersion for 6 hours, the dissolution hardly proceeded even after 50 hours, and the porous substrate (21) was not peeled off.
〔比較例2〕
比較例2としては、上記の実施例1と同様に、空孔率40%、平均空孔径50μm、基板圧2mmの多孔質シリカ基板(21)を準備する。次いで、多孔質基板(21)の空孔内壁に表面処理を施さず、SP値19.2(cal/cm3)1/2のポリアクリルアミド樹脂を多孔質基板(21)上に圧着して剥離層(22)を形成した。この時、多孔質基板(21)のもう一方の面は、後述する剥離工程までの保護として低粘着のポリイミドからなる厚さが5μmの保護シート(23)を貼り合わせる。
[Comparative Example 2]
As Comparative Example 2, a porous silica substrate (21) having a porosity of 40%, an average pore diameter of 50 μm, and a substrate pressure of 2 mm is prepared as in Example 1. Next, without subjecting the pore inner wall of the porous substrate (21) to surface treatment, a polyacrylamide resin having an SP value of 19.2 (cal / cm 3 ) 1/2 is pressure-bonded onto the porous substrate (21) and peeled off. Layer (22) was formed. At this time, the other surface of the porous substrate (21) is bonded with a protective sheet (23) having a thickness of 5 μm made of low-adhesive polyimide as a protection until the peeling step described later.
次いで、多層配線基板(40)の形成工程とビルドアップ基板(50)へのマウントを実施する。次いで多孔質基板(21)に貼り合わせた保護シート(23)を剥がし取ったのち、純水とエタノールを重量混合比4:6のアルコール溶液(SP値:16.9(cal/cm3)1/2)に浸漬のうえ、超音波を加えて液の拡散を図った。しかし、浸漬1時間で剥離層(22)の溶解は止まり、多孔質基板(21)の剥離には至らなかった。 Next, the multilayer wiring board (40) is formed and mounted on the build-up board (50). Then After peeled off the protective sheet laminated on the porous substrate (21) (23), pure water, ethanol weight mixing ratio of 4: 6 of alcohol solution (SP value: 16.9 (cal / cm 3) 1 / 2 ) After immersion, ultrasonic waves were added to diffuse the liquid. However, the dissolution of the release layer (22) stopped after 1 hour of immersion, and the porous substrate (21) was not released.
このように、多孔質基板の空孔表面の表面処理を施さない場合、剥離工程において剥離層材料の被溶解物は多孔質基板の空孔内に留まり、被溶解物の濃度が上昇することで剥離剤としての溶解能が極端に低下してしまった。超音波による物理振動付与での拡散を試みたが、空孔内壁による反射で被溶解物は押し戻され、同様の結果となった。 In this way, when the surface treatment of the pore surface of the porous substrate is not performed, the substance to be dissolved of the release layer material remains in the pores of the porous substrate in the peeling step, and the concentration of the substance to be dissolved increases. The dissolving ability as a release agent has been extremely reduced. Diffusion by applying physical vibration by ultrasonic waves was attempted, but the object to be dissolved was pushed back by reflection from the inner wall of the hole, and the same result was obtained.
したがって、この比較例1及び比較例2との対比により、本発明における剥離液との親和性を高めるための表面処理工程が非常に重要であることが確認された。 Therefore, by comparison with Comparative Example 1 and Comparative Example 2, it was confirmed that the surface treatment process for increasing the affinity with the stripping solution in the present invention is very important.
ここで、実施例1乃至実施例4を含む本発明の実施の形態に関して、以下の付記を付す。
(付記1) 多孔質基板の空孔の内壁に表面処理を施す工程と、前記多孔質基板の表面に剥離層を形成する工程と、前記剥離層上に少なくとも1層以上の配線層を備えた樹脂層を形成する工程と、 前記樹脂層の表面にプリント基板または電子デバイスチップのいずれかからなる第1の基板を接合する工程と、前記多孔質基板の表面処理を施した空孔を介して剥離層を溶解して前記樹脂層に設けた電極の表面を表出させる工程と、前記表出した電極を介して前記プリント基板または電子デバイスチップのいずれかからなる第2の基板と前記配線層とを電気的に接続する工程とを有することを特徴とする積層回路基板の製造方法。
(付記2) 前記多孔質基板の空孔の内壁に施す表面処理を施す工程が、表面処理後の前記多孔質基板の空孔の内壁の表面が、前記剥離層を溶解するために必要な溶剤の溶解度パラメータと±10(cal/cm3)1/2の範囲内の溶解度パラメータを有するように処理する工程であることを特徴とする付記1に記載の積層回路基板の製造方法。
(付記3) 前記多孔質基板の空孔の内壁の表面処理後の溶解度パラメータが、前記剥離剤の溶解度パラメータに対して、前記剥離層の構成材料の溶解度パラメータと逆方向にずれていることを特徴とする付記2に記載の積層回路基板の製造方法。
(付記4) 前記多孔質基板の空孔の内壁に施す表面処理を施す工程が、前記空孔に対するカップリング材を用いたカップリング処理、前記空孔に対する電電解めっき処理或いは前記空孔に対するプラズマ化学気相堆積処理のいずれかであることを特徴とする付記2または付記3に記載の積層回路基板の製造方法。
(付記5) 前記剥離層を形成する工程の前に、前記多孔質基板表面に前記剥離層の構成材料が前記空孔内に侵入することを防止する第2の表面処理を施すことを特徴とする付記1乃至付記4のいずれか1に記載の積層回路基板の製造方法。
(付記6) 前記剥離層を形成する工程が、前記多孔質基板の表面に液流動性材料を塗布する工程であることを特徴とする付記5に記載の積層回路基板の製造方法。
(付記7) 前記剥離層上に少なくとも1層以上の配線層を備えた樹脂層を形成する工程において、前記樹脂層から露出する最上層の配線層にバンプを形成する工程を有することを特徴とする付記1乃至付記6のいずれか1に記載の積層回路基板の製造方法。
(付記8) 前記多孔質基板の空孔の空孔率が、30%〜80%であることを特徴とする付記1乃至付記7のいずれか1に記載の積層回路基板の製造方法。
(付記9) 前記多孔質基板の厚さが、500μm〜2mmであることを特徴とする付記8に記載の積層回路基板の製造方法。
(付記10) 前記多孔質基板が、多孔質シリカ基板、多孔質アルミナ基板、多孔質チタニア基板或いは多孔質シリコンカーバイド基板のいずれかであることを特徴とする付記9に記載の積層回路基板の製造方法。
Here, the following supplementary notes are attached to the embodiments of the present invention including Examples 1 to 4.
(Additional remark 1) The process which surface-treats to the inner wall of the void | hole of a porous substrate, the process of forming a peeling layer on the surface of the said porous substrate, and the at least 1 or more wiring layer were provided on the said peeling layer. Through a step of forming a resin layer, a step of bonding a first substrate made of either a printed circuit board or an electronic device chip to the surface of the resin layer, and a pore subjected to a surface treatment of the porous substrate A step of dissolving the release layer to expose the surface of the electrode provided on the resin layer; and a second substrate comprising either the printed circuit board or the electronic device chip via the exposed electrode and the wiring layer And a step of electrically connecting to each other.
(Supplementary note 2) The step of applying a surface treatment to the inner walls of the pores of the porous substrate is a solvent necessary for the surface of the inner walls of the pores of the porous substrate after the surface treatment to dissolve the release layer. The manufacturing method of a laminated circuit board according to
(Additional remark 3) The solubility parameter after the surface treatment of the inner wall of the void | hole of the said porous substrate has shifted | deviated to the solubility parameter of the constituent material of the said peeling layer with respect to the solubility parameter of the said peeling agent. The manufacturing method of the laminated circuit board according to
(Supplementary Note 4) The step of applying a surface treatment to the inner walls of the pores of the porous substrate includes coupling treatment using a coupling material for the pores, electroplating treatment for the pores, or plasma for the pores. 4. The method of manufacturing a laminated circuit board according to
(Additional remark 5) Before the process of forming the said peeling layer, the 2nd surface treatment which prevents that the constituent material of the said peeling layer penetrate | invades in the said void | hole is given to the said porous substrate surface, It is characterized by the above-mentioned. The manufacturing method of the laminated circuit board of any one of the
(Additional remark 6) The manufacturing method of the laminated circuit board of
(Additional remark 7) In the process of forming the resin layer provided with the at least 1 or more wiring layer on the said peeling layer, it has the process of forming a bump in the uppermost wiring layer exposed from the said resin layer, It is characterized by the above-mentioned. The manufacturing method of a laminated circuit board according to any one of
(Additional remark 8) The porosity of the said porous substrate is 30%-80%, The manufacturing method of the laminated circuit board of any one of
(Additional remark 9) The thickness of the said porous substrate is 500 micrometers-2 mm, The manufacturing method of the laminated circuit board of
(Additional remark 10) The said porous substrate is a porous silica substrate, a porous alumina substrate, a porous titania substrate, or a porous silicon carbide substrate, The manufacture of the laminated circuit board of
1 多孔質基板
2 剥離層
3 樹脂層
4 配線層
5 電極
6 第1の基板
7 剥離液
8 電極
9 第2の基板
10 空孔
11 表面処理部材
12 溶解成分
21 多孔質シリカ基板
22 剥離層
23 保護シート
24,31 Ti膜
25,32 Cuメッキシード層
26,33 レジストパターン
27,30,34,35,39 開口部
28,36 ランド
29 第1絶縁膜
37 配線層
38 第2絶縁膜
40 多層配線基板
41 ランド
42 バンプ
50 ビルドアップ基板
51 アンダーフィル樹脂
60,80 半導体チップ
61 バンプ
62,81 アンダーフィル樹脂
70 プリント基板
71 バンプ
72 アンダーフィル樹脂
DESCRIPTION OF
Claims (5)
前記多孔質基板の表面に剥離層を形成する工程と、
前記剥離層上に少なくとも1層以上の配線層を備えた樹脂層を形成する工程と、
前記樹脂層の表面にプリント基板または電子デバイスチップのいずれかからなる第1の基板を接合する工程と、
前記多孔質基板の表面処理を施した空孔を介して剥離層を溶解して前記樹脂層に設けた電極の表面を表出させる工程と、
前記表出した電極を介して前記プリント基板または電子デバイスチップのいずれかからなる第2の基板と前記配線層とを電気的に接続する工程と
を有することを特徴とする積層回路基板の製造方法。 Applying a surface treatment to the inner walls of the pores of the porous substrate;
Forming a release layer on the surface of the porous substrate;
Forming a resin layer having at least one wiring layer on the release layer;
Bonding a first substrate made of either a printed circuit board or an electronic device chip to the surface of the resin layer;
A step of exposing the surface of the electrode provided on the resin layer by dissolving the release layer through the pores subjected to the surface treatment of the porous substrate;
A method of manufacturing a laminated circuit board, comprising: a step of electrically connecting a second board made of either the printed board or the electronic device chip and the wiring layer via the exposed electrode. .
前記多孔質基板表面に前記剥離層の構成材料が前記空孔内に侵入することを防止する第2の表面処理を施すことを特徴とする請求項1乃至請求項3のいずれか1項に記載の積層回路基板の製造方法。 Before the step of forming the release layer,
The second surface treatment for preventing the constituent material of the release layer from entering the pores on the surface of the porous substrate is provided. Manufacturing method of the multilayer circuit board.
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