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JP2016062975A - 半導体装置およびその製造方法 - Google Patents

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JP2016062975A JP2014187858A JP2014187858A JP2016062975A JP 2016062975 A JP2016062975 A JP 2016062975A JP 2014187858 A JP2014187858 A JP 2014187858A JP 2014187858 A JP2014187858 A JP 2014187858A JP 2016062975 A JP2016062975 A JP 2016062975A
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Hiroshi Ota
浩史 大田
泉沢　優
Masaru Izumisawa
優 泉沢
小野　昇太郎
Shotaro Ono
昇太郎 小野
浩明 山下
Hiroaki Yamashita
浩明 山下
隆嗣 奥畠
Takashi Okuhata
隆嗣 奥畠
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Abstract

【課題】オン抵抗の増加を抑制しつつ、アバランシェ耐量を向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】実施形態の半導体装置は、第１導電形の第１半導体領域と、素子領域と、終端領域と、第２電極と、を有する。素子領域は、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、第１電極と、を有する。終端領域は、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、を有する。終端領域は、素子領域を囲んでいる。第５半導体領域は、第１半導体領域内に設けられている。第５半導体領域は、第２方向において複数設けられている。第６半導体領域は、第１半導体領域と第５半導体領域との間に設けられている。第６半導体領域の第２導電形の不純物濃度は、第５半導体領域の第２導電形の不純物濃度よりも高い。【選択図】図２

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
電力制御などのために、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置が用いられる。これらの半導体装置において、耐圧を維持しつつオン抵抗を低減する目的で、スーパージャンクション構造を形成することがある。
特許第４９３９７６０号公報
本発明が解決しようとする課題は、オン抵抗の増加を抑制しつつ、アバランシェ耐量を向上させることが可能な半導体装置およびその製造方法を提供することである。
実施形態の半導体装置は、第１導電形の第１半導体領域と、素子領域と、終端領域と、第２電極と、を有する。
素子領域は、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、第１電極と、を有する。
第２半導体領域は、第１半導体領域内に設けられている。第２半導体領域は、第１方向に延びている。第２半導体領域は、第１方向に対して直交する第２方向において、複数設けられている。
第３半導体領域は、第２半導体領域上に設けられている。
第４半導体領域は、第３半導体領域上に選択的に設けられている。
ゲート電極は、第１絶縁膜を介して、第１半導体領域、第３半導体領域、および第４半導体領域に向かい合っている。
第１電極は、第４半導体領域と電気的に接続されている。
終端領域は、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、を有する。終端領域は、素子領域を囲んでいる。
第５半導体領域は、第１半導体領域内に設けられている。第５半導体領域は、第２方向において複数設けられている。
第６半導体領域は、第１半導体領域と第５半導体領域との間に設けられている。第６半導体領域の第２導電形の不純物濃度は、第５半導体領域の第２導電形の不純物濃度よりも高い。
第２電極は、第１半導体領域と電気的に接続されている。
第１実施形態に係る半導体装置の一例を表す平面図。 第１実施形態に係る半導体装置の一例を表す断面図。 第１実施形態に係る半導体装置のスーパージャンクション構造の一例を表す平面図。 第１実施形態に係る半導体装置のスーパージャンクション構造の他の一例を表す平面図。 第２実施形態に係る半導体装置の一例を表す断面図。 第３実施形態に係る半導体装置の一例を表す断面図。 第１実施形態に係る半導体装置の製造工程の一例を表す工程断面図。 第１実施形態に係る半導体装置の製造工程の一例を表す工程断面図。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各図面中の矢印Ｘ、Ｙ、Ｚは互いに直交する三方向を表しており、例えば、矢印Ｘが表す方向（Ｘ方向）、矢印Ｙが表す方向（Ｙ方向）は半導体基板の主面に平行な方向であり、矢印Ｚが表す方向（Ｚ方向）は半導体基板の主面に垂直な方向を表している。
図面において、ｎ＋、ｎ及びｐ＋、ｐ、ｐ−の表記は、各半導体領域の各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて実施することも可能である。
（第１実施形態）
図１は、第１の実施形態に係る半導体装置の平面図である。
図２は、第１の実施形態に係る半導体装置の断面図である。
図２（ａ）は、図１におけるＡ−Ａ´断面図である。
図２（ｂ）は、図１におけるＢ−Ｂ´断面図である。
半導体装置１００は、第１導電形の第１半導体領域と、複数の第１導電形の第２半導体領域と、複数の第２導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１導電形の第６半導体領域と、ゲート電極と、ドレイン電極と、ソース電極と、を備える。
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１に表すように、半導体基板５（以下、単に基板５という）は、素子領域１と、素子領域１の外側に設けられた接合終端領域２（以下、単に終端領域２とする）と、を有する。素子領域１は終端領域２によって取り囲まれている。素子領域１には、ソース電極３２が設けられている。ソース電極３２の下には、複数のＭＯＳＦＥＴが設けられている。
ソース電極３２には、開口が設けられている。この開口内には、ソース電極３２と離間してゲートパッド３６が設けられている。このゲートパッド３６は、ソース電極３２の下に設けられたＭＯＳＦＥＴのゲート電極２４に、電気的に接続されている。
図２に表すように、ドレイン領域１０は、素子領域１および終端領域２に設けられている。ドレイン領域１０は、ｎ形の半導体領域である。ドレイン領域１０は、ドレイン電極３０と電気的に接続されている。
ｎ形半導体領域１１は、ドレイン領域１０上に設けられている。ｎ形半導体領域１１のｎ形の不純物濃度は、ドレイン領域１０のｎ形の不純物濃度よりも低い。
ｎ形半導体領域１１は、Ｙ方向に延びる複数のｎ形ピラー１２を有する。
ｐ形ピラー１３は、Ｙ方向に延びる半導体領域である。ｐ形ピラー１３は、ｎ形半導体領域１１中に複数設けられている。
ｎ形ピラー１２とｐ形ピラー１３は、Ｘ方向に交互に設けられている。換言すると、ｐ形ピラー１３は、隣り合うｎ形ピラー１２の間に設けられている。ｎ形ピラー１２は、隣り合うｐ形ピラー１３の間に設けられている。
例えば、ｎ形半導体領域１１は、１つの半導体層に含まれる領域であり、ｎ形ピラー１２は、そのｎ形半導体領域１１の一部である。このような場合、例えば、ｎ形半導体領域１１、ｎ形ピラー１２、およびｐ形ピラー１３は、ｎ形半導体層を形成した後に、ｎ形半導体層の表面にトレンチを形成し、トレンチにｐ形半導体を埋め込むことで形成される。このとき、トレンチに埋め込まれたｐ形半導体層がｐ形ピラー１３となり、残ったｎ形半導体層がｎ形半導体領域１１となる。そして、ｎ形半導体領域１１のうち、ｐ形ピラー１３の間の領域が、ｎ形ピラー１２となる。
あるいは、ｎ形半導体領域１１は、複数の半導体層から構成され、ｎ形ピラー１２は、そのｎ形半導体領域１１の一部であってもよい。このような場合、例えば、ｎ形半導体領域１１、ｎ形ピラー１２、およびｐ形ピラー１３は、ｎ形半導体基板上にｎ形半導体層をエピタキシャル成長させ、ｎ形半導体層にトレンチを形成し、トレンチにｐ形半導体を埋め込むことで形成される。このとき、トレンチに埋め込まれたｐ形半導体層がｐ形ピラー１３となり、残ったｎ形半導体基板およびｎ形半導体層がｎ形半導体領域１１となる。そして、ｎ形半導体領域１１のうち、ｐ形ピラー１３の間の領域がｎ形ピラー１２となる。
図２に表す例では、終端領域２において隣り合うｎ形ピラー１２の間のＸ方向における距離は、素子領域１において隣り合うｎ形ピラー１２の間のＸ方向における距離よりも大きい。終端領域２において隣り合うｐ形ピラー１３の間のＸ方向における距離は、素子領域１において隣り合うｐ形半導体領域１３１の間のＸ方向における距離と同じである。
また、終端領域２のＸ方向におけるｎ形ピラー１２の幅は、素子領域１のＸ方向におけるｎ形ピラー１２の幅と同じである。ｐ形半導体領域１３１のＸ方向における幅と、ｐ−形半導体領域１３２のＸ方向における幅と、の和は、素子領域１のＸ方向におけるｐ形ピラー１３の幅よりも大きい。
図２（ｂ）に表すように、終端領域２において、ｐ形ピラー１３は、ｐ形半導体領域１３１とｐ−形半導体領域１３２を有する。ｐ形半導体領域１３１は、ｐ−形半導体領域１３２の外周に設けられている。すなわち、ｐ形半導体領域１３１は、ｐ−形半導体領域１３２とｎ形ピラー１２の間、およびｐ−形半導体領域１３２とｎ形半導体領域１１の間に設けられている。なお、ｐ形半導体領域１３１は、ｐ−形半導体領域１３２とｎ形ピラー１２の間のみに設けられていてもよい。
ベース領域２０は、素子領域１において、ｎ形ピラー１２上およびｐ形ピラー１３上に設けられている。ベース領域２０は、ｐ形の半導体領域である。
ソース領域２２は、ベース領域２０上に選択的に設けられている。ソース領域２２は、ｎ形の半導体領域である。ソース領域２２のｎ形の不純物濃度は、ｎ形半導体領域１１のｎ形の不純物濃度、およびｎ形ピラー１２のｎ形の不純物濃度よりも高い。
ゲート電極２４は、ゲート絶縁膜２６を介して、ｎ形ピラー１２、ベース領域２０、およびソース領域２２と向き合っている。
ベース領域２０上およびソース領域２２上には、ソース電極３２が設けられている。ソース領域２２は、ソース電極３２と電気的に接続されている。
ゲート電極２４とソース電極３２の間には、絶縁層２８が設けられている。ゲート電極２４は、絶縁層２８により、ソース電極３２から絶縁されている。
ゲート電極２４に閾値以上の電圧が加えられることで、ｐベース領域２０のゲート絶縁膜２６近傍の領域にチャネル（反転層）が形成され、ＭＯＳＦＥＴがオン状態となる。
ＭＯＳＦＥＴがオフ状態であり、ソース電極３２の電位に対してドレイン電極３０に正の電位が印加された状態において、ｎ形ピラー１２とｐ形ピラー１３のｐｎ接合面からｎ形ピラー１２およびｐ形ピラー１３に空乏層が広がる。ｎ形ピラー１２およびｐ形ピラー１３が、ｎ形ピラー１２とｐ形ピラー１３の接合面に対して鉛直方向に空乏化し、ｎ形ピラー１２とｐ形ピラー１３の接合面に対して平行方向の電界集中を抑制するため、高い耐圧が得られる。
終端領域２において、ｎ形ピラー１２上およびｐ形ピラー１３上には絶縁層３４が設けられている。絶縁層３４上には、フィールドプレート電極や、保護層などが設けられていてもよい。
図３を用いて、素子領域１および終端領域２における、ｎ形ピラー１２およびｐ形ピラー１３の構造の一例について説明する。
図３は、第１の実施形態に係る半導体装置１００の平面図である。ただし、図３では、ｎ形ピラー１２およびｐ形ピラー１３以外の構成については省略されている。
図３に表すように、素子領域１に設けられたｎ形ピラー１２のうち、一部のｎ形ピラー１２は、終端領域２の外周近傍まで延びており、他の一部のｎ形ピラー１２は素子領域１にのみ設けられている。
このため、終端領域２において隣り合うｎ形ピラー１２の間のＸ方向における距離は、素子領域１において隣り合うｎ形ピラー１２の間のＸ方向における距離よりも大きくなっている。一方で、終端領域２において隣り合うｐ形ピラー１３の間のＸ方向における距離は、素子領域１において隣り合うｐ形ピラー１３の間のＸ方向における距離と同じである。
ここで、本実施形態に係る半導体装置１００の作用および効果について説明する。
終端領域２のｐ形ピラー１３において、ｐ−形半導体領域１３２とｎ形ピラー１２の間に、ｐ−形半導体領域１３２の第２導電形の不純物濃度よりも第２導電形の不純物濃度が高いｐ形半導体領域１３１が設けられていることで、半導体装置のオン抵抗の増加を抑制しつつ、アバランシェ耐量を向上させることが可能となる。
この理由は以下の通りである。
ゲート電極２４への電圧印加を停止し、ＭＯＳＦＥＴをオフした際に、半導体装置１００を含む電気回路におけるインダクタンス成分によって、ＦＥＴのドレインとソースの間に電圧が発生する。このとき発生する電圧が、アバランシェ降伏を発生させる電圧を上回っている場合、半導体装置１００の各半導体領域において、アバランシェ降伏により、電子と正孔が生成される。このとき、電子はドレイン電極３０に流れ、正孔はソース電極３２に流れる。
ドレイン領域１０は、ｎ形半導体領域１１の下に一様に形成されており、ドレイン領域１０とドレイン電極３０の接触面積も十分に大きい。このため、生成された電子は、ドレイン電極３０を通して効率よく排出される。一方で、生成された正孔は、ｐ形ピラー１３およびベース領域２０を通してソース電極３２へ排出される。ソース電極３２側には、ソース領域２２やゲート電極２４が設けられているため、ベース領域２０とソース電極３２との接触面積は、ドレイン領域１０とドレイン電極３０との接触面積に比べて小さい。このため、正孔は、電子に比べて、半導体領域から排出され難い。
正孔の半導体領域からの排出に要する時間が長くなるほど、半導体領域における電圧も上昇しやすくなる。このとき、例えば、ベース領域２０とｎ形ピラー１２の間の電圧が、ソース領域２２、ベース領域２０、およびｎ形ピラー１２から構成される寄生トランジスタのオン電圧以上となると、過大な電流が半導体領域を流れ、ＦＥＴが破壊されてしまう。従って、生成された正孔は、効率よく排出されることが望ましい。
一般に、ｎ形半導体領域１１やｎ形ピラー１２で生成された正孔は、ｐ形ピラー１３の外周を通って、ベース領域２０へ流れる。すなわち、生成された正孔は、ｐ形ピラー１３のうち、ｎ形ピラー１２とｐ形ピラー１３の境界近傍を通って、ベース領域２０へ流れる。
本実施形態では、ｐ−形半導体領域１３２とｎ形ピラー１２の間に、ｐ形の不純物濃度が高いｐ形半導体領域１３１が設けられている。このため、正孔が通過するｐ形ピラー１３の外周において、正孔に対する電気的抵抗が低い。従って、正孔がｐ形半導体領域１３１を通って効率よく排出されるため、半導体領域における電圧の上昇が抑制され、アバランシェ耐量が向上する。
なお、ｐ形半導体領域１３１は、終端領域２にのみ設けられていることが望ましい。
半導体装置のオン抵抗を低減するためには、素子領域１において、電流経路であるｎ形ピラー１２の数が多いことが望ましい。 素子領域１にｐ形の不純物濃度が低いｐ−形半導体領域１３２が設けられると、ｐ形ピラー１３のＸ方向における幅の増加に伴って、ｎ形ピラー１２の間隔が大きくなる。この結果、ｎ形ピラー１２の数が減少し、オン抵抗が増加してしまう。
従って、ｐ−形半導体領域１３２を、終端領域２にのみ設け、終端領域２において、ｐ−形半導体領域１３２とｎ形ピラー１２の間にｐ形半導体領域１３１を設けることで、半導体装置のオン抵抗の増加を抑制しつつ、アバランシェ耐量を向上させることが可能となる。
（変形例）
上述した実施形態の変形例について、図４を用いて説明する。
図４は、第１実施形態の変形例に係る半導体装置１５０の平面図である。ただし、図４では、ｎ形ピラー１２およびｐ形ピラー１３以外の構成については省略されている。
図３に表す例では、一部のｎ形ピラー１２は、素子領域１および終端領域２において連続して形成されていた。これに対して、本変形例では、図４に表すように、ｐ形ピラー１３は、素子領域１と終端領域２の境界近傍で不連続である。
本変形例によれば、隣り合うｐ形ピラー１３の間のＸ方向における距離を、素子領域１と終端領域２のそれぞれについて設計可能である。
本変形例においても、半導体装置１００と同様に、ｐ形ピラー１３において、ｐ−形半導体領域１３２とｎ形ピラー１２の間に、ｐ−形半導体領域１３２の第２導電形の不純物濃度よりも第２導電形の不純物濃度が高いｐ形半導体領域１３１が設けられていることで、半導体装置のオン抵抗の増加を抑制しつつ、アバランシェ耐量を向上させることが可能である。
（第２実施形態）
図５は、第２実施形態に係る半導体装置の断面図である。
第１実施形態に係る半導体装置１００は、基板表面に形成されたトレンチ内にゲート電極が設けられた、いわゆるトレンチ型のＭＯＳＦＥＴである。
これに対して、本実施形態に係る半導体装置３００は、基板表面上にゲート電極が設けられた、いわゆるプレーナ型のＭＯＳＦＥＴである。
その他の、例えば、ｎ形ピラー１２およびｐ形ピラー１３の構成については、第１実施形態と同様である。
本実施形態によれば、第１実施形態と同様に、半導体装置のオン抵抗の増加を抑制しつつ、アバランシェ耐量を向上させることが可能である。
（第３実施形態）
図６は、第３実施形態に係る半導体装置の断面図である。
なお、図６において、第１実施形態と同様の構成を採用可能な要素については、図２と同じ符号を付し、その詳細な説明は適宜省略する。
第３実施形態に係る半導体装置４００は、例えば、ＩＧＢＴである。
半導体装置４００は、半導体装置１００におけるドレイン領域１０に代えて、バッファ領域４０およびコレクタ領域３８を有する。また、半導体装置４００は、エミッタ領域２２、コレクタ電極３０、およびエミッタ電極３２を備える。
バッファ領域４０は、ｎ形の半導体領域である。バッファ領域４０のｎ形の不純物濃度は、ｎ形半導体領域１１のｎ形の不純物濃度よりも高い。
コレクタ領域３８は、ｐ形の半導体領域である。コレクタ領域３８のｐ形の不純物濃度は、ｎ形半導体領域１１のｎ形の不純物濃度よりも高い。コレクタ領域３８のｐ形の不純物濃度は、例えば、バッファ領域４０のｎ形の不純物濃度と等しい。
バッファ領域４０は、コレクタ領域３８上に設けれている。バッファ領域４０およびコレクタ領域３８は、素子領域１および終端領域２に設けられている。
コレクタ領域３８は、コレクタ電極３０と電気的に接続されている。また、エミッタ領域２２は、エミッタ電極３２と電気的に接続されている。
ｎ形半導体領域１１は、バッファ領域４０上に設けられている。
その他の、例えば、ｎ形ピラー１２およびｐ形ピラー１３の構成については、第１実施形態と同様である。
本実施形態によれば、第１実施形態と同様に、半導体装置のオン抵抗の増加を抑制しつつ、アバランシェ耐量を向上させることが可能である。
（製造方法について）
第１実施形態に係る半導体装置１００の製造方法について説明する。
図７および図８は、第１実施形態に係る半導体装置１００の製造工程を表す、工程断面図である。各図において、左側の図は素子領域１の様子を表し、右側の図は終端領域２の様子を表している。
まず、図７（ａ）に表すように、ドレイン領域１０が形成されたｎ形の基板５上に、フォトレジストＰＲを形成する。フォトレジストＰＲは、この後に形成されるトレンチの形状に合わせてパターニングされている。
次に、図７（ｂ）に表すように、フォトレジストＰＲを用いて、基板５にトレンチＴを形成する。各トレンチＴの間の、ｎ形の半導体領域は、ｎ形ピラー１２に相当する。このとき、素子領域１に形成されるトレンチＴのＸ方向における幅は、終端領域２に形成されるトレンチＴのＸ方向における幅よりも短い。また、素子領域１に形成されるｎ形ピラー１２のＸ方向における幅は、終端領域２に形成されるｎ形ピラー１２のＸ方向における幅と同じである。
なお、トレンチＴを形成する際に、フォトレジストＰＲを用いてハードマスクを形成し、当該ハードマスクを用いて基板５にトレンチＴを形成してもよい。
次に、図７（ｃ）に表すように、基板５上にｐ形の半導体膜を形成し、基板５の表面に存在する余剰な半導体膜を除去する。半導体膜の堆積は、例えば、エピタキシャル成長法により行われる。このとき、素子領域１では、トレンチＴ内に埋め込まれたがｐ形の半導体層が形成される。これに対して、終端領域２では、トレンチＴのＸ方向における幅が広いため、トレンチＴは完全に埋め込まれず、トレンチＴの内壁に沿ってｐ形の半導体層が形成される。そして、終端領域２では、トレンチＴよりもＸ方向における幅が短いトレンチＴ´が形成される。
素子領域１において、トレンチＴに埋め込まれた半導体層は、ｐ形ピラー１３に相当する。終端領域２において、トレンチＴの内壁に沿って形成された半導体層は、ｐ形半導体領域１３１に相当する。
次に、図８（ａ）に表すように、ノンドープのＳｉ膜１３２ａを基板５上に堆積する。素子領域１では、既にトレンチＴにｐ形の半導体層が埋め込まれているため、基板５の表面上にＳｉ膜１３２ａが堆積する。これに対して、終端領域２では、トレンチＴ´内にＳｉ膜１３２ａが堆積する。このとき、トレンチＴ´は、Ｓｉ膜１３２ａによって埋め込まれる。
次に、図８（ｂ）に表すように、基板５の表面に存在する余剰なＳｉ膜を除去する。この工程により、トレンチＴ´内に設けられたノンドープのＳｉ層１３２ｂが形成される。
その後、半導体基板５を加熱することで、ｐ形の不純物が、ｐ形半導体領域１３１から、Ｓｉ層１３２ｂに拡散し、ｐ−形半導体領域１３２が形成される。
次に、他の半導体領域や電極、絶縁層などを形成することで、半導体装置１００が得られる。
ここで、本製造方法による作用および効果について説明する。
上述したように、終端領域２に形成されたトレンチ内にｐ形の半導体層を形成し、ノンドープの半導体層を形成して終端領域２のトレンチを埋め込むことで、半導体装置１００におけるアバランシェ耐量の低下を抑制することが可能となる。
この理由は以下の通りである。
スーパージャンクション構造を有する半導体装置においては、ＱｎとＱｐとが等しいときに、最も高いアバランシェ耐量が得られる。そして、ＱｎとＱｐの差が大きくなるほど、半導体装置のアバランシェ耐量も低下する。
ｎ形の半導体基板にトレンチを形成して、ｐ形の半導体材料を埋め込む場合、トレンチの幅や深さにばらつきがあると、ＱｎとＱｐのバランスが大きく崩れる。これは、例えば、トレンチの幅が設計値よりも広くなった場合、ｎ形ピラーが細くなることによるＱｎの低下に加え、トレンチ内に埋め込まれるｐ形の半導体層の幅が広くなることによるＱｐの増加が生じるためである。
スーパージャンクション構造を用いたＭＯＳＦＥＴでは、ＱｎとＱｐが等しいときに最も高い耐圧が得られ、ＱｎとＱｐに差が生じると、ＱｎとＱｐの差に応じて耐圧が低下する。特に、終端領域２では、素子領域１に比べて、ＱｎとＱｐに差が生じた場合の耐圧の低下が大きい。そのため、ＱｎとＱｐに差がある場合においてアバランシェ状態となった際、素子領域１より先に、終端領域２で正孔が発生する。
しかし、終端領域２は素子領域１に比べてソース電極３２との接触面積が小さい。このため、終端領域２で発生した正孔は、素子領域１に比べてソース電極３２から排出され難く、この結果アバランシェ耐量が低下する。
これに対して、本実施形態では、終端領域のトレンチに対して、一定量のｐ形の半導体材料を堆積させた後に、ノンドープの半導体材料を堆積させてトレンチを埋め込む。このため、トレンチの幅や深さにばらつきあがり、Ｑｎが変動した場合であっても、堆積される半導体材料のＱｐは、トレンチの幅や深さのばらつきに起因して変化しない。
従って、終端領域におけるトレンチにｐ形の半導体材料を埋め込んでスーパージャンクション構造を形成する場合に比べて、トレンチの製造ばらつきに起因するＱｎとＱｐの差を低減することが可能となる。この結果、ＱｎとＱｐの差によるアバランシェ耐量の低下を抑制することが可能となる。
また、終端領域のトレンチのＸ方向における幅を、素子領域のトレンチのＸ方向における幅よりも長くなるようにトレンチを形成することで、素子領域１におけるｐ形ピラー１３と、終端領域２におけるｐ形半導体領域１３１と、をより少ない工程で形成することが可能である。
終端領域２のｎ形ピラー１２のＸ方向における幅が、素子領域１のｎ形ピラー１２のＸ方向における幅と同じであり、かつ、終端領域のトレンチのＸ方向における幅が、素子領域のトレンチのＸ方向における幅と同じである場合、終端領域２に、素子領域１と同様にｐ形半導体材料を堆積させると、終端領域２のトレンチは、ｐ形の半導体材料により埋め込まれてしまう。これを回避し、かつ終端領域２においてＱｎとＱｐの差を小さくするためには、素子領域１と終端領域２のそれぞれについて成膜工程を行わなければならない。
終端領域２のｎ形ピラー１２のＸ方向における幅が、素子領域１のｎ形ピラー１２のＸ方向における幅よりも小さく、かつ、終端領域のトレンチのＸ方向における幅が、素子領域のトレンチのＸ方向における幅と同じである場合についても同様に、終端領域２においてＱｎとＱｐの差を小さくするためには、素子領域１と終端領域２のそれぞれについて成膜工程を行わなければならない。
しかし、終端領域２のトレンチのＸ方向における幅を、素子領域１のトレンチのＸ方向における幅よりも長くなるようにトレンチを形成することで、素子領域１と終端領域２に対して同時にｐ形半導体材料を堆積させて、素子領域１のｐ形ピラー１３および終端領域２のｐ形半導体領域１３１を形成することが可能となる。
上述した、各実施形態で述べた、各半導体領域における不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１…素子領域 ２…終端領域 ５…半導体基板 １０…ドレイン領域 １１…ｎ形半導体領域 １２…ｎ形ピラー １３…ｐ形ピラー １３１…ｐ形半導体領域 １３２…ｐ−形半導体領域 ２０…ベース領域 ２２…ソース領域 ３０…ドレイン電極 ３２…ソース電極 ３６…ゲートパッド ４０…バッファ領域 ３８…コレクタ領域

Claims (4)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域内に設けられ、第１方向に延び、且つ前記第１方向に対して直交する第２方向において複数設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域上に選択的に設けられた第１導電形の第４半導体領域と、
    第１絶縁膜を介して、前記第１半導体領域、前記第３半導体領域、および前記第４半導体領域に向かい合うゲート電極と、
    前記第４半導体領域と電気的に接続された第１電極と、
    を有する素子領域と、
    前記第１半導体領域内に設けられ、前記第２方向において複数設けられた第２導電形の第５半導体領域と、
    前記第１半導体領域と前記第５半導体領域との間に設けられ、前記第５半導体領域の第２導電形の不純物濃度よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域と、
    を有し、前記素子領域を囲む終端領域と、
    前記第１半導体領域と電気的に接続された第２電極と、
    を有する半導体装置。
  2. 前記第２方向における前記第５半導体領域の幅、及び前記第６半導体領域の幅の和は、前記第２方向における前記第２半導体領域の幅よりも大きい請求項１記載の半導体装置。
  3. 隣り合う前記第６半導体領域の間の前記第２方向における距離は、隣り合う前記第２半導体領域の間の前記第２方向における距離と等しい請求項２記載の半導体装置。
  4. 第１導電形の半導体基板上に複数のトレンチを第１方向において形成する第１工程であって、第１領域において形成されるトレンチの前記第１方向における幅が、前記第１領域を囲む第２領域におけるトレンチの前記第１方向における幅よりも短くなるようにトレンチを形成する第１工程と、
    前記半導体基板上に第２導電形の半導体材料を堆積させることで、前記第１領域に形成された前記トレンチを埋め込むとともに、前記第２領域に形成された前記トレンチの内壁に第１半導体層を形成する第２工程と、
    前記半導体基板上にノンドープの半導体材料を堆積させることで、前記第１半導体層が形成された前記トレンチ内にノンドープの第２半導体層を形成する第３工程と、
    を備えた半導体装置の製造方法。
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