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JP2015231022A - 半導体装置 - Google Patents

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Abstract

【課題】小さなゲート電極にキャパシタのような回路インピーダンス低減素子とゲート導電ポストを隣接して配置することができる信頼性の高い半導体装置を提供する。【解決手段】絶縁基板と、おもて面にゲート電極およびソース電極を有するスイッチング素子と、ソース配線層およびゲート配線層を有し絶縁基板のおもて面に対向するプリント基板と、一端がゲート電極に電気的かつ機械的に接続され、他端がゲート配線層に電気的かつ機械的に接続されたゲート導電ポストと、ソース導電ポストと、一端がゲート電極に電気的かつ機械的に接続され、他端がソース配線層に電気的かつ機械的に接続された回路インピーダンス低減素子を備え、ゲート電極に接続されたゲート電極ポストの端部、もしくはゲート電極に接続された回路インピーダンス低減素子の端部のいずれかが、ゲート電極の電極面からずらして配置されている。【選択図】 図1

Description

この発明は、パワー半導体素子を搭載した半導体装置に関する。
インバータ装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して半導体装置(パワー半導体モジュール)が使用されている。
図4は、特許文献1に記載された従来のパワー半導体モジュール500の要部断面図である。このパワー半導体モジュール500は、絶縁基板54と、スイッチング素子56と、プリント基板61と、導電ポスト58と、キャパシタ67を備えている。
スイッチング素子56は、パワーMOSFETやIGBT(絶縁ゲートバイポーラトランジスタ)などの縦型のパワー半導体素子である。例えばスイッチング素子56がパワーMOSFETの場合、おもて面にゲート電極とソース電極を、裏面にドレイン電極を有する。そして、スイッチング素子56のドレイン電極と絶縁基板54の回路板52が、ハンダなどを用いて電気的かつ機械的に接続されている。また、スイッチング素子56のゲート電極およびソース電極と、絶縁基板54に対向するプリント基板61に備えられた導電ポスト58が、ハンダなどを用いて電気的かつ機械的に接続されている。また、プリント基板61の配線層59と、導電ポスト58が電気的に接続されている。すなわち、パワー半導体モジュール500においては、スイッチング素子56のドレイン配線は、主に絶縁基板54の回路板52で行われており、ゲート配線およびソース配線は、主に導電ポスト58およびプリント基板61の配線層59で行われている。
そしてパワー半導体モジュール500においては、絶縁基板54とプリント基板61の間にキャパシタ67が設けられ、キャパシタ67の一端はプリント基板61のソース配線層に接続され、他端は絶縁基板54の回路板52に接続される。すなわち、スイッチング素子56のソース電極とドレイン電極の間に、キャパシタ67を接続している。

また、スイッチング素子のゲート電極とソース電極の間にキャパシタを接続することにより、スイッチング素子が意図せずターンオンしないようにした半導体装置が提案されている(特許文献2)。
特開2013−222950号公報 特開2000−243905号公報
特許文献1に記載のパワー半導体モジュールの構成を基に、特許文献2に記載の回路構成を実現するために、スイッチング素子のゲート電極と、プリント基板のソース配線層の間に、キャパシタを配置することが考えられる。図5にこの構成であるパワー半導体モジュール600の断面模式図を示す。この図で示す通り、プリント基板61のソース配線層59bと、スイッチング素子56のゲート電極56aとの間に、キャパシタ67を配置することが考えられる。
しかしながら、特許文献1においてキャパシタ67が配置されていた回路板52に比べ、スイッチング素子56のゲート電極56aは非常に小さい。さらに、ゲート電極56aには、キャパシタ67だけでなくゲート導電ポスト58aも配置する必要がある。そのため、キャパシタ67と、ゲート導電ポスト58aをゲート電極56aに並べて配置しようとした場合、図6に示すように、キャパシタ87とゲート導電ポスト79aの間隔Lを狭くしなければならない。そのため、ゲート電極に固定するための接合材57が、リフロー処理時にゲート導電ポスト58aとキャパシタ67の間を毛管現象で這い上がってしまう。その結果、図6で示すように、キャパシタ67の両端間や、ゲート配線層59aとソース配線層59bとの間が接合材57で短絡するという課題が発生する。
なお上記課題は、製造上などの都合でチップ面積が大きくできず、このためゲート電極も小さくせざるを得ないSiCなどのワイドバンドギャップ半導体において、さらに顕著となる。
この発明の目的は、上記課題に着目してなされたものであり、小さなゲート電極に例えばキャパシタのような回路インピーダンス低減素子とゲート導電ポストを隣接して配置する場合、高い信頼性を備えた半導体装置を提供することにある。
前記の目的を達成するために、この発明の一態様では、半導体装置は、おもて面に導電板が固定された絶縁基板と、おもて面にゲート電極およびソース電極を有し、裏面が前記導電板に固定されたスイッチング素子と、ソース配線層およびゲート配線層を有し、前記絶縁基板のおもて面に対向するプリント基板と、一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ゲート配線層に電気的かつ機械的に接続されたゲート導電ポストと、一端が前記ソース電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続されたソース導電ポストと、一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続された回路インピーダンス低減素子とを備え、前記ゲート電極に電気的かつ機械的に接続されたゲート電極ポストの端面、もしくは前記ゲート電極に電気的かつ機械的に接続された回路インピーダンス低減素子の端面のいずれかが、前記ゲート電極の電極面からずらして配置された構成とする。
この発明によれば、小さなゲート電極にキャパシタのような回路インピーダンス低減素子とゲート導電ポストを隣接して配置することができる信頼性の高い半導体装置を提供することができる。
この発明に係る実施例1の半導体装置100の構成図である。 半導体装置100の回路図である。 この発明に係る実施例2の半導体装置200の構成図である。 従来のパワー半導体モジュール500の構成図である。 ゲート電極にキャパシタを設置した半導体装置600の要部断面図である。 図5のB部拡大図である。
実施の形態を以下の実施例で説明する。尚、従来と同一符号は同一部位を示す。
なお、本出願の明細書および特許請求の範囲に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、ハンダや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。
図1は、この発明に係る実施例1の半導体装置100の構成図である。図1(a)は全体の要部断面図であり、図1(b)はA部の拡大断面図であり、図1(c)はA部の拡大平面図である。
この半導体装置100は、上アームと下アームを備えた2in1モジュールと呼ばれる構成であり、図1(a)ではその内の片アーム分の構成を示している。半導体装置100は、絶縁基板1と、スイッチング素子10と、プリント基板5と、ゲート導電ポスト9aと、ソース導電ポスト9bと、回路インピーダンス低減素子としてのキャパシタ17を備える。さらに、絶縁基板1に固定された外部端子14と、これらの内部部材を金属板4の裏面を露出して封止する樹脂16を備える。
絶縁基板1は、セラミック板2と、回路板3と、金属板4で構成されている。セラミック板2のおもて面に回路板3が固定され、裏面に金属板4が固定されている。
スイッチング素子10は、パワーMOSFETやIGBT(絶縁ゲートバイポーラトランジスタ)などの縦型のパワー半導体素子である。本実施例では、スイッチング素子10がパワーMOSFETである場合について説明する。スイッチング素子10はおもて面にゲート電極13とソース電極12を有し、裏面にドレイン電極11を有する。ゲート電極13は、スイッチング素子10のおもて面において、ゲート信号入力用の配線部材を電気的かつ機械的に接続するための電極であり、ゲートパッドとも呼ばれる。そしてドレイン電極11は、絶縁基板1の回路板3に電気的かつ機械的に接続されている。
プリント基板5は、絶縁基板1の回路板3側の面と対向して配置されている。プリント基板5は、樹脂などで構成される絶縁板6、ゲート配線として用いられるゲート配線層8a、およびソース配線として用いられるソース配線層8bを有している。ゲート配線層8aおよびソース配線層8bは、銅などの金属で構成されている。また、プリント基板には、スルーホールに挿入されるなどして、円柱形状のゲート導電ポスト9aおよびソース導電ポスト9bが固定されている。ゲート導電ポスト9aおよびソース導電ポスト9bは、銅などの金属で構成されている。
ゲート配線層8a及びゲート導電ポスト9aなどで構成される半導体装置100のゲート配線の配線インダクタンスの値はLgoである。また、半導体装置100のゲート配線には図示しないゲート抵抗が備えられ、その抵抗値はRgである。
ゲート導電ポスト9aの一端は、ゲート配線層8aと電気的かつ機械的に接続されている。またゲート導電ポスト9aの他端は、ハンダなどの導電性の接合材40を用いて、ゲート電極13と電気的かつ機械的に接続されている。
ソース導電ポスト9bの一端は、ソース配線層8bと電気的かつ機械的に接続されている。またソース導電ポスト9bの他端は、ソース電極12と電気的かつ機械的に接続されている。
本実施例においては、回路インピーダンス低減素子17が、絶縁基板1とプリント基板5の間に配置されている。以下においては、回路インピーダンス低減素子としてキャパシタを適用した場合について説明する。キャパシタ17の一端は、ソース配線層8bと電気的かつ機械的に接続されている。またキャパシタ17の他端は、ハンダなどの導電性の接合材40を用いて、ゲート電極13と電気的かつ機械的に接続されている。キャパシタ17の容量はCgsである。
そして、図1(b)および図1(c)に示すように、ゲート導電ポスト9aの端部もしくはキャパシタ17の端部の少なくともいずれかを、ゲート電極13の電極面からずらして配置している。図1では、キャパシタ17をゲート電極13の電極面からずらして配置している。ゲート導電ポスト9aの端部もしくはキャパシタ17の端部の少なくともいずれかを、ゲート電極13の電極面からずらして配置することにより、ゲート導電ポスト9aとキャパシタ17の間隔Lを大きくとることができる。そのため、ハンダなどの導電性の接合材40の毛管現象による這い上がりは発生しなくなり、前述の短絡現象を防止することができる。また、ゲート導電ポスト9aの端部もしくはキャパシタ17の端部の少なくともいずれかを、ゲート電極13の電極面からずらして配置したとしても、ずらした端部とゲート電極13との接合面には、図1(b)で示すように接合材40によるフィレットが形成されるので、電気的接続を確保することができる。
さらに、ゲート電極13の電極面から端部をずらして配置することにより、図1(b)に示すように接合材40のフィレットが非対称となるため、接合材40の這い上がり現象を効果的に防止することができる。
なお、接合材40の這い上がり現象や、それによるキャパシタ17の端部同士の短絡現象を確実に防止するため、キャパシタ17の側面を絶縁膜43で覆っても良い。
本実施例において、スイッチング素子10はSiCやGaNなどのワイドバンドギャップ半導体もしくはSi半導体で構成されたスイッチング素子である。特にワイドバンドギャップ半導体は、製造上などの都合でチップ面積が大きくできず、このためゲート電極を小さくせざるを得ないため、小さいゲート電極でも適用可能な本発明が非常に効果的である。
また、スイッチング素子10は実施例に記載のパワーMOSFETに限られず、IGBT(絶縁ゲート型バイポーラトランジスタ)やバイポーラトランジスタの場合もある。スイッチング素子10にIGBTを適用する場合は、上記実施形態におけるソース電極はエミッタ電極に、上記ドレイン電極はコレクタ電極にそれぞれ置き換えればよい。スイッチング素子10にバイポーラトランジスタを適用する場合には、さらに上記ゲート電極をベース電極に置き換えればよい。
図2は、2in1モジュールである半導体装置100の回路図である。スイッチング素子10がターンオフした際、ゲート配線に流れる電流とゲート配線のインダクタンスLgo、ゲート抵抗Rgとの共振による電流の振動が発生する。そしてその電流の振動で、ゲート電圧がしきい値以上に持ち上がり、本来オフ状態であるスイッチング素子10が意図せずターンオンする場合がある。
また、下アームのスイッチング素子10がオフ状態である時に、上アームのスイッチング素子10がターンオンすると、下アームのスイッチング素子10の寄生ダイオードが逆回復し、下アームのドレイン電圧が急激に上昇する。この電圧上昇の傾き(dV/dt)と、下アームのスイッチング素子10の帰還容量を乗算した値である電流が、下アームのスイッチング素子10のゲート電位を上昇させる。そして、下アームのスイッチング素子10のゲート電位が閾電圧を超えると、下アームのスイッチング素子10は意図せずターンオンする場合がある。
これらの意図しないターンオンを抑制するには、スイッチング素子10のゲートとソースとの間に、電流バイパス効果を有する回路インピーダンス低減素子(ここではキャパシタ17)を接続することが有効である。さらに、回路インピーダンス低減素子での電流バイパス効果を大きく発揮させるには、ゲート配線のインダクタンスLgoを小さくすると良く、特に内部のゲート配線インダクタンスLgをできるだけ低減することが効果的である。
従来例のパワー半導体モジュール500のように、ゲート配線としてゲート導電ポストおよびゲート配線層を使用すれば、ボンディングワイヤを用いたゲート配線に比べLgoを低減することができる。なぜならボンディングワイヤと比較して、ゲート導電ポスト9aは径が太く、またゲート配線層8aは幅広だからである。
そして本実施例のように、キャパシタ17の一端をスイッチング素子10のゲート電極13に電気的かつ機械的に接続することで、キャパシタ17とゲート電極13の間の配線距離はほぼゼロとなる。このため、内部のゲート配線インダクタンスLgをほぼゼロにすることができる。その結果、スイッチング素子10の意図しないターンオンの発生を効果的に抑制することができる。スイッチングスピードの速いスイッチング素子、例えばIGBTやSiC−MOSFETでは意図しないターンオンが発生しやすいので、本発明が特に有効になる。
また上記実施形態においては、回路インピーダンス低減素子としてキャパシタを用いているが、これに限定されるものではなく、ダイオードやMOSFETを適用することもできる。要はスイッチング素子10のゲート配線とソース配線の間を必要に応じて電気的に接続し、ゲート電圧の変動を抑制する電流バイパス効果を備えた素子であればよい。
図3は、この発明に係る実施例2の半導体装置200の構成図である。図2(a)は、実施例1の図1(b)の断面図に相当し、図2(b)は実施例1の図1(c)の平面図に相当する。
本実施例においては、ゲート導電ポスト9aの端部およびキャパシタ17の端部と、ゲート電極13との間に、ゲート電極13より面積の大きい導電性の支持板41を配置している。そして、支持板41と導電性の接合材40、42を経由して、ゲート導電ポスト9aの端部およびキャパシタ17の端部と、ゲート電極13が電気的かつ機械的に接続されている。これにより、ゲート導電ポスト9aの端部もしくはキャパシタ17の端部の少なくともいずれかを、ゲート電極13の小さい電極面からずらして配置しても、ゲート電極13との電気的接続が確保できる。
そして実施例1と同様、ゲート導電ポスト9aの端部もしくはキャパシタ17の端部の少なくともいずれかを、ゲート電極13の電極面からずらして配置することにより、ゲート導電ポスト9aとキャパシタ17の間隔Lを大きくとることができる。そのため、ハンダなどの導電性の接合材40の毛管現象による這い上がりを防止でき、前述の短絡現象を防止することができる。
なお、接合材40の這い上がり現象や、それによるキャパシタ17の端部同士の短絡現象を確実に防止するため、キャパシタ17の側面を絶縁膜43で覆っても良い。
以上、図面を用いて本発明の半導体装置の実施形態について説明したが、本発明の半導体装置は、実施形態及び図面の記載に限定されるものではなく、本発明の趣旨を逸脱しない範囲で幾多の変形が可能である。
1 絶縁基板
2 セラミック板
3 回路板
4 金属板
5 プリント基板
6 絶縁板
8a ゲート配線層
8b ソース配線層
9a ゲート導電ポスト
9b ソース導電ポスト
10 スイッチング素子
11 ドレイン電極
12 ソース電極
13 ゲート電極
14 外部端子
16 樹脂
17 回路インピーダンス低減素子(キャパシタ)
30 還流ダイオード
40 接合材
41 支持板
42 接合層
43 絶縁膜
100,200 半導体装置

Claims (7)

  1. おもて面に回路板が固定された絶縁基板と、
    おもて面にゲート電極およびソース電極を有し、裏面が前記回路板に固定されたスイッチング素子と、
    ソース配線層およびゲート配線層を有し、前記絶縁基板のおもて面に対向するプリント基板と、
    一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ゲート配線層に電気的かつ機械的に接続されたゲート導電ポストと、
    一端が前記ソース電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続されたソース導電ポストと、
    一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続された回路インピーダンス低減素子と、を備え、
    前記ゲート電極に電気的かつ機械的に接続されたゲート電極ポストの端部、もしくは前記ゲート電極に電気的かつ機械的に接続された回路インピーダンス低減素子の端部のいずれかが、前記ゲート電極の電極面からずらして配置された半導体装置。
  2. 前記ゲート導電ポストの一端および前記回路インピーダンス素子の一端と、前記ゲート電極との間に、前記ゲート電極の電極面より面積の大きい導電性の支持板が配置されている請求項1に記載の半導体装置。
  3. 前記ゲート電極の電極面からずらして配置された端面を有する回路インピーダンス低減素子の側面が、絶縁膜で覆われている請求項1または2に記載の半導体装置。
  4. 前記回路インピーダンス低減素子が、キャパシタ、ダイオードもしくはMOSFETであることを特徴とする請求項1または2に記載の半導体装置。
  5. 前記スイッチング素子が、MOSFET、IGBTもしくはバイポーラトランジスタであることを特徴とする請求項1または2に記載の半導体装置。
  6. 前記MOSFETもしくはIGBTが、ワイドバンドギャップ半導体もしくはSi半導体で構成されることを特徴とする請求項5に記載の半導体装置。
  7. 前記MOSFETもしくはIGBTが、SiC半導体で構成されることを特徴とする請求項5に記載の半導体装置。
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