JP2014530543A - 複数の構成を有するインピーダンス整合回路 - Google Patents

Abstract

複数の構成を有する再構成可能なインピーダンス整合回路が開示される。再構成可能なインピーダンス整合回路は、リアクティブ素子（例えば、インダクタおよび／またはキャパシタ）のセットおよびスイッチのセットで実現されうる。異なる構成は、前記スイッチの異なる設定で得られることができ、異なるインピーダンス調整曲線と関連しうる。これは、再構成可能なインピーダンス整合回路が、より良いインピーダンス整合を負荷回路（例えば、アンテナ）へ提供することを可能にしうる。例示的な設計において、再構成可能なインピーダンス整合回路は、より良いインピーダンス整合を提供するために、再構成可能なインピーダンス整合回路のインピーダンスを調整するように構成された、少なくとも１つの可変リアクティブ素子を含む。例示的な設計において、再構成可能なインピーダンス整合回路は、少なくとも１つの再構成可能なリアクティブ素子を含み、その各々は、直列素子またはシャント素子として結合されることができる。

Description

本願は、一般に電子技術に関し、より詳細には、ワイヤレスデバイスでの使用に適するインピーダンス整合回路に関する。

ワイヤレス通信システムにおけるワイヤレスデバイス（例えば、セルラーフォンまたはスマートフォン）は、双方向通信でデータを送信および受信しうる。ワイヤレスデバイスは、データ送信のための送信機およびデータ受信のための受信機を含みうる。データ送信について、送信機は、変調された信号を得るために、データを有する無線周波数（ＲＦ）キャリア信号を変調し、適切な出力電力レベルを有する出力ＲＦ信号を得るために、変調された信号を増幅し、基地局へアンテナを介して出力ＲＦ信号を送信しうる。データ受信について、受信機は、アンテナを介して受信されたＲＦ信号を得ることができ、基地局によって送信されたデータを再生するために、受信されたＲＦ信号を調節および処理しうる。

送信機は、電力増幅器（ＰＡ）、フィルタ、等といった、様々な回路を含みうる。受信機はまた、低雑音増幅器（ＬＮＡ）、フィルタ、等といった、様々な回路を含みうる。インピーダンス整合回路は、アンテナと、送信機および／または受信機との間で結合されることができ、アンテナ、電力増幅器、またはＬＮＡに対してインピーダンス整合を行いうる。インピーダンス整合回路は、ワイヤレスデバイスの性能に対して大きな影響を有しうる。

図１は、ワイヤレスデバイスの１つの例示的な設計を示す。 図２は、ワイヤレスデバイスの１つの例示的な設計を示す。 図３は、ワイヤレスデバイスの１つの例示的な設計を示す。 図４は、調節可能なインピーダンス整合回路の概略図を示す。 図５Ａは、異なる構成のインピーダンス整合回路を示す。 図５Ｂは、異なる構成のインピーダンス整合回路を示す。 図５Ｃは、異なる構成のインピーダンス整合回路を示す。 図５Ｄは、異なる構成のインピーダンス整合回路を示す。 図５Ｅは、異なる構成のインピーダンス整合回路を示す。 図５Ｆは、異なる構成のインピーダンス整合回路を示す。 図６Ａは、図５Ａおよび５Ｂにおけるインピーダンス整合回路についてのインピーダンス調整曲線のスミスチャートを示す。 図６Ｂは、図５Ａにおけるインピーダンス整合回路についてのインピーダンス調整曲線のスミスチャートを示す。 図６Ｃは、図５Ｃおよび５Ｄにおけるインピーダンス整合回路についてのインピーダンス調整曲線のスミスチャートを示す。 図６Ｄは、図５Ｅおよび５Ｆにおけるインピーダンス整合回路についてのインピーダンス調整曲線のスミスチャートを示す。 図７は、再構成可能なインピーダンス整合回路の概略図を示す。 図８Ａは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｂは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｃは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｄは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｅは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｆは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｇは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｈは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｉは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｊは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｋは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｌは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｍは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｎは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｏは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｐは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｑは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｒは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｓは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図８Ｔは、図７における再構成可能なインピーダンス整合回路の１つの構成を示す。 図９Ａは、１つの再構成可能なインピーダンス整合回路の概略図を示す。 図９Ｂは、１つの再構成可能なインピーダンス整合回路の概略図を示す。 図９Ｃは、１つの再構成可能なインピーダンス整合回路の概略図を示す。 図１０は、アンテナ対周波数のインピーダンスのスミスチャートを示す。 図１１は、再構成可能なインピーダンス整合回路のためのルックアップテーブルを示す。 図１２は、再構成可能なインピーダンス整合回路の８つの異なる設定についてのアンテナ効率のプロットを示す。 図１３は、インピーダンス整合を行うためのプロセスを示す。

詳細な説明

下記に説明された詳細な説明は、本開示の例示的な設計の説明として意図され、本開示が実現される唯一の設計を表すことを意図しない。「例として、事例として、または実例として機能すること」を意味するために、「例示的な」という用語が、本明細書で使用される。「例示的な」ものとして、本明細書で説明されるいずれの設計も、他の設計と比較して、必ずしも、好ましいまたは効果的なものと解釈されるものではない。詳細な説明は、本開示の例示的な設計の完全な理解を提供することを目的とした特定の詳細を含む。本明細書で説明される例示的な設計は、これらの特定の詳細なしで実現されうることが当業者に明らかになるであろう。いくつかの事例では、周知の構造およびデバイスが、本明細書に示される例示的な設計の新規性を曖昧にすることを避けるために、ブロック図形式で示される。

複数の構成を有するインピーダンス整合回路が、本明細書で説明され、また再構成可能なインピーダンス整合回路と呼ばれる。再構成可能なインピーダンス整合回路は、リアクティブ素子／コンポーネントのセット、およびスイッチのセットを含む。リアクティブ素子は、インダクタまたはキャパシタでありうる。異なる構成は、下記で説明されるように、異なる配置でリアクティブ素子を結合するためのスイッチを制御することによって得られうる。例えば、与えられたリアクティブ素子の一端は、スイッチを介して再構成可能なインピーダンス整合回路で複数のノードのうちの１つと結合されうる。再構成可能なインピーダンス整合回路の各構成は、リアクティブ素子の異なる配置と一致する。再構成可能なインピーダンス整合回路の複数の構成は、より広範囲のインピーダンス値をサポートすることができ、より良いインピーダンス整合を可能にすることができ、それは、性能を改善しうる。

本明細書で説明される再構成可能なインピーダンス整合回路は、セルラーフォン、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、ブルートゥースデバイス、消費者向け電子デバイス、等といった、様々なタイプのワイレスデバイスで使用されうる。

図１は、ワイヤレスデバイス１００の例示的な設計のブロック図を示す。この例示的な設計において、ワイヤレスデバイス１００は、データプロセッサ／コントローラ１１０、トランシーバ１２０、およびアンテナ１５２を含む。トランシーバ１２０は、双方向性のワイヤレス通信をサポートする送信機１３０および受信機１６０を含む。ワイヤレスデバイス１００は、ロングタームエボリューション（ＬＴＥ）、符号分割多元接続（ＣＤＭＡ）１Ｘまたはｃｄｍａ２０００、ワイドバンドｃｄｍａ（ＷＣＤＭＡ（登録商標））、グローバルシステムフォーモバイルコミュニケーションズ（ＧＳＭ（登録商標））、８０２．１１、等をサポートしうる。

送信パスにおいて、データプロセッサ１１０は、送信されるべきデータを処理（例えば、符号化または変調）し、送信機１３０へアナログ出力信号を提供する。送信機１３０内で、送信（ＴＸ）回路１３２は、ベースバンドからＲＦへアナログ出力信号を、増幅、フィルタリング、およびアップコンバートし、変調された信号を提供する。送信回路１３２は、増幅器、フィルタ、ミキサ、発振器、局部発振器（ＬＯ）発生器、フェーズルックドループ（ＰＬＬ）、等を含みうる。電力増幅器（ＰＡ）１３４は、変調された信号を受信および増幅し、適切な出力電力レベルを有する増幅されたＲＦ信号を提供する。ＴＸフィルタ１３６は、増幅されたＲＦ信号を送信バンドで信号コンポーネントに渡すためにフィルタリングし、信号コンポーネントを受信バンドで弱める。ＴＸフィルタ１３６は出力ＲＦ信号を提供し、そしてそれはスイッチ１４０およびインピーダンス整合回路１５０を通して送られ、アンテナ１５２を介して送信される。インピーダンス整合回路１５０はアンテナ１５２へインピーダンス整合を行い、またアンテナ調整回路、調整可能な整合回路、等と呼ばれる。

受信パスにおいて、アンテナ１５２は、基地局および／または他の送信局から信号を受信し、受信されたＲＦ信号が提供され、そしてそれは、インピーダンス整合回路１５０およびスイッチ１４０を通して送られ、受信機１６０へ提供される。受信機１６０内で、受信（ＲＸ）フィルタ１６２は、受信されたＲＦ信号を受信バンドで信号コンポーネントに渡すためにフィルタリングし、信号コンポーネントを送信バンドで弱める。ＬＮＡ１６４は、ＲＸフィルタ１６２からフィルタリングされたＲＦ信号を増幅し、入力ＲＦ信号を提供する。ＲＸ回路１６６は、ＲＦからベースバンドへ入力ＲＦ信号を、増幅、フィルタリング、およびダウンコンバートし、データプロセッサ１１０へアナログ入力信号を提供する。ＲＸ回路１６６は、増幅器、フィルタ、ミキサ、発振器、ＬＯ発生器、ＰＬＬ、等を含みうる。

図１は、トランシーバ１２０の例示的な設計を示す。トランシーバ１２０の全てまたは一部分は、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、等で実現されうる。例えば、ＴＸ回路１３２、増幅器１３４、ＬＮＡ１６４、およびＲＸ回路１６６は、ＲＦＩＣで実現されうる。電力増幅器１３４および場合により他の回路もまた、別々のＩＣまたはモジュールで実現される。インピーダンス整合回路１５０、および場合により他の回路もまた、別々のＩＣまたはモジュールで実現されうる。

データプロセッサ／コントローラ１１０は、ワイヤレスデバイス１００に対して様々な機能を行いうる。例えば、データプロセッサ１１０は、送信機１３０を介して送信され、受信機１６０を介して受信されているデータについて処理を行う。コントローラ１１０は、ＴＸ回路１３２、ＲＸ回路１６６、スイッチ１４０、および／またはインピーダンス整合回路１５０の動作を制御しうる。メモリ１１２は、データプロセッサ／コントローラ１１０についてプログラムコードおよびデータを記憶しうる。メモリ１１２は、（図１で図示されるような）データプロセッサ／コントローラ１１０の内側、またはデータプロセッサ／コントローラ１１０の外側（図１で図示されず）でありうる。データプロセッサ／コントローラ１１０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣで実現されうる。

図２は、ワイヤレスデバイス２００の例示的な設計のブロック図を示す。この例示的な設計において、ワイヤレスデバイス２００は、データプロセッサ／コントローラ２１０、１次アンテナ２５２ａのためのトランシーバ２２０、および２次アンテナ２５２ｂのための受信機２２２を含む。トランシーバ２２０は、（i）第１のモード／バンドのための双方向性のワイヤレス通信（例えば、ＧＳＭ）をサポートする送信機２３０ａおよび受信機２６０ａ、および（ii）第２のモード／バンドのための双方向性のワイヤレス通信（ＬＴＥ、ｃｄｍａ２０００、またはＷＣＤＭＡ）をサポートする送信機２３０ｂおよび受信機２６０ｂを含む。モードは、ＬＴＥ、ｃｄｍａ２０００、ＷＣＤＭＡ、ＧＳＭ、等と一致しうる。受信機２２２は、データの受信をサポートする受信機２６０ｃおよび２６０ｄを含む。

トランシーバ２２０内で、送信機２３０ａは、ＴＸ回路２３２ａ、電力増幅器２３４ａ、およびＴＸフィルタ２３６ａを含む。受信機２６０ａは、ＲＸフィルタ２６２ａ、ＬＮＡ２６４ａ、ＲＸ回路２６６ａを含む。送信機２３０ｂは、ＴＸ回路２３２ｂ、電力増幅器２３４ｂ、およびデュプレクサ２３８を含む。受信機２６０ｂは、デュプレクサ２３８、ＬＮＡ２６４ｂ、およびＲＸ回路２６６ｂを含む。スイッチ２４０ａは、ＴＸフィルタ２３６ａ、ＲＸフィルタ２６２ａ、およびデュプレクサ２３８と結合される。デュプレクサ２３８は、増幅されたＲＦ信号を電力増幅器２３４ｂからスイッチ２４０へ送り、また、受信されたＲＦ信号をスイッチ２４０ａからＬＮＡ２６４ｂへ送る。インピーダンス整合回路２５０ａは、スイッチ２４０ａとアンテナ２５２ａとの間で結合される。

受信機２２２内で、受信機２６０ｃは、ＲＸフィルタ２６２ｃ、ＬＮＡ２６４ｃ、およびＲＸ回路２６６ｃを含む。受信機２６０ｄは、ＲＸフィルタ２６２ｄ、ＬＮＡ２６４ｄ、およびＲＸ回路２６６ｄを含む。スイッチ２４０ｂは、ＲＸフィルタ２６２ｃおよび２６２ｄと結合される。インピーダンス整合回路２５０ｂは、スイッチ２４０ｂとアンテナ２５２ｂとの間で結合される。

図３は、ワイヤレスデバイス３００の例示的な設計のブロック図を示す。この例示的な設計において、ワイヤレスデバイス３００は、データプロセッサ／コントローラ３１０、トランシーバ３２０、およびアンテナ３５２を含む。トランシーバ３２０は、双方向性のワイヤレス通信をサポートする送信機３３０および受信機３６０を含む。送信機３３０は、直列に結合されたＴＸ回路３３２、電力増幅器３３４、およびインピーダンス整合回路３３６を含む。受信機３６０は、直列に結合されたインピーダンス整合回路３６２、ＬＮＡ３６４、およびＲＸ回路３６６を含む。スイッチ／デュプレクサ３５０は、インピーダンス整合回路３３６および３６２、またアンテナ３５２と結合される。

図１、２、および３は、それぞれ、ワイヤレスデバイス１００、２００、および３００の３つの例示的な設計を示す。一般に、ワイヤレスデバイスは、任意の数のアンテナ、任意の数の送信機、および任意の数の受信機を含みうる。ワイヤレスデバイスはまた、任意の数の周波数バンド上の動作をサポートしうる。ワイヤレスデバイスは、各アンテナに対して、１つまたは複数の送信機および／または１つまたは複数の受信機を含みうる。各送信機および各受信機は、与えられたアンテナで１つまたは複数の周波数バンド上の動作をサポートしうる。

ワイヤレスデバイスは、時分割二重（ＴＤＤ）システムおよび／または周波数分割二重（ＦＤＤ）システムを有する通信をサポートしうる。ＴＤＤシステムを有する通信について、ワイヤレスデバイスは、任意の与えられた時期に、アンテナと送信機または受信機のどちらかとを結合することができるスイッチ（例えば、図１のスイッチ１４０）を含みうる。ＦＤＤシステムを有する通信について、ワイヤレスデバイスは、（i）電力増幅器からアンテナへ出力ＲＦ信号を（ii）アンテナからＬＮＡへ受信されたＲＦ信号を同時に送ることができるデュプレクサ（例えば、図２のデュプレクサ２３８）を含みうる。

図１、２、および３で示されたように、インピーダンス整合回路は、ワイヤレスデバイスの様々な場所において含まれることができ、インピーダンス整合回路の入力および出力に結合する回路のインピーダンスを整合させるために使用されうる。例えば、インピーダンス整合回路（例えば、図１のインピーダンス整合回路１５０）は、フィルタの出力インピーダンスとアンテナのインピーダンスとの間でインピーダンス整合を行いうる。インピーダンス整合回路（例えば、図３のインピーダンス整合回路３３６）はまた、増幅器の出力インピーダンスとフィルタまたはアンテナの入力インピーダンスとの間でインピーダンス整合を行いうる。

アンテナ（例えば、図１のアンテナ１５２）のインピーダンスは、１つのアンテナの設計から別のアンテナの設計へ幅広く変化しうる。さらに、アンテナのインピーダンスは、下記で示されるように、周波数とともに幅広く変化しうる。アンテナのインピーダンスはまた、ワイヤレスデバイスへの人体（例えば、手、顔、等）の接近によって変わりうる。インピーダンス整合回路（例えば、図１のインピーダンス整合回路１５０）は、望ましい性能が得られるように、アンテナのインピーダンスをフィルタ（例えば、図１のＴＸフィルタ１３６）の出力インピーダンスへ整合させるように使用されうる。

図４は、調節可能であるが再構成可能ではないインピーダンス整合回路４１０の例示的な概略図を示す。インピーダンス整合回路４１０は、入力信号（Ｖ_ＩＮ）を受信し、出力信号（Ｖ_ＯＵＴ）を提供する。インピーダンス整合回路４１０内で、インダクタ４１２、および可変キャパシタ（バラクタ）４１４は、直列に結合され、直列の組み合わせは、インピーダンス整合回路４１０の入力と出力との間で結合される。バラクタ４１６およびインダクタ４１８は、並列に結合され、並列の結合は、インピーダンス整合回路４１０の出力と回路接地との間で結合される。バラクタ４１４は、バラクタ４１４の設計および実現によって決まる値の第１の範囲内で可変のキャパシタンスを有する。バラクタ４１６は、バラクタ４１６の設計および実現によって決まる値の第２の範囲内で可変のキャパシタンスを有する。

検出器４２０は、インダクタ４１２の２つの末端と結合される２つの入力、およびコントローラ４３０へ結合される出力を有する。検出器４２０は、インダクタ４１２を介して電圧を検出し、コントローラ４３０へ検出された電圧を提供する。コントローラ４３０は、インダクタ４１２の検出された電圧および既知のインピーダンスに基づいてインピーダンス整合回路４１０の出力で届けられる電力を推定する。コントローラ４３０は、インピーダンス整合回路４１０の出力において、所望した届けられる電力を得るために、バラクタ４１４に対して第１の制御信号（Ｓ１）を、バラクタ４１６に対して第２の制御信号（Ｓ２）を生成する。特に、コントローラ４３０は、検出器４２０から検出された電圧に基づいて、バラクタ４１４のキャパシタンスを変化させるために第１の制御信号を生成し、および／またはバラクタ４１６のキャパシタンスを変化させるために第２の制御信号を生成しうる。

インピーダンス整合回路（例えば、図４のインピーダンス整合回路４１０）は、通常、１つの固定された構成を有する。この構成は、インピーダンス整合回路において各リアクティブ素子（すなわち、各インダクタおよび各バラクタ）がどのように結合されるかを示す。特に、各リアクティブ素子は、固定された構成に対してインピーダンス整合回路内の２つの特定のノード間で結合される。いくつかのリアクティブ素子（例えば、インダクタ４１２および４１８）は、固定されたインピーダンスを有することができ、他のリアクティブ素子（例えば、バラクタ４１４および４１６）は、可変インピーダンスを有しうる。可変リアクティブ素子（例えば、バラクタ）のインピーダンスは、インピーダンス整合回路のインピーダンスを変化するように調節されうる。固定された構成は、インピーダンス整合回路のインピーダンスがどのように調整されることができるかを限定し、それは、インピーダンス整合回路のインピーダンス整合の能力を制限する。

インピーダンス整合回路のインピーダンスは、値の範囲で調節されることができ、それは、インピーダンス調整曲線と呼ばれうる。インピーダンス調整曲線は、インピーダンス整合回路の構成およびインピーダンス整合回路における可変リアクティブ素子に依存しうる。異なる構成は、異なるインピーダンス調整曲線と関連しうる。

図５Ａは、直列構成で結合された単一のリアクティブ素子５１２を有する１素子のインピーダンス整合回路５１０を示す。リアクティブ素子５１２は、キャパシタまたはインダクタであることができ、インピーダンス整合回路５１０の入力と出力との間で結合される。スイッチ５１４は、リアクティブ素子５１２と並列で結合される。スイッチ５１４が開かれると、インピーダンス整合回路５１０は、直列結合のリアクティブ素子５１２を有する。スイッチ５１４が閉じられると、インピーダンス整合回路５１０は、スルー構成（through configuration）を有し、単に入力信号を渡す。

図５Ｂは、シャント構成で結合された単一のリアクティブ素子５２２を有する１素子のインピーダンス整合回路５２０を示す。リアクティブ素子５２２は、キャパシタまたはインダクタであることができ、インピーダンス整合回路５２０の入力／出力と回路接地との間で結合される。

図５Ｃは、「Ｌ」構成で結合された２つのリアクティブ素子５３２および５３４を有する２素子のインピーダンス整合回路５３０を示す。各リアクティブ素子は、キャパシタまたはインダクタでありうる。リアクティブ素子５３２は、インピーダンス整合回路５３０の入力と出力との間で結合される。リアクティブ素子５３４は、インピーダンス整合回路５３０の出力と回路接地との間で結合される。

図５Ｄは、「Ｒ」構成で結合された２つのリアクティブ素子５４２および５４４を有する２素子のインピーダンス整合回路５４０を示す。各リアクティブ素子は、キャパシタまたはインダクタでありうる。リアクティブ素子５４２は、インピーダンス整合回路５４０の入力と回路接地との間で結合される。リアクティブ素子５４４は、インピーダンス整合回路５４０の入力と出力との間で結合される。図５Ｃの「Ｌ」構成は、インピーダンス整合回路の出力と回路接地との間で結合されるリアクティブ素子を有し、一方、図５Ｄの「Ｒ」構成は、インピーダンス整合回路の入力と回路接地との間で結合されるリアクティブ素子を有する。

図５Ｅは、「Ｐｉ」構成で結合された３つのリアクティブ素子５５２、５５４、および５５６を有する３素子のインピーダンス整合回路５５０を示す。各リアクティブ素子は、キャパシタまたはインダクタでありうる。リアクティブ素子５５２は、インピーダンス整合回路５５０の入力と回路接地との間で結合される。リアクティブ素子５５４は、インピーダンス整合回路５５０の入力と出力との間で結合される。リアクティブ素子５５６は、インピーダンス整合回路５５０の出力と回路接地との間で結合される。

図５Ｆは、「Ｔ」構成で結合された３つのリアクティブ素子５６２、５６４、および５６６を有する３素子のインピーダンス整合回路５６０を示す。各リアクティブ素子は、キャパシタまたはインダクタでありうる。リアクティブ素子５６２は、インピーダンス整合回路５６０の入力とノードＡとの間で結合される。リアクティブ素子５６４は、ノードＡと回路接地との間で結合される。リアクティブ素子５６６は、ノードＡとインピーダンス整合回路５６０の出力との間で結合される。

図５Ａから５Ｆは、６つの例示的なインピーダンス整合回路構成を示す。他のインピーダンス整合回路構成もまた、１つ、２つ、３つまたはそれ以上のリアクティブ素子で形成されうる。各インピーダンス整合回路構成は、インピーダンス整合回路構成を有する達成可能なインピーダンス値を示す、特定のインピーダンス調整曲線と関連しうる。異なるインピーダンス整合回路構成は、異なるインピーダンス調整曲線と関連しうる。

図６Ａは、図５Ａの直列構成を有する１素子のインピーダンス整合回路５１０についてのインピーダンス調整曲線を図示するスミスチャートを示す。スミスチャートは、正規化された複素数値インピーダンスを、５０または７５オームでありうる特性インピーダンス（Ｚ_Ｏ）で説明するための一般的な方法である。スミスチャートの中心は、Ｚ_Ｏと一致する。横軸より上の半円は、ポジティブなインピーダンスを意味し、横軸より下の半円は、ネガティブなインピーダンスを意味する。

プロット６１０は、直列インダクタであるリアクティブ素子５１２を有する、インピーダンス整合回路５１０についてのインピーダンス調整曲線を示す。プロット６１０の末端で矢印によって示されるように、徐々に大きくなるインダクタンスは、徐々に大きくなるポジティブなインピーダンスと一致する。プロット６１０で与えられたインピーダンス調整曲線は、直列インダクタに対するインダクタンス値の範囲で決まる。

プロット６１２は、直列キャパシタであるリアクティブ素子５１２を有する、インピーダンス整合回路５１０についてのインピーダンス調整曲線を示す。プロット６１２の末端で矢印によって示されるように、徐々に小さくなるキャパシタンスは、徐々に大きくなるネガティブなインピーダンスと一致する。プロット６１２で与えられたインピーダンス調整曲線は、直列キャパシタに対するキャパシタンス値の範囲で決まる。

図６Ａはまた、図５Ｂのシャント構成を有する、１素子のインピーダンス整合回路５２０についてのインピーダンス調整曲線を示す。プロット６１４は、シャントインダクタであるリアクティブ素子５２２を有する、インピーダンス整合回路５２０についてのインピーダンス調整曲線を示す。プロット６１４の末端で矢印によって示されるように、徐々に小さくなるインダクタンスは、徐々に小さくなるポジティブなインピーダンスと一致する。プロット６１４で与えられたインピーダンス調整曲線は、シャントインダクタに対するインダクタンス値の範囲で決まる。

プロット６１６は、シャントキャパシタであるリアクティブ素子５２２を有する、インピーダンス整合回路５２０についてのインピーダンス値の範囲を示す。プロット６１６の末端で矢印によって示されるように、徐々に大きくなるキャパシタンスは、徐々に小さくなるネガティブなインピーダンスと一致する。プロット６１６で与えられたインピーダンス調整曲線は、シャントキャパシタに対するキャパシタンス値の範囲で決まる。

図６Ｂは、スルー構成における図５Ａのインピーダンス整合回路５１０のインピーダンス調整曲線を図示するスミスチャートを示す。例示的な設計において、スルー構成は、アンテナのインピーダンスが、プロット６１８によって示される点線の円の内側に収まる場合に使用されうる。

図６Ｃは、図５Ｃの「Ｌ」構成を有する２素子のインピーダンス整合回路５３０のインピーダンス調整の特性を図示するスミスチャートを示す。プロット６２０および６２４は、直列キャパシタであるリアクティブ素子５３２およびシャントキャパシタであるリアクティブ素子５３４を有するインピーダンス整合回路５３０についてのインピーダンス調整曲線を示す。プロット６２２および６２４は、直列インダクタであるリアクティブ素子５３２およびシャントキャパシタであるリアクティブ素子５３４を有するインピーダンス整合回路５３０についてのインピーダンス調整曲線を示す。プロット６３０および６３４は、直列キャパシタであるリアクティブ素子５３２およびシャントインダクタであるリアクティブ素子５３４を有するインピーダンス整合回路５３０についてのインピーダンス調整曲線を示す。プロット６３２および６３４は、直列インダクタであるリアクティブ素子５３２およびシャントインダクタであるリアクティブ素子５３４を有するインピーダンス整合回路５３０についてのインピーダンス調整曲線を示す。

図６Ｃはまた、図５Ｄの「Ｒ」構成を有する、２素子のインピーダンス整合回路５４０についてのインピーダンス調整曲線を示す。プロット６４０および６４４は、シャントキャパシタであるリアクティブ素子５４２および直列キャパシタであるリアクティブ素子５４４を有するインピーダンス整合回路５４０についてのインピーダンス調整曲線を示す。プロット６４２および６４４は、シャントインダクタであるリアクティブ素子５４２および直列キャパシタであるリアクティブ素子５４４を有するインピーダンス整合回路５４０についてのインピーダンス調整曲線を示す。プロット６５０および６５４は、シャントキャパシタであるリアクティブ素子５４２および直列インダクタであるリアクティブ素子５４４を有するインピーダンス整合回路５４０についてのインピーダンス調整曲線を示す。プロット６５２および６５４は、シャントインダクタであるリアクティブ素子５４２および直列インダクタであるリアクティブ素子５４４を有するインピーダンス整合回路５４０についてのインピーダンス調整曲線を示す。

図６Ｄは、図５Ｅの「Ｐｉ」構成を有する３素子のインピーダンス整合回路５５０のインピーダンス調整曲線を図示するスミスチャートを示す。プロット６６０、６６２および６６４は、シャントキャパシタであるリアクティブ素子５５２、直列インダクタであるリアクティブ素子５５４、およびシャントキャパシタであるリアクティブ素子５５６を有するインピーダンス整合回路５５０についてのインピーダンス調整回路を示す。プロット６７０、６７２、および６７４は、シャントインダクタであるリアクティブ素子５５２、直列キャパシタであるリアクティブ素子５５４、およびシャントインダクタであるリアクティブ素子５５６を有するインピーダンス整合回路５５０についてのインピーダンス調整曲線を示す。

図６Ｄはまた、図５Ｆの「Ｔ」構成を有する３素子のインピーダンス整合回路５６０についてのインピーダンス調整曲線を示す。プロット６８０、６８２、および６８４は、直列キャパシタであるリアクティブ素子５６２、シャントインダクタであるリアクティブ素子５６４、および直列キャパシタであるリアクティブ素子５６６を有するインピーダンス整合回路５６０についてのインピーダンス調整曲線を示す。プロット６９０、６９２、および６９４は、直列インダクタであるリアクティブ素子５６２、シャントキャパシタであるリアクティブ素子５６４、および直列インダクタであるリアクティブ素子５６６を有するインピーダンス整合回路５６０についてのインピーダンス調整曲線を示す。

一般に、インピーダンス整合回路の与えられた構成は、このような構成によって達成可能なインピーダンス値を示す特定のインピーダンス調整曲線に関連しうる。異なるインピーダンス整合回路構成は、図６Ａから６Ｄで示されるように、異なるインピーダンス調整曲線と関連しうる。１つの構成のみを有するインピーダンス整合回路は、制限されたインピーダンス値と整合することが可能でありうる。例えば、図４の「Ｌ」構成を有するインピーダンス整合回路４１０は、「Ｌ」構成についてのインピーダンス調整曲線内のインピーダンス値と整合することができうる。性能は、インピーダンス整合回路４１０が整合することができる制限されたインピーダンス値のために、低減されうる。

一態様において、複数の構成を有する再構成可能なインピーダンス整合回路は、リアクティブ素子のセットおよびスイッチのセットで実現されうる。リアクティブ素子およびスイッチは、どのように各リアクティブ素子および各スイッチが結合されるかを示しうる特定のトポロジで結合されうる。多数の構成は、スイッチの異なる設定でサポートされうる。異なる構成は、異なるインピーダンス調整曲線と関連しうる。これは、再構成可能なインピーダンス整合回路が、インピーダンス値のより広範囲に渡って負荷回路（例えばアンテナ）についてよりよいインピーダンス整合を提供することを可能にしうる。

例示的な設計において、再構成可能なインピーダンス整合回路は、各々が可変であることができるインピーダンスを有する、少なくとも１つの可変リアクティブ素子を含む。可変リアクティブ素子は、再構成可能なインピーダンス整合回路のインピーダンスが、より良いインピーダンス整合を提供するように調整されることを可能にし、それは性能を改善しうる。

例示的な設計において、再構成可能なインピーダンス整合回路は、少なくとも１つの再構成可能なリアクティブ素子を含み、その各々は、スイッチを介して直列素子またはシャント素子として結合されることができる。例えば、再構成可能なインダクタは、１つの構成において直列インダクタとして、および別の構成においてシャントインダクタとして結合されうる。再構成可能なリアクティブ素子は、再構成可能なインピーダンス整合回路のインピーダンスが、インピーダンス値のより広範囲に渡って調整されることを可能にし、それはより良いインピーダンス整合を提供しうる。

図７は、再構成可能なインピーダンス整合回路７１０の例示的な設計の概念図を示す。インピーダンス整合回路７１０内で、バラクタ７７２（Ｃ１）は、インピーダンス整合回路７１０の入力とノードＢとの間で結合される。バラクタ７２４（Ｃ２）はノードＢとインピーダンス整合回路７１０の出力との間で結合される。バラクタ７２６（Ｃ３）は、ノードＢと回路接地との間で結合される。スイッチ７３２（ＳＷ１）は、インピーダンス整合回路７１０の入力とノードＢとの間で結合される。スイッチ７３４（ＳＷ２）は、ノードＢとインピーダンス整合回路７１０の出力との間で結合される。インダクタ７４２（Ｌ１）は、ノードＢとスイッチ７５２（ＳＷ３）の入力との間で結合される。スイッチ７５２は、インピーダンス整合回路７１０の入力と結合された第１の出力（「１」）、回路接地と結合された第２の出力（「２」）、およびフロートしており、いずれの回路素子とも結合されていない、第３の出力（「３」）を有する。インダクタ７４４（Ｌ２）は、ノードＢとスイッチ７５４（ＳＷ４）の入力との間で結合される。スイッチ７５４は、インピーダンス整合回路７１０の出力と結合された第１の出力（「１」）、回路接地と結合された第２の出力（「２」）、およびフロートしている第３の出力（「３」）を有する。

スイッチ７５２は（i）インダクタＬ１とインピーダンス整合回路７１０の入力の間で結合された第１のスイッチと、（ii）インダクタＬ１と回路接地との間で結合された第２のスイッチとで実現されうる。インダクタＬ１は、第１のスイッチを閉じること、および第２のスイッチを開くことによって、（インピーダンス整合回路７１０の入力と一致する）第１の出力と結合されうる。インダクタＬ１は、第１のスイッチを開くこと、および第２のスイッチ閉じることによって、（回路接地と一致する）第２の出力と結合されうる。インダクタＬ１は、第１および第２のスイッチの両方を開くことによって、第３の出力と結合されうる。スイッチ７５４はまた、スイッチ７５２と同様の方法で、スイッチのペアで実現されうる。

スイッチＳＷ１およびＳＷ２は、各々開閉されうる（すなわち、２つの可能性のある状態のうちの１つで設置される）。スイッチＳＷ３およびＳＷ４は、第１、第２、または第３の出力への入力と結合するように各々制御されうる（すなわち、３つの可能性のある状態のうちの１つで設置される）。バラクタＣ１、Ｃ２、およびＣ３は、高いインピーダンスを得るために最小のキャパシタンス値へ各々設定されることができ、本質的に、開くことを提供する。バラクタＣ１、Ｃ２、Ｃ３は同様のまたは異なる最小のキャパシタンス値を有しうる。下記で示されるように、インダクタ７４２および７４４は、直列素子またはシャント素子として各々結合されうる。

一般に、再構成可能なインピーダンス整合回路は、最大で

の構成をサポートすることができ、ここにおいて、Ｎｍは、再構成可能なインピーダンス整合回路での第ｍのスイッチの状態の数であり、Ｍは、スイッチの総数であり、

は、積演算を意味する。例えば、インピーダンス整合回路７１０は、スイッチＳＷ１およびＳＷ２の各々に対して２つの状態、およびスイッチＳＷ３およびＳＷ４の各々に対して３つの状態を有する、最大で３６＝２＊２＊３＊３の構成をサポートしうる。

インピーダンス整合回路７１０は、直列、シャント、「Ｌ」、「Ｒ」、および「Ｔ」構成を含む多数の構成をサポートする。インピーダンス整合回路７１０のいくつかの構成が、下記で説明される。各構成は、スイッチＳＷ１、ＳＷ２、ＳＷ３、およびＳＷ４のための状態／設定のセットと関連する。各構成はまた、バラクタＣ１、Ｃ２、および／またはＣ３についての特定の値と関連しうる。

図８Ａから８Ｔは、図７のインピーダンス整合回路７１０の２０個の構成を示す。各構成は、その構成を説明している図で示されるスイッチ設定およびバラクタの設定で得られうる。各構成について、主な電気経路は、太い点線で示される。

図８Ａは、スルー構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１およびＳＷ２を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｂは、直列Ｌ１を有する直列構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ３、インダクタＬ１、およびスイッチＳＷ２を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｃは、直列Ｃ１を有する直列構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、バラクタＣ１およびスイッチＳＷ２を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｄは、直列Ｃ１およびＣ２を有する直列構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、バラクタＣ１およびＣ２を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｅは、直列Ｌ２を有する直列構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１、インダクタＬ２、およびスイッチＳＷ４を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｆは、直列Ｌ１およびＬ２を有する直列構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ３、インダクタＬ１およびＬ２、およびスイッチＳＷ４を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｇは、直列Ｃ１およびＬ２を有する直列構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、バラクタＣ１、インダクタＬ２、およびスイッチＳＷ４を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｈは、直列Ｌ１およびＣ２を有する直列構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ３、インダクタＬ１、およびバラクタＣ２を通って、インピーダンス整合回路７１０の出力へ渡される。

図８Ｉは、シャントＬ１を有するシャント構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１を通り、（スイッチＳＷ３を介して回路接地へ結合される）インダクタＬ１に印加され、スイッチＳＷ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｊは、シャントＬ２を有するシャント構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１を通り、（スイッチＳＷ４を介して回路接地へ結合される）インダクタＬ２に印加され、スイッチＳＷ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｋは、シャントＬ１およびＬ２を有するシャント構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１を通り、（スイッチＳＷ３およびＳＷ４を介して回路接地へ結合される）インダクタＬ１およびＬ２に印加され、スイッチＳＷ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｌは、シャントＣ３を有するシャント構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１を通り、バラクタＣ３に印加され、スイッチＳＷ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｍは、直列Ｌ１およびシャントＣ３を有する「Ｌ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ３およびインダクタＬ１を通り、バラクタＣ３に印加され、スイッチＳＷ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｎは、直列Ｃ１およびシャントＬ１を有する「Ｌ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、バラクタＣ１を通り、（スイッチＳＷ３を介して回路接地へ結合される）インダクタＬ１に印加され、スイッチＳＷ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｏは、シャントＬ２および直列Ｃ２を有する「Ｒ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１を通り、（スイッチＳＷ４を介して回路接地へ結合される）インダクタＬ２に印加され、バラクタＣ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｐは、シャントＣ３および直列Ｌ２を有する「Ｒ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ１を通り、バラクタＣ３に印加され、インダクタＬ２およびスイッチＳＷ４を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｑは、直列Ｌ１、シャントＣ３、および直列Ｌ２を有する「Ｔ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、スイッチＳＷ３およびインダクタＬ１を通り、バラクタＣ３に印加され、インダクタＬ２およびスイッチＳＷ４を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｒは、直列Ｃ１、シャントＬ１、および直列Ｃ２を有する「Ｔ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、バラクタＣ１を通り、（スイッチＳＷ３を介して回路接地へ結合される）インダクタＬ１に印加され、バラクタＣ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｓは、直列Ｃ１、シャントＬ２、および直列Ｃ２を有する「Ｔ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、バラクタＣ１を通り、（スイッチＳＷ４を介して回路接地へ結合される）インダクタＬ２に印加され、バラクタＣ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図８Ｔは、直列Ｃ１、シャントＬ１およびＬ２、および直列Ｃ２を有する「Ｔ」構成におけるインピーダンス整合回路７１０を示す。この構成において、入力信号は、バラクタＣ１を通り、（スイッチＳＷ３およびＳＷ４を介して回路接地へ結合される）インダクタＬ１およびＬ２に印加され、バラクタＣ２を通り、インピーダンス整合回路７１０の出力へ渡される。

図７は、図８Ａから８Ｔで示される多数の構成を有する再構成可能なインピーダンス整合回路の１つのトポロジを示す。再構成可能なインピーダンス整合回路はまた、他のトポロジでも実現されうる。

図９Ａは、再構成可能なインピーダンス整合回路９１０の例示的な設計の概略図を示す。インピーダンス整合回路９１０内で、バラクタ９２２（Ｃ１）は、インピーダンス整合回路９１０の入力とスイッチ９６２（ＳＷ５）の入力との間で結合される。スイッチ９６２は、ノードＤと結合される第１の出力、回路接地と結合される第２の出力、およびフロートしている第３の出力を有する。バラクタ９２４（Ｃ２）は、インピーダンス整合回路９１０の出力とスイッチ９６４（ＳＷ６）の入力との間で結合される。スイッチ９６４は、ノードＤと結合される第１の出力、回路接地と結合される第２の出力、およびフロートしている第３の出力を有する。スイッチ９３２（ＳＷ１）は、インピーダンス整合回路９１０の入力とノードＤとの間で結合される。スイッチ９３４（ＳＷ２）は、ノードＤとインピーダンス整合回路９１０の出力との間で結合される。インダクタ９４２（Ｌ１）は、インピーダンス整合回路９１０の入力とスイッチ９７２（ＳＷ３）の入力との間で結合される。スイッチ９７２は、ノードＤと結合された第１の出力、回路接地と結合された第２の出力、およびフロートしている第３の出力を有する。インダクタ９４４（Ｌ２）は、インピーダンス整合回路９１０の出力とスイッチ９７４（ＳＷ４）の入力との間で結合される。スイッチ９７４は、ノードＤと結合される第１の出力、回路接地と結合される第２の出力、およびフロートしている第３の出力を有する。

スイッチＳＷ１およびＳＷ２は、各々開閉されうる。スイッチＳＷ３、ＳＷ４、ＳＷ５，およびＳＷ６は、３つの出力のうちの１つへ入力を結合するように各々設定されうる。バラクタＣ１とＣ２、およびインダクタＬ１とＬ２は、それぞれ、それらが関連するスイッチＳＷ５、ＳＷ６、ＳＷ３およびＳＷ４を介して直列素子またはシャント素子として各々結合されうる。

図９Ｂは、再構成可能なインピーダンス整合回路９１２の例示的な設計の概略図を示す。インピーダンス整合回路９１２は、図９Ａについて上記で説明されたように結合されるバラクタ９２２および９２４、さらにスイッチ９３２、９３４、９６２、および９６４を含む。インダクタ９４２（Ｌ１）は、ノードＤとスイッチ９５２（ＳＷ３）の入力との間で結合される。スイッチ９５２は、インピーダンス整合回路９１２の入力と結合される第１の出力、回路接地と結合される第２の出力、およびフロートしている第３の出力を有する。インダクタ９４４（Ｌ２）は、ノードＤとスイッチ９５４（ＳＷ４）の入力との間で結合される。スイッチ９５４は、インピーダンス整合回路９１２の出力と結合された第１の出力、回路接地と結合された第２の出力、およびフロートしている第３の出力を有する。

スイッチＳＷ１およびＳＷ２は、各々開閉されうる。スイッチＳＷ３、ＳＷ４、ＳＷ５，およびＳＷ６は、３つの出力のうちの１つへ入力を各々結合しうる。バラクタＣ１とＣ２、およびインダクタＬ１とＬ２は、それぞれ、それらが関連するスイッチＳＷ５、ＳＷ６、ＳＷ３およびＳＷ４を介して直列素子またはシャント素子として各々結合されうる。

図９Ｃは、再構成可能なインピーダンス整合回路９１４の例示的な設計の概略図を示す。インピーダンス整合回路９１４は、図９Ａおよび９Ｂについて上記で説明されたように結合されるインダクタ９４２および９４４、さらにスイッチ９３２、９３４、９５２、および９５４を含む。バラクタ９２２（Ｃ１）は、ノードＤとスイッチ９８２（ＳＷ５）の入力との間で結合される。スイッチ９８２は、インピーダンス整合回路９１４の入力と結合される第１の出力、回路接地と結合される第２の出力、およびフロートしている第３の出力を有する。バラクタ９２４（Ｃ２）は、ノードＤとスイッチ９８４（ＳＷ６）の入力との間で結合される。スイッチ９８４は、インピーダンス整合回路９１４の出力と結合された第１の出力、回路接地と結合された第２の出力、およびフロートしている第３の出力を有する。

スイッチＳＷ１およびＳＷ２は、各々開閉されうる。スイッチＳＷ３、ＳＷ４、ＳＷ５、およびＳＷ６は、３つの出力のうちの１つへ入力を各々結合しうる。バラクタＣ１とＣ２、およびインダクタＬ１とＬ２は、それぞれ、それらが関連するスイッチＳＷ５、ＳＷ６、ＳＷ３およびＳＷ４を介して直列素子またはシャント素子として各々結合されうる。

図７、９Ａ、９Ｂ、および９Ｃは、再構成可能なインピーダンス整合回路のための４つの例示的なトポロジを示す。図７のトポロジは、直列素子またはシャント素子としてインダクタＬ１およびＬ２が結合されることを許可する。図９Ａのトポロジは、「Ｐｉ」構成において直列素子またはシャント素子としてインダクタＬ１とＬ２、およびバラクタＣ１とＣ２が結合されることを許可する。図９Ｂのトポロジは、「Ｐｉ」構成において直列素子またはシャント素子としてバラクタＣ１とＣ２が結合されることを許可し、「Ｔ」構成において直列素子またはシャント素子としてインダクタＬ１とＬ２が結合されることを許可する。図９Ｃのトポロジは、「Ｔ」構成において直列素子またはシャント素子としてバラクタＣ１とＣ２、およびインダクタＬ１とＬ２が結合されることを許可する。再構成可能なインピーダンス整合回路はまた、他のトポロジに基づいて実現されうる。

一般に、再構成可能なインピーダンス整合回路のためのトポロジは、任意方法において結合されうる、任意の数のリアクティブ素子および任意の数のスイッチを含みうる。トポロジは、任意の数の構成をサポートしうる。例えば、トポロジは、下記の構成のうちの１つまたは複数をサポートしうる。

・ＬまたはＣのいずれかを有さないスルー構成
・直列Ｌおよび／または直列Ｃを有する図５の直列構成
・シャントＬおよび／またはシャントＣを有する図５Ｂのシャント構成
・（i）直列ＣおよびシャントＬ、（ii）直列ＬおよびシャントＣ、（iii）直列ＣおよびシャントＣ、または（iv）直列ＬおよびシャントＬを有する図５Ｃの「Ｌ」構成
・（i）シャントＣおよび直列Ｌ、（ii）シャントＬおよび直列Ｃ、（iii）シャントＣおよび直列Ｃ、または（iv）シャントＬおよび直列Ｌを有する図５Ｄの「Ｒ」構成
・（i）シャントＣ、直列Ｌ、およびシャントＣまたは（ii）シャントＬ、直列Ｃ、およびシャントＬを有する図５Ｅの「Ｐｉ」構成
・（i）直列Ｃ、シャントＬ、および直列Ｃ、または（ii）直列Ｌ、シャントＣ、および直列Ｌを有する図５Ｆの「Ｔ」構成
・その他の構成
例示的な設計において、再構成可能なインピーダンス整合回路のバラクタおよびスイッチは、集積回路（ＩＣ）で実現され、インダクタは、ＩＣ外部で実現されうる。別の例示的な設計において、再構成可能なインピーダンス整合回路のキャパシタ、スイッチ、およびインダクタは、ＩＣで実現されうる。さらに別の例示的な設計において、再構成可能なインピーダンス整合回路のキャパシタ、スイッチ、およびインダクタは、回路基板で実現されうる。再構成可能なインピーダンス整合回路においてキャパシタ、スイッチ、およびインダクタはまた、別の方法で実現されうる。

再構成可能なインピーダンス整合回路は、アンテナに対してより良いインピーダンス整合を提供しうる。アンテナのインピーダンスは、１つのアンテナ設計から別のアンテナ設計へ幅広く変化しうる。さらに、アンテナのインピーダンスは、周波数とともに幅広く変化しうる。アンテナのインピーダンスはまた、ワイヤレスデバイスへの人体（例えば、手、顔、等）の接近のために変わりうる。再構成可能なインピーダンス整合回路は、望ましい性能が得られるように、アンテナのインピーダンスを目標のインピーダンスへ整合させうる。

図１０は、アンテナ対周波数のインピーダンスを図示するスミスチャートを示す。プロット１０１０は、ポイント１０１２における７００メガヘルツより下から、ポイント１０１４における２．８ギガヘルツより上までのアンテナのインピーダンスを示す。アンテナは、動作の与えられた周波数において特定のインピーダンス（Ｚ_ＡＮＴ）を有する。インピーダンス整合回路は、アンテナへ結合された回路のインピーダンス（例えば、フィルタのインピーダンス）へこのＺ_ＡＮＴインピーダンスを整合させるべきである。インピーダンス整合回路が１つの構成（例えば、図４のインピーダンス整合回路４１０）を有する場合、インピーダンス整合回路は、Ｚ_ＡＮＴインピーダンスへ整合することができない可能性があり、従って、性能低下が引き起こされる。しかしながら、インピーダンス整合回路が複数の構成を有する場合、可能な限りＺ_ＡＮＴインピーダンスに近いインピーダンス調整曲線を有する構成は、選択されることができ、１つまたは複数の可変リアクティブ素子は、Ｚ_ＡＮＴインピーダンスへ整合するように調節されうる。

再構成可能なインピーダンス整合回路は、様々な方法において負荷回路（例えば、アンテナ）のインピーダンス整合のために使用されうる。負荷回路は、例えば、図１０で示されるように、異なる周波数において異なるインピーダンス値を有しうる。再構成可能なインピーダンス整合回路は、選択された動作周波数において負荷回路のインピーダンスを整合させるべきである。

１つの例示的な設計において、多くの再構成可能なインピーダンス整合回路の設定（または、回路設定）は、異なる周波数において、負荷回路に対して決定されうる。各回路設定は、特定の周波数において負荷回路のインピーダンス（Ｚ_ＬＯＡＤ）と最も密接に整合する再構成可能なインピーダンス整合回路のインピーダンス（Ｚ_ＭＣ）と関連しうる。Ｚ_ＬＯＡＤインピーダンスは、特定の周波数において（例えば、研究所または工場での）測定および／または負荷回路のコンピュータシミュレーションに基づいて決定されうる。Ｚ_ＭＣインピーダンスは、特定の周波数において、再構成可能なインピーダンス整合回路のコンピュータシミュレーションおよび／または測定に基づいて決定されうる。

図１１は、再構成可能なインピーダンス整合回路のためのルックアップテーブル（ＬＵＴ）１１００の例示的な設計を示す。この例示的な設計において、再構成可能なインピーダンス整合回路のＫ個の回路設定は、Ｋが任意の整数値である、Ｋ個の異なる周波数における負荷回路について決定されうる。各回路設定は、（i）回路設定が選択されうる周波数または周波数の範囲、（ii）再構成可能なインピーダンス整合回路の特定の構成、（iii）再構成可能なインピーダンス整合回路におけるスイッチの特定の設定、（iv）再構成可能なインピーダンス整合回路における可変リアクティブ素子のための特定の制御設定、および（v）回路設定が、選択されうる周波数バンドおよび／またはモード（例えば、ｃｄｍａ２０００、ＷＣＤＭＡ、ＬＴＥ、ＧＳＭ、等）と関連しうる。ルックアップテーブル１１００における情報のうちの全てまたはいくつかは、不揮発性メモリ（例えば、図１のメモリ１１２）において記憶されうる。例えば、ルックアップテーブル１１００は、各回路設定のための可変リアクティブ素子について、周波数または周波数範囲、スイッチ設定、および制御設定のみを記憶しうる。

ルックアップテーブル１１００に関して、インピーダンス整合は、ワイヤレスデバイスの動作周波数に基づいて適切な回路設定を選択することによって実現されうる。選択された回路設定のためのスイッチ設定および制御設定は、ルックアップテーブル１１００から検索されうる。検索されたスイッチ設定は、スイッチへ適用されることができ、検索された制御設定は、再構成可能なインピーダンス整合回路内の可変リアクティブ素子に適用されうる。

図１２は、１つの例示的な設計と一致する低周波数バンドに対する８つの異なる回路設定についてのアンテナ効率のプロットを示す。図１２において、横軸は、メガヘルツの単位での周波数を表し、縦軸は、デシベル（ｄＢ）の単位でのアンテナ効率を表す。ＬＵＴ１からＬＵＴ８で示される８つの異なる回路設定のためのアンテナ効率対周波数は、それぞれ、プロット１２１２から１２２６で示される。図１２で示されるように、各回路設定は、特定の周波数においてピークのアンテナ効率を有し、ピークのアンテナ効率をカバーする周波数の範囲に対して望ましい性能を提供しうる。８つの回路設定は、これらの８つの回路設定についてのピークのアンテナ効率が、異なる周波数で生じるように選択されることができ、それは、可能な限り均一に離れて存在しうる。１つの回路設定は、動作周波数に基づく使用のために選択されうる。例えば、ＬＵＴ３の設定は、８００メガヘルツで動作している際に選択されることができ、ＬＵＴ５は、９００メガヘルツで動作している際、選択されることができる。選択されたＬＵＴ設定に対する周波数応答は、再構成可能なインピーダンス整合回路において１つまたは複数の可変リアクティブ素子を調節することによって変更されうる。

別の例示的な設計において、インピーダンス整合は、再構成可能なインピーダンス整合回路で順応して行われうる。例えば、再構成可能なインピーダンス整合回路において、最初の構成を備える最初の回路設定および可変リアクティブ素子についての最初の制御設定が、適用されうる。性能メトリックは、この最初の回路設定に対して決定されうる。性能メトリックは、負荷回路へ運ばれる電力、負荷回路から反射される電力、増幅器電流の電力、等といった１つまたは複数のパラメータに基づいて定義されうる。構成および／または制御設定は、新しい回路設定を得るために（例えば、ランダムにまたは検索アルゴリズムに基づいて）変更されうる。性能メトリックは、新しい回路設定につ対して決定されうる。新しい回路設定は、新しい回路設定に対する性能メトリックが最初の回路設定に対する性能メトリックよりも良い場合、維持されうる。構成および／または制御設定は、最も良い性能メトリックが得られるまで同様の方法で繰り返し変更され、評価されうる。

本明細書で開示される複数の構成を有する再構成可能なインピーダンス整合回路は、様々な利点を提供しうる。再構成可能なインピーダンス整合回路は、範囲を調整する幅広いインピーダンスをサポートすることができ、より良いインピーダンス整合を提供することができうる。再構成可能なインピーダンス整合回路はまた、アンテナなどの負荷を有する適応性のあるインピーダンス整合をサポートしうる。再構成可能なインピーダンス整合回路は、単一の周波数バンドまたは複数の周波数バンド上の動作をサポートすることができ、ワイヤレスデバイスの動作の周波数を拡張することができうる。再構成可能なインピーダンス整合回路は、生産テストおよび生産作業の軽減を可能にしうる、単一入力および単一出力を含みうる。再構成可能なインピーダンス整合回路は、コストおよびサイズを削減しうる、少数の（例えば、１つまたは２つの）インダクタで実現されうる。再構成可能なインピーダンス整合回路は、複数のキャリアの同時送信である、キャリアアグリゲーションをサポートしうる。各キャリアは、（例えば、２０メガヘルツまたはそれより少ない）特定のバンド幅を有しうる。再構成可能なインピーダンス整合回路はまた、多入力多出力（ＭＩＭＯ）動作、送信ダイバーシティ、受信ダイバーシティ、等をサポートしうる。

例示的な設計において、装置（例えば、ワイヤレスデバイス、ＩＣ、回路モジュール等）は、負荷回路と結合されたインピーダンス整合回路を備えうる。インピーダンス整合回路（例えば、図１のインピーダンス整合回路１５０）は、複数のリアクティブ素子および少なくとも１つのスイッチを備えることができ、複数の構成をサポートしうる。各構成は、インピーダンス整合回路において複数のリアクティブ素子の相互接続および特定の配置と一致しうる。複数のリアクティブ素子は、負荷回路をインピーダンス整合するように構成されることができ、インピーダンス整合回路のインピーダンスを調整するように構成された少なくとも１つの可変リアクティブ素子（例えば、少なくとも１つのバラクタ）を含みうる。少なくとも１つのスイッチは、複数の構成のうちの１つにおいてインピーダンス整合回路を設定するように構成されうる。装置は、インピーダンス整合回路のための複数の構成のうちの１つを選択するように構成されるコントローラ（例えば、コントローラ１１０）をさらに備えうる。コントローラは、デジタル回路および／またはアナログ回路で実現されうる。

例示的な設計において、複数の構成は、直列構成、シャント構成、「Ｌ」構成、「Ｒ」構成、「Ｐｉ」構成、「Ｔ」構成、またはそれらの組み合わせを含みうる。直列構成は、例えば、図５Ａで示されるように、インピーダンス整合回路の入力と出力との間で結合された少なくとも１つのリアクティブ素子を有しうる。シャント構成は、例えば、図５Ｂで示されるように、インピーダンス整合回路の入力／出力と回路接地との間で結合された少なくとも１つのリアクティブ素子を有しうる。「Ｌ」構成は、例えば、図５Ｃで示されるように、（i）インピーダンス整合回路の入力と出力との間で結合された少なくとも１つのリアクティブ素子、および（ii）インピーダンス整合回路の出力と回路接地との間で結合された少なくとも１つの他のリアクティブ素子を有しうる。「Ｒ」構成は、例えば、図５Ｄで示されるように、（i）インピーダンス整合回路の入力と出力との間で結合された少なくとも１つのリアクティブ素子、および（ii）インピーダンス整合回路の入力と回路接地との間で結合された少なくとも１つの他のリアクティブ素子とを有しうる。「Ｐｉ」構成は、例えば、図５Ｅで示されるように、（i）インピーダンス整合回路の出力と入力との間で結合された第１のリアクティブ素子、（ii）インピーダンス整合回路の入力と回路接地との間で結合された第２のリアクティブ素子、および（iii）インピーダンス整合回路の出力と回路接地との間で結合された第３のリアクティブ素子とを有しうる。「Ｔ」構成は、例えば、図５Ｆで示されるように、（i）インピーダンス整合回路の入力と中間ノードとの間で結合された第１のリアクティブ素子、（ii）中間ノードとインピーダンス整合回路の出力との間で結合された第２のリアクティブ素子、および（iii）中間ノードと回路接地との間で結合された第３のリアクティブ素子を有しうる。複数の構成は、例えば、図６Ａから６Ｄで示されるように、異なるインピーダンス調整曲線と関連しうる。

例示的な設計において、複数のリアクティブ素子は、少なくとも１つの構成において直列素子として、少なくとも１つの他の構成においてシャント素子として結合されるリアクティブ素子を含みうる。リアクティブ素子は、（例えば、図８Ｂ、８Ｅ、８Ｆ、８Ｇ、８Ｈ、等で示されるように）少なくとも１つの構成において直列インダクタとして、および（例えば、図８Ｉ、８Ｊ、８Ｋ、８Ｎ、８Ｏ、等で示されるように）少なくとも１つの他の構成においてシャントインダクタとして結合されるインダクタ（例えば、図７のインダクタ７４２または７４４）でありうる。代替として、リアクティブ素子は、少なくとも１つの構成において直列キャパシタとして、および少なくとも１つの他の構成においてシャントキャパシタとして結合される可変キャパシタ（例えば、図９Ｂのキャパシタ９２２または９２４）でありうる。

複数のリアクティブ素子は、（i）少なくとも１つの構成ではインピーダンス整合回路内の第１のノードのペアの間で、および（ii）少なくとも１つの他の構成では第１のノードのペアとは異なる第２のノードのペアの間で結合されたリアクティブ素子を含みうる。例えば、図７のインダクタ７４２は、ノードＢとインピーダンス整合回路７１０の入力との間で、またはノードＢと回路接地との間で結合されうる。少なくとも１つのスイッチは、インピーダンス整合回路において（i）複数のリアクティブ素子のうちの１つと結合された単一入力、および（ii）少なくとも２つのノードと結合された少なくとも２つの出力を有するスイッチ（例えば、図７のスイッチ７５２または７５４）を含みうる。

例示的な設計において、例えば、図１および２で示されるように、負荷回路はアンテナを備えることができ、インピーダンス整合回路は、アンテナに対してインピーダンス整合を行いうる。別の例示的な設計において、例えば、図３で示されるように、負荷回路は、電力増幅器を備えることができ、インピーダンス整合回路は、電力増幅器に対して出力インピーダンス整合を行いうる。さらに、別の例示的な設計において、例えば、図３で示されるように、負荷回路は、ＬＮＡを備えることができ、インピーダンス整合回路は、ＬＮＡに対して入力インピーダンス整合を行いうる。

例示的な設計において、装置は、例えば、図１１で示されるように、インピーダンス整合回路に対して複数の回路設定を記憶するメモリをさらに備えうる。各回路設定は、複数の構成のうちの１つ、少なくとも１つのスイッチのための少なくとも１つのスイッチ設定、少なくとも１つの可変リアクティブ素子のための少なくとも１つの制御設定、等と関連しうる。例示的な設定において、複数の回路設定は、例えば、図１２で示されるように、異なる周波数のためのものでありうる。複数の回路設定のうちの１つは、装置の動作周波数に基づいて選択されうる。

図１３は、インピーダンス整合を行うためのプロセス１３００の例示的な設計を示す。インピーダンス整合回路は、インピーダンス整合回路内の少なくとも１つのスイッチを介して複数の構成のうちの１つへ設定されうる（ブロック１３１２）。インピーダンス整合は、インピーダンス整合回路において複数のリアクティブ素子を有する負荷回路に対して行われうる（ブロック１３１４）。複数のリアクティブ素子は、インピーダンス整合回路のインピーダンスを調整するように構成される少なくとも１つの可変リアクティブ素子を含みうる。

例示的な設計において、インピーダンス整合回路のための複数の回路設定は、メモリに記憶されうる。各回路設定は、複数の構成のうちの１つ、少なくとも１つのスイッチのための少なくとも１つのスイッチ設定、少なくとも１つの可変リアクティブ素子のための少なくとも１つの制御設定、等と関連しうる。インピーダンス整合回路のための複数の回路設定のうちの１つは、例えば、ワイヤレスデバイスの動作周波数に基づいて選択されうる。

本明細書で説明される再構成可能なインピーダンス整合回路は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイス、等で実現されうる。再構成可能なインピーダンス整合回路は、相補型金属酸化膜半導体（ＣＭＯＳ）、Ｎ型ＭＯＳ（ＮＭＯＳ）、Ｐ型ＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）シリコン・オン・インシュレータ（ＳＯＩ）、等といった様々なＩＣ処理技術で製造されうる。

再構成可能なインピーダンス整合回路を有する装置は、本明細書で説明されるように、単独型のデバイスであることができ、またはより大きなデバイスの一部分でありうる。デバイスは、（i）単独型のＩＣ、（ii）データおよび／または命令を記憶するためのメモリＩＣを含みうる１つまたは複数のＩＣのセット、（iii）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＦＲ）などのＲＦＩＣ、（iv）モバイル局モデム（ＭＳＭ）などのＡＳＩＣ、（v）他のデバイス内に内蔵されうるモジュール、（vi）受信機、セルラーフォン、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（vii）等、でありうる。

１つまたは複数の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実現されうる。ソフトウェアで実現された場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶または、送信されうる。コンピュータ可読媒体は、ある場所から別の場所へ、コンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体とコンピュータ記憶媒体との両方を含む。記憶媒体は、コンピュータにアクセスされることができる任意の利用可能な媒体でありうる。限定ではなく例として、このようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、データ構造または命令の形式で所望のプログラムコードを記憶または搬送するために使用可能であり、かつコンピュータによってアクセスされることができる他の任意の媒体を備えることができる。また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、ソフトウェアが、ウェブサイト、サーバ、または同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、マイクロ波のようなワイヤレス技術を使用している他の遠隔ソースから送信された場合、同軸ケーブル、ファイバ光ケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されたようなディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザディスク、光ディスク、デジタル汎用ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイ（登録商標）ディスクを含むが、一般的に、ディスク（ｄｉｓｋ）は、データを磁気的に再生する一方で、ディスク（ｄｉｓｃ）はデータをレーザで光学的に再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。

本開示の先の説明は、当業者が本開示を行うまたは使用することを可能にするために提供される。本開示に対するさまざまな変更は、当業者に容易に理解され、本明細書で定義される一般的な原理は、本開示の範囲から逸脱することなく、他の変化に適用することができる。よって、本開示は、本明細書で説明される例および設計に限定されるように意図されたものではなく、本明細書において開示された原理および新規の特徴と一致する最大範囲であると認められるべきである。

Claims (25)

1. インピーダンス整合回路のインピーダンスを調整するように構成された少なくとも１つの可変リアクティブ素子を含み、かつ、負荷回路をインピーダンス整合させるように構成された複数のリアクティブ素子と、
   複数の構成のうちの１つにおいて前記インピーダンス整合回路を設定するように構成された少なくとも１つのスイッチと、
   を備える前記インピーダンス整合回路
   を備える装置。
2. 前記複数の構成は、直列構成、シャント構成、「Ｌ」構成、「Ｒ」構成、「Ｐｉ」構成、または「Ｔ」構成のうちの少なくとも１つを含む、請求項１に記載の装置。
3. 前記複数の構成は、前記インピーダンス整合回路の入力と出力との間で結合された少なくとも１つのリアクティブ素子を有する直列構成を含む、請求項１に記載の装置。
4. 前記複数の構成は、前記インピーダンス整合回路の出力と回路接地との間で結合された少なくとも１つのリアクティブ素子を有するシャント構成を含む、請求項１に記載の装置。
5. 前記複数の構成は、前記インピーダンス整合回路の入力と出力との間で結合された少なくとも１つのリアクティブ素子と、前記インピーダンス整合回路の前記出力と回路接地との間で結合された少なくとも１つの他のリアクティブ素子とを有する「Ｌ」構成を含む、請求項１に記載の装置。
6. 前記複数の構成は、前記インピーダンス整合回路の入力と出力との間で結合された少なくとも１つのリアクティブ素子と、前記インピーダンス整合回路の前記入力と回路接地との間で結合された少なくとも１つの他のリアクティブ素子とを有する「Ｒ」構成を含む、請求項１に記載の装置。
7. 前記複数の構成は、前記インピーダンス整合回路の入力と出力との間で結合された第１のリアクティブ素子と、前記インピーダンス整合回路の前記入力と回路接地との間で結合された第２のリアクティブ素子と、前記インピーダンス整合回路の前記出力と回路接地との間で結合された第３のリアクティブ素子とを有する「Ｐｉ」構成を含む、請求項１に記載の装置。
8. 前記複数の構成は、前記インピーダンス整合回路の入力と中間ノードとの間で結合された第１のリアクティブ素子と、前記中間ノードと前記インピーダンス整合回路の出力との間で結合された第２のリアクティブ素子と、前記中間ノードと回路接地との間で結合された第３のリアクティブ素子とを有する「Ｔ」構成を含む、請求項１に記載の装置。
9. 前記複数のリアクティブ素子は、少なくとも１つの構成では直列素子として、および少なくとも１つの他の構成ではシャント素子として結合されたリアクティブ素子を含む、請求項１に記載の装置。
10. 前記複数のリアクティブ素子は、少なくとも１つの構成では直列インダクタとして、および少なくとも１つの他の構成ではシャントインダクタとして結合されたインダクタを含む、請求項１に記載の装置。
11. 前記複数のリアクティブ素子は、少なくとも１つの構成では直列キャパシタとして、および少なくとも１つの他の構成ではシャントキャパシタとして結合された可変キャパシタを含む、請求項１に記載の装置。
12. 前記複数のリアクティブ素子は、少なくとも１つの構成では前記インピーダンス整合回路の第１のノードのペアの間で、および少なくとも１つの他の構成では前記第１のノードのペアとは異なる第２のノードのペアの間で結合されたリアクティブ素子を含む、請求項１に記載の装置。
13. 前記少なくとも１つのスイッチは、前記複数のリアクティブ素子のうちの１つと結合された単一入力と、前記インピーダンス整合回路で少なくとも２つのノードと結合された少なくとも２つの出力とを有するスイッチを含む、請求項１に記載の装置。
14. 前記負荷回路は、アンテナを備え、前記インピーダンス整合回路は、前記アンテナに対してインピーダンス整合を行う、請求項１に記載の装置。
15. 前記負荷回路は、電力増幅器を備え、前記インピーダンス整合回路は、前記電力増幅器に対して出力インピーダンス整合を行う、請求項１に記載の装置。
16. 前記負荷回路は、低雑音増幅器（ＬＮＡ）を備え、前記インピーダンス整合回路は、前記ＬＮＡに対して入力インピーダンス整合を行う、請求項１に記載の装置。
17. 前記インピーダンス整合回路の前記複数の構成のうちの１つを選択するように構成されたコントローラ
    をさらに備える請求項１に記載の装置。
18. 前記インピーダンス整合回路に対して複数の回路設定を記憶するように構成されたメモリ、ここで各回路設定は、前記複数の構成のうちの１つ、前記少なくとも１つのスイッチのための少なくとも１つのスイッチ設定、前記少なくとも１つの可変リアクティブ素子のための少なくとも１つの制御設定、または、それらの組み合わせと関連づけられる、
    をさらに備える、請求項１に記載の装置。
19. 前記複数の回路設定は、異なる周波数に関連づけられ、前記複数の回路設定のうちの１つは、前記装置の動作周波数に基づいて選択される、請求項１８に記載の装置。
20. 前記装置は、集積回路を備える、請求項１に記載の装置。
21. インピーダンス整合を行う方法であって、
    インピーダンス整合回路において少なくとも１つのスイッチを介して、複数の構成のうちの１つにおいて前記インピーダンス整合回路を設定することと、
    前記インピーダンス整合回路において複数のリアクティブ素子を有する負荷回路に対してインピーダンス整合を行うことと、ここで少なくとも１つの可変リアクティブ素子を含む前記複数のリアクティブ素子は、前記インピーダンス整合回路のインピーダンスを調整するように構成される、
    を備える方法。
22. 前記インピーダンス整合回路のための複数の回路設定を記憶することと、ここで各回路設定は、前記複数のうちの構成の１つ、前記少なくとも１つのスイッチのための少なくとも１つのスイッチ設定、前記少なくとも１つの可変リアクティブ素子のための少なくとも１つの制御設定、または、それらの組み合わせと関連づけられる、
    前記インピーダンス整合回路のための前記複数の回路設定のうちの１つを選択すること
    をさらに備える、請求項２１に記載の方法。
23. 前記複数の回路設定のうちの１つを前記設定することは、ワイヤレスデバイスの動作周波数に基づいて、前記複数の回路設定のうちの１つを選択することを備える、請求項２２に記載の方法。
24. ワイヤレス通信のための装置であって、
    負荷回路に対してインピーダンス整合を行うための手段と、ここでインピーダンス整合を行うための前記手段は、インピーダンス整合を行うための前記手段のインピーダンスを調整するように構成された少なくとも１つの可変リアクティブ素子を含む、
    複数の構成のうちの１つにおいて、インピーダンス整合を行うための前記手段を設定するための手段と
    を備える装置。
25. インピーダンス整合を行うための前記手段に対して複数の設定を記憶するための手段と、
    インピーダンス整合を行うための前記手段に対して前記複数の設定のうちの１つを選択するための手段と
    をさらに備える、請求項２４に記載の装置。

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