JP2014192242A

JP2014192242A - 半導体装置

Info

Publication number: JP2014192242A
Application number: JP2013064627A
Authority: JP
Inventors: Noboru Yokoyama; 昇横山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-03-26
Filing date: 2013-03-26
Publication date: 2014-10-06

Abstract

【課題】耐圧の向上を可能とする半導体装置を提供する。
【解決手段】半導体装置１ａは、複数のトレンチが設けられる素子部３０と、素子部を囲む終端部３１を有する第１導電形の半導体基板２と、ドレイン電極１７と、第２導電形の第１半導体層１２と、第１半導体層に接続されたソース電極１８と、半導体基板と前記ドレイン電極の間に、半導体基板よりも高い第１導電形の不純物濃度を有する第１導電形の第２半導体層１０と、終端部において、トレンチ形状を有し、他方の面から半導体基板内まで達し、トレンチの幅及び深さよりも広く大きい終端絶縁膜２１と、終端絶縁膜の底部において、半導体基板の端部側に設けられ、半導体基板よりも高い第１導電形の不純物濃度を有し、第２半導体層よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体層２４と、を有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

半導体装置の１つである上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、安定動作等を目的として、高い耐圧を有することが望まれる。特に、電流を流す主動作部である素子部を取り囲む終端部は、高い耐圧が求められ、そのためには終端部の面積を広くする必要がある。一方で、終端部にトレンチを設けることで、耐圧を維持したまま終端部の面積を縮小させることも可能となっている。

特開２０１２−４４５８号公報

本発明が解決しようとする課題は、リーク電流の低減を可能とする半導体装置を提供することである。

実施形態の半導体装置は、複数のトレンチが設けられる素子部と、素子部を囲む終端部を有する第１導電形の半導体基板と、ドレイン電極と、第２導電形の第１半導体層と、第１半導体層に接続されたソース電極と、半導体基板と前記ドレイン電極の間に、半導体基板よりも高い第１導電形の不純物濃度を有する第１導電形の第２半導体層と、終端部において、トレンチ形状を有し、他方の面から半導体基板内まで達し、トレンチの幅及び深さよりも広く大きい終端絶縁膜と、終端絶縁膜の底部において、半導体基板の端部側に設けられ、半導体基板よりも高い第１導電形の不純物濃度を有し、第２半導体層よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体層と、を有する半導体装置。

第１の実施形態に係る半導体装置の構造を示す断面図。図１に示すＡ−Ａ’線における断面を示す断面図。第２の実施形態に係る半導体装置の構造を示す断面図。第３の実施形態に係る半導体装置の構造を示す断面図。

［第１の実施形態］
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体にも適用可能である。絶縁膜としては、酸化シリコン（ＳｉＯ_２）を一例に説明するが、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）などの他の絶縁体を用いることも可能である。また、ｎ形の導電形をｎ^＋＋、ｎ^＋、ｎで表記した場合は、この順にｎ形不純物濃度が低いものとする。またｐ^＋、ｐについてもこの順にｐ形不純物濃度が低いものとする。

図１及び図２を用いて、本発明の第１の実施形態に係る半導体装置１ａを説明する。図１は第１の実施形態に係る半導体装置１ａの構造を示す断面図、図２は図１に示すＡ−Ａ’線における断面を示す断面図を示している。なお、図２において、ゲート絶縁膜１５、ゲート電極１６、ソース電極１８、絶縁膜２２、及びアルミ電極２５を省略して示している。

半導体装置１ａは、図２に示すように、電流を流すメイン部分となる素子部３０と、素子部３０を囲む終端部３１からなる。素子部３０はｎ形半導体基板２の中央部に位置し、終端部３１はその素子部３０を囲むように形成される。ｎ形半導体基板２には、例えばシリコン（Ｓｉ）を用いるが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＧａＮ）などの化合物半導体でも適用可能である。

半導体装置１ａは、まず、（第１導電形）ｎ形半導体基板２を有する。ｎ形半導体基板２は、ｎ形ドリフト層１１とｎ^＋＋形ドレイン層１０（第１導電形の第２半導体層）からなる。そして、ｎ形半導体基板２の一方の面となるｎ^＋＋形ドレイン層１０には、ドレイン電極１７が電気的に接続される。なお、ｎ形ドリフト層１１は、例えば、ｎ形半導体基板２の一方の面にリン（Ｐ）等のｎ形不純物イオンを注入して設けられる。また、ｎ形ドリフト層１１は、ＣＶＤ法（Chemical Vapor Deposition法）などによりエピタキシャル成長されたｎ形エピタキシャル層としてもよい。

半導体装置１ａの素子部３０の構造について説明する。

ｎ形半導体基板２の一方の面に対向する他方の面において、ｎ形ドリフト層１１上には、ｐ形ベース層１２（第２導電形の第１半導体層）が設けられる。ｐ形ベース層１２の表面には、ｐ^＋形キャリア抜き層１４が設けられる。ｐ^＋形キャリア抜き層１４は、例えば、ｐ形ベース層１２で発生した正孔（ホール）をソース電極１８側に排出させるためのものである。ｐ形ベース層１２を設けることにより、素子部３０の端部へのホール集中が緩和され、半導体装置１ａは熱破壊されにくくなる。すなわち、半導体装置１ａのアバランシェ耐量が向上する。

また、ｐ形ベース層１２の表面には、ｎ形ソース層１３が選択的に設けられる。すなわち、素子部３０のｎ形半導体基板２の他方の面において、他方の面に平行な方向に、ｎ形ソース層１３とｐ^＋形キャリア抜き層１４とが交互に設けられている。ｐ^＋形キャリア抜き層１４及びｎ形ソース層１３は、ｎ形半導体基板２の他方の表面に設けられたソース電極１８に電気的に接続される。なお、ｐ^＋形キャリア抜き層１４と、隣接するｎ形ソース層１３との間の距離は一定でなくてもよい。

ここで、複数のゲートトレンチ２３が、ｎ形半導体基板２の他方の表面に設けられる。ゲートトレンチ２３の両側面にｎ形ソース層１３が接するように、ゲートトレンチ２３は設けられる。また、ゲートトレンチ２３の底部はｎ形ドリフト層１１まで達する。

ゲートトレンチ２３内には、ゲート絶縁膜１５を介してゲート電極１６が設けられる。なお、このゲート電極１６は、外部に設けられたゲート電圧印加電源と電気的に接続される。ゲート絶縁膜１５は、例えば酸化シリコン（ＳｉＯ_２）が用いられるが、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ_２Ｏ_３）などの他の絶縁体を用いても実施は可能である。

次に、半導体装置１ａの終端部３１の構造について説明する。

終端部３１における、ｎ形半導体基板２の他方の面にも、ｐ形ベース層１２及びｐ^＋形キャリア抜き層１４が設けられている。そして、図１に示すように、ｐ形ベース層１２を貫通する終端トレンチ２０が設けられる。終端トレンチ２０の幅及び深さはゲートトレンチ２３と比較して、それぞれ広く深い。このため、空乏層が半導体装置１ａの端部（すなわち、ｎ形半導体基板２の端部）に達するのを防ぐことができる。

また、終端トレンチ２０の底部周辺に位置するｎ形ドリフト層１１内には、ｎ^＋形拡散層２４が設けられる。さらに、終端トレンチ２０内には、ポリイミド層２１（絶縁体層）が設けられる。

終端部３１におけるｐ^＋形キャリア抜き層１４及びｐ形ベース層１２上には、絶縁膜２２が設けられる。絶縁膜２２はｎ形ドリフト層１１の上面を保護する役割を有する。絶縁膜２２としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。

半導体装置１ａの端部におけるｎ形ドリフト層１１上には、アルミ電極２５が設けられる。アルミ電極２５は、ゲート電極１６に接続されゲート配線として用いられる。

なお、図１おいて、ｐ形ベース層１２は素子部３０から終端トレンチ２０の側面まで延在するように示したが、半導体装置１ａの端部まで設けられていてもよい。また、図１において、ポリイミド層２１は、終端トレンチ２０の内部を満たし、絶縁膜２２及びアルミ電極２５の上部まで達するように示した。しかし、ポリイミド層２１は、終端トレンチ２０の内部を満たしているのみでもよい。

また、ポリイミド層２１上、すなわち終端部３１にはソース電極１８は設けられていないように図示したが、あくまで一例であり、ソース電極１８が素子部３０と終端部３１の両方に形成されていても実施は可能である。また、終端トレンチ２０内にはポリイミド層２１を設けたが、あくまで一例であり、絶縁膜であれば実施は可能である。例えば、ポリベンゾシクロブテンやスピンオンガラス等がポリイミド層２１の代わりに終端トレンチ２０に設けられてもよい。

半導体装置１ａは、以上のような構造を有する。

なお、本実施形態ではＭＯＳＦＥＴ構造を有しているが、それに限定されず、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）構造、及びダイオード構造等であっても実施は可能である。例えばＩＧＢＴ構造の場合、ｎ^＋＋形ドレイン層１０とドレイン電極１７の間にｐ形コレクタ層が設けられる。

半導体装置１ａの動作について説明する。例えば、ソース電極１８に対して、ドレイン電極１７に正電位を印加した状態で、ゲート電極１６に閾値電圧よりも大きな正の電圧を印加する。この場合、ゲート絶縁膜１５を介して設けられたゲート電極１６近傍のｐ形ベース層１２に反転層が形成される。これにより、半導体装置１ａがオン状態になり、電子電流が流れる。

この電子電流は、ｎ形ソース層１３、ｐ形ベース層１２に形成されたｎ形の反転層（すなわち半導体装置１ａのチャネル）、ｎ形ドリフト層１１、及びｎ^＋＋形ドレイン層１０を経て、ソース電極１８からドレイン電極１７へ流れる。すなわち、オン状態において、電流はドレイン電極１７からソース電極１８へ流れる。

一方、ゲート電極１６の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、ソース電極１８からの電子電流が遮断され、半導体装置１ａはオフ状態（逆バイアス印加状態）となる。

半導体装置１ａをオフ状態にした際、ソース電極１８とドレイン電極１７の間に印加されている電圧により、ｎ形ドリフト層１１とｐ形ベース層１２との界面からｎ形ドリフト層１１に向かって空乏層が広がる。

以上のように、半導体装置１ａは、ゲート電極１６の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。

第１の実施形態の半導体装置１ａの効果について説明する。

前述したように、半導体装置１ａをオフ状態にすると、ｎ形ドリフト層１１とｐ形ベース層１２との界面からｎ形ドリフト層１１に向かって広がる空乏層と、ｎ形ドリフト層１１とｐ形ベース層１２との界面からｎ形ドリフト層１１に向かって広がる空乏層とが発生する。その空乏層はｎ形ドリフト層１１全体に広がるが、半導体装置１ａの端部に達すると、リーク電流が生じるため、耐圧を保持することができない。このため、終端トレンチ２０が終端部３１に設けられ、空乏層が半導体装置１ａの端部に到達するのを防いでいる。しかし、空乏層が終端トレンチ２０まで達した時、半導体１ａの端部側に回り込む場合がある。

本実施形態において、ｎ^＋形拡散層２４は終端トレンチ２０の底部に設けられ、空乏層が終端トレンチ２０の半導体装置１ａの端部側に回り込むのを防止する。これにより、空乏層が半導体装置１ａの端部に到達するのを防止する効果を高めることができ、半導体装置１ａに生じるリーク電流を抑制することができる。

また、ｎ^＋形拡散層２４は、終端トレンチ２０のコーナー部を覆っているため、曲率によりコーナー部に生じる電界集中を防ぐことも可能である。

［第２の実施形態］
図３は、第２の実施形態に係る半導体装置１ｂの構造を示す断面図である。第２の実施形態の半導体装置１ｂは、ｎ^＋形拡散層２４が、終端トレンチ２０底部の終端部３１側に設けられる点で第１の実施形態と異なる。その他の構成及び基本的な動作については半導体装置１ａと同様であるので省略する。

本実施形態において、ｎ^＋形拡散層２４が素子部３０側の反対側、つまり終端部３１側に設けられることで、第１の実施形態と比較して空乏層をさらに面積を広げることができる。これにより、耐圧の効果を向上させることが可能となる。

［第３の実施形態］
図４は、第３の実施形態に係る半導体装置１ｃの構造を示す断面図である。第３の実施形態の半導体装置１ｃのｎ^＋形拡散層２４は、ｎ^＋＋形ドレイン層１０まで達する。その他の構成及び基本的な動作については半導体装置１ａと同様であるので省略する。

これにより、空乏層は終端トレンチ２０を飛び越えて広がるおそれがなくなり、空乏層が半導体装置１ｃの端部に達するのを防ぎ、リーク電流を低減する効果を高めることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ａ、１ｂ、１ｃ…半導体装置
２…（第１導電形）ｎ形半導体基板
１０…ｎ^＋＋形ドレイン層（第１導電形の第２半導体層）
１１…ｎ形ドリフト層
１２…ｐ形ベース層（第２導電形の第１半導体層）
１３…ｎ形ソース層
１４…ｐ^＋形キャリア抜き層
１５…ゲート絶縁膜
１６…ゲート電極
１７…ドレイン電極
１８…ソース電極
２０…終端トレンチ
２１…ポリイミド層（終端絶縁膜）、
２２…絶縁膜
２３…ゲートトレンチ
２４…ｎ^＋形拡散層（第１導電形の第３半導体層）
２５…アルミ電極
３０…素子部
３１…終端部

Claims

複数のトレンチが設けられる素子部と、前記素子部を囲む終端部を有する第１導電形の半導体基板と、
前記半導体基板の一方の面に接続されたドレイン電極と、
前記半導体基板の他方の面に設けられた第２導電形の第１半導体層と、
前記第１半導体層に接続されたソース電極と、
前記半導体基板と前記ドレイン電極の間に、前記半導体基板よりも高い第１導電形の不純物濃度を有する第１導電形の第２半導体層と、
前記終端部において、トレンチ形状を有し、前記他方の面から前記半導体基板内まで達し、前記トレンチの幅及び深さよりもそれぞれ広く大きい終端絶縁膜と、
前記終端絶縁膜の底部において、前記半導体基板の端部側に設けられ、前記半導体基板よりも高い第１導電形の不純物濃度を有し、前記第２半導体層よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体層と、
を有する半導体装置。
素子部と、前記素子部を囲む終端部を有する第１導電形の半導体基板と、
前記半導体基板の一方の面に接続されたドレイン電極と、
前記半導体基板の他方の面に設けられた第２導電形の第１半導体層と、
前記第１半導体層に接続されたソース電極と、
前記終端部において、前記他方の面から前記半導体基板内まで達する終端絶縁膜と、
前記絶縁膜の底部に設けられ、前記半導体基板よりも高い第１導電形の不純物濃度を有する第１導電形の第３半導体層と、
を有する半導体装置。
前記終端絶縁膜はトレンチ形状を有しており、前記終端絶縁膜において、前記第３半導体層は前記半導体基板の端部側に設けられた請求項２に記載の半導体装置。
終端トレンチの請求項２のサブクレーム
前記素子部に複数のトレンチをさらに有し、前記終端絶縁膜の幅及び深さは、前記トレンチの幅及び深さよりも大きい請求項２または３に記載の半導体装置。
前記半導体基板と前記ドレイン電極の間に、前記半導体基板よりも高い第１導電形の不純物濃度を有する第１導電形の第２半導体層をさらに有し、前記第３半導体層は、前記第２半導体層まで達する請求項２乃至４のいずれか一に記載の半導体装置。