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JP2014187354A - デバイス、及びデバイスの作製方法 - Google Patents

デバイス、及びデバイスの作製方法 Download PDF

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Abstract

【課題】安価、且つ信頼性の高い接合を行う。
【解決手段】本発明の実施の形態のデバイスは、機能素子及び電極が形成されている第１の基板と、貫通電極が形成されている第２の基板と、機能素子と第２の基板との間に所定の間隔を保持して、第１の基板と第２の基板とを接合する接合材と、電極と貫通電極とを電気的に接続する導電材と、を有し、接合材は、導電材と比べて、硬く且つ導電性が低いことを特徴とすることにより上記課題を解決する。
【選択図】図１

Description

本発明は、デバイス、及びデバイスの作製方法に関する。
半導体技術を利用して作製され、電気回路要素と微細な機械要素を併せ持つMEMS（Micro-Electro Mechanical Systems）デバイスは、現在、加速度センサ、プリンタヘッド、圧力センサ、DMD（Digital Micromirror Device）等に用いられ、市場規模が拡大している。
通常、MEMSデバイスは、中空に形成された可動部（機能素子）を有する。可動部は、外気等から保護されることが求められるため、真空（或いは一定気圧）で封止される。真空封止が不十分であると、MEMSデバイスが誤作動する等、信頼性の低下を招く。
MEMSデバイスに用いられる封止方法として、高電圧が印加されたシリコン基板及びガラス基板を、300℃〜500℃下で接合する陽極接合が挙げられる。陽極接合では、デバイス基板とパッケージ基板とを直接接合するため、可動部を封止するための空間（Cavity）が別途必要である。
また、実装工程において高真空に封止された気密パッケージ基板を使用するという方法もある。
また、MEMSデバイスを作製するウェハ工程（ウェハレベル）において、デバイス基板とパッケージ基板とを接合し、一括封止することも提案されている。例えば、特許文献１では、真空封止のための封止部と、電気的接続のための電気接点部に、同じ材料の金属層を形成し、ウェハレベルにおいて、カバー基板と集積回路基板とを接合している。
特許文献２では、陽極接合により、LTCC基板とMEMS基板とを接合している。多孔質金属を介して、LTCC基板とMEMS基板とは電気的に接続されている。
特許文献３では、ウェハを個々のチップにダイシングする前に、加速度計が形成される半導体基板ウェハとキャップウェハとをフリットガラスで結合している。
更に近年、各種センサ、光スキャナ等の半導体機能素子が形成されるデバイス基板と、パッケージ基板とを接合したデバイスに、多種の素子が形成される基板を重ね合わせることで、小型で高機能なデバイスを実現する技術の開発が進んでいる。
機能素子が形成されている基板（デバイス基板）とパッケージ基板とを接合する際、機能素子が精密に真空封止され、且つ各々の基板に形成されている電極間の電気的接続が確実であることが好ましい。
更に、接合におけるコストは、低いことが好ましい。
しかしながら、従来から使用されている気密パッケージ基板は、パッケージングにコストがかかるという問題がある。
特許文献１では、同じ材料の金属層を、封止部及び電気接点部に用いているため、真空封止に最適な材料、及び電気的接続に最適な材料を、それぞれ選定できておらず接合の信頼性が低い。更に、Au、Ag等の金属層は高価である。
特許文献２では、印加電圧及び処理温度が高い陽極接合を利用しているため、MEMSデバイスへの悪影響が懸念される。また、陽極接合では機能素子を収容するCavityが別途必要となるため、平らな基板での接合は困難である。更にCavityの位置合わせ精度等の問題が生じるため、やはり接合の信頼性は低い。
本発明は、上記の課題に鑑みてなされたものであり、安価、且つ信頼性の高い接合を行うことを目的とする。
上記目的を達成するために、本発明の実施の形態のデバイスは、機能素子及び電極が形成されている第１の基板と、貫通電極が形成されている第２の基板と、機能素子と第２の基板との間に所定の間隔を保持して、第１の基板と第２の基板とを接合する接合材と、電極と貫通電極とを電気的に接続する導電材と、を有し、接合材は、導電材と比べて、硬く且つ導電性が低いことを特徴とする。
本発明の実施の形態によれば、安価、且つ信頼性の高い接合を行うことができる。
実施形態１に係るデバイスの構造の一例を示す断面図である。 実施形態１に係るデバイスの構造の一例を示す断面図である。 実施形態１に係るデバイスの構造の一例を示す断面図及び平面透過図である。 実施形態１に係るデバイスの構造の一例を示す断面図である。 実施形態１に係るデバイスの作製方法の一例を示す図である。 実施形態２に係るデバイスの構造の一例を示す断面図である。 実施形態２に係るデバイスの構造の一例を示す断面図である。 実施形態２に係るデバイスの構造の一例を示す断面図である。 実施形態２に係るデバイスの構造の一例を示す断面図である。 実施形態２に係るデバイスの作製方法の一例を示す図である。 実施形態２に係るデバイスの作製方法の一例を示す図である。 実施形態２に係るデバイスの作製方法の一例を示す図である。 実施形態２に係るデバイスの作製方法の一例を示す図である。 実施形態２に係るデバイスの作製方法の一例を示す図である。 実施形態２に係るデバイスの作製方法の一例を示す図である。 実施形態２に係るデバイスの構造の一例を示す断面図及び平面透過図である。
＜第１の実施形態＞
（デバイスの構造）
図１は、本実施形態に係るデバイス100の構造を示す断面図の一例である。
図１に示す様に、第１の基板1上には、機能素子（例えばセンサ、IC回路等）4と、電極5と、薄膜金属パッド7とが形成されている。電極5と薄膜金属パッド7とは積層して形成されている。
第２の基板2には、貫通電極6が形成されており、貫通電極6の一方の端部には、薄膜金属パッド8が、貫通電極6の他方の端部には、薄膜金属パッド9が形成されている。また、薄膜金属パッド9と積層してメッキ層10が形成されている。
接合材11は、第１の基板1と第２の基板2との間に形成されている。
導電材12は、薄膜金属パッド7と薄膜金属パッド8との間に形成されている。
接合材11は、第１の基板1と第２の基板2とを接合し、機能素子4と第２の基板2との間に空間(Cavity)3を形成し、更に機能素子4を真空封止する機能を有する。
導電材12は、第１の基板1（デバイス基板）と第２の基板2（パッケージ基板）とを電気的に接続する機能を有する。具体的には、機能素子4と電気的に接続されている薄膜金属パッド７と、貫通電極6と電気的に接続している薄膜金属パッド8との間に、導電材12を介在させ、これらを電気的に接続する。これにより、機能素子4とパッケージ基板内の貫通電極6とを電気的に接続する。
導電材12と接合材11とは、異なる材料で形成されている。強度及び真空度が要求される部分には、硬く且つ導電性が低い接合材11を用いて接合を行い、導通性が要求される部分には、柔らかくて加工し易い導電材12を用いて電気的接続を行うことが好ましい。
接合材11としては、接合力が高い材料を用いることが好ましい。接合力が高い材料を用いることで、第１の基板1と、第２の基板2とを確実に真空封止することができる。
また、接合材11としては、第１の基板1と第２の基板2との間に、所定の間隔を保持できる硬度を有する材料を用いることが好ましい。第１の基板1と第２の基板2との間に、所定の間隔を保持できることにより、機能素子4を真空封止するための、Cavity 3を形成することができる。これより、別途、パッケージ基板に機能素子4を収容するための空間を形成しなくても済む。更に、第１の基板1及び第２の基板2は、平板のままでの接合が可能になる。
また、接合材11としては、機械的ストレスにも耐性がある材料を用いることが好ましい。機械的ストレス耐性がある材料を用いることで、大口径のシリコンウェハを接合した後、チップ化する際のダイシング（チップ分割）による機械的ダメージを受け難くすることができる。
また、接合材11としては、安価な材料を用いることが好ましい。安価な材料を用いることで、接合エリアを広げても、接合における全体的なコストを抑えることができる。
具体的に、接合材11としては、ガラスフリット材やポリマー樹脂等を用いることが好ましい。ポリマー樹脂としては、エポキシ、ドライフィルム、BCB、ポリイミド、UV硬化樹脂等が挙げられる。ただしポリマー樹脂としては、耐熱温度が高くないことと、気密性が課題である。
なお、接合材11としてAu等に代表される貴金属を接合材に用いることも可能である。しかしながら、高価な貴金属を、接合材として大量に用いた場合、コストを抑えることは困難であるため好ましくない。
導電材12としては、導電性が高く、柔らかく、接合時の加圧及び加熱に対して潰れ易い材料であることが好ましい。また、半田接合等の半田リフロー時の温度に耐えられる材料であることが好ましい。
具体的に、導電材12としては、Au、Ag、等の金属、それらの合金のペースト材及び半田材等を用いることが好ましい。これらの材料を用いて、導電材12を加熱、加圧することで、導電材12と薄膜金属パッド７との間、及び導電材12と薄膜金属パッド8との間で金属材料の相互拡散が生じ、拡散接合を行なうことができる。その結果、機能素子4とパッケージ基板内の貫通電極6とを電気的に接続することができる。
なお、本明細書において「拡散接合」とは、導電材12を加熱、加圧し、金属材料の拡散を利用して、貫通電極6と導電材12とを電気的に接続することを意味するものとする。
第１の基板1は、可動部、検出部、等を有する機能素子4、その他、電子回路等が形成されている基板である。第１の基板1上には、機能素子、及び電子回路等を形成するための色々な膜やパターンなどが存在する。第１の基板1としては、シリコンを用いることが好ましい。なお、シリコンを用いる場合、シリコン基板は、Bulk基板でも良いし、SOI（Silicon On Insulator）基板でも良い。
第２の基板2は、密閉されたCavity 3内に収容された機能素子4を真空封止（あるいは、大気圧よりも圧力が低く調整された空間に封止）するためのパッケージ基板である。第２の基板2としては、セラミック、ガラス、シリコン等を用いることができる。
電極5は、機能素子4と電気的に接続される。電極5としては、アルミ、アルミ合金等を用いることができる。
貫通電極6は、第２の基板2内に形成される。露出した両端部に薄膜金属パッド8及び薄膜金属パッド9を形成することで、外部回路との電気的接続、あるいは機能素子4との電気的接続を行う機能を有する。貫通電極6としては、Au、Ag、Ti、W、等の金属、それらの合金、低抵抗のポリシリコン等を用いることができる。
薄膜金属パッド７は、電極5と導電材12とを電気的に接続する。なお、薄膜金属パッド７は、電極5と薄膜金属パッド７、及び薄膜金属パッド７と導電材12の密着性を向上させるためのパッドとして機能する。また、薄膜金属パッド７は、金属材料が拡散するのを防止するためのバリア層として機能する。
複数の機能を有するため薄膜金属パッド７は、積層構造で形成されることが好ましい。
密着性向上を重視する電極5との境界（例えば１層目）には、Cr、Ti等の金属、それらの合金等を用いることが好ましい。更に、金属材料の拡散防止を重視するバリア層（例えば２層目）には、Pt、Ni等の金属、それらの合金等を用いることが好ましい。更に、密着性向上を重視する導電材12との境界（例えば３層目）には、Au、Ag、Cu等の金属、それらの合金等を用いることが好ましい。
薄膜金属パッド8は、導電材12と貫通電極6とを電気的に接続する。薄膜金属パッド8は、薄膜金属パッド７と同様に、導電材12と薄膜金属パッド8、及び薄膜金属パッド8と貫通電極6との密着性を向上させるためのパッドとして機能する。また、薄膜金属パッド8は、金属材料が拡散するのを防止するためのバリア層として機能する。従って、薄膜金属パッド8もまた、薄膜金属パッド７と同様に、積層構造で形成されることが好ましい。
薄膜金属パッド8としては、薄膜金属パッド７と同様の材料を用いることができる。
薄膜金属パッド9は、メッキ層10のためのUBM（Under Barrier Metal：アンダーバリアメタル）層として機能する。UBM層を用いることで、メッキ層10と貫通電極6との界面に形成される金属間化合物層の成長を抑制し、メッキ層10と薄膜金属パッド9との、また薄膜金属パッド9と貫通電極6との界面強度の向上を図ることができる。
薄膜金属パッド9としては、Ti、Cr、Ni、Al等を用いることができる。
メッキ層10は、本実施の形態に係るデバイス100が、最終的にプリント基板へ半田実装される際に必要な層である。メッキ層10としては、Ni、Au、Ag、Cu等を用いることができる。
本実施形態に係るデバイス100によれば、接合材11としては、安価で硬い材料を、導電材12としては、柔らかく導電性の高い材料を用いることで、機能素子4の真空封止、機能素子4とパッケージ基板との電気的接続、という各々の接合に対して最適な材料を選定できる。更に、真空封止及び電気的接続をウェハレベルで同時に行うことができる。従って、安価、且つ信頼性の高い接合を行うことができる。
（変形例１）
図２は、本実施形態に係るデバイス101の構造を示す断面図の一例である。図１に示すデバイス100と異なる部分を中心に説明する。デバイス100と同じ部分には同じ符号を付している。
図１と図２とで異なる部分は、パッケージ基板（第２の基板13）として用いられている材料が、通常セラミック、ガラス、シリコン等ではなく、LTCC(Low Temperature Co-fired Ceramic)である、という部分である。
第２の基板13としてLTCC基板を用いることで、LTCC基板内に形成される内部配線16の形状及び位置を自由に制御し易くなる。このため、デバイス100に示す様な貫通電極6をパッケージ基板に形成した場合と比較して、内部配線16をパッケージ基板に形成した場合の方が、金属薄膜パッド9及び導電材12の位置を、比較的自由に設計しても、金属薄膜パッド9と導電材12とを確実に電気的接続することが可能になる。即ち、鉛直方向において、薄膜金属パッド9と導電材12とが同一の直線上に存在しなくても、内部配線16のパターン形状を工夫することで、薄膜金属パッド9と導電材12とを電気的に接続することができる。
（変形例２）
図３（Ａ）は、本実施形態に係るデバイス102の構造を示す断面図の一例である。また、図３（Ｂ）は、本実施形態に係るデバイス102の構造を示す平面透過図の一例である。
図１に示すデバイス100と異なる部分を中心に説明する。デバイス100と同じ部分には同じ符号を付している。
図１に示すデバイス100では、鉛直方向において、電極5、薄膜金属パッド9、導電材12が同一の直線上に存在している。電気的接続のためには、これらの位置合わせを行なう必要があり、設計の際、レイアウトに制限があった。
図３（Ａ）に示すデバイス102では、鉛直方向において、電極5、薄膜金属パッド9、導電材12が同一の直線上に存在していない。即ち、図３（Ｂ）に示すように、電極5、薄膜金属パッド9、導電材12の位置が全てずれている。
このような場合であっても、デバイス102の構造とすることで、電極5と、薄膜金属パッド9と、導電材12を、電気的に接続することが可能である。
例えば、薄膜金属パッド７を利用することで、電極5と導電材12とを電気的に接続する。また、例えば、薄膜金属パッド8を利用することで、導電材12と貫通電極6とを電気的に接続する。
即ち、図３（Ａ）に示すように、薄膜金属パッド７及び薄膜金属パッド8を、内部配線として利用し、薄膜金属パッド７を延長して、電極5と導電材12が電気的に接続できるように、薄膜金属パッド７を形成する。また、薄膜金属パッド8を延長して、導電材12と貫通電極6が電気的に接続できるように、薄膜金属パッド8形成する。このように、薄膜金属パッド７及び薄膜金属パッド8のパターン形状を工夫することで、電極5、薄膜金属パッド9、導電材12が鉛直方向において、位置が全てずれていても、電極5と薄膜金属パッド9と導電材12とを電気的に接続することができる。
図３に示すデバイス102は、レイアウトの自由度が、より高い。電極5、薄膜金属パッド9、導電材12の位置を自由に選定し、設計することができるため、実用化し易い。
また、デバイス102は、パッケージ基板に貫通電極6を有していながら、LTCC基板13の内部配線16や、ウェハレベルCSP (Wafer level Chip Size Package)と、同様の効果を奏する。従って、デバイスの高集積化、小型化を図ることができる。
（変形例３）
図４は、本実施形態に係るデバイス103（半導体装置）の構造を示す断面図の一例である。図１に示すデバイス100と異なる部分を中心に説明する。デバイス100と同じ部分には同じ符号を付している。
図１と図４とで異なる部分は、第１の基板1上に、第３の基板14を、形成している、という部分である。本実施形態に係るデバイス103によれば、第１の基板1と第２の基板2とを接合材11を介して、また、第１の基板1と第３の基板14とを接合材15を介して、同時に接合することができる。
接合材11と接合材15とは同一の材料で構成することができる。
第３の基板14には、レンズ等を形成することができる。また、今後、予想されるMEMSデバイスのアプリケーションの拡大に対応させて、第３の基板14には、IC（Integrated Circuit）回路、LSI（Large Scale IC）回路、等の集積回路のみならず、光通信デバイス、モバイル通信用デバイス、自動車のエアバック用加速度センサ等、あらゆる素子を形成することができる。
なお、図４では、基板３枚を積層して同時に接合する例を示したが、積層する基板の枚数は特に限定されない。デバイス103に示す様に、基板を３次元的に積層させた積層構造にし、これらの基板を同一の材料で構成された接合材を用いて同時に接合することで、デバイス作製の際の工程の大幅な削減、また、デバイスの小型化が期待できる。
（デバイスの作製方法）
図５は、本実施形態に係るデバイス100の作製方法の一例を示す図である。以下、図５を用いて、デバイス100の作製方法について説明する。
まず、図５（A）に示す様に、第１の基板（例えば、シリコン基板）1上に、一般的なMEMSを作製する工程と同様に、IC回路やセンサ等の機能素子4が形成される。
次に、スパッタ法等によって、電極5が形成される。電極5は、アルミ、又はアルミ合金を用いて0.5um〜3.0um程度の膜厚で形成される。
電極5上に、スパッタ法等によって、薄膜金属パッド７が形成される。薄膜金属パッド７は、幅が電極5と同等の大きさ、又は電極5以上の大きさで形成される。また、薄膜金属パッド７は、３層の積層構造を有し、100nm〜5000nm程度の膜厚で形成される。
具体的には、１層目として、Ti層、Cr層等、またそれらの合金層が形成される。１層目は、密着層として機能させることができる。１層目の上部に２層目として、Ni層、Pt層等、またそれらの合金層が形成される。２層目は、金属材料の拡散を防止するためのバリア層として機能させることができる。２層目の上部に３層目として、Au層、Ag層、Cu層等、またそれらの合金層が形成される。３層目は、上部層（ここでは、導電材12）との合金化のための合金層として機能させることができる。
なお、本実施形態において薄膜金属パッド７が３層の積層構造を有する例について説明するが該構造に限定されない。３層以外の積層構造であっても良い。
次に、図５（B）に示す様に、薄膜金属パッド７上に、導電材12が形成される。
導電材12は、次工程での接合の際、電極5と貫通電極6とを電気的に接続するために形成される。導電材12は、Au、Ag等の貴金属、又はそれらの合金のペースト材及び半田材等を用いてスクリーン印刷等の方法でパターン形成される。導電材12の膜厚は、空間(Cavity)3の間隔、所謂第１の基板1と第２の基板2との間隔に依存するため、10um〜50um程度の膜厚で形成される。
導電材12は、比較的柔らかい材料（例えば、ペースト材）、導電性の高い材料で形成される。また、焼成温度が400℃〜450℃以下である焼成材で形成されることが好ましい。
次に、導電材12がパターン形成された後、不要な溶剤を取り除くために、導電材12（ペースト材）に対してプリベークが施される。プリベークの際の温度は、ペースト材内のガス及び水分を除去できる温度であることが好ましい。プリベークにて不要な溶剤を除去し、更に不要なガス及び水分の除去を行なうことで、次工程での接合の際、より信頼性の高い接合を実現できる。更に、プリベークの際の温度は、次工程での接合における接合温度よりも低い温度であることが好ましい。従って、200℃〜400℃程度の温度でプリベークを行なうことが好ましい。
次に、図５（C）に示す様に、第２の基板（例えば、ガラス基板）に、貫通電極6が形成される。露出した貫通電極6の一方の端部には、薄膜金属パッド8が形成される。また、露出した貫通電極6の他方の端部には、薄膜金属パッド9が形成される。
薄膜金属パッド8は、薄膜金属パッド７と同様の材料を用いて形成される。例えば、３層の積層構造（Ti層、Cr層等、またそれらの合金層／Ni層、Pt層等、またそれらの合金層／Au層、Ag層、Cu層等、またそれらの合金層）で、100nm〜5000nm程度の膜厚で形成される。
薄膜金属パッド9は、Ti、Cr、Ni、Al等を用いて、100num〜10um程度の膜厚で形成される。
次に、図５（D）に示す様に、第２の基板2上に、接合材11が形成される。接合材11は、次工程での接合の際、第１の基板と第２の基板2とを接合するために形成される。
接合材11は、ガラスフリット材やポリマー樹脂を用いて、スクリーン印刷等の方法でパターン形成される。接合材11の膜厚が、Cavity 3の間隔を決定するため、接合材11は、10um〜50um程度の膜厚で形成される。なお、接合材11の高さを均一にするために、例えば、ガラスフリット材にガラスビーズ材等を加えても良い。
接合材11は、比較的硬い材料、安価な材料で形成されることが好ましい。
また、高温により、機能素子4への悪影響が生じることを防ぐため、焼成温度が400℃〜450℃以下である焼成材で形成されることが好ましい。具体的には、ガラスフリット材等を用いることが好ましい。
接合材11の焼成温度と導電材12の焼成温度とがほぼ同じであることで、第１の基板1と第２の基板2との真空封止のための接合と、第１の基板1と第２の基板2との電気的接続のための接合を同時に行うことができる。
次に、接合材11がパターン形成された後、不要な溶剤を取り除くために、接合材11に対してプリベークが施される。200℃〜400℃程度の温度でプリベークを行なうことが好ましい。
次に、図５（E）に示す様に、図５（B）で作製されたデバイス基板と、図５（D）で作製されたパッケージ基板とを接合する。
接合機16によって、第１の基板1及び第２の基板2を加圧し、更に、第１の基板1及び第２の基板2を加熱する。接合時の加熱温度は、350℃〜450℃程度であることが好ましい。即ち、機能素子4に悪影響を与えず、且つ接合材11（例えば、ガラスフリット材）や導電材12（例えば、Agペースト材）が焼成、硬化する温度であることが好ましい。
なお、Cavity 3内の真空度の調整は接合機16の内部で行なわれる。上述したように、接合材11及び導電材12には、プリベークが施され不要な溶剤、ガス及び水分の除去が行なわれている。プリベークは、精度の高い真空封止を行なうために重要な工程であり、該プリベークと、接合機16による接合中の真空引きによって、不要なガスや空気は、Cavity 3からほぼ除去される。この状態で、接合機16によりCavity 3内の真空度を調整することで、高精度な接合を行うことができる。
図５（F）に示す様に、接合後、導電材12は、接合機16による加熱、加圧によって押しつぶされ、薄膜金属パッド7、8と拡散接合することにより、導電材12と薄膜金属パッド7、8とは電気的に接続される。
また、図５（F）に示す様に、接合材11は、導電材12と比べて硬い材料で形成されているため、接合後、接合機16による加熱、加圧によって変形することは、ほぼ無いと考えて良い。即ち、接合材11の膜厚の分だけ、第１の基板1と第２の基板2との間に所定の間隔が保持され、Cavity 3が形成される。パッケージ基板に、別途空間を形成することなく、機能素子4は、Cavity 3内に真空封止される。
なお、上述の接合工程によれば、第１の基板1と第２の基板2は、平板で良いため、別途、機能素子4を収容するための空間を形成する、等の無駄な工程を省ける。
最後に、メッキ層10が、薄膜金属パッド9と接するように形成される。メッキ層10は、Ni、Au、Ag、Cu等を用いて、100nm〜100um程度の膜厚で形成される。
本実施の形態に係る作製方法によれば、導電材12より硬く、且つ導電性の低い接合材11を用いて、第１の基板1と第２の基板2とを接合することにより、第１の基板1と第２の基板2との間に所定の間隔を安定して保持し、機能素子4を高精度に真空封止できる。同時に、柔らかく、且つ導電性の高い導電材12を用いて、拡散接合することにより、第１の基板1上に形成された電極と、第２の基板2に形成された貫通電極とを、確実に電気的接続できる。
また、安価な材料で、接合材11を構成することで、低コストでの接合が可能になる。
即ち、本実施の形態に係るデバイス、及びデバイスの作製方法によれば、電気的接続に最適な材料と、真空封止に最適な材料を、それぞれ選定し、ウェハレベルで同時に接合を行うことで安価、且つ信頼性の高い接合を行うことができる。
＜第２の実施形態＞
（デバイスの構造）
図６は、本実施形態に係るデバイス２００の構造を示す断面図の一例である。
デバイス２００は、第１の基板２０１、第２の基板２０２、第３の基板２０３、機能素子２０４、駆動回路２０５、薄膜金属パッド２０６、薄膜金属パッド２０７、薄膜金属パッド２０８、貫通電極２０９、導電材２１０、第１の接合材２１１、第２の接合材２１２、光学素子２１３、キャビティ（空間）２１４を含む。
第１の基板２０１には、機能素子２０４、及び機能素子２０４を駆動させるための駆動回路２０５が形成されている。機能素子２０４（例えば、光センサ、圧力センサ、赤外線センサ、加速度センサ等）は、公知の微細加工技術及び薄膜形成技術を用いて形成される。機能素子２０４は、各種センサ等に加えて、例えば、振動子等のアクチュエータを含んでいても良い。駆動回路２０５は、公知の半導体技術を用いて形成される。
第１の基板２０１の材料としては、例えば、Ｓｉ、ＳＯＩ（silicon on insulator）等が挙げられる。
第２の基板２０２には、貫通電極２０９が形成されており、貫通電極２０９の一方の端部には、薄膜金属パッド２０７が、貫通電極２０９の他方の端部には、薄膜金属パッド２０８が形成されている。貫通電極２０９を介して、機能素子２０４は外部と電気的に接続される。
第２の基板２０２の材料としては、絶縁性を有する材料であれば、特に限定されず、例えば、ガラス、セラミックス、等が挙げられる。
第３の基板２０３には、光学素子２１３が形成されている。光学素子２１３は、公知の薄膜形成技術を用いて形成される。光学素子２１３としては、例えば、回折格子、レンズ、フィルター等が挙げられる。
第３の基板２０３の材料としては、例えば、Ｓｉ、等が挙げられる。
導電材２１０は、駆動回路２０５と貫通電極２０９との間に形成される。導電材２１０及び薄膜金属パッド２０６、２０７を介して、駆動回路２０５と貫通電極２０９とは導通する。導電材２１０の一方の端部には、薄膜金属パッド２０６が、導電材２１０の他方の端部には、薄膜金属パッド２０７が形成されている。
導電材２１０の材料としては、導電性が高く、柔らかく、接合時の加圧及び加熱に対して潰れ易い材料であることが好ましい。また、半田接合等の半田リフロー時の温度に耐えられる材料であることが好ましい。導電材２１０の材料としては、例えば、Ａｕ、Ａｇ、Ａｌ、等の金属、それらの合金のペースト材及び半田材、ポーラスＡｕ等を用いることができる。
薄膜金属パッド２０６は、３層の積層構造とすることができる。例えば、薄膜金属パッド２０６を、Ｃｒ／Ｐｔ／Ａｕの積層構造とする場合、Ａｕ層は、導電性を高めるために、導電材２１０と接する面に形成され、Ｃｒ層は、駆動回路２０５の電極と接する面に形成されることが好ましい。
薄膜金属パッド２０７も、同様に、３層の積層構造とすることができる。例えば、薄膜金属パッド２０７を、Ｃｒ／Ｐｔ／Ａｕの積層構造とする場合、Ａｕ層は、導電性を高めるために、導電材２１０と接する面に形成され、Ｃｒ層は、密着性を高めるために、第３の基板２０３と接する面に形成され、Ｐｔ層は、拡散防止のために、中央の層に形成されることが好ましい。なお、Ｃｒ層の代わりに、Ｔｉ層を用いることも可能であるし、Ｐｔ層の代わりに、Ｎｉ層を用いることも可能である。
薄膜金属パッド２０８も、同様に、３層の積層構造とすることができる。Ａｕ層は、外部と接する面に形成され、Ｃｒ層は、密着性を高めるために、第３の基板２０３と接する面に形成され、Ｐｔ層は、拡散防止のために、中央の層に形成されることが好ましい。
第１の接合材２１１は、第１の基板２０１と第２の基板２０２との間に形成され、第１の基板２０１と第２の基板２０２とを接合する。第１の接合材２１１を介して、第１の基板２０１と第２の基板２０２とは所定の間隔を保持して接合され、これにより、機能素子２０４は、真空封止される。第１の基板２０１と第２の基板２０２との間には、機能素子２０４をパッケージングするためのキャビティ２１４が存在する。
第１の接合材２１１の材料としては、ガラスフリット材、ポリマー樹脂、等を用いることが好ましい。
第１の接合材２１１の厚さは、２０μｍ程度であることが好ましい。第１の接合材２１１の厚さを、機能素子２０４の厚さ（１０μｍ程度）と比較して厚くすることで、接合後における機能素子２０４と第２の基板２０２との干渉を避けることができる。
第１の接合材２１１の幅は、１５０μｍ程度であることが好ましい。なお、機能素子２０４と第１の接合材２１１との間の距離が少なくとも５０μｍ以上となるように、第１の接合材２１１の幅を、適宜、調整する必要がある。
第２の接合材２１２は、第１の基板２０１と第３の基板２０３との間に形成され、第１の基板２０１と第３の基板２０３とを接合する。第２の接合材２１１を介して、第１の基板２０１と第３の基板２０３とは所定の間隔を保持して接合される。該間隔は、第２の接合材２１１の厚さを変更することで、任意に調整することが可能である。
第２の接合材２１２の厚さは、第１の接合材２１１の厚さと等しくても良い。又、第２の接合材２１２の幅は、第１の接合材２１１の幅と等しくても良い。又、第２の接合材２１２の材料は、第１の接合材２１１の材料と等しくても良い。
第２の接合材２１２を、第１の接合材２１１と等しい厚さ、等しい幅、等しい材料で形成することにより、低コスト且つ簡易なプロセスで、デバイス２００を作製することができる。又、機能素子２０４が形成される第１の基板２０１に、更に、光学素子２１３が形成される第３の基板２０３を重ね合わせることで、低コストでありながら、小型で高機能な多層基板構造を有するデバイス２００を実現することができる。
（変形例１）
図７は、本実施形態に係るデバイス３００の構造を示す断面図の一例である。図６に示すデバイス２００と異なる部分を中心に説明する。デバイス２００と同じ部分には同じ符号を付している。
デバイス３００は、デバイス２００と異なる第２の接合材３１２を含む。第２の接合材３１２は、第１の接合材２１１と、厚さ及び幅が異なるが、材料は等しい。
図７に示す様に、第２の接合材３１２の厚さを、第１の接合材２１１の厚さと比較して薄くする、例えば、１０μｍ程度とすることができる。又、第２の接合材３１２の幅を、第１の接合材２１１の幅と比較して広くする、例えば、２００μｍ程度とすることができる。
このように、第２の接合材３１２の厚さを第１の接合材２１１の厚さと比較して薄くすることにより、光学素子２１３と機能素子２０４との距離を近づけることができる。従って、機能素子２０４に対する光学素子２１３の位置合わせ精度を高めることができるため、機能素子２０４の光学特性を向上させることができる。
又、第２の接合材３１２の幅を第１の接合材２１１の幅と比較して広くすることにより、複数のデバイスが形成されたウェハを分割して個片化する際、分割位置の調整が容易になる。従って、精度の高いダイシングを行うことができるため、デバイス３００を比較的容易に小型化することができる。
（変形例２）
図８は、本実施形態に係るデバイス４００の構造を示す断面図の一例である。図６に示すデバイス２００と異なる部分を中心に説明する。デバイス２００と同じ部分には同じ符号を付している。
デバイス４００は、デバイス２００と異なる第２の接合材４１２を含む。第２の接合材４１２は、第１の接合材２１１と、厚さ、幅、材料が異なる。
図８に示す様に、第２の接合材４１２の厚さを、第１の接合材２１１の厚さと比較して薄くする、例えば、１μｍ程度とすることができる。又、第２の接合材４１２の幅を、第１の接合材２１１の幅と比較して広くする、例えば、２００μｍ程度とすることができる。又、第２の接合材４１２を、金属とする、例えば、ＡｕとＳｎの合金とすることができる。
このように、第２の接合材４１２を、金属で形成することにより、ガスの発生を抑制することができるため、接合時における第２の接合材４１２の接合温度を、第１の接合材２１１の接合温度と比較して低くすることができる。比較的低温での接合でありながら、真空度の高い気密封止を行うことができるため、製造プロセスが簡易化されてもデバイス４００の性能を維持できる。
（変形例３）
図９は、本実施形態に係るデバイス５００の構造を示す断面図の一例である。図６に示すデバイス２００と異なる部分を中心に説明する。デバイス２００と同じ部分には同じ符号を付している。
デバイス５００は、デバイス２００と異なる第２の接合材５１２を含む。第２の接合材５１２は、第１の接合材２１１と、幅及び材料が異なるが、厚さは等しい。
図７に示す様に、第２の接合材３１２の幅を、第１の接合材２１１の幅と比較して広くする、例えば、２００μｍ程度とすることができる。又、第２の接合材４１２を、ポリマー樹脂、例えば、ポリイミド樹脂とすることができる。
このように、第２の接合材５１２を、ポリイミド樹脂で形成することにより、接合時における第２の接合材４１２の接合温度を、３００℃以下とすることができる。即ち、低温接合が可能になるため、第３の基板２０３及び機能素子２０４の材料選択性を広げることができる。例えば、第３の基板２０３及び機能素子２０４の材料として、有機物系材料を使用することも可能になるため、デバイス５００の材料コストを抑えることができる。
本実施形態に係るデバイス２００、３００、４００、５００によれば、第１の接合材２１１及び第２の接合材４１２の厚さ、幅、材料等を、諸条件に応じて、適宜、変更することにより、各基板に対して最適な接合材を用いて、各基板を接合することができる。従って、安価、且つ信頼性の高い接合を行うことができる。又、第１の接合材及び第２の接合材が、基板接合と機能素子のパッケージングという両機能を担うことで、製造プロセスを簡易化しつつ、小型で高機能なデバイスを実現できる。
（デバイスの作製方法）
図１０は、本実施形態に係るデバイス２００の作製方法の一例を示す図である。以下、図１０を用いて、デバイス２００の作製方法について説明する。
まず、図１０（Ａ）に示す様に、第１の基板（例えば、シリコン基板）２０１に、公知の微細加工技術、半導体薄膜形成技術により、機能素子２０４及び駆動回路２０５が形成される。
次に、スパッタ法等により、駆動回路２０５に接して、薄膜金属パッド２０６が形成される。駆動回路２０５には、電極（例えば、Ａｌ）が形成されており、薄膜金属パッド２０６は、該電極と、後に形成される導電材２１０とを導通させるために形成される。薄膜金属パッド２０６は、例えば、３層の積層構造（例えば、Ｃｒ／Ｐｔ／Ａｕ）を有し、１００ｎｍ〜５０００ｎｍ程度の膜厚で形成される。
次に、図１０（Ｂ）に示す様に、スクリーン印刷法等により、薄膜金属パッド２０６に接して、ドット状の導電材２１０（例えば、Ａｇペースト）が形成される。導電材２１０の材料としてＡｇペーストを用いる場合は、溶剤とバインダーを除去するため、導電材２１０に対して、２００℃程度の温度で、十分に加熱処理及び焼成処理を施すことが好ましい。
導電材２１０のドット径は、１５０μｍ程度であることが好ましく、薄膜金属パッド２０６及び薄膜金属パッド２０７より小さいことが好ましい。
導電材２１０は、加熱処理、及び焼成処理が施された後の膜厚が、２０μｍ程度であることが好ましい。又、導電材２１０の膜厚は、薄膜金属パッド２０６の膜厚、薄膜金属パッド２０７の膜厚と比較して厚くなるように形成されることが好ましい。
次に、図１０（Ｃ）に示す様に、第２の基板（例えば、ガラス基板）２０２に、貫通電極２０９が形成される。露出した貫通電極２０９の一方の端部には、スパッタ法等により、薄膜金属パッド２０７が形成される。又、露出した貫通電極２０９の他方の端部には、スパッタ法等により、薄膜金属パッド２０８が形成される。薄膜金属パッド２０７及び薄膜金属パッド２０８は、例えば、３層の積層構造（例えば、Ｃｒ／Ｐｔ／Ａｕ）を有し、１００ｎｍ〜５０００ｎｍ程度の膜厚で形成される。
次に、図１０（Ｄ）に示す様に、第１の接合材２１１（例えば、ガラスフリット材）が、スクリーン印刷法等により、第２の基板２０２上に、機能素子２０４及び貫通電極２０９を取り囲むように、形成される。第１の接合材２１１は、１０μｍ〜５０μｍ程度の膜厚となるように形成される。
第１の接合材２１１を、乾燥及び焼成させることにより、溶剤及びバインダーが除去される。更に、４００℃以上の加熱処理が施されることにより、第１の接合材２１１は、ガラス化する。これにより、第１の基板２０１と第２の基板２０２との接合時に、機能素子２０４を真空封止することが可能になる。
次に、図１１（Ａ）に示す様に、図１０（Ｂ）で作製されたデバイス基板（第１の基板２０１）と、図１０（Ｄ）で作製されたパッケージ基板（第２の基板２０２）とを、位置合わせをした後、接合する。
接合機によって、第１の基板２０１及び第２の基板２０２を加圧し、更に、第１の基板２０１及び第２の基板２０２を加熱する（熱圧着する）。接合時の加熱温度は、３５０℃〜４５０℃程度であることが好ましい。即ち、機能素子２０４に悪影響を与えず、且つ第１の接合材２１１（例えば、ガラスフリット材）や導電材２１０（例えば、Ａｇペースト）が焼成、硬化する温度であることが好ましい。
接合後、導電材２１０は、接合機による加熱、加圧によって押しつぶされ、薄膜金属パッド２０６、２０７と拡散接合する。これにより、導電材２１０と、薄膜金属パッド２０６、２０７とは導通する。
又、第１の接合材２１１は、導電材２１０と比べて硬い材料で形成されているため、接合後、接合機による加熱、加圧によって変形することは、ほぼ無いと考えて良い。即ち、第１の接合材２１１の膜厚の分だけ、第１の基板２０１と第２の基板２０２との間に所定の間隔が保持され、キャビティ２１４が形成される。パッケージ基板に、別途空間を形成することなく、機能素子２０４は、キャビティ２１４内に真空封止される。なお、上述の接合工程によれば、第１の基板２０１と第２の基板２０２は、平板で良いため、別途、機能素子２０４を収容するための空間を形成する、等の無駄な工程を省ける。
次に、図１１（Ｂ）に示す様に、第２の接合材２１２（例えば、ガラスフリット材）が、スクリーン印刷法等により、第２の基板２０２上に、形成される。第２の接合材２１２を、を乾燥及び焼成させることにより、溶剤及びバインダーが除去される。更に、４００℃以上の加熱処理が施されることにより、第２の接合材２１２は、ガラス化する。これにより、第１の基板２０１と第３の基板２０３との接合時に、逆方向から機能素子２０４を真空封止することが可能になる。
次に、図１１（Ｃ）に示す様に、第３の基板２０３に、公知の微細加工技術、半導体薄膜形成技術により、光学素子２１３（例えば、光学フィルター）が形成される。
次に、図１１（Ｄ）に示す様に、図１１（Ｂ）で作製されたデバイス基板（第１の基板２０１）と、図１１（Ｃ）で作製された基板（第３の基板２０３）とを、位置合わせをした後、接合する。
接合機によって、第１の基板２０１及び第３の基板２０３を加圧し、更に、第１の基板２０１及び第３の基板２０３を加熱する（熱圧着する）。接合時の加熱温度は、第１の基板２０１及び第２の基板２０２接合時の加熱温度と比較して高いことが好ましい。
上述の様に、第１の基板２０１と第２の基板２０２との接合、第１の基板２０１と第３の基板２０３との接合を、諸条件が最適化された第１の接合材２１１及び第２の接合材２１２を用いて、個別に行うことにより、高精度な接合を行うことができる。即ち、接合温度、接合材の厚さ、幅、材料を最適化することで、各種素子が形成される複数の基板を重ね合わせる場合であっても、接合強度及び接合信頼性を向上させることができるため、高機能なデバイスを実現することができる。
なお、図１２乃至図１５に示す様に、全ての基板を同時に接合することにより、本実施形態に係るデバイス２００を作製しても良い。
この場合、まず、図１２（Ａ）に示す様に、第１の基板２０１に機能素子２０４及び駆動回路２０５を形成し、図１２（Ｂ）に示す様に、導電材２１０を形成する。
次に、図１３（Ａ）に示す様に、第２の基板２０２に貫通電極２０９を形成し、図１３（Ｂ）に示す様に、第１の接合材２１１を形成する。
次に、図１４（Ａ）に示す様に、第３の基板２０３に光学素子２１３を形成し、図１４（Ｂ）に示す様に、第２の接合材２１２を形成する。
更に、図１５（Ａ）に示す様に、図１２（Ｂ）で作製された基板と、図１３（Ｂ）で作製された基板と、図１４（Ｂ）で作製された基板との、位置合わせを行い、図１５（Ｂ）に示す様に、全ての基板を同時に接合する。
接合機によって、第１の基板２０１、第２の基板２０２、及び第３の基板２０３を加圧し、更に、第１の基板２０１、第２の基板２０２、及び第３の基板２０３を加熱する（熱圧着する）。接合時の加熱温度は、３５０℃〜４５０℃程度であることが好ましい。
上述の様に、全ての基板を同時に接合することにより、製造プロセスを簡略化できるため、デバイス２００の製造コストを抑えることが可能になる。
又、図１６（Ａ）に示す様に、第１の接合材２１１及び第２の接合材２１２、複数の機能素子等を、各基板にウェハレベルで形成した後に接合し、図１６（Ｂ）に示す様に、個別素子に分割、個片化することも可能である。
この場合、多数の素子を一括プロセスで形成することができるため、デバイス２００の製造コストを抑えることが可能になる。
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の実施形態の要旨の範囲内において、種々の変形、変更が可能である。
1 第１の基板
2 第２の基板
4 機能素子
5 電極
6 貫通電極
11 接合材
12 導電材
14 第３の基板
100 デバイス
２００ デバイス
２０１ 第１の基板
２０２ 第２の基板
２０３ 第３の基板
２０４ 機能素子
２０５ 駆動回路
２０９ 貫通電極
２１０ 導電材
２１１ 第１の接合材
２１２ 第２の接合材
３００ デバイス
４００ デバイス
５００ デバイス
特開２０１０−１７８０５号公報 特開２０１２−４９２９８号公報 特開平５−２９１３８８号公報

Claims (16)

  1. 機能素子及び電極が形成されている第１の基板と、
    貫通電極が形成されている第２の基板と、
    前記機能素子と前記第２の基板との間に所定の間隔を保持して、前記第１の基板と前記第２の基板とを接合する接合材と、
    前記電極と前記貫通電極とを電気的に接続する導電材と、を有し、
    前記接合材は、前記導電材と比べて、硬く且つ導電性が低い
    ことを特徴とするデバイス。
  2. 前記接合材と前記導電材とは焼成温度が同じ焼成材である
    ことを特徴とする請求項１に記載のデバイス。
  3. 前記接合材は、ガラスフリット材又はポリマー樹脂である
    ことを特徴とする請求項１又は請求項２に記載のデバイス。
  4. 前記導電材は、Au又はAgおよびこれらを含んだペースト材、半田材である
    ことを特徴とする請求項１乃至請求項３のいずれか一項に記載のデバイス。
  5. 前記機能素子は、前記接合材により真空封止されている
    ことを特徴とする請求項１乃至請求項４のいずれか一項に記載のデバイス。
  6. 前記第１の基板及び前記第２の基板は、平板である
    ことを特徴とする請求項１乃至請求項５のいずれか一項に記載のデバイス。
  7. 請求項１乃至請求項６のいずれか一項に記載のデバイスと、第３の基板と、を有し、
    前記接合材は、前記第３の基板と前記デバイスとを接合する
    ことを特徴とする半導体装置。
  8. 機能素子及び駆動回路が形成されている第１の基板と、
    貫通電極が形成されている第２の基板と、
    前記機能素子と前記第２の基板との間に所定の間隔を保持して、前記第１の基板と前記第２の基板とを接合する第１の接合材と、
    前記駆動回路と前記貫通電極とを電気的に接続する導電材と、
    光学素子が形成されている第３の基板と、
    前記第１の基板と前記第３の基板とを接合する第２の接合材と、を有し、
    前記第１の接合材は、前記導電材と比べて、硬く且つ導電性が低く、
    前記第２の接合材は、前記第１の接合材とは、厚さ及び幅が異なる
    ことを特徴とするデバイス。
  9. 前記第１の接合材の材料と前記第２の接合材の材料とは、等しい
    ことを特徴とする請求項８に記載のデバイス。
  10. 前記第１の接合材は、ガラスフリット材であり、
    前記第２の接合材は、金属である
    ことを特徴とする請求項８に記載のデバイス。
  11. 前記第２の接合材は、ポリマー樹脂である
    ことを特徴とする請求項８に記載のデバイス。
  12. 第１の基板上に、機能素子及び電極を形成するステップと、
    前記電極上に、導電材を形成するステップと、
    第２の基板に、貫通電極を形成するステップと、
    前記第２の基板上に、前記導電材より硬く且つ導電性の低い接合材を形成するステップと、
    前記機能素子と前記第２の基板との間に所定の間隔を保持して、前記第１の基板と前記第２の基板とを、前記接合材を介して接合するステップと、
    前記電極と前記貫通電極とを、前記導電材を介して電気的に接続するステップと、を有する
    ことを特徴とするデバイスの作製方法。
  13. 第１の基板上に、機能素子及び電極を形成するステップと、
    前記電極上に、導電材を形成するステップと、
    第２の基板に、貫通電極を形成するステップと、
    前記第２の基板上に、前記導電材より硬く且つ導電性の低い接合材を形成するステップと、
    前記機能素子と前記第２の基板との間に所定の間隔を保持して、前記導電材及び前記接合材を焼成するステップと、
    前記第１の基板と前記第２の基板とを、前記接合材を介して接合するステップと、
    前記電極と前記貫通電極とを、前記導電材を介して電気的に接続するステップと、を有する
    ことを特徴とするデバイスの作製方法。
  14. 第１の基板に、機能素子及び駆動回路を形成するステップと、
    前記駆動回路上に、導電材を形成するステップと、
    第２の基板に、貫通電極を形成するステップと、
    前記第２の基板上に、前記導電材より硬く且つ導電性の低い第１の接合材を形成するステップと、
    前記機能素子と前記第２の基板との間に所定の間隔を保持して、前記第１の基板と前記第２の基板とを、前記第１の接合材を介して接合するステップと、
    前記駆動回路と前記貫通電極とを、前記導電材を介して電気的に接続するステップと、
    前記第１の基板上に、第２の接合材を形成するステップと、
    第３の基板に、光学素子を形成するステップと、
    前記第１の基板と前記第３の基板とを、前記第２の接合材を介して接合するステップと、を有する
    ことを特徴とするデバイスの作製方法。
  15. 第１の基板に、機能素子及び駆動回路を形成するステップと、
    前記駆動回路上に、導電材を形成するステップと、
    第２の基板に、貫通電極を形成するステップと、
    前記第２の基板上に、前記導電材より硬く且つ導電性の低い第１の接合材を形成するステップと、
    第３の基板の一方の面に光学素子を形成するステップと、
    前記第３の基板の他方の面に第２の接合材を形成するステップと、
    前記第１の基板と前記第２の基板とを、前記第１の接合材を介して接合し、前記第１の基板と前記第３の基板とを、前記第２の接合材を介して接合するステップと、
    前記駆動回路と前記貫通電極とを、前記導電材を介して電気的に接続するステップと、を有する
    ことを特徴とするデバイスの作製方法。
  16. 前記第１の基板には、複数の前記機能素子が形成される
    ことを特徴とする請求項１４又は請求項１５のいずれか一項に記載のデバイスの作製方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020246115A1 (ja) * 2019-06-06 2020-12-10 国立大学法人 東京大学 静電型デバイスおよび静電型デバイス製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9776858B2 (en) * 2014-02-26 2017-10-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
JP6176286B2 (ja) * 2015-06-10 2017-08-09 株式会社デンソー 半導体装置およびその製造方法
CN105540529B (zh) * 2015-12-04 2017-11-10 通富微电子股份有限公司 自适应温控芯片微系统
US11081413B2 (en) * 2018-02-23 2021-08-03 Advanced Semiconductor Engineering, Inc. Semiconductor package with inner and outer cavities
US11174157B2 (en) * 2018-06-27 2021-11-16 Advanced Semiconductor Engineering Inc. Semiconductor device packages and methods of manufacturing the same
US11220423B2 (en) * 2018-11-01 2022-01-11 Invensense, Inc. Reduced MEMS cavity gap

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002005424A1 (en) * 2000-07-06 2002-01-17 Kabushiki Kaisha Toshiba Surface acoustic wave device and method of manufacturing the device
JP2004209585A (ja) * 2002-12-27 2004-07-29 Shinko Electric Ind Co Ltd 電子デバイス及びその製造方法
JP2005503270A (ja) * 2001-08-24 2005-02-03 カール−ツアイス−シュティフツンク 微小電気機械部品を製造するためのプロセス
JP2007536105A (ja) * 2004-06-30 2007-12-13 インテル・コーポレーション マイクロエレクトロメカニカルシステム（ｍｅｍｓ）と受動素子が集積化されたモジュール
WO2008066087A1 (fr) * 2006-11-28 2008-06-05 Kyocera Corporation Dispositif de structure fine pour fabrication du dispositif de structure fine et substrat de scellement
JP2009252779A (ja) * 2008-04-01 2009-10-29 Nippon Telegr & Teleph Corp <Ntt> 光半導体素子の実装構造および光半導体素子の実装方法
JP2009285810A (ja) * 2008-05-30 2009-12-10 Toshiba Corp 半導体装置およびその製造方法
WO2010004766A1 (ja) * 2008-07-11 2010-01-14 ローム株式会社 Ｍｅｍｓデバイス
US20110156106A1 (en) * 2009-12-28 2011-06-30 Solid State System Co., Ltd. Hermetic mems device and method for fabricating hermetic mems device and package structure of mems device
JP2011186124A (ja) * 2010-03-08 2011-09-22 Stanley Electric Co Ltd 光偏向器パッケージ

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323051A (en) 1991-12-16 1994-06-21 Motorola, Inc. Semiconductor wafer level package
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6168972B1 (en) * 1998-12-22 2001-01-02 Fujitsu Limited Flip chip pre-assembly underfill process
JP2001060802A (ja) * 1999-08-19 2001-03-06 Sony Corp 回路素子基板と半導体装置及びその製造方法
US6531767B2 (en) * 2001-04-09 2003-03-11 Analog Devices Inc. Critically aligned optical MEMS dies for large packaged substrate arrays and method of manufacture
JP3615206B2 (ja) * 2001-11-15 2005-02-02 富士通株式会社 半導体装置の製造方法
US6624003B1 (en) * 2002-02-06 2003-09-23 Teravicta Technologies, Inc. Integrated MEMS device and package
US20040016995A1 (en) * 2002-07-25 2004-01-29 Kuo Shun Meen MEMS control chip integration
US7154206B2 (en) * 2002-07-31 2006-12-26 Kyocera Corporation Surface acoustic wave device and method for manufacturing same
US20040040855A1 (en) * 2002-08-28 2004-03-04 Victor Batinovich Method for low-cost redistribution and under-bump metallization for flip-chip and wafer-level BGA silicon device packages
JP3851607B2 (ja) * 2002-11-21 2006-11-29 ローム株式会社 半導体装置の製造方法
JP3905041B2 (ja) * 2003-01-07 2007-04-18 株式会社日立製作所 電子デバイスおよびその製造方法
US7303645B2 (en) * 2003-10-24 2007-12-04 Miradia Inc. Method and system for hermetically sealing packages for optics
DE102004005668B4 (de) * 2004-02-05 2021-09-16 Snaptrack, Inc. Elektrisches Bauelement und Herstellungsverfahren
KR100592368B1 (ko) * 2004-07-06 2006-06-22 삼성전자주식회사 반도체 소자의 초박형 모듈 제조 방법
CN1977450B (zh) * 2004-07-20 2011-12-14 株式会社村田制作所 压电滤波器
JP2006114732A (ja) * 2004-10-15 2006-04-27 Renesas Technology Corp 半導体装置及びその製造方法、並びに半導体モジュール
US7344956B2 (en) * 2004-12-08 2008-03-18 Miradia Inc. Method and device for wafer scale packaging of optical devices using a scribe and break process
TW200638497A (en) * 2005-04-19 2006-11-01 Elan Microelectronics Corp Bumping process and bump structure
KR100691160B1 (ko) * 2005-05-06 2007-03-09 삼성전기주식회사 적층형 표면탄성파 패키지 및 그 제조방법
JP4744213B2 (ja) * 2005-07-11 2011-08-10 日本電波工業株式会社 電子部品の製造方法
US7932594B2 (en) * 2005-11-16 2011-04-26 Kyocera Corporation Electronic component sealing substrate for hermetically sealing a micro electronic mechanical system of an electronic component
US7932615B2 (en) * 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
JP4938779B2 (ja) * 2006-08-25 2012-05-23 京セラ株式会社 微小電子機械機構装置およびその製造方法
CN100594595C (zh) * 2007-07-27 2010-03-17 李刚 微机电系统器件与集成电路的集成方法及集成芯片
JP2009074979A (ja) * 2007-09-21 2009-04-09 Toshiba Corp 半導体装置
US8211752B2 (en) * 2007-11-26 2012-07-03 Infineon Technologies Ag Device and method including a soldering process
JP5610177B2 (ja) 2008-07-09 2014-10-22 国立大学法人東北大学 機能デバイス及びその製造方法
JP5262530B2 (ja) * 2008-09-30 2013-08-14 セイコーエプソン株式会社 電子デバイス及び電子デバイスの製造方法
SE537499C2 (sv) * 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
US8043891B2 (en) * 2009-06-05 2011-10-25 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Method of encapsulating a wafer level microdevice
EP2506302B1 (en) * 2009-11-26 2021-08-11 Kyocera Corporation Wiring substrate, imaging device and imaging device module
JP5115618B2 (ja) * 2009-12-17 2013-01-09 株式会社デンソー 半導体装置
JP2011160350A (ja) * 2010-02-03 2011-08-18 Seiko Instruments Inc 圧電振動片、圧電振動子、圧電振動子の製造方法、発振器、電子機器および電波時計
KR101275792B1 (ko) * 2010-07-28 2013-06-18 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
JP2012049298A (ja) 2010-08-26 2012-03-08 Tohoku Univ 多孔質金属を電気的接続に用いたデバイス、及び配線接続方法
KR101804554B1 (ko) * 2010-11-01 2017-12-05 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
US8569090B2 (en) * 2010-12-03 2013-10-29 Babak Taheri Wafer level structures and methods for fabricating and packaging MEMS
TWI420810B (zh) * 2010-12-17 2013-12-21 Ind Tech Res Inst 石英振盪器及其製造方法
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
DE102011016554B4 (de) * 2011-04-08 2018-11-22 Snaptrack, Inc. Waferlevel-Package und Verfahren zur Herstellung
FR2981059A1 (fr) * 2011-10-11 2013-04-12 Commissariat Energie Atomique Procede d'encapsulation de micro-dispositif par report de capot et depot de getter a travers le capot
CN102583220B (zh) * 2012-03-29 2014-11-05 江苏物联网研究发展中心 一种晶圆级真空封装的红外探测器及其制作方法
ITTO20120515A1 (it) * 2012-06-14 2013-12-15 St Microelectronics Nv Assemblaggio di un dispositivo integrato a semiconduttori e relativo procedimento di fabbricazione
CN102786026B (zh) * 2012-08-23 2015-04-22 江苏物联网研究发展中心 一种用于mems光学器件的薄膜封帽封装结构及其制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002005424A1 (en) * 2000-07-06 2002-01-17 Kabushiki Kaisha Toshiba Surface acoustic wave device and method of manufacturing the device
JP2005503270A (ja) * 2001-08-24 2005-02-03 カール−ツアイス−シュティフツンク 微小電気機械部品を製造するためのプロセス
JP2004209585A (ja) * 2002-12-27 2004-07-29 Shinko Electric Ind Co Ltd 電子デバイス及びその製造方法
JP2007536105A (ja) * 2004-06-30 2007-12-13 インテル・コーポレーション マイクロエレクトロメカニカルシステム（ｍｅｍｓ）と受動素子が集積化されたモジュール
WO2008066087A1 (fr) * 2006-11-28 2008-06-05 Kyocera Corporation Dispositif de structure fine pour fabrication du dispositif de structure fine et substrat de scellement
JP2009252779A (ja) * 2008-04-01 2009-10-29 Nippon Telegr & Teleph Corp <Ntt> 光半導体素子の実装構造および光半導体素子の実装方法
JP2009285810A (ja) * 2008-05-30 2009-12-10 Toshiba Corp 半導体装置およびその製造方法
WO2010004766A1 (ja) * 2008-07-11 2010-01-14 ローム株式会社 Ｍｅｍｓデバイス
US20110156106A1 (en) * 2009-12-28 2011-06-30 Solid State System Co., Ltd. Hermetic mems device and method for fabricating hermetic mems device and package structure of mems device
JP2011186124A (ja) * 2010-03-08 2011-09-22 Stanley Electric Co Ltd 光偏向器パッケージ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020246115A1 (ja) * 2019-06-06 2020-12-10 国立大学法人 東京大学 静電型デバイスおよび静電型デバイス製造方法
JP2020202613A (ja) * 2019-06-06 2020-12-17 国立大学法人 東京大学 静電型デバイスおよび静電型デバイス製造方法

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