JP2014179664A - 放射線画像検出装置及び放射線撮影システム - Google Patents

Abstract

【課題】配線等の断線による歩留まりの低下を抑えるとともに、ゲート配線等の一部に断線が生じても正常に機能する放射線画像検出装置を提供する。
【解決手段】マトリクスに配列され、放射線の入射量に応じた信号電荷を発生し、信号電荷の量に応じた電気信号を出力する複数の画素ＰＸと、画素ＰＸに接続され、画素ＰＸを機能させるための複数の配線ＧＬａ，ＧＬｂ，ＳＬ，ＲＳＴを備える。画素ＰＸは４個のサブ画素ＳＰ１〜ＳＰ４で形成される。これらの配線のうち行選択線ＧＬは、主配線の行選択線ＧＬａと副配線の行選択線ＧＬｂを備える。副配線である行選択線ＧＬｂは、主配線である行選択線ＧＬａに対してサブ画素ＳＰ３，ＳＰ４を隔てて配設され、行選択線ＧＬａの迂回経路を形成する。行選択線ＧＬａ，ＧＬｂは、画素ＰＸに制御信号を入力する経路を形成する。
【選択図】図３

Description

本発明は、被写体を透過した放射線の照射を受けて放射線画像を検出する放射線画像検出装置及び放射線撮影システムに関する。

医療分野において、画像診断を行うために、放射線、例えばＸ線を利用したＸ線撮影システムが知られている。Ｘ線撮影システムは、Ｘ線を発生するＸ線源や、被写体を透過したＸ線の照射を受けて、Ｘ線画像を検出するＸ線画像検出装置等を備える。Ｘ線画像検出装置としては、Ｘ線の入射量に応じた信号電荷を蓄積する画素が配列された基板を用いて信号電荷を画素毎に蓄積することで、被写体の画像情報を表すＸ線画像を検出し、これをデジタルな画像データとして出力するＦＰＤ（flat panel detector）を利用したものが実用化されている。

ＦＰＤは、画素が配列された撮像領域が大面積であるために、各画素を駆動するゲート配線が長い。このため、ＦＰＤは、ゲート配線が断線して、正常に駆動できない画素が発生しやすく、いわゆる固体撮像装置と比較して製造歩留まりが悪いという問題がある。こうした断線による歩留まりの低下を抑えるために、ゲート配線を二重化して迂回経路を設けておくことで、一方が断線しても他方のゲート配線により画素を駆動可能にしたＦＰＤが知られている（特許文献１）。

また、１単位の画素を複数のサブ画素で構成したＦＰＤが知られている（特許文献２）。このＦＰＤでは、故障等により、いくつかのサブ画素が機能しない場合に、他の正常なサブ画素の出力をゲイン補正することにより、全てのサブ画素が機能している場合と同等の正常な画素値が得られるようにしてある。

特開２００１−３５８３２３号公報 特表２００６−５１９３６８号公報

しかし、特許文献１のＦＰＤは、二本のゲート配線が極近傍に並んで設けられているので、一方のゲート配線が断線してしまった場合、他方のゲート配線もほぼ同様の箇所が同じ原因で断線してしまうことがある。このため、ゲート配線を二重化したにも関わらず、歩留まりの低下を十分に抑えることができないという問題がある。

特許文献２のＦＰＤは、１単位の画素を複数のサブ画素で構成する場合、いくつかのサブ画素がゲート配線の断線により機能しなくなってもほぼ正常に動作するので、サブ画素を１単位の画素として使用する通常のＦＰＤと比べて、歩留まりが向上する。しかし、この場合であっても、全てのサブ画素が正常に機能したほうがより良いことは言うまでもない。

本発明は上述の点に鑑みてなされたものであり、ゲート配線等の断線による歩留まりの低下を抑え、ゲート配線等の一部に断線が生じても正常に機能する放射線画像検出装置を提供することを目的とする。

本発明の放射線画像検出装置は、マトリクスに配列され、放射線の入射量に応じた信号電荷を発生し、前記信号電荷の量に応じた電気信号を出力する複数の画素と、前記画素に接続される複数の配線を有し、前記配線のうち少なくとも一つの配線は、主配線と前記主配線の迂回経路を形成する副配線とを備え、前記主配線と前記副配線の間には他の構造物が設けられ、互いに隔てて配設されていることを特徴とする。

前記画素は、前記信号電荷を蓄積する電荷蓄積手段と、前記配線に接続されるスイッチング素子を各々に有する複数のサブ画素を備え、各々の前記サブ画素から出力される前記電気信号を加算した電気信号を出力する複合画素であり、前記主配線は、前記画素間に配設され、前記副配線は、前記主配線に対して少なくとも前記サブ画素を隔て、前記画素内を通って配設されていることが好ましい。

前記画素から前記電気信号を得るとともに、前記画素に属する前記サブ画素が故障した場合に、前記画素の画素値を、前記画素に属する前記サブ画素が全て正常に機能する場合と同様の画素値となるように、前記画素から得る前記電気信号の増幅率を調節する信号処理手段を備えることが好ましい。

前記信号処理手段は、被写体がいない状態で検出したキャリブレーション用の放射線画像の画素値に基づいて、前記増幅率を決定することが好ましい。

前記副配線が前記画素の中央を通るように設けられていることが好ましい。

前記配線として、前記画素の行方向に沿って設けられ、前記画素の行毎に、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する行選択線を備え、前記行選択線が、前記主配線と前記副配線を備えることが好ましい。なお、画素の行方向とは、二次元のマトリクスに配列された画素配列の一方の方向を表す。

前記配線として、前記画素から前記電気信号が出力される信号線を備え、前記信号線が、前記主配線と前記副配線を備えることが好ましい。

前記配線として、蓄積した前記信号電荷を破棄させるリセット信号を前記画素に入力するリセット線を備え、前記リセット線が、前記主配線と前記副配線を備えることが好ましい。

前記画素と、前記配線と、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する制御信号入力手段と、前記画素から得た前記電気信号を処理する信号処理手段とが半導体基板上に形成されたＣＭＯＳイメージセンサを備えることが好ましい。

入射する前記放射線を可視光に変換するシンチレータを備え、前記画素によって前記シンチレータが発する前記可視光を光電変換することにより、前記放射線の入射量に応じた信号電荷を蓄積する間接変換型であることが好ましい。

前記画素は、前記放射線の入射量に基づいた信号電荷を発生する信号電荷発生手段と、前記信号電荷を蓄積する蓄積手段と、前記配線に接続するスイッチング素子を有し、前記蓄積手段と前記スイッチング素子と前記配線は、前記放射線の入射方向に対して前記信号電荷発生手段の背面に設けられていることが好ましい。

可搬型であることが好ましい。

本発明の放射線撮影システムは、前記放射線画像検出装置と、前記放射線画像検出装置を制御する制御装置と、を備える。

本発明の放射線画像検出装置によれば、ゲート配線等の断線による歩留まりの低下を抑えることができる。また、ゲート配線等の一部に断線が生じたとしても正常に機能する。

Ｘ線撮影システムの概略的構成を示す説明図である。 ＦＰＤの構成を示す断面図である。 ＦＰＤの構成を示す説明図である。 画素及びサブ画素の構成を示す回路図である。 行選択線に断線が生じた場合の迂回経路を示す説明図である。 ２本の行選択線が隣接している例を示す説明図である。 信号線を二重化したＦＰＤの構成を示す説明図である。 信号線を二重化したＦＰＤの画素の構成を示す回路図である。 行選択線と信号線をともに二重化したＦＰＤの構成を示す説明図である。 行選択線と信号線をともに二重化したＦＰＤの画素の構成を示す回路図である。 リセット線を二重化する例を示す回路図である。 サブ画素を１個の画素として用いる場合の例を示す回路図である。

［第１実施形態］
図１に示すように、Ｘ線撮影システム１０は、被写体Ｈを載置する天板１１を有する撮影台と、Ｘ線焦点１３から被写体Ｈに向けてＸ線を照射するＸ線源１２と、被写体Ｈを透過したＸ線の照射を受けて、被写体ＨのＸ線画像を検出する電子カセッテ１４（放射線画像検出装置）等を備える。Ｘ線源１２は、Ｘ線を発生するＸ線管とＸ線の照射野を限定するコリメータを備える。

また、Ｘ線撮影システム１０は、高電圧発生部１６、Ｘ線源制御部１７、コンソール２１、モニタ２２等を備える。

Ｘ線源制御部１７には、操作パネル（図示しない）が設けられており、操作パネルを通じてＸ線管の管電圧，管電流，照射時間といった撮影条件が入力される。また、Ｘ線源制御部１７には、照射開始信号を入力する照射スイッチ２３が接続されており、Ｘ線源制御部１７は照射スイッチ２３から入力される照射開始信号を撮影条件とともに高電圧発生部１６に与える。

高電圧発生部１６は、Ｘ線源制御部１７から入力される撮影条件にしたがった管電圧及び管電流を発生し、発生した管電圧及び管電流をＸ線源１２に与えることによって、Ｘ線源１２からＸ線を照射させる。

コンソール２１は、電子カセッテ１４を制御する制御装置である。コンソール２１は、通信部２４を介して電子カセッテ１４に対して制御信号を送信して電子カセッテ１４の動作を制御するとともに、電子カセッテ１４が検出したＸ線画像を受信する。具体的には、コンソール２１には、Ｘ線源制御部１７と同様の撮影条件が入力され、照射スイッチ２３からの照射開始信号が入力されると、電子カセッテ１４に被写体ＨのＸ線画像を検出させる。そして、通信部２４を介して、検出されたＸ線画像を受信する。

また、コンソール２１は、補正部２９を有する。補正部２９は、電子カセッテ１４から入力されるＸ線画像に対して、欠陥補正処理やノイズ除去処理等の各種画像補正処理を施し、モニタ２２に出力する。欠陥補正処理は、欠陥のある画素値を補間により補正する画像処理であり、ノイズ除去処理は検出したＸ線画像からオフセット画像を差し引くことにより暗電流によるノイズを除去する画像処理である。ここで言う欠陥とは、例えば、画素の故障等により画素値が得られない場合に画素値が欠落する欠陥である。オフセット画像は、電子カセッテ１４にＸ線を照射せずに取得された画像であり、予め取得され、記憶されている。なお、画素毎に出力値を調節するゲイン補正は、ＦＰＤ２５の出力回路６１（後述，図３参照）で行われる。

モニタ２２は、コンソール２１が受信したＸ線画像を表示する他、コンソール２１を操作するための操作画面の表示を行う。

電子カセッテ１４は、撮影台に対して着脱自在に設けられ、撮影台を用いない場合にも使用可能な可搬型であり、ほぼ直方体状の扁平な筐体内に、Ｘ線画像を検出するＦＰＤ２５と、ＦＰＤ２５が出力するＸ線画像を一時的に記憶するメモリ２６と、コンソール２１との間でメモリ２６内のデータや制御信号の通信を行う通信部２７を備える。電子カセッテ１４は、ＦＰＤ２５等の各部に給電を行うバッテリ（図示しない）を内蔵したワイヤレスタイプであり、通信部２７は、例えば電波や赤外線などの光によってコンソール２１と無線通信を行う。

図２に示すように、ＦＰＤ２５はＣＭＯＳ型であり、半導体基板４１を用いて形成される。半導体基板４１は、例えばシリコン基板であり、半導体基板４１の表面には、フォトダイオードＰＤを形成するキャパシタ４２や後述する各種トランジスタＭ１〜Ｍ３（スイッチング素子）等の回路素子４３、トランジスタＭ２，Ｍ３を制御するための行選択線（ゲート配線）ＧＬやフォトダイオードＰＤから信号の読み出しを行うための信号線ＳＬ等の各種配線や回路等が形成される。フォトダイオードＰＤは、光電変換層４４と、上部電極４６、下部電極４７、及びキャパシタ４２によって形成される。

半導体基板４１上には、下部電極４７を介して光電変換層４４が設けられ、光電変換層４４上には、透明な上部電極４６を介してシンチレータ４５が設けられている。すなわち、ＦＰＤ２５は、入射するＸ線をシンチレータ４５で可視光に変換してから、変換した可視光を光電変換することにより、Ｘ線の入射量に応じた信号電荷を得る間接変換型である。

Ｘ線はシンチレータ４５側から入射され、シンチレータ４５によって可視光に変換される。光電変換層４４は、Ｘ線の入射量に応じてシンチレータ４５で発生した可視光を光電変換し、信号電荷を発生させる。光電変換層４４で発生した信号電荷（電子）は、上部電極４６に印加された電圧により発生する上部電極４６と下部電極４７との間の電位差により、下部電極４７に接続されたキャパシタ４２に蓄積される。

このように、ＦＰＤ２５は、フォトダイオードＰＤを形成するキャパシタ４２や後述する各種トランジスタＭ１〜Ｍ３（スイッチング素子）等が、Ｘ線の入射方向に対して光電変換層４４の背面に設けられた積層型である。したがって、ＦＰＤ２５は、これらの回路等を光電変換層４４と並列に設けられている平面型よりも、フォトダイオードＰＤの開口率が向上されている。

なお、画素は、通常、１個のフォトダイオードＰＤとフォトダイオードＰＤを制御するトランジスタＭ１〜Ｍ３等の回路素子４３の組からなるが、ＦＰＤ２５では、この組をサブ画素ＳＰとし、複数（例えば４個）のサブ画素ＳＰの組を１単位の画素ＰＸとする（図３も参照）。ＦＰＤ２５では、シンチレータ４５や光電変換層４４、上部電極４６は、サブ画素ＳＰ毎の区切りはなく、全てのサブ画素ＳＰに共通に設けられ、下部電極４７はサブ画素ＳＰ毎に設けられているが、これに限らず、シンチレータ４５や光電変換層４４、上部電極４６もサブ画素ＳＰ毎に区切られていても良い。また、図２では省略したが、各層間等の必要な箇所には絶縁膜や遮光膜等が設けられている。

図３に示すように、ＦＰＤ２５は、複数の画素ＰＸがマトリクスに配列された撮像領域５１、垂直走査回路５２、水平走査回路５３、制御部５４、相関二重サンプリング（ＣＤＳ）回路５６、出力回路６１、タイミングジェネレータ（ＴＧ）５７等を備える。

画素ＰＸは２×２個のサブ画素ＳＰ１〜ＳＰ４で形成され、ｍ行×ｎ列が撮像領域５１内に配列される。サブ画素ＳＰ１〜ＳＰ４は、いずれも同じ大きさであり、サイズは例えば１００μｍ□である。また、サブ画素ＳＰ１〜ＳＰ４は、各々にフォトダイオードＰＤとトランジスタＭ１〜Ｍ３等の回路素子４３を有している。

撮像領域５１には信号線ＳＬ、行選択線ＧＬａ，ＧＬｂ、リセット線ＲＳＴが配設されている。

信号線ＳＬは、各画素ＰＸの撮像信号を読み出すための配線であり、画素ＰＸの列毎に配設されている。画素ＰＸはサブ画素ＳＰ１〜ＳＰ４で各々に信号電荷を蓄積するので、サブ画素ＳＰ１〜ＳＰ４が各々出力する電圧信号を加算回路ＡＣ（図４参照）によって加算した値を撮像信号として信号線ＳＬに入力する。信号線ＳＬの末端には、ＣＤＳ回路５６と列選択トランジスタ５８が接続されている。

ＣＤＳ回路５６は、ＴＧ５７から入力されるクロック信号に基づいて動作し、信号線ＳＬに入力された撮像信号を保持し、撮像信号の読み出しにともなうノイズが除去されるようにサンプリングする。そして、水平走査回路５３によって列選択トランジスタ５８がオンになると、ノイズが除去された撮像信号を出力回路６１に入力する。

出力回路６１は、ＣＤＳ回路５６から入力される撮像信号を増幅し、Ａ／Ｄ変換することによってデジタルデータに変換して出力する。出力回路６１から出力されるデータは、Ｘ線画像としてメモリ２６に一時的に保持され、コンソール２１に送信される。

行選択線ＧＬａ，ＧＬｂは、垂直走査回路５２から、画素ＰＸの動作を制御するためのゲート信号を入力するための配線であり、画素ＰＸの行毎に設けられている。画素ＰＸによる信号電荷の蓄積や撮像信号の読み出しといった動作の切り替えは、行選択線ＧＬａ，ＧＬｂを通じて入力されるゲート信号によって行われる。

行選択線ＧＬａ，ＧＬｂのうち、行選択線ＧＬａが主配線であり、行選択線ＧＬｂは副配線である。主配線である行選択線ＧＬａは、画素ＰＸ間に配設され、対応する行の画素ＰＸに各々接続されている。一方、副配線である行選択線ＧＬｂは、行選択線ＧＬａの断線に備えて迂回経路を形成するための配線である。行選択線ＧＬｂは、サブ画素ＳＰ１〜ＳＰ４間を通るように設けられている。図３ではサブ画素ＳＰ１，ＳＰ２とサブ画素ＳＰ３，ＳＰ４の間を通るように、画素ＰＸの中央を横断して設けられている。したがって、行選択線ＧＬａと行選択線ＧＬｂの間には少なくともサブ画素ＳＰ３，ＳＰ４がある。

また、行選択線ＧＬａと行選択線ＧＬｂは、撮像領域５１内や撮像領域５１外の複数箇所で接続されている。このため、垂直走査回路５２から入力されるゲート信号は、行選択線ＧＬａ及び行選択線ＧＬｂを通って、対応する行の各画素ＰＸに入力される。画素ＰＸ内では、行選択線ＧＬａ，ＧＬｂは各サブ画素ＳＰ１〜ＳＰ４にそれぞれ接続されている。

リセット線ＲＳＴは、画素ＰＸにリセット信号を入力するための配線であり、画素ＰＸの行毎に設けられている。画素ＰＸはリセット線ＲＳＴからリセット信号が入力されると、蓄積した信号電荷を破棄する。このため、画素ＰＸのリセット（信号電荷の破棄）は、行毎に行われる。リセット線ＲＳＴは垂直走査回路５２に接続されており、リセット信号は垂直走査回路５２から入力される。

垂直走査回路５２は、画素ＰＸの駆動回路であり、駆動する画素ＰＸの行を選択し、選択した行の画素ＰＸに信号電荷を蓄積する蓄積動作や、蓄積した信号電荷に応じた撮像信号を読み出す読み出し動作、蓄積した信号電荷を破棄するリセット動作を行わせる。垂直走査回路５２は、画素ＰＸにこうした各種動作を行わせるために、選択した行の行選択線ＧＬａ，ＧＬｂやリセット線ＲＳＴにゲート信号やリセット信号を入力する。水平走査回路５３は、撮像信号の読み出しを行う画素ＰＸの列を選択する回路であり、各信号線ＳＬ上に設けられた列選択トランジスタ５８のうちひとつをオンにすることにより読み出しを行う列を選択する。垂直走査回路５２及び水平走査回路５３は、ＴＧ５７から入力されるタイミング信号に基づいて動作する。

ＴＧ５７は、制御部５４からの指示に基づいてタイミング信号を発生する。制御部５４は、コンソール２１から入力される制御信号に基づいて、ＦＰＤ２５の各部を統括的に制御する。

図４に示すように、画素ＰＸを構成するサブ画素ＳＰ１〜ＳＰ４は、各サブ画素ＳＰ１〜ＳＰ４毎に、フォトダイオードＰＤ、増幅用トランジスタＭ１、画素選択用トランジスタＭ２、リセット用トランジスタＭ３を備える。これらの各トランジスタＭ１〜Ｍ３はＭＯＳＦＥＴであり、半導体基板４１の表面に形成される。

フォトダイオードＰＤは、増幅用トランジスタＭ１のゲート電極と、リセット用トランジスタＭ３のソース電極に接続されている。このため、増幅用トランジスタＭ１がオフにされ、フォトダイオードＰＤに信号電荷が蓄積されている場合には、増幅用トランジスタＭ１のゲート電極に、蓄積した信号電荷の量に応じた電圧が印加される。

増幅用トランジスタＭ１のソース電極には電源電圧が印加され、ドレイン電極は画素選択用トランジスタＭ２に接続される。画素選択用トランジスタＭ２のゲート電極は、行選択線ＧＬａ及びＧＬｂに接続され、ドレイン電極は、加算回路ＡＣを介して信号線ＳＬに接続されている。

増幅用トランジスタＭ１は、フォトダイオードＰＤに蓄積された信号電荷の量に応じたゲート電圧が印加されると、印加されたゲート電圧に応じて所定の増幅率で増幅した電圧信号を画素選択用トランジスタＭ２のソース電極に印加する。

画素選択用トランジスタＭ２のゲート電極は行選択線ＧＬａ，ＧＬｂに接続され、ドレイン電極は加算回路ＡＣを介して信号線ＳＬに接続される。行選択線ＧＬａ，ＧＬｂからゲート信号が入力されると、画素選択用トランジスタＭ２は、ソース電極に印加された電圧に応じた電圧信号を加算回路ＡＣに入力する。

加算回路ＡＣは、画素ＰＸ毎に設けられており、サブ画素ＳＰ１〜ＳＰ４の画素選択トランジスタＭ２から出力される電圧信号を加算して信号線ＳＬに入力する。加算回路ＡＣが信号線ＳＬに出力する電圧信号が、画素ＰＸの撮像信号である。加算回路ＡＣは、例えばオペアンプや抵抗等から形成される。

リセット用トランジスタＭ３のゲート電極は、リセット線ＲＳＴに接続され、リセット線ＲＳＴを通じてリセット信号が入力されるとオンになる。リセット用トランジスタＭ３がオンになると、フォトダイオードＰＤに蓄積された信号電荷はリセット用トランジスタＭ３のドレイン電極側に破棄される。

主配線である行選択線ＧＬａは、画素ＰＸ間（画素ＰＸの下部）に、すなわち全サブ画素ＳＰ１〜ＳＰ４の下部を通るように配設されている。一方、副配線である行選択線ＧＬｂは画素ＰＸの中央、すなわち上段のサブ画素ＳＰ１，ＳＰ２と下段のサブ画素ＳＰ３，ＳＰ４の間を通るように配設されている。これらの行選択線ＧＬａ，ＧＬｂは、接続線６２や、各サブ画素ＳＰ１〜ＳＰ４と行選択線ＧＬａ，ＧＬｂを結ぶ配線等により、画素ＰＸ内外の複数ヶ所で接続されている。また、行選択線ＧＬａ，ＧＬｂは、全てのサブ画素ＳＰ１〜ＳＰ４の画素選択トランジスタＭ２に接続されており、行選択線ＧＬａ，ＧＬｂにゲート信号が入力されると、全てのサブ画素ＳＰ１〜ＳＰ４から同時に、各々に蓄積した信号電荷に応じた電圧信号が出力される。

上述のように、ＦＰＤ２５は、ゲート信号を各サブ画素ＳＰ１〜ＳＰ４に入力するための行選択線として、主配線である行選択線ＧＬａの他に、迂回経路として機能する副配線として行選択線ＧＬｂが設けられている。これにより、ＦＰＤ２５の製造歩留まりを向上させることができる。

具体的には、図５に示すように、サブ画素ＳＰ３の近傍のある箇所６３で行選択線ＧＬａの断線が発生したとする。行選択線ＧＬｂが設けられておらず、主配線である行選択線ＧＬａだけが配設されている場合、行選択線ＧＬａが断線すると、サブ画素ＳＰ３の画素選択トランジスタＭ２へのゲート信号の入力経路が途絶えるので、サブ画素ＳＰ３は機能しなくなる。

しかし、ＦＰＤ２５の場合、行選択線ＧＬａだけでなく、行選択線ＧＬｂが設けられているので、行選択線ＧＬａに断線箇所６３が発生しても、行選択線ＧＬｂを経由し、断線箇所６３を迂回する経路（太線矢印で示す）を辿って、サブ画素ＳＰ３の画素選択トランジスタＭ２にゲート信号が入力される。これにより、サブ画素ＳＰ３は正常に機能する。

ここでは、サブ画素ＳＰ３の画素選択トランジスタＭ２へのゲート信号の入力経路を例示したが、他のサブ画素ＳＰ１，ＳＰ２，ＳＰ４についても同様である。行選択線ＧＬｂがなく、主配線の行選択線ＧＬａだけ設けられている場合には、行選択線ＧＬａに断線箇所６３が発生すると、他のサブ画素ＳＰ１，ＳＰ２，ＳＰ４も同様に機能しなくなる。しかし、行選択線ＧＬｂが設けられていることにより、これらのサブ画素ＳＰ１，ＳＰ２，ＳＰ４にも行選択線ＧＬｂを経由する迂回経路を辿って、各々の画素選択トランジスタＭ２にゲート信号が正常に入力される。

また、行選択線ＧＬａには、同じ行の複数の画素ＰＸが接続されているが、これらの画素ＰＸについても同様である。行選択線が主配線である行選択線ＧＬａだけしか設けられていない場合には、１箇所でも断線箇所６３が生じれば、同行の画素ＰＸが全て機能しなくなるが、ＦＰＤ２５では迂回経路を形成する行選択線ＧＬｂが副配線として設けられているので、行選択線ＧＬａに断線箇所６３が生じても、行選択線ＧＬａに接続された全ての画素ＰＸ、及びこれらの画素ＰＸを形成する全てのサブ画素ＳＰ１〜ＳＰ４は正常に機能する。

ＦＰＤは撮像領域５１が大面積であるために行選択線が長く、その分に断線が生じやすいが、ＦＰＤ２５は、上述のように行選択線が二重化されていることによって、一方の行選択線に断線が生じても全ての画素ＰＸ及びサブ画素ＳＰ１〜ＳＰ４が正常に機能する。したがって、ＦＰＤ２５は、行選択線の断線によって破棄しなければならない製品が低減され、歩留まり良く製造することができる。

さらに、ＦＰＤ２５は、単に行選択線ＧＬｂが副配線として配設されているだけでなく、行選択線ＧＬｂは、サブ画素ＳＰ３，ＳＰ４等を介して行選択線ＧＬａから離れた位置に配設されている。これにより、ＦＰＤ２５は、歩留まりをさらに向上させることができる。

例えば、図６に示すように、行選択線ＧＬａ，ＧＬｂが互いに隣接して設けられている場合、行選択線ＧＬａに断線箇所６３ａが生じると、同じ原因によって近くの行選択線ＧＬｂにもほぼ同様の箇所に断線箇所６３ｂが発生してしまうことがある。このように、行選択線ＧＬａと行選択線ＧＬｂのほぼ同一の箇所に断線が生じると、この断線箇所６３ａ，６３ｂ以降の下流側（垂直走査回路５２から遠い側）に接続された画素ＰＸ及びサブ画素ＳＰ１〜ＳＰ４には、ゲート信号が入力できなくなり、画素ＰＸが機能しなくなる。

しかし、ＦＰＤ２５では、二つの行選択線ＧＬａ，ＧＬｂは、互いに離れた位置に配設されているので、行選択線ＧＬａに断線箇所６３（６３ａ）が生じても、同じ原因によって行選択線ＧＬｂに断線が生じることがない。したがって、ＦＰＤ２５は、行選択線の断線による歩留まりの低下をより確実に低減することができる。

なお、行選択線ＧＬａと行選択線ＧＬｂの配設位置が離れているとは、行選択線ＧＬａと行選択線ＧＬｂが、同じ原因によって断線しない程度の距離を空けて配設されていること言う。したがって、行選択線ＧＬａと行選択線ＧＬｂとの間に、画素ＰＸやサブ画素ＳＰ、回路素子４３等の他の構造物が少なくとも１以上設けられていることが好ましい。特に、上述したように、行選択線ＧＬａと行選択線ＧＬｂとの間に、サブ画素ＳＰ３，ＳＰ４が設けられ、行選択線ＧＬｂが画素ＰＸの中央を通るにように配設されていることが好ましい。これは、行選択線ＧＬｂが、隣接する行の画素ＰＸに設けられた行選択線ＧＬａ，ＧＬｂと隣接することを防ぎ、複数行の行選択線が同じ原因で断線しないようにするためである。

また、上述のように、ＦＰＤ２５では、画素ＰＸを４個のサブ画素ＳＰ１〜ＳＰ４で形成している。このように、画素ＰＸをサブ画素ＳＰ１〜ＳＰ４で形成すると、これらのうちいくつかのサブ画素ＳＰに欠陥や故障が発生しても、他のサブ画素ＳＰが正常に機能していれば画素ＰＸが完全な欠陥画素にはならずに、例えば感度が低下するだけで済む。これは、画素ＰＸが完全に欠陥になる場合と比較して、画素値の補正を行い易い。このため、製造不良の判定基準となる、サブ画素の欠陥や故障の許容数の上限が上がるので、製造不良が減り歩留まりが向上するという効果が得られる。

なお、サブ画素ＳＰ１〜ＳＰ４のいずれかに欠陥が生じた場合の画素値の補正は、例えば、出力回路６１による撮像信号の増幅率（ゲイン）を調節することにより行えば良い。この場合、電子カセッテ１４の定期キャリブレーション等において被写体Ｈがいない状態で所定線量のＸ線を一様に照射して得られるＸ線画像（以下、キャリブレーション画像という）を取得し、このキャリブレーション画像の画素値が一定になるように出力回路６１の増幅率を決定する。被写体ＨのＸ線画像を検出する場合、制御部５４は、欠陥画素の撮像信号を読み出すときに、キャリブレーションで決定された増幅率になるように出力回路６１を制御する。ここでは、ＦＰＤ２５がＸ線画像を検出する際に出力回路６１の増幅率を調節することによって欠陥画素の補正を行う例を挙げたが、このゲイン補正は、コンソール２１の補正部２９で行っても良い。

さらに、ＦＰＤ２５は、画素ＰＸが４個のサブ画素ＳＰ１〜ＳＰ４から形成されていることによって、撮像信号に重畳されるノイズを低減することができる。例えば、サブ画素ＳＰ１〜ＳＰ４で発生するノイズには、暗電流ノイズやスイッチングに起因するｋＴＣノイズ等があり、これは各サブ画素ＳＰ１〜ＳＰ４でそれぞれ異なる値になる。画素ＰＸがサブ画素ＳＰ１〜ＳＰ４から形成されることによってこうしたノイズが低減されるのは、画素ＰＸが出力する撮像信号ではサブ画素ＳＰ１〜ＳＰ４の各撮像信号を加算することによりこれらのノイズが平均化されるからである。

［第２実施形態］
第１実施形態では、行選択線として二本の行選択線ＧＬａ，ＧＬｂを設ける例を説明したが、ＦＰＤ２５の歩留まりを低下させる断線は信号線ＳＬにも発生し得る。このため、信号線ＳＬを二重化する態様を以下に第２実施形態として説明する。但し、第１実施形態のＦＰＤ２５と同様の部材については、図示や説明を省略する。

図７に示すように、ＦＰＤ７１は、信号線として主配線である信号線ＳＬａとともに、信号線ＳＬｂが設けられている。また、ＦＰＤ７１では、行選択線ＧＬは一本であり、この行選択線ＧＬは前述のＦＰＤ２５の行選択線ＧＬａに対応する。

信号線ＳＬａは前述のＦＰＤ２５の信号線ＳＬに対応する配線であり、各画素ＰＸ間に列方向に沿って設けられており、末端にはＣＤＳ回路５６や列選択トランジスタ５８が設けられている。

一方、副配線である信号線ＳＬｂは、信号線ＳＬａの断線に備えて迂回経路を形成するための配線である。信号線ＳＬｂは、サブ画素ＳＰ１，ＳＰ４とサブ画素ＳＰ２，ＳＰ３の間を通るように、画素ＰＸの中央を縦断して設けられている。したがって、信号線ＳＬａと信号線ＳＬｂとの間には少なくともサブ画素ＳＰ１，ＳＰ４がある。

図８に示すように、信号線ＳＬａと信号線ＳＬｂは、撮像領域５１の内外の複数箇所で接続線７２によって接続されている。したがって、例えば信号線ＳＬａに断線が生じた場合、信号線ＳＬｂがなければ信号線ＳＬａに入力される撮像信号はＣＤＳ回路５６に到達しないが、ＦＰＤ７１では、入力された撮像信号は、信号線ＳＬｂを経由する迂回経路を辿ってＣＤＳ回路５６に到達する。このため、信号線ＳＬａの断線による歩留まりの低下を低減することができる。

［第３実施形態］
第２実施形態では、信号線ＳＬを二重化し、行選択線ＧＬを一本だけ設ける例を説明したが、行選択線ＧＬと信号線ＳＬを双方ともに二重化することが好ましい。以下、この例を第３実施形態として説明する。但し、第１実施形態及び第２実施形態と共通の部材は、図示や説明を省略する。

図９及び図１０に示すように、ＦＰＤ８１は、行選択線ＧＬと信号線ＳＬをともに二重化して断線に備えたものである。ＦＰＤ８１は、行選択線ＧＬとして、主配線の行選択線ＧＬａと、迂回経路を形成する副配線の行選択線ＧＬｂが設けられている。行選択線ＧＬａは、画素ＰＸ間に設けられており、行選択線ＧＬｂはサブ画素ＳＰ１，ＳＰ２とサブ画素ＳＰ３，ＳＰ４の間を通るように、画素ＰＸの中央を横断して設けられている。また、ＦＰＤ８１は、信号線ＳＬとして、主配線の行選択線ＳＬａと、迂回経路を形成する副配線の信号線ＳＬｂが設けられている。信号線ＳＬａは、画素ＰＸ間に設けられており、信号線ＳＬｂはサブ画素ＳＰ１，ＳＰ４とサブ画素ＳＰ２，ＳＰ３の間を通るように、画素ＰＸの中央を縦断して設けられている。

このように、ＦＰＤ８１は、行選択線ＧＬと信号線ＳＬをともに二重化しておくことにより、行選択線ＧＬの断線による歩留まりの低下と、信号線ＳＬの断線による歩留まりの低下をともに低減することができる。したがって、行選択線ＧＬと信号線ＳＬの一方だけを二重化した場合よりもさらに歩留まりが向上する。

なお、上述の第１〜第３実施形態では、行選択線ＧＬと信号線ＳＬを二重化し、迂回経路を設けておく例を説明したが、これに限らない。例えば、リセット線ＲＳＴも二重化し、迂回経路を設けておくことが好ましい。この場合、図１１に示すように、主配線のリセット線ＲＳＴａは、画素ＰＸ間に設け、迂回経路を形成する副配線のリセット線ＲＳＴｂは、サブ画素ＳＰ１，ＳＰ２とサブ画素ＳＰ３，ＳＰ４の間を通るように、画素ＰＸの中央を横断して設ける。このように、リセット線ＲＳＴを二重化しておくと、リセット線ＲＳＴの断線による製造不良を低減し、歩留まりを向上させることができる。また、図１１のように、行選択線ＧＬや信号線ＳＬを二重化したした上で、さらにリセット線ＲＳＴを二重化することで、特に歩留まりが向上する。

なお、上述の第１〜第３実施形態では、行選択線ＧＬ等として主配線と副配線の二本の配線を配設する例を説明したが、迂回経路は一本に限らず、全体として三本以上の配線が設けられていても良い。但し、上述の第１〜第３実施形態で説明したように、各配線は、サブ画素ＳＰ等の画素を機能させるための他の構造物を介するなどして、同じ原因で断線が発生しないように、離して設けられていることが必要である。

なお、上述の第１〜第３実施形態では、デジタルカメラ等に用いられるいわゆる固体撮像装置のように、半導体基板４１を用いるＣＭＯＳ型のＦＰＤを例に説明したが、これに限らない。ＦＰＤとしては、上述のＣＭＯＳ型ＦＰＤの他にも、液晶パネルのＴＦＴアクティブマトリクス基板のように、ガラス基板等の絶縁基板上に、ＴＦＴ等の回路素子を形成したＴＦＴ型ＦＰＤも知られているが、本発明はＴＦＴ型ＦＰＤにも好適である。但し、ＣＭＯＳ型ＦＰＤは、半導体基板４１の欠陥等によってＴＦＴ型ＦＰＤよりも行選択線ＧＬ等の断線が発生しやすいので、本発明はＣＭＯＳ型ＦＰＤに適用することで、より歩留まり向上の効果が顕著に得られる。また、ＣＭＯＳ型ＦＰＤは、Ｘ線の照射による半導体基板４１等の経時劣化等によっても行選択線ＧＬ等の断線が生じることがあるため、本発明をＣＭＯＳ型ＦＰＤに適用することで、製品寿命を延長する効果も得られる。

なお、上述の第１〜第３実施形態では、シンチレータ４５によってＸ線を可視光に変換し、シンチレータ４５が発する可視光を光電変換する、いわゆる間接変換型のＦＰＤを例に説明したがこれに限らない。ＦＰＤとしては、アモルファスセレン（a-Se）等を用いることによって、可視光への変換を行わずに、入射したＸ線を電荷に直接変換する直接変換型ＦＰＤも知られている。直接変換型ＦＰＤにおいても、行選択線ＧＬ等の断線が歩留まりを悪化させることは同様である。したがって、直接変換型ＦＰＤにも本発明を適用することが好ましい。

なお、上述の第１〜第３実施形態では、画素ＰＸがサブ画素ＳＰ１〜ＳＰ４から形成される例を説明したが、第１〜第３実施形態のＦＰＤでいうサブ画素ＳＰ１〜ＳＰ４の各々を１個の画素とする場合にも、本発明は好適である。例えば、図１２に示すように、第１実施形態のＦＰＤ２５のように行選択線ＧＬを二重化する場合、主配線の行選択線ＧＬａと行選択線ＧＬｂは、これらの間に画素９１が配置されるように、画素９１の上下に設ける。こうすると、行選択線ＧＬａが断線した場合であっても、行選択線ＧＬｂを経由する迂回経路によって全画素９１が正常に機能するとともに、同一行用の行選択線ＧＬａと行選択線ＧＬｂとが同じ原因で断線することがなくなる。これにより、サブ画素ＳＰを１個の画素９１とする場合も、歩留まりを向上させることができる。信号線ＳＬやリセット線ＲＳＴを二重化する場合も同様である。

なお、上述の第１〜第３実施形態では、電子カセッテ１４に１個のＦＰＤが設けられている例を説明したがこれに限らない。ＣＭＯＳ型ＦＰＤは、半導体基板４１のウェハサイズの制約によって大面積化する場合には複数のＦＰＤを配列（タイリング）する必要がある。この場合も、各ＦＰＤの行選択線ＧＬ等の断線による歩留まり低下の問題は同様である。したがって、こうした場合にも本発明は好適であり、複数のＦＰＤを配列して用いる電子カセッテについても、各々のＦＰＤが上述の第１〜第３実施形態のＦＰＤのように、行選択線ＧＬ等の配線が二重化されていることが好ましい。

なお、上述の第１〜第３実施形態では、行選択線ＧＬａ，信号線ＳＬａ，リセット線ＲＳＴａを各配線の主配線とし、行選択線ＧＬｂ，信号線ＳＬｂ，リセット線ＲＳＴｂを各配線の副配線としたが、これは説明の便宜のためであり、本発明は二重化した行選択線ＧＬ等の主副は問わない。すなわち、上述の各実施形態の主配線を副配線と、副配線を主配線と言い換えても良い。

なお、上述の第１〜第３実施形態では、ＣＤＳ回路５６を信号線ＳＬ毎に設ける例を説明したが、ＣＤＳ回路５６を各画素ＰＸに設けておいても良い。

なお、上述の第１〜第３実施形態では、サブ画素ＳＰがフォトダイオードＰＤと３個のトランジスタＭ１〜Ｍ３を備える例を説明したが、サブ画素ＳＰの具体的な構成はこれに限らず、任意である。例えば、より多くのトランジスタを使ってサブ画素ＳＰを形成しても良い。

なお、上述の第１〜第３実施形態では、画素ＰＸが４個のサブ画素ＳＰ１〜ＳＰ４によって構成される例を説明したが、画素ＰＸを構成するサブ画素ＳＰの個数は任意である。４以上のサブ画素ＳＰによって画素ＰＸを構成しても良い。

なお、上述の第１〜第３実施形態では、画素ＰＸが配列された撮像領域５１の全面にわたって行選択線ＧＬ等が二重化されている例を説明したが、行選択線ＧＬ等を二重化する場合、必ずしも撮像領域５１の全面にわたって副配線が配設されている必要はなく、主配線に対して少なくとも一部分が二重化されていれば良い。

なお、上述の第１〜第３実施形態では、行選択線ＧＬ等を二重化するときに、主配線と副配線とがサブ画素ＳＰを隔てて配設されている例を説明したが、これに限らない。主配線と、迂回経路を形成するための副配線は、同じ原因でほぼ同一の箇所が断線してしまうことがないように隔てられていれば良い。このため、主配線と副配線とを隔てる構造物は必ずしもサブ画素ＳＰでなくても良く、例えば、他の配線や回路等、画素ＰＸを機能させるための構造物によって隔てて設けられていれば良い。

１０ Ｘ線撮影システム
１４ 電子カセッテ
２５，７１，８１ ＦＰＤ
ＰＸ，９１ 画素
ＳＰ，ＳＰ１〜ＳＰ４ サブ画素
ＧＬ，ＧＬａ，ＧＬｂ 行選択線
ＳＬ，ＳＬａ，ＳＬｂ 信号線
ＲＳＴ，ＲＳＴａ，ＲＳＴｂ リセット線

Claims (13)

1. マトリクスに配列され、放射線の入射量に応じた信号電荷を発生し、前記信号電荷の量に応じた電気信号を出力する複数の画素と、前記画素に接続される複数の配線を有し、
   前記配線のうち少なくとも一つの配線は、主配線と前記主配線の迂回経路を形成する副配線とを備え、
   前記主配線と前記副配線の間には他の構造物が設けられ、互いに隔てて配設されていることを特徴とする放射線画像検出装置。
2. 前記画素は、前記信号電荷を蓄積する電荷蓄積手段と、前記配線に接続されるスイッチング素子を各々に有する複数のサブ画素を備え、各々の前記サブ画素から出力される前記電気信号を加算した電気信号を出力する複合画素であり、
   前記主配線は、前記画素間に配設され、
   前記副配線は、前記主配線に対して少なくとも前記サブ画素を隔て、前記画素内を通って配設されていること
   を特徴とする請求項１記載の放射線画像検出装置。
3. 前記画素から前記電気信号を得るとともに、前記画素に属する前記サブ画素が故障した場合に、前記画素の画素値を、前記画素に属する前記サブ画素が全て正常に機能する場合と同様の画素値となるように、前記画素から得る前記電気信号の増幅率を調節する信号処理手段を備えることを特徴とする請求項２記載の放射線画像検出装置。
4. 前記信号処理手段は、被写体がいない状態で検出したキャリブレーション用の放射線画像の画素値に基づいて、前記増幅率を決定することを特徴とする請求項３記載の放射線画像測定装置。
5. 前記副配線が前記画素の中央を通るように設けられていることを特徴とする請求項２〜４のいずれか１項に記載の放射線画像検出装置。
6. 前記配線として、前記画素の行方向に沿って設けられ、前記画素の行毎に、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する行選択線を備え、
   前記行選択線が、前記主配線と前記副配線を備えることを特徴とする請求項１〜５のいずれか１項に記載の放射線画像検出装置。
7. 前記配線として、前記画素から前記電気信号が出力される信号線を備え、
   前記信号線が、前記主配線と前記副配線を備えることを特徴とする請求項１〜６のいずれか１項に記載の放射線画像検出装置。
8. 前記配線として、蓄積した前記信号電荷を破棄させるリセット信号を前記画素に入力するリセット線を備え、
   前記リセット線が、前記主配線と前記副配線を備えることを特徴とする請求項１〜７のいずれか１項に記載の放射線画像検出装置。
9. 前記画素と、前記配線と、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する制御信号入力手段と、前記画素から得た前記電気信号を処理する信号処理手段とが半導体基板上に形成されたＣＭＯＳイメージセンサを備えることを特徴とする請求項１〜８のいずれか１項記載の放射線画像検出装置。
10. 入射する前記放射線を可視光に変換するシンチレータを備え、
    前記画素によって前記シンチレータが発する前記可視光を光電変換することにより、前記放射線の入射量に応じた信号電荷を蓄積する間接変換型であることを特徴とする請求項１〜９のいずれか１項に記載の放射線画像検出装置。
11. 前記画素は、前記放射線の入射量に基づいた信号電荷を発生する信号電荷発生手段と、前記信号電荷を蓄積する蓄積手段と、前記配線に接続するスイッチング素子を有し、
    前記蓄積手段と前記スイッチング素子と前記配線は、前記放射線の入射方向に対して前記信号電荷発生手段の背面に設けられていることを特徴とする請求項１〜１０のいずれか１項に記載の放射線画像検出装置。
12. 可搬型であることを特徴とする請求項１〜１１のいずれか１項に記載の放射線画像検出装置。
13. 請求項１〜１２のいずれか１項に記載の放射線画像検出装置と、前記放射線画像検出装置を制御する制御装置と、を備えることを特徴とする放射線撮影システム。

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