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JP2014175313A - 半導体装置 - Google Patents

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Abstract

【課題】ゲートトレンチの深さに依存せずに、半導体層に安定した電界分布を形成できる半導体装置を提供すること。
【解決手段】半導体装置１は、セル部２およびセル部２の周囲に配置された外周部３を有し、セル部２の表面側にゲートトレンチ８が形成されたｎ−型エピタキシャル層１０と、ゲート絶縁膜１７を介してゲートトレンチ８に埋め込まれ、オン時にゲートトレンチ８の側部にチャネルを形成するゲート電極１６とを含み、外周部３は、ゲートトレンチ８の深さ以上の深さ位置に配置された半導体表面１１（低表面１１Ｌ）を有しており、外周部３の低表面１１Ｌに形成されたｐ型ガードリング２５をさらに含む。
【選択図】図３

Description

本発明は、トレンチゲート構造を有する半導体装置に関する。
従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するＳｉＣ半導体装置が提案されている。
たとえば、特許文献１は、ｎ＋型のＳｉＣ基板と、当該ＳｉＣ基板上に形成されたｎ−型のエピタキシャル層（ドリフト領域）と、エピタキシャル層の活性領域に形成されたｎ＋型のソース領域およびｐ型のボディ領域と、ソース領域およびボディ領域を貫通してドリフト領域に達するように形成された格子状のゲートトレンチと、ゲートトレンチの内面に形成されたゲート絶縁膜と、ゲートトレンチに埋設されたゲート電極と、活性領域に形成されたトランジスタ周辺領域に形成されたｐ型のガードリングとを含む、ＭＩＳトランジスタを開示している。
特開２０１２−１７８５３６号公報
本発明の目的は、ゲートトレンチの深さに依存せずに、半導体層に安定した電界分布を形成できる半導体装置を提供することである。
上記目的を達成するための請求項１に記載の発明は、セル部および前記セル部の周囲に配置された外周部を有し、前記セル部の表面側にゲートトレンチが形成された第１導電型の半導体層と、ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれ、オン時に前記ゲートトレンチの側部にチャネルを形成するゲート電極とを含み、前記外周部は、前記ゲートトレンチの深さ以上の深さ位置に配置された半導体表面を有しており、前記外周部の前記半導体表面に形成された第２導電型の半導体領域を有する耐圧構造をさらに含む、半導体装置である。
この構成によれば、耐圧構造を、ゲートトレンチの深さと同等かそれ以上の深さ位置に形成できる。これにより、ゲートトレンチの底部から半導体層の裏面までの当該半導体層の厚さを、耐圧構造を構成する半導体領域から当該裏面までの厚さよりも厚くできる。その結果、半導体層の表面側−裏面側間にかかる電界を、耐圧構造に安定して分担させることができる。よって、ゲートトレンチの深さに依存せずに、半導体層に安定した電界分布を形成できるので、ゲートトレンチの底部への電界集中を良好に緩和できる。
請求項２に記載の発明は、前記半導体装置は、前記セル部および前記外周部に跨るように配置され、前記セル部において、前記外周部における部分よりも薄くなるように形成された表面絶縁膜をさらに含む、請求項１に記載の半導体装置である。
この構成によれば、セル部の表面絶縁膜を選択的に薄くすることにより、たとえば表面絶縁膜に開口（コンタクトホール等）が形成される場合に、表面絶縁膜の表面とセル部の表面（デバイス表面）との段差（凹凸）を小さくできる。これにより、当該開口に金属を埋め込んで、表面絶縁膜上に表面金属層を形成するときに、当該表面金属層の平坦性を向上できる。したがって、たとえば表面金属層にワイヤを接合する場合においては、表面金属層とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、表面金属層の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
一方、外周部の表面絶縁膜の厚さは、セル部の表面絶縁膜の厚さと切り離して設計できる。したがって、外周部の電界分布に影響を与えないような厚さで設計することにより、耐圧特性を維持できる。つまり、この構成によれば、表面金属層の平坦性の改善に際し、耐圧特性の変動や当該変動による耐圧不良を防止できる。
請求項３に記載の半導体装置は、前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、前記ゲートトレンチは、前記ゲートフィンガーの下方において前記ゲートフィンガーを横切るライン状のトレンチを含む、請求項１または２に記載の半導体装置である。
この構成によれば、ゲート電圧の印加時に電界が集中しやすいトレンチの角部（たとえば、格子状トレンチの交差部における角等）がゲートフィンガーの下方に配置されないため、ゲート絶縁膜の信頼性や耐圧を向上できる。
請求項４に記載の半導体装置は、前記ゲートトレンチは、オン時に前記チャネルがその側部に形成される内側トレンチと、当該内側トレンチの延長部で構成され、当該内側トレンチに対して外側に配置された外側トレンチとを含み、前記半導体装置は、前記外側トレンチの側部および底部に形成された第２導電型の層をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置である。
この構成によれば、半導体層の導電型とは異なる第２導電型の層によって、当該第２導電型の層と半導体層との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面を外側トレンチから遠ざけるので、外側トレンチの底部にかかる電界を緩和できる。よって、外側トレンチの底部における破壊を防止できる。
請求項５に記載の発明は、前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、前記ゲートトレンチは、前記ゲートフィンガーの下方領域に選択的に形成されており、前記半導体装置は、当該下方領域において前記ゲートトレンチが形成されていない前記半導体層の半導体表面に形成され、前記半導体層よりも高濃度に不純物を含有する第１導電型の高濃度層をさらに含む、請求項１または２に記載の半導体装置である。
この構成によれば、不純物濃度が高い高濃度層の酸化レートを、それによりも低濃度の半導体層に比べて速くできる。したがって、ゲート絶縁膜を熱酸化によって形成する場合には、ゲートフィンガーの下方領域において、ゲートトレンチの上部に厚い酸化膜を選択的に形成できる。これにより、ゲート電圧の印加時にゲートトレンチの上部エッジにかかる電界を弱め、ゲート絶縁膜の絶縁破壊を防止できる。
請求項６に記載の発明のように、前記セル部は、前記半導体層の表面に露出するように配置された第１導電型のソース領域と、前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、前記チャネル領域に接するように配置された第１導電型のドレイン領域と、前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、前記第２トレンチの底部に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含んでいてもよい。
請求項７に記載の発明は、前記セル部は、前記半導体層の表面に露出するように配置された第１導電型のソース領域と、前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、前記チャネル領域に接するように配置された第１導電型のドレイン領域と、前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、前記第２トレンチに埋め込まれたトレンチ埋め込み部と、前記ソース部において前記第２トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含む、請求項１〜５のいずれか一項に記載の半導体装置である。
この構成によれば、第２トレンチによって、ゲートトレンチの底部付近における等電位面の集中を防止でき、当該底部付近での電位勾配を緩やかにできる。そのため、ゲートトレンチの底部に対する電界集中を緩和できる。
また、第２トレンチにトレンチ埋め込み部が埋め込まれているので、半導体層の表面（デバイス表面）において、ソース部とそれ以外の部分との段差（凹凸）を小さくできる。これにより、当該デバイス表面上に表面金属層を形成するときに、表面金属層の平坦性を向上できる。したがって、たとえば表面金属層にワイヤを接合する場合においては、表面金属層とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、表面金属層の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
さらに、チャネルコンタクト領域が第２トレンチの底部よりも高い位置に配置されているので、第２トレンチが形成されていても、このチャネルコンタクト領域を介してチャネル領域へのコンタクトを確実にとることができる。つまり、表面金属層の平坦性の改善に際し、ゲート耐圧、チャネル領域へのコンタクト性等のデバイス性能の低下を防止できる。
請求項８に記載の発明は、前記トレンチ埋め込み部は、前記第２トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれたポリシリコン層とからなる、請求項７に記載の半導体装置である。
この構成によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成されている場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
請求項９に記載の発明は、前記絶縁膜は、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかからなる、請求項８に記載の半導体装置である。
この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜を上に例示した材料で構成できる。この場合、ゲート絶縁膜をＡｌＯＮやＡｌ２Ｏ３等の高誘電率（High-k）膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上できる。
請求項１０に記載の発明は、前記絶縁膜は、窒素（Ｎ）を含むＳｉＯ２膜を有する、請求項８または９に記載の半導体装置である。
この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、窒素（Ｎ）を含むＳｉＯ２膜を有する材料でゲート絶縁膜を構成できる。このゲート絶縁膜によって、チャネル移動度を向上できる。
請求項１１に記載の発明は、前記絶縁膜は、前記第２トレンチの前記底部において、前記第２トレンチの側部における部分よりも厚くなるように形成されている、請求項８〜１０のいずれか一項に記載の半導体装置である。
この構成によれば、たとえば、ゲート絶縁膜を第２トレンチ内の絶縁膜と同一工程で形成することによって、ゲート絶縁膜に関しても、ゲートトレンチの底部において、ゲートトレンチの側部における部分よりも厚くできる。これにより、ゲートトレンチの底部での耐圧を向上できる。
請求項１２に記載の発明は、前記ポリシリコン層は、ｎ＋型ポリシリコンからなる、請求項８〜１１のいずれか一項に記載の半導体装置である。
この構成によれば、たとえば、ゲート電極を第２トレンチ内のポリシリコン層と同一工程で形成することによって、ゲート電極をｎ＋型ポリシリコンで構成できる。ｎ＋型ポリシリコンはシート抵抗が比較的低いので、トランジスタのスイッチング速度を高速化できる。
請求項１３に記載の発明は、前記トレンチ埋め込み部は、前記第２トレンチを埋め戻す絶縁層からなる、請求項７に記載の半導体装置である。
この構成によれば、第２トレンチ内が絶縁層で満たされているので、第２トレンチを介して流れるリーク電流を防止するか、もしくは低減できる。
請求項１４に記載の発明のように、前記絶縁層は、ＳｉＯ２からなることが好ましい。この場合、請求項１５に記載の発明のように、前記絶縁層は、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２からなっていてもよい。
この構成によれば、リンまたはホウ素を含むことによってＳｉＯ２の融点が低下するので、絶縁層の埋め込みプロセスを簡単にできる。そのようなＳｉＯ２としては、たとえば、ＰＳＧ（リンシリケートガラス）、ＰＢＳＧ（リンホウ素シリケートガラス）を使用できる。
請求項１６に記載の発明は、前記トレンチ埋め込み部は、前記第２トレンチを埋め戻すポリシリコン層からなる、請求項７に記載の半導体装置である。
この構成によれば、たとえば、半導体層の表面にＳｉＯ２からなる表面絶縁膜が形成されている場合において、当該表面絶縁膜を選択的にエッチングしてソース部をコンタクトホールから露出させるとき、第２トレンチに埋め込まれたポリシリコン層をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
請求項１７に記載の発明は、前記ポリシリコン層は、ｐ＋型ポリシリコンからなる、請求項１６に記載の半導体装置である。
この構成によれば、たとえば、チャネル領域およびチャネルコンタクト領域がｐ型の場合、ｐ＋型のポリシリコン層を利用してこれらの領域を電気的に接続できる。これにより、チャネル領域とチャネルコンタクト領域との間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくできる。その結果、ラッチアップを良好に防止できる。さらに、チャネルコンタクト領域がポリシリコン層に接している場合には、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、チャネル領域−チャネルコンタクト領域間のベース抵抗の低減化に寄与する。
請求項１８に記載の発明は、前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に形成された第２導電型の層をさらに含む、請求項６〜１７のいずれか一項に記載の半導体装置である。
この構成によれば、半導体層の導電型とは異なる第２導電型の層によって、当該第２導電型の層と半導体層との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチから遠ざけるので、ゲートトレンチの底部にかかる電界を一層緩和できる。
請求項１９に記載の発明は、前記ゲート電極は、前記ゲートトレンチの内面に形成されたポリシリコンからなる下地膜と、前記下地膜の内側に埋め込まれたＭｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉの少なくとも一種を含む埋め込みメタルとを含む、請求項１〜１８のいずれか一項に記載の半導体装置である。
この構成によれば、埋め込みメタルによってゲート抵抗を比較的に低くできるので、トランジスタのスイッチング速度を高速化できる。
請求項２０に記載の発明は、前記半導体装置は、前記半導体層の表面側に配置された銅（Ｃｕ）を含む金属からなる表面金属層をさらに含む、請求項１〜１９のいずれか一項に記載の半導体装置である。この場合、この場合、請求項２１に記載の発明のように、前記表面金属層は、Ａｌ−Ｃｕ系合金を含んでいてもよい。
この構成によれば、表面金属層のシート抵抗を低くできるので、電流密度を高くできる。
請求項２２に記載の発明のように、前記セル部には、複数の単位セルが、前記ゲートトレンチによって格子状に区画されていてもよいし、請求項２３に記載の発明のように、前記ゲートトレンチによってストライプ状に区画されていてもよい。
請求項２４に記載の発明のように、前記半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドからなっていてもよい。
図１は、本発明の第１実施形態に係る半導体装置の模式平面図である。 図２は、図１の要部拡大図であって、一部を透視して示している。 図３は、図２のIII−III断面における半導体装置の断面構造を示す。 図４は、図２のIV−IV断面における半導体装置の断面構造を示す。 図５は、図２のV−V断面における半導体装置の断面構造を示す。 図６は、図２のVI−VI断面における半導体装置の断面構造を示す。 図７は、図３のセル部を拡大して示す図である。 図８は、前記セル部の第１変形例を示す図である。 図９は、前記セル部の第２変形例を示す図である。 図１０は、前記セル部の第３変形例を示す図である。 図１１は、前記セル部の第４変形例を示す図である。 図１２は、前記セル部の第５変形例を示す図である。 図１３は、本発明の第２実施形態に係る半導体装置の模式断面図である。 図１４は、本発明の第２実施形態に係る半導体装置の模式断面図である。 図１５は、参考形態に係る半導体装置の模式断面図である。 図１６は、参考形態に係る半導体装置の模式断面図である。 図１７は、本発明の第３実施形態に係る半導体装置の模式断面図である。 図１８は、本発明の第３実施形態に係る半導体装置の模式断面図である。 図１９は、本発明の第４実施形態に係る半導体装置の模式断面図である。 図２０は、本発明の第４実施形態に係る半導体装置の模式断面図である。 図２１は、本発明の第５実施形態に係る半導体装置の模式断面図である。
＜第１実施形態＞
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式平面図である。
半導体装置１は、ＳｉＣが採用されたＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）を含む。半導体装置１の外形は、たとえば、図１に示すように、平面視正方形のチップ状である。チップ状の半導体装置１のサイズは、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。半導体装置１には、セル部２と、セル部２の周囲に配置された外周部３とが設定されている。外周部３は、この実施形態では、セル部２を取り囲むように環状に設定されているが、セル部２に対してチップの外側の領域であれば、特に環状である必要はない。
半導体装置１は、ソースパッド４、ゲートパッド５およびゲートフィンガー６を含む。
ソースパッド４は、セル部２の上方領域に配置されている。この実施形態では、ソースパッド４は、セル部２のほぼ全域を覆うように、たとえば平面視正方形状に形成されている。ソースパッド４の周縁部には、外周部３に沿ってソースパッド４の中央領域を取り囲む除去領域７（図１のクロスハッチング部分）が形成されている。除去領域７は、その一部が選択的にソースパッド４の中央領域へ向かって窪んでいる。窪みは、その全体がセル部２の上方領域に配置されていて、ここにゲートパッド５が設置されている。
ゲートフィンガー６は、セル部２と外周部３との境界に対して外周部３側の位置において、ゲートパッド５から外周部３に沿って除去領域７全体に亘って延びている。この実施形態では、一対のゲートフィンガー６がゲートパッド５に対して対称な形状で形成されている。そして、この実施形態では、たとえば、除去領域７のゲートフィンガー６に対して内側の部分に沿って、前述のセル部２と外周部３との境界（図２の境界Ｌと同じ）が設定されている。
セル部２には、さらにゲートトレンチ８が形成されている。ゲートトレンチ８は、この実施形態では、ゲートパッド５の下方領域を避けるように、ソースパッド４の下方領域に選択的に形成されている。この領域において、ゲートトレンチ８は、複数の単位セル９を区画するように形成されている。ゲートトレンチ８のパターンは、図１に示すように、格子状であってもよいし、ストライプ状であってもよい。これにより、セル部２には、多数の単位セル９がマトリクス状（行列状）またはストライプ状（直線状）に規則的に配列されることとなる。なお、図示しないが、単位セル９のパターンは、ハニカム状等の他の形状であってもよい。
次に、半導体装置１のセル部２および外周部３の内部構造を説明する。
図２は、図１の要部拡大図であって、一部を透視して示している。具体的には、ソースパッド４およびゲートフィンガー６の下方領域の構造を実線で示し、ソースパッド４およびゲートフィンガー６を破線で示している。図３は、図２のIII−III断面における半導体装置の断面構造を示す。図４は、図２のIV−IV断面における半導体装置の断面構造を示す。図５は、図２のV−V断面における半導体装置の断面構造を示す。図６は、図２のVI−VI断面における半導体装置の断面構造を示す。
半導体装置１は、ｎ＋型ＳｉＣ（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）からなる基板（図示せず）と、基板上に形成されたｎ−型ＳｉＣ（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）からなるｎ−型エピタキシャル層１０とを含む。ｎ−型エピタキシャル層１０は、基板の表面にＳｉＣをエピタキシャル成長させることによって形成された層である。この実施形態では、基板およびｎ−型エピタキシャル層１０が、本発明の半導体層の一例として示されている。また、基板の厚さは、たとえば、２５０μｍ〜３５０μｍ程度であり、ｎ−型エピタキシャル層１０の厚さは、３μｍ〜２０μｍ程度である。
ｎ−型エピタキシャル層１０は、その一部が選択的に掘り下がることによって形成された高低差のある半導体表面１１を有している。この半導体表面１１の高低差は、この実施形態では、セル部２および外周部３に選択的に形成されたゲートトレンチ８およびソーストレンチ３３（後述）、ならびに外周部３に選択的に形成された低段部１２によって形成されている。以下では、ゲートトレンチ８、ソーストレンチ３３および低段部１２が形成されておらず、エピタキシャル成長後の高さ位置が維持された半導体表面１１をベース表面１１Ｂとし、ゲートトレンチ８の底面、ソーストレンチ３３の底面および低段部１２の底面のように、ベース表面１１Ｂに対して相対的に低い高さ位置に形成された半導体表面１１を低表面１１Ｌとする。
ゲートトレンチ８は、この実施形態では、ＭＩＳＦＥＴのゲートとして利用される内側トレンチ１３と、内側トレンチ１３に対して外側に配置された外側トレンチ１４と、外側トレンチから外周部３へ向かって引き出され、ゲート電極１６（後述）へのコンタクトとなるコンタクトトレンチ１５とを含む。これらのトレンチ１３〜１５は、互い連通するように一体的に形成されている。
図２に示すように、内側トレンチ１３は、複数の単位セル９を区画するように、複数のライン状のトレンチが互いに交差することによって格子状に形成されている。内側トレンチ１３の各ラインの終端部は、外側トレンチ１４によって互いに繋がっている。つまり、外側トレンチ１４は、内側トレンチ１３を取り囲むように形成され、内側トレンチ１３の互いに隣り合うラインの終端部間に跨っている。
コンタクトトレンチ１５は、内側トレンチ１３の各ラインの延長部で構成されたライン状に形成されており、セル部２と外周部３との境界Ｌに沿って互いに間隔を空けて複数配置されている。なお、コンタクトトレンチ１５は、図２に示すように、内側トレンチ１３のライン１本ずつに設けられている必要はなく、たとえば、内側トレンチ１３のライン１本置きに設けられていてもよい。このライン状のコンタクトトレンチ１５は、ゲートフィンガー６の下方領域においてゲートフィンガー６を横切るように形成されている。この実施形態では、コンタクトトレンチ１５は、その終端部がゲートフィンガー６よりも外側に配置されている。つまり、コンタクトトレンチ１５の終端部が、ゲートフィンガー６よりも外側にはみ出している。
そして、ゲートトレンチ８に、たとえばポリシリコンからなるゲート電極１６が埋め込まれており、このゲート電極１６とｎ−型エピタキシャル層１０との間にゲート絶縁膜１７が介在されている。
ゲート電極１６は、たとえば図３および図４に示すように、ゲートフィンガー６の下方領域から離れた位置に形成された内側トレンチ１３および外側トレンチ１４においては、ベース表面１１Ｂまで埋め込まれている。これにより、ゲート電極１６も格子状に形成されており、各単位セル９の上面はゲート電極１６で覆われずに露出している。一方、ゲートフィンガー６の下方領域に形成されたコンタクトトレンチ１５においては、コンタクトトレンチ１５の開口端からベース表面１１Ｂを選択的に覆うように形成されたオーバーラップ部１８を有している。オーバーラップ部１８は、この実施形態では、図２に示すように、ライン状のコンタクトトレンチ１５を横切るようにゲートフィンガー６に沿って形成されている。図５および図６に示すように、このオーバーラップ部１８とｎ−型エピタキシャル層１０との間にも、ゲート絶縁膜１７が介在されている。
セル部２において、ゲート電極１６は、単位セル９における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるトレンチゲート型構造のＭＩＳＦＥＴを有している。
低段部１２は、この実施形態では、外周部３の全周に亘って形成されており、これにより、セル部２を取り囲んでいる。この低段部１２は、ゲートトレンチ８の深さ以上の深さで形成されている。したがって、外周部３では、低段部１２の底面（低表面１１Ｌ）がゲートトレンチ８の底面（低表面１１Ｌ）以上の深さ位置に配置されている。その深さは、たとえば、ベース表面１１Ｂを基準に、ゲートトレンチ８の深さが０．７μｍ〜３μｍであるのに対し、０．７μｍ〜５μｍである。
そして、このように高低差のある半導体表面１１には、ｎ型およびｐ型の不純物領域が選択的に形成されている。
具体的には、ｎ−型エピタキシャル層１０の表面部に、ｐ型ウェル１９（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）が、セル部２および外周部３に跨るように形成されている。一方、ｎ−型エピタキシャル層１０においてｐ型ウェル１９の下方部の領域は、ｎ−型ドレイン領域２０である。この実施形態では、図３に示すように、ｐ型ウェル１９は、セル部２からゲートフィンガー６の下方領域を介して外周部３の低段部１２に至るまで、その底部がベース表面１１Ｂに倣うように連続的に形成されている。これにより、ｐ型ウェル１９は、低段部１２の側部で露出している。
ｐ型ウェル１９には、図３、図５および図６に示すように、ゲートフィンガー６の下方領域においてｎ＋型領域２１が形成され、ｎ−型エピタキシャル層１０のベース表面１１Ｂに露出している。ｎ＋型領域２１は、ｎ−型エピタキシャル層１０よりも高濃度にｎ型不純物を含有する高濃度領域（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）である。この実施形態では、図３に示すように、ｎ＋型領域２１は、セル部２からゲートフィンガー６の下方領域を介して外周部３の低段部１２に至るまで、その底部がベース表面１１Ｂに倣うように連続的に形成されている。これにより、ｎ＋型領域２１は、低段部１２の側部で露出している。
ｎ−型エピタキシャル層１０には、図４〜図６に示すように、ゲートフィンガー６の下方領域において、ｐ型ウェル１９に連なるようにｐ型層２２（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）が形成されている。ｐ型層２２は、この実施形態では、コンタクトトレンチ１５の底部および側部（終端部の側部も含む）に跨るように形成され、その内方領域がコンタクトトレンチ１５に接している（コンタクトトレンチ１５内に露出している）。また、ｐ型層２２は、コンタクトトレンチ１５の底部において、コンタクトトレンチ１５の側部における部分よりも厚くなるように形成されている。
また、ｎ−型エピタキシャル層１０には、図３および図４に示すように、低段部１２において、ｐ型ウェル１９に連なるように本発明の耐圧構造の一例としてのｐ型層２３（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）が形成されている。ｐ型層２３は、この実施形態では、低段部１２の底部および側部に跨るように形成され、その内方領域が低段部１２に接している（低段部１２内に露出している）。このｐ型層２３の表面部には、ｐ＋型ウェルコンタクト領域２４（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）が形成されている。この実施形態では、ｐ＋型ウェルコンタクト領域２４は、低段部１２における低表面１１Ｌに形成され、セル部２を取り囲むように環状に形成されている。
また、低段部１２においてｐ型層２３の外側には、本発明の耐圧構造の一例としてのｐ型ガードリング２５（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）が形成されている。この実施形態では、ｐ型ガードリング２５は、低段部１２の低表面１１Ｌにおいてセル部２を取り囲むように、互いに間隔を空けて複数本形成されている。
ｎ−型エピタキシャル層１０の表面には、セル部２および外周部３に跨るように表面絶縁膜２６が形成されている。表面絶縁膜２６は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁物からなる。表面絶縁膜２６は、この実施形態では、セル部２上の内側部分２７が、外周部３上の外側部分２８と同じ厚さで形成されており、たとえば、５５００Å〜２００００Å程度である。この表面絶縁膜２６は、図２では表れていないが、その上に多層配線構造が配置される場合には、層間絶縁膜と呼んでもよい。
表面絶縁膜２６には、ｎ−型エピタキシャル層１０の表面全体に対して、各単位セル９、ゲート電極１６（オーバーラップ部１８）およびｐ＋型ウェルコンタクト領域２４をそれぞれ選択的に露出させるコンタクトホール２９〜３１が形成されている。
表面絶縁膜２６上には、ソースパッド４およびゲートフィンガー６が形成されている。
ソースパッド４は、各コンタクトホール２９，３１を介して全ての単位セル９のｐ＋型チャネルコンタクト領域３４（後述）およびｎ＋型ソース領域３２（後述）、ならびにｐ＋型ウェルコンタクト領域２４に一括して接続されている。つまり、ソースパッド４は、全ての単位セル９に対して共通の電極となっている。また、ソースパッド４の材料としては、銅（Ｃｕ）を含む金属を使用でき、より好ましくは、Ａｌ−Ｃｕ系合金を含む金属を使用する。これにより、ソースパッド４のシート抵抗を低くできるので、電流密度を高くできる。また、ソースパッド４の厚さ（ｎ−型エピタキシャル層１０のベース表面１１Ｂからソースパッド４の表面までの距離）は、たとえば、４μｍ〜５μｍである。なお、ソースパッド４は、ｎ−型エピタキシャル層１０との接続部分に、たとえばチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層構造（Ｔｉ／ＴｉＮ）からなるコンタクトメタルを有していてもよい。
ゲートフィンガー６は、コンタクトホール３０を介してゲート電極１６（オーバーラップ部１８）に接続されている。また、ゲートフィンガー６およびゲートパッド５の材料としては、ソースパッド４と同様に、銅（Ｃｕ）を含む金属を使用でき、より好ましくは、Ａｌ−Ｃｕ系合金を含む金属を使用する。ソースパッド４と同じ材料を使用することによって、ソースパッド４、ゲートパッド５およびゲートフィンガー６を同時に形成できる。
次に、セル部２の構造をより詳細に説明する。図７は、図３のセル部２を拡大して示す図である。
セル部２には、前述したように、それぞれがトランジスタ動作を行う複数の単位セル９が、ゲートトレンチ８（内側トレンチ１３および外側トレンチ１４）によって格子状に区画されている。各単位セル９は、環状のｎ＋型ソース領域３２、ｎ＋型ソース領域３２に取り囲まれた環状のソーストレンチ３３（第２トレンチ）、およびソーストレンチ３３の内側に島状に形成されたｐ＋型チャネルコンタクト領域３４を含む。ｐ＋型チャネルコンタクト領域３４は、その周囲がソーストレンチ３３に取り囲まれている。また、各単位セル９の大きさは、たとえば、図７の紙面上下左右方向の長さがそれぞれ３〜１０μｍ程度である。
具体的には、セル部２においてｐ型ウェル１９の表面部にｎ＋型ソース領域３２が形成され、ｎ−型エピタキシャル層１０のベース表面１１Ｂに露出している。また、ｐ型ウェル１９のセル部２内の部分は、ｎ＋型ソース領域３２に接するように配置され、トランジスタ動作の際にチャネルが形成されるｐ型チャネル領域３５である。
そして、ゲートトレンチ８およびソーストレンチ３３は、ｎ＋型ソース領域３２およびｐ型チャネル領域３５（ｐ型ウェル１９）を貫通して、ｎ−型ドレイン領域２０に達するように形成されている。ゲートトレンチ８およびソーストレンチ３３は、この実施形態では、同じ幅および同じ深さで形成されているが、互いに異なる深さであってもよい。たとえば、ソーストレンチ３３は、ゲートトレンチ８よりも浅くてもよいし、深くてもよい。
ゲートトレンチ８およびソーストレンチ３３によって、各単位セル９は、ソーストレンチ３３に取り囲まれた柱状部３６と、ソーストレンチ３３とゲートトレンチ８との間に配置され、ソーストレンチ３３によって柱状部３６と間隔が空けられた環状部３７とに分離されている。この実施形態では、環状部３７の幅Ｗ１（ソーストレンチ３３とゲートトレンチ８との距離）は、たとえば、０．５μｍ〜２．０μｍとなっている。
柱状部３６の頂部には、ｎ−型エピタキシャル層１０のベース表面１１Ｂに露出するように、ｐ＋型チャネルコンタクト領域３４（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）が形成されている。これにより、ｐ＋型チャネルコンタクト領域３４は、ソーストレンチ３３の側面の一部を形成している。ｐ＋型チャネルコンタクト領域３４は、この実施形態では、その最深部がソーストレンチ３３の底部よりも高い位置になっているが、特にこの位置である必要はない。ｐ＋型チャネルコンタクト領域３４の最上部（この実施形態では、ｎ−型エピタキシャル層１０のベース表面１１Ｂで露出する部分）がソーストレンチ３３の底部よりも高い位置にあってコンタクト可能であれば、当該最深部は、ソーストレンチ３３の底部と同じ深さ位置であってもよいし、深くてもよい。
環状部３７には、ｎ＋型ソース領域３２およびｐ型チャネル領域３５がベース表面１１Ｂ側から順に形成されている。これにより、ｎ＋型ソース領域３２およびｐ型チャネル領域３５は、ゲートトレンチ８の側面の一部をそれぞれ形成している。ｎ＋型ソース領域３２は、この実施形態では、ｎ＋型領域２１（図３〜図６参照）およびｐ＋型チャネルコンタクト領域３４と同じ深さで形成されている。
また、ｎ−型エピタキシャル層１０には、ｐ型チャネル領域３５およびｐ＋型チャネルコンタクト領域３４、ならびに前述のｐ型層２２（図４〜図６参照）に連なるように、ｐ型層３８（たとえば、濃度が１×１０１６〜１×１０１９ｃｍ−３）が形成されている。ｐ型層３８は、ソーストレンチ３３の底部を介して柱状部３６および環状部３７に跨るように形成され、その内方領域がソーストレンチ３３に接している（ソーストレンチ３３内に露出している）。ｐ型層３８は、環状部３７のソーストレンチ３３の側部においてｐ型チャネル領域３５に接続され、柱状部３６のソーストレンチ３３の側部においてｐ＋型チャネルコンタクト領域３４に接続されている。したがって、ｐ型チャネル領域３５とｐ＋型チャネルコンタクト領域３４は、このｐ型層３８を介して電気的に接続されることとなる。
また、ｐ型層３８は、外側トレンチ１４の底部を介して外側トレンチ１４の外周縁に跨るようにも形成されており、当該外周縁において、外周部３へと延びるｐ型ウェル１９に接続されている。また、ｐ型層３８は、図２および図４に示すように、内側トレンチ１３においては、内側トレンチ１３を構成するラインの交差部にのみ形成されていてもよい。なお、内側トレンチ１３の交差部は、各単位セル９の角部に当たり、オン時にチャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、当該交差部においてｐ型チャネル領域３５に接続されるようにｐ型層３８が形成されていても、デバイスの性能にはほとんど影響がない。
また、ｐ型層３８は、ｐ型層２２と同様に、ゲートトレンチ８およびソーストレンチ３３の底部において、ソーストレンチ３３の側部における部分よりも厚くなるように形成されている。ただし、柱状部３６においては、ソーストレンチ３３の側部がソーストレンチ３３で取り囲まれていて、その周囲から一様にイオン注入される。そのため、ｐ＋型チャネルコンタクト領域３４の下方部を満たすように、ソーストレンチ３３の底部の部分よりも厚く形成されている。
また、ｐ型層３８は、この実施形態では、内側トレンチ１３の交差部および外側トレンチ１４以外の部分では、ゲートトレンチ８に接しないように（ゲートトレンチ８と間隔を空けて）、ゲートトレンチ８で取り囲まれた環状部３７の全周に亘って形成されている。これにより、各単位セル９においてゲートトレンチ８の側面の一部にｎ−型ドレイン領域２０が配置されることとなるので、チャネル形成時の電流路を確保できる。
ゲートトレンチ８は、この実施形態では、側面および底面を有する断面視略Ｕ字状に形成されている。ゲートトレンチ８の内面（側面および底面）には、その一方表面および他方表面がゲートトレンチ８の内面に沿うように、ゲート絶縁膜１７が形成されている。
ゲート絶縁膜１７は、ゲートトレンチ８の底部において、ゲートトレンチ８の側部における部分よりも厚くなるように形成されている。この実施形態のように断面視略Ｕ字状のゲートトレンチ８では、ゲート絶縁膜１７の相対的に厚い部分はゲートトレンチ８の底面に接する部分であり、相対的に薄い部分はゲートトレンチ８の側面に接する部分である。電界集中が起きやすいゲートトレンチ８の底部の絶縁膜を厚くすることによって、ゲートトレンチ８の底部での耐圧を向上できる。なお、ゲートトレンチ８の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ゲートトレンチ８の深さ方向に交差する方向の面に接するゲート絶縁膜１７が相対的に厚ければよい。
そして、ゲート絶縁膜１７の内側は、ゲート電極１６で埋め戻されている。この実施形態では、ゲート電極１６は、その上面がｎ−型エピタキシャル層１０のベース表面１１Ｂと略面一となるように、ゲートトレンチ８に埋め込まれている。ゲート電極１６は、ゲート絶縁膜１７を介してｐ型チャネル領域３５に対向している。各単位セル９では、ゲート電極１６に印加する電圧を制御することによって、ｐ型チャネル領域３５に単位セル９の周囲に沿う環状のチャネルが形成される。そして、ゲートトレンチ８の側面に沿ってｎ−型エピタキシャル層１０のベース表面１１Ｂへ向かって流れるドレイン電流を、チャネルを介してｎ＋型ソース領域３２に流すことができる。これにより、半導体装置１のトランジスタ動作が行われる。
ソーストレンチ３３も同様に、この実施形態では、側面および底面を有する断面視略Ｕ字状に形成されている。ソーストレンチ３３の内面（側面および底面）には、その一方表面および他方表面がソーストレンチ３３の内面に沿うように、ソーストレンチ絶縁膜３９が形成されている。
ソーストレンチ絶縁膜３９は、ソーストレンチ３３の底部において、ソーストレンチ３３の側部における部分よりも厚くなるように形成されている。なお、ソーストレンチ３３の形状によっては側面と底面と明確に判別できない場合があるが、その場合には、ソーストレンチ３３の深さ方向に交差する方向の面に接するソーストレンチ絶縁膜３９が相対的に厚ければよい。そして、ソーストレンチ絶縁膜３９の内側は、トレンチ埋め込み層４０で埋め戻されている。この実施形態では、トレンチ埋め込み層４０は、その上面がｎ−型エピタキシャル層１０のベース表面１１Ｂと略面一となるように、ソーストレンチ３３に埋め込まれている。
この実施形態では、ゲート絶縁膜１７とソーストレンチ絶縁膜３９が同じ材料で構成され、ゲート電極１６とトレンチ埋め込み層４０が同じ材料で構成されている。
たとえば、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９の材料としては、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかの膜を使用でき、より好ましくは、窒素（Ｎ）を含むＳｉＯ２膜を有する膜を使用する。なお、ＳｉＯ２／ＡｌＯＮは、ＳｉＯ２（下側）とＡｌＯＮ（上側）の積層膜のことである。ゲート絶縁膜１７をＡｌＯＮやＡｌ２Ｏ３等の高誘電率（High-k）膜で構成すれば、ゲート耐圧を向上でき、デバイスの信頼性を向上できる。さらに、窒素（Ｎ）を含むＳｉＯ２膜を有する材料でゲート絶縁膜１７を構成すれば、チャネル移動度を向上させることもできる。
ゲート電極１６およびトレンチ埋め込み層４０の材料としては、ポリシリコンを使用でき、より好ましくは、ｎ＋型ポリシリコンを使用する。ｎ＋型ポリシリコンはシート抵抗が比較的低いので、トランジスタのスイッチング速度を高速化できる。
なお、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９は、互いに異なる材料で構成されていてもよい。ゲート電極１６およびトレンチ埋め込み層４０も同様に、互いに異なる材料で構成されていてもよい。
表面絶縁膜２６に形成されたコンタクトホール２９は、ｎ−型エピタキシャル層１０の表面全体に対して、ソーストレンチ３３およびｎ＋型ソース領域３２を選択的に露出させている。この実施形態では、コンタクトホール２９によって、各単位セル９にソース部４１が区画されている。
次に、図１〜図７で説明した半導体装置１の製造方法を説明する。
半導体装置１を製造するには、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法等のエピタキシャル成長法によって、ＳｉＣ基板（図示せず）の表面に、ｎ型不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板上に、ｎ−型エピタキシャル層１０が形成される。このときのｎ−型エピタキシャル層１０の成長面がベース表面１１Ｂである。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる。
次に、ｎ−型エピタキシャル層１０のベース表面１１Ｂからｐ型不純物が選択的にイオン注入される。これにより、ｐ型ウェル１９（ｐ型チャネル領域３５）が形成される。なお、ｐ型不純物としては、たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等を使用できる。また、ｐ型ウェル１９の形成と同時に、ｎ−型エピタキシャル層１０の残りの部分がｎ−型ドレイン領域２０として形成される。
次に、ｎ−型エピタキシャル層１０のベース表面１１Ｂからｎ型不純物が選択的にイオン注入される。これにより、ｎ＋型領域２１およびｎ＋型ソース領域３２が同時に形成される。
次に、ｎ−型エピタキシャル層１０が、ゲートトレンチ８、ソーストレンチ３３および低段部１２を形成すべき領域に開口を有するマスクを用いて選択的にエッチングされる。これにより、ｎ−型エピタキシャル層１０が選択的にドライエッチングされて、ゲートトレンチ８、ソーストレンチ３３および低段部１２が形成され、同時に、低表面１１Ｌが形成される。それと共に、ゲートトレンチ８によって、ｎ−型エピタキシャル層１０が複数の単位セル９に区画される。単位セル９は、柱状部３６および環状部３７を有することとなる。エッチングガスとしては、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）等を使用できる。
なお、外周部３の低表面１１Ｌをゲートトレンチ８の深さよりも深い位置にする場合には、上記エッチングの後、さらに低段部１２を選択的にエッチングすればよい。
次に、ｎ−型エピタキシャル層１０の半導体表面１１からｐ型不純物が選択的にイオン注入される。ｐ型不純物は、たとえば、ｎ−型エピタキシャル層１０の半導体表面１１に対して垂直方向に注入される。これにより、ｐ型層２２、ｐ型層２３、ｐ型層３８およびｐ型ガードリング２５が同時に形成される。なお、これらの層２２，２３，３８，２５は、別々のイオン注入工程によって形成されてもよい。
次に、ｎ−型エピタキシャル層１０の半導体表面１１からｐ型不純物が選択的にイオン注入される。これにより、ｐ＋型チャネルコンタクト領域３４およびｐ＋型ウェルコンタクト領域２４が同時に形成される。
次に、たとえば、１４００℃〜２０００℃でｎ−型エピタキシャル層１０が熱処理される。これにより、ｎ−型エピタキシャル層１０に注入されたｐ型不純物およびｎ型不純物のイオンが活性化される。
次に、たとえば熱酸化によって、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９が同時に形成される。なお、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９を高誘電率（High-k）膜で構成する場合には、ＣＶＤ法によって膜材料を堆積すればよい。
次に、たとえばＣＶＤ法によって、ｎ型不純物がドーピングされたポリシリコン材料がｎ−型エピタキシャル層１０の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ８およびソーストレンチ３３が完全に埋め戻されるまで続けられる。その後、堆積したポリシリコン材料がパターニングされることによって、セル部２ではゲートトレンチ８（内側トレンチ１３および外側トレンチ１４）外およびソーストレンチ３３外のポリシリコン材料が除去され、外周部３ではポリシリコン材料がオーバーラップ部１８として残存する。この際、低段部１２に埋め込まれたポリシリコン材料は完全に除去される。これにより、ゲート電極１６およびトレンチ埋め込み層４０が同時に形成される。
次に、たとえばＣＶＤ法によって、ＳｉＯ２等の絶縁材料がｎ−型エピタキシャル層１０の上方から堆積される。これにより、表面絶縁膜２６が形成される。
次に、表面絶縁膜２６が選択的にエッチングされることによって、コンタクトホール２９〜３１が同時に形成される。
次に、たとえばスパッタ法によって、金属材料がｎ−型エピタキシャル層１０の上方から堆積される。そして、当該材料をパターニングすることによって、ソースパッド４、ゲートパッド５およびゲートフィンガー６が同時に形成される。以上の工程を経て、図１〜図７に示す半導体装置１が得られる。
以上のように、この半導体装置１によれば、ｐ型層２３およびｐ型ガードリング２５が形成される半導体表面１１が、ゲートトレンチ８の深さと同等かそれ以上の深さ位置の低表面１１Ｌとなっている。これにより、ゲートトレンチ８の底部からｎ−型エピタキシャル層１０の裏面までの当該ｎ−型エピタキシャル層１０の厚さを、ｐ型層２３およびｐ型ガードリング２５から当該裏面までの厚さよりも厚くできる。その結果、ｎ−型エピタキシャル層１０の表面側−裏面側間にかかる電界を、外周部３のｐ型層２３およびｐ型ガードリング２５に安定して分担させることができる。よって、ゲートトレンチ８の深さに依存せずに、ｎ−型エピタキシャル層１０に安定した電界分布を形成できるので、ゲートトレンチ８の底部への電界集中を良好に緩和できる。
また、図２に示すように、ゲートフィンガー６の下方領域にゲートトレンチ８が形成されているが、ライン状のコンタクトトレンチ１５がゲートフィンガー６を横切るように形成されているのみであり、しかもコンタクトトレンチ１５の終端部がゲートフィンガー６よりも外側に配置されている。つまり、ゲート電圧の印加時に電界が集中しやすいトレンチの角部（たとえば、内側トレンチ１３の交差部における角等）がゲートフィンガー６の下方に配置されないため、ゲート絶縁膜１７の信頼性や耐圧を向上できる。
また、図７に示すように、ｐ型層３８が、外側トレンチ１４の底部を介して外側トレンチ１４の外周縁に跨るようにも形成されている。これにより、ｐ型層３８とｎ−型エピタキシャル層１０（ｎ−型ドレイン領域２０）との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面を外側トレンチ１４から遠ざけるので、外側トレンチ１４の底部にかかる電界を緩和できる。よって、外側トレンチ１４の底部における破壊を防止できる。
また、図５および図６に示すように、ゲートフィンガー６の下方領域において、ｎ−型エピタキシャル層１０の半導体表面１１（ベース表面１１Ｂ）にｎ＋型領域２１が形成されている。ｎ＋型の半導体領域はｎ−型の半導体領域よりも酸化レートが速いので、ゲート絶縁膜１７を熱酸化によって形成するときに、ゲートフィンガー６の下方領域において、ゲートトレンチ８（コンタクトトレンチ１５）の上部に厚い酸化膜を選択的に形成できる。これにより、ゲート電圧の印加時にコンタクトトレンチ１５の上部エッジにかかる電界を弱め、ゲート絶縁膜１７の絶縁破壊を防止できる。
また、図７に示すように、ソーストレンチ３３に、ソーストレンチ絶縁膜３９を介してトレンチ埋め込み層４０が埋め込まれている。そのため、ｎ−型エピタキシャル層１０の表面（デバイス表面）において、コンタクトホール２９から露出するソース部４１とそれ以外の部分との段差（凹凸）を小さくできる。これにより、当該デバイス表面上のソースパッド４の平坦性を向上できる。したがって、たとえばソースパッド４の表面にワイヤを接合する場合においては、ソースパッド４とワイヤとの密着性を向上できる。その結果、ワイヤを良好に接合できるので、ワイヤ接合部の信頼性を向上できる。さらに、ソースパッド４の平坦性が良いので、ワイヤ接合の際、超音波振動や圧力によってデバイスが破壊されることを防止でき、組み立て歩留まりの低下を防止できる。
一方、ソーストレンチ３３によって、ゲートトレンチ８の底部付近における等電位面の集中を防止でき、当該底部付近での電位勾配を緩やかにできる。そのため、ゲートトレンチ８の底部に対する電界集中を緩和できる。さらに、ｐ＋型チャネルコンタクト領域３４が柱状部３６の頂部に形成され、ソーストレンチ３３の底部よりも高い位置に配置されている。したがって、ソーストレンチ３３が形成されていても、このｐ＋型チャネルコンタクト領域３４を介してｐ型チャネル領域３５へのコンタクトを確実にとることができる。つまり、ソースパッド４の平坦性の改善に際し、ゲート耐圧、ｐ型チャネル領域３５へのコンタクト性等のデバイス性能の低下を防止できる。
さらに、この実施形態では、ソーストレンチ３３の周囲にｐ型層３８が形成されているので、このｐ型層３８とｎ−型ドレイン領域２０との接合（ｐｎ接合）から空乏層を発生させることができる。そして、この空乏層が等電位面をゲートトレンチ８から遠ざけるので、ゲートトレンチ８の底部にかかる電界を一層緩和できる。
また、この実施形態では、Ｓｉデバイスに比べてラッチアップが起きにくいＳｉＣデバイスを採用しているため、ｐ＋型チャネルコンタクト領域３４とｐ型チャネル領域３５とを、ソーストレンチ３３によって互いに離れた位置に設けることができる。すなわち、Ｓｉデバイスでは、比較的ラッチアップが起きやすいので、ｐ＋型チャネルコンタクト領域３４をｐ型チャネル領域３５の近傍に配置してこれらの領域３４，３５間の距離をできる限り短くし、当該領域３４，３５間のベース抵抗を低くすることが好ましい。一方、この半導体装置１のようなＳｉＣデバイスでは、比較的ラッチアップが起きにくく、領域３４，３５間のベース抵抗を考慮する重要性が低いので、ｐ＋型チャネルコンタクト領域３４をｐ型チャネル領域３５の近傍に配置しなくてもよい。したがって、ｐ＋型チャネルコンタクト領域３４とｐ型チャネル領域３５とを、ソーストレンチ３３によって互いに離れた位置に設け、これらの領域３４，３５をソーストレンチ３３の底部を経由する経路で電気的に接続できる。
また、トレンチ埋め込み層４０の外側にソーストレンチ絶縁膜３９が配置されているので、ｎ−型エピタキシャル層１０とソースパッド４との間にオフリーク電流が流れることを防止できる。具体的には、ｐ型層３８は、イオン注入時にソーストレンチ３３の側部にイオンが入りにくいことから、ソーストレンチ３３の側部において、ソーストレンチ３３の底部における部分よりも薄くなっている。そのため、オフ時に高い電圧がかかると、この薄いｐ型層３８の部分を通り抜けてオフリーク電流が流れるおそれがある。そこで、ソーストレンチ絶縁膜３９を形成しておくことで、たとえオフリーク電流がｐ型層３８を通り抜けても、ソーストレンチ絶縁膜３９で確実にリーク電流を遮断できる。
また、ソーストレンチ３３に埋め込まれたトレンチ埋め込み層４０がポリシリコンであれば、ＳｉＯ２からなる表面絶縁膜２６にコンタクトホール２９を形成するときに、トレンチ埋め込み層４０（ポリシリコン層）をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
また、ソーストレンチ３３をゲートトレンチ８と同時に形成するので、製造工程を増やさず、アライメントのずれなくソーストレンチ３３を簡単に形成できる。さらに、ソーストレンチ３３とゲートトレンチ８の幅が同じであれば、ソーストレンチ３３のエッチングレートをゲートトレンチ８と同じにできるため、ソーストレンチ３３の形成のためのエッチングを安定して制御できる。
次に、図８〜図１２を参照して、セル部２の変形例について説明する。
図８〜図１２は、セル部２の第１〜第５変形例を示す図である。図８〜図１２において、前述の図７に示された各部と対応する部分には同一の参照符号を付して示す。
図７の形態では、ソーストレンチ３３に埋め込まれたトレンチ埋め込み部は、ソーストレンチ絶縁膜３９およびトレンチ埋め込み層４０（ポリシリコン層）からなっていたが、図８に示すように、ソーストレンチ３３を埋め戻す絶縁層４２のみからなっていてもよい。
絶縁層４２の材料としては、ＳｉＯ２を使用でき、より好ましくは、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２を使用する。そのようなＳｉＯ２としては、たとえば、ＰＳＧ（リンシリケートガラス）、ＰＢＳＧ（リンホウ素シリケートガラス）を使用できる。
図８に示す形態の半導体装置の製造工程は、上で説明した工程と実質的に同様である。ただし、ゲート電極１６およびトレンチ埋め込み層４０を形成した後、トレンチ埋め込み層４０が選択的にエッチングして除去され、ソーストレンチ３３が空洞にされる。そしてｎ−型エピタキシャル層１０上に表面絶縁膜２６に形成することによって、表面絶縁膜２６の一部を利用してソーストレンチ３３を埋め戻す。これにより、ソーストレンチ絶縁膜３９および表面絶縁膜２６がソーストレンチ３３内で一体化して、絶縁層４２が形成される。
この構成によれば、ソーストレンチ３３が絶縁層４２で満たされているので、ｎ−型エピタキシャル層１０とソースパッド４との間にオフリーク電流が流れることを効果的に防止できる。
また、絶縁層４２がリンまたはホウ素を含むＳｉＯ２であれば、ＳｉＯ２の融点が低下するので、絶縁層４２の埋め込みプロセスを簡単にできる。
また、図９に示すように、ソーストレンチ３３に埋め込まれたトレンチ埋め込み部は、ソーストレンチ３３を埋め戻すポリシリコン層４３のみからなっていてもよい。ポリシリコン層４３の材料としては、ｐ＋型ポリシリコンを使用することが好ましい。
図８に示す形態の半導体装置の製造工程は、上で説明した工程と実質的に同様である。ただし、ゲート絶縁膜１７およびソーストレンチ絶縁膜３９を形成した後、ソーストレンチ絶縁膜３９が選択的にエッチングして除去され、ソーストレンチ３３が空洞にされる。そして、ｎ−型エピタキシャル層１０の上方からポリシリコンが堆積されることによって、そのポリシリコンでソーストレンチ３３を埋め戻す。これにより、ゲート電極１６とポリシリコン層４３が同時に形成される。
この構成によれば、ソーストレンチ３３にポリシリコン層４３が埋め込まれているので、ＳｉＯ２からなる表面絶縁膜２６にコンタクトホール２９を形成するときに、ポリシリコン層４３をエッチングストッパとして使用できる。そのため、当該コンタクトエッチングの工程の制御を簡単にできる。
また、ポリシリコン層４３がｐ＋型ポリシリコンであれば、このポリシリコン層４３を利用して、ｐ＋型チャネルコンタクト領域３４とｐ型チャネル領域３５とを電気的に接続できる。これにより、領域３４，３５間の電流路の長さを短くできるので、これらの間のベース抵抗を小さくできる。その結果、ラッチアップを良好に防止できる。さらに、ｐ＋型チャネルコンタクト領域３４がソーストレンチ３３の側面でポリシリコン層４３に接しているので、これらの間のコンタクト抵抗を小さくすることもできる。このコンタクト抵抗の低減化も、領域３４，３５間のベース抵抗の低減化に寄与する。
また、図７の形態では、ソーストレンチ３３は、環状のｎ＋型ソース領域３２に取り囲まれた領域に環状に形成されていたが、図１０に示すように、ｎ＋型ソース領域３２に取り囲まれた領域に平面視四角形の窪み状のソーストレンチ４４が形成されていてもよい。この場合、ソーストレンチ４４の底部においてｐ型層３８の表面部にｐ＋型チャネルコンタクト領域４５が形成されていてもよい。
また、図７の形態では、ゲート電極１６は、ゲート絶縁膜１７の内側を埋め戻すポリシリコンのみからなる層であったが、図１１に示すように、ゲート絶縁膜１７上に、一方表面および他方表面がゲートトレンチ８の内面に沿うように形成されたポリシリコンからなる下地膜４６と、下地膜４６の内側に埋め込まれたＭｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉの少なくとも一種を含む埋め込みメタル４７とからなっていてもよい。この場合、ソーストレンチ３３内のトレンチ埋め込み部も同様に、ソーストレンチ絶縁膜３９上に、一方表面および他方表面がソーストレンチ３３の内面に沿うように形成されたポリシリコンからなる下地膜４８と、下地膜４８の内側に埋め込まれた埋め込みメタル４７と同じ材料からなる埋め込みメタル４９とからなっていてもよい。
この構成によれば、埋め込みメタル４７を用いたメタルゲートによって、ポリシリコンゲートに比べてゲート抵抗を比較的に低くできるので、トランジスタのスイッチング速度を高速化できる。
また、図７のセル部２にはトレンチゲート型構造のＭＩＳＦＥＴが形成されていたが、図１２に示すように、セル部２にプレーナ型構造のＭＩＳＦＥＴを形成してもよい。なお、図１２の構造は、特許請求の範囲に記載された本発明の実施形態を説明するものではなく、本発明の参考形態を示している。
すなわち、図１２に示す形態では、セル部２にはｐ型ウェル１９が各単位セル９に対応するようにマトリクス状（行列状）に配列されている。各ｐ型ウェル１９の表面部には、ベース表面１１Ｂに露出するように環状のｎ＋型ソース領域５０が形成されている。そして、各ｐ型ウェル１９の外周縁とｎ＋型ソース領域５０の外周縁との間の領域（チャネル領域）に対向するように、ゲート電極５１がゲート絶縁膜５２を介して配置されている。表面絶縁膜２６は、このゲート電極５１を被覆している。
＜第２実施形態＞
図１３および図１４は、本発明の第２実施形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１３および図１４において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１実施形態では、低段部１２によるベース表面１１Ｂと低表面１１Ｌとの境界は、セル部２および外周部３に跨るｐ型ウェル１９に対するソースパッド４のコンタクト位置よりも内側に設定されていたが、図１３および図１４に示すように、外側に設定されていてもよい。この場合、ｐ＋型ウェルコンタクト領域２４は、ｐ型ウェル１９の内方領域においてｎ＋型領域２１に対して外側に間隔を空けた位置に形成されている。
この構成によれば、ｐ＋型チャネルコンタクト領域３４とｐ＋型ウェルコンタクト領域２４の両方をベース表面１１Ｂに形成できるので、これらの領域２４，３４を形成するときのイオン注入時、マスクのアライメントを合わせやすくできる。むろん、第１実施形態と同様の効果を実現することもできる。
＜参考形態＞
図１５および図１６は、本発明の参考形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１５および図１６において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１実施形態では、表面絶縁膜２６は、セル部２上の内側部分２７が、外周部３上の外側部分２８と同じ厚さで形成されていたが、図１５および図１６に示すように、内側部分２７が外側部分２６よりも薄くなるように形成されていてもよい。この参考形態では、内側部分２７の厚さが５０００Å以下であり、外側部分２６の厚さが５５００Å〜２００００Å程度である。このような膜厚差は、たとえば、ｎ−型エピタキシャル層１３上に一様な厚さの表面絶縁膜２５を形成した後、表面絶縁膜２５のセル部２上の部分を選択的にエッチングすることによって設けることができる。
また、この参考形態では、外周部３に低段部２１が形成されておらず、外周部３は、セル部２のベース表面１１Ｂと同じ高さ位置の半導体表面１１を有している。
この参考形態によれば、セル部２の表面絶縁膜２６（内側部分２７）を選択的に薄くすることによって、コンタクトホール２９内のソース部４１における半導体表面１１（デバイス表面）と表面絶縁膜２６の表面との段差（凹凸）を小さくできる。これにより、コンタクトホール２９にソースパッド４を埋め込んで、表面絶縁膜２６上にソースパッド４を形成するときに、ソースパッド４の平坦性を一層向上できる。
一方、外周部３の表面絶縁膜２６（外側部分２８）の厚さは、内側部分２７の厚さと切り離して設計できる。したがって、外周部３の電界分布に影響を与えないような厚さで設計することにより、耐圧特性を維持できる。つまり、この構成によれば、ソースパッド４の平坦性の改善に際し、耐圧特性の変動や当該変動による耐圧不良を防止できる。
＜第３実施形態＞
図１７および図１８は、本発明の第３実施形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１７および図１８において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
図１７および図１８の構造は、第１実施形態の構造に、前述の参考形態の表面絶縁膜２６の膜厚差の構成を組み合わせた例である。この構成によれば、第１実施形態および参考形態の効果を両立できる。
＜第４実施形態＞
図１９および図２０は、本発明の第４実施形態に係る半導体装置の模式断面図であって、それぞれ図３および図４に対応する断面構造を示している。図１９および図２０において、前述の図３および図４に示された各部と対応する部分には同一の参照符号を付して示す。
図１９および図２０の構造は、第２実施形態の構造に、前述の参考形態の表面絶縁膜２６の膜厚差の構成を組み合わせた例である。この構成によれば、第１実施形態、第２実施形態および参考形態の効果を同時に実現できる。
＜第５実施形態＞
図２１は、本発明の第５実施形態に係る半導体装置の模式断面図であって、図３に対応する断面構造を示している。図２１において、前述の図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１実施形態では、外周部３の耐圧構造は、ｐ型層２３およびｐ型ガードリング２５のように、ｐ型の半導体領域のみからなるものであったが、図２１に示すように、低表面１１Ｌに形成されたトレンチと、当該トレンチの底部に形成されたｐ型の半導体領域とを含む構成であってもよい。この場合、トレンチ内には絶縁膜を介して導電材料が埋め込まれていてもよい。この実施形態では、低表面１１Ｌに形成され、セル部２を取り囲む環状のトレンチ５３と、トレンチ５３の底部および側部に形成され、その内方領域がトレンチ５３に接するｐ型層５４とを含む、ガードリング５５が形成されている。トレンチ５３には、トレンチ絶縁膜５６を介してポリシリコン層５７が埋め込まれている。
この構成によっても、第１実施形態と同様の効果を実現できる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、半導体装置１において、半導体層を構成する層は、ＳｉＣからなるｎ−型エピタキシャル層に限らず、ＧａＮ、ダイヤモンド、Ｓｉからなる層等であってもよい。
また、各単位セル９は、平面視正方形（四角形状）に限らず、たとえば、平面視三角形、平面視五角形、平面視六角形等の他の平面視多角形状であってもよい。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ セル部
３ 外周部
４ ソースパッド
５ ゲートパッド
６ ゲートフィンガー
７ 除去領域
８ ゲートトレンチ
９ 単位セル
１０ ｎ−型エピタキシャル層
１１ 半導体表面
１１Ｂ ベース表面
１１Ｌ 低表面
１２ 低段部
１３ 内側トレンチ
１４ 外側トレンチ
１５ コンタクトトレンチ
１６ ゲート電極
１７ ゲート絶縁膜
１８ オーバーラップ部
１９ ｐ型ウェル
２０ ｎ−型ドレイン領域
２１ ｎ＋型領域
２２ ｐ型層
２３ ｐ型層
２４ ｐ＋型ウェルコンタクト領域
２５ ｐ型ガードリング
２６ 表面絶縁膜
２７ 内側部分
２８ 外側部分
２９ コンタクトホール
３０ コンタクトホール
３１ コンタクトホール
３２ ｎ＋型ソース領域
３３ ソーストレンチ
３４ ｐ＋型チャネルコンタクト領域
３５ ｐ型チャネル領域
３６ 柱状部
３７ 環状部
３８ ｐ型層
３９ ソーストレンチ絶縁膜
４０ トレンチ埋め込み層
４１ ソース部
４２ 絶縁層
４３ ポリシリコン層
４４ ソーストレンチ
４５ ｐ＋型チャネルコンタクト領域
４６ 下地膜
４７ 埋め込みメタル
４８ 下地膜
４９ 埋め込みメタル
５０ ｎ＋型ソース領域
５１ ゲート電極
５２ ゲート絶縁膜
５３ トレンチ
５４ ｐ型層
５５ ガードリング
５６ トレンチ絶縁膜
５７ ポリシリコン層

Claims (24)

  1. セル部および前記セル部の周囲に配置された外周部を有し、前記セル部の表面側にゲートトレンチが形成された第１導電型の半導体層と、
    ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれ、オン時に前記ゲートトレンチの側部にチャネルを形成するゲート電極とを含み、
    前記外周部は、前記ゲートトレンチの深さ以上の深さ位置に配置された半導体表面を有しており、
    前記外周部の前記半導体表面に形成された第２導電型の半導体領域を有する耐圧構造をさらに含む、半導体装置。
  2. 前記半導体装置は、前記セル部および前記外周部に跨るように配置され、前記セル部において、前記外周部における部分よりも薄くなるように形成された表面絶縁膜をさらに含む、請求項１に記載の半導体装置。
  3. 前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、
    前記ゲートトレンチは、前記ゲートフィンガーの下方において前記ゲートフィンガーを横切るライン状のトレンチを含む、請求項１または２に記載の半導体装置。
  4. 前記ゲートトレンチは、オン時に前記チャネルがその側部に形成される内側トレンチと、当該内側トレンチの延長部で構成され、当該内側トレンチに対して外側に配置された外側トレンチとを含み、
    前記半導体装置は、前記外側トレンチの側部および底部に形成された第２導電型の層をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記半導体装置は、前記ゲート電極に対してコンタクトをとるためのゲートフィンガーをさらに含み、
    前記ゲートトレンチは、前記ゲートフィンガーの下方領域に選択的に形成されており、
    前記半導体装置は、当該下方領域において前記ゲートトレンチが形成されていない前記半導体層の半導体表面に形成され、前記半導体層よりも高濃度に不純物を含有する第１導電型の高濃度層をさらに含む、請求項１または２に記載の半導体装置。
  6. 前記セル部は、
    前記半導体層の表面に露出するように配置された第１導電型のソース領域と、
    前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、
    前記チャネル領域に接するように配置された第１導電型のドレイン領域と、
    前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、
    前記第２トレンチの底部に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含む、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記セル部は、
    前記半導体層の表面に露出するように配置された第１導電型のソース領域と、
    前記ソース領域に接するように配置され、オン時に前記チャネルが形成される第２導電型のチャネル領域と、
    前記チャネル領域に接するように配置された第１導電型のドレイン領域と、
    前記半導体層の前記表面において前記ソース領域を含むように区画されたソース部に選択的に形成された第２トレンチと、
    前記第２トレンチに埋め込まれたトレンチ埋め込み部と、
    前記ソース部において前記第２トレンチの底部よりも高い位置に選択的に配置され、前記チャネル領域と電気的に接続された第２導電型のチャネルコンタクト領域とを含む、請求項１〜５のいずれか一項に記載の半導体装置。
  8. 前記トレンチ埋め込み部は、前記第２トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれたポリシリコン層とからなる、請求項７に記載の半導体装置。
  9. 前記絶縁膜は、ＳｉＯ２、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＯ２／ＡｌＯＮ、ＳｉＯ２／ＡｌＯＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮおよびＳｉＯ２／ＳｉＮ／ＳｉＯ２のいずれかからなる、請求項８に記載の半導体装置。
  10. 前記絶縁膜は、窒素（Ｎ）を含むＳｉＯ２膜を有する、請求項８または９に記載の半導体装置。
  11. 前記絶縁膜は、前記第２トレンチの前記底部において、前記第２トレンチの側部における部分よりも厚くなるように形成されている、請求項８〜１０のいずれか一項に記載の半導体装置。
  12. 前記ポリシリコン層は、ｎ＋型ポリシリコンからなる、請求項８〜１１のいずれか一項に記載の半導体装置。
  13. 前記トレンチ埋め込み部は、前記第２トレンチを埋め戻す絶縁層からなる、請求項７に記載の半導体装置。
  14. 前記絶縁層は、ＳｉＯ２からなる、請求項１３に記載の半導体装置。
  15. 前記絶縁層は、リン（Ｐ）またはホウ素（Ｂ）を含むＳｉＯ２からなる、請求項１４に記載の半導体装置。
  16. 前記トレンチ埋め込み部は、前記第２トレンチを埋め戻すポリシリコン層からなる、請求項７に記載の半導体装置。
  17. 前記ポリシリコン層は、ｐ＋型ポリシリコンからなる、請求項１６に記載の半導体装置。
  18. 前記チャネル領域および前記チャネルコンタクト領域に連なるように、前記第２トレンチの前記底部および側部に形成された第２導電型の層をさらに含む、請求項６〜１７のいずれか一項に記載の半導体装置。
  19. 前記ゲート電極は、前記ゲートトレンチの内面に形成されたポリシリコンからなる下地膜と、前記下地膜の内側に埋め込まれたＭｏ、Ｗ、Ａｌ、Ｐｔ、ＮｉおよびＴｉの少なくとも一種を含む埋め込みメタルとを含む、請求項１〜１８のいずれか一項に記載の半導体装置。
  20. 前記半導体装置は、前記半導体層の表面側に配置された銅（Ｃｕ）を含む金属からなる表面金属層をさらに含む、請求項１〜１９のいずれか一項に記載の半導体装置。
  21. 前記表面金属層は、Ａｌ−Ｃｕ系合金を含む、請求項２０に記載の半導体装置。
  22. 前記セル部には、前記ゲートトレンチによって格子状に区画された単位セルが複数形成されている、請求項１〜２１のいずれか一項に記載の半導体装置。
  23. 前記セル部には、前記ゲートトレンチによってストライプ状に区画された単位セルが複数形成されている、請求項１〜２１のいずれか一項に記載の半導体装置。
  24. 前記半導体層は、ＳｉＣ、ＧａＮまたはダイヤモンドからなる、請求項１〜２３のいずれか一項に記載の半導体装置。
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