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JP2014021169A - 表示装置及び電子機器 - Google Patents

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Abstract

【課題】表示パネルの領域によって表示可能な最大階調数または画素解像度の少なくとも１つを変えつつ、低消費電力化を実現することの可能な表示装置及びそれを備えた電子機器を提供する。
【解決手段】表示装置は、複数の副画素電極を備える画素がマトリックス状配置され、第１の領域と、予め規定された表示可能な最大階調数及び最大解像度の少なくとも１つが第１の領域とは異なる第２の領域を少なくとも含む複数の領域に区分けされた表示パネルと、副画素電極の下層に配置され、副画素電極に印加する階調に対応した画素電位を記憶するメモリ回路と、を備え、表示パネルは、第１の領域と第２の領域とで副画素電極の配列が同じである。
【選択図】図１０

Description

本技術は、液晶層を備える表示装置に関する。また、本技術は、液晶層を備える表示装置を備えた電子機器に関する。
近年、携帯電話や電子ペーパーなどのモバイル機器向けの表示装置の需要が高くなっている。このような表示装置は、表示画像の内容に適した階調表示を実現することで、低コストと階調表示による視認性を確保することが求められる。例えば特許文献１には、階調表示可能な階調データの最大階調数が異なる２種類以上の部分を１表示画面に設定する技術が開示されている。
例えば特許文献２及び３には、表示装置の各画素にメモリを備える技術が開示されている。
特開２００２−２６８６００号公報 特開２００８−０７６６２４号公報 特開２００９−２０４６３６号公報
モバイル機器向けの表示装置では、消費電力をより一層低減することが要請されている。特許文献２及び３のメモリは、総メモリ数が増加する場合、メモリを駆動または保持するための電力も増加する。このため消費電力を削減するために総メモリ数を限定することも考えられる。
しかし、メモリ数を限定すると、処理能力が特許文献１に記載される表示画像の内容に適した表現色数または階調表示を処理可能な能力に達せず低解像度となる可能性がある。
本技術はかかる問題点に鑑みてなされたもので、その目的は、表示パネルの領域によって表示可能な最大階調数または画素解像度の少なくとも１つを変えつつ、低消費電力化を実現することの可能な表示装置及びそれを備えた電子機器を提供することにある。
本技術による表示装置は、複数の副画素電極を備える画素がマトリックス状配置され、第１の領域と、予め規定された表示可能な最大階調数及び最大解像度の少なくとも１つが前記第１の領域とは異なる第２の領域を少なくとも含む複数の領域に区分けされた表示パネルと、前記副画素電極の下層に配置され、前記副画素電極に印加する階調に対応した画素電位を記憶するメモリ回路と、を備え、前記表示パネルは、前記第１の領域と前記第２の領域とで前記副画素電極の配列が同じである。
本技術による表示装置及び電子機器では、最大階調数及び最大解像度の少なくとも１つが異なっていても、複数の領域における輪郭を強調する可能性が抑制されているので、表示パネルの領域によって表示可能な最大階調数または画素解像度の少なくとも１つを変えることができる。
本技術による表示装置及び電子機器によれば、表示パネルの領域によって表示可能な最大階調数または画素解像度の少なくとも１つを変えることができ、低消費電力化を実現する。
図１は、本技術による第１の実施の形態に係る表示装置の構成の一例を表す説明図である。 図２は、図１の表示装置のシステム構成例を表すブロック図である。 図３は、図１の表示装置における表示パネルの断面構成の一例を表す断面図である。 図４は、図１の表示装置における下側基板の構成の一例を表す断面図である。 図５は、画素を駆動する駆動回路の一例を示す回路図である。 図６は、画素を駆動する駆動回路の一例を示す回路図である。 図７は、図１の表示装置における駆動波形の一例を表す説明図である。 図８は、図１の表示装置における画素電極の構成の一例を表す平面図である。 図９は、図６に示すメモリ回路と図８に示す画素電極との接続状態を表す説明図である。 図１０は、駆動電極と画素電極とが配置される表示パネルの一例を表す図である。 図１１は、駆動電極と画素電極とが配置される表示パネルの変形例を表す図である。 図１２は、図１の表示装置における表示パネルの画素電極の配置例を表す平面図である。 図１３は、表示パネルの画素電極の配置の比較例を表す平面図である。 図１４は、本技術による第２の実施の形態に係る表示装置における画素電極の構成の一例を表す平面図である。 図１５は、駆動電極と画素電極とが配置される表示パネルの一例を表す図である。 図１６は、本技術による第２の実施の形態に係る表示装置における画素電極の構成の変形例を表す平面図である。 図１７は、本技術による第３の実施の形態に係る表示装置の構成の一例を表す説明図である。 図１８は、駆動電極と画素電極とが配置される表示パネルの一例を表す図である。 図１９は、一適用例に係る電子機器の構成の一例を表す斜視図である。
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
１−１．第１の実施の形態
１−２．第２の実施の形態
１−３．第３の実施の形態
２．適用例（電子機器）
上記実施の形態に係る表示装置が電子機器に適用されている例
＜１−１．第１の実施の形態＞
[構成]
図１は、本技術による第１の実施の形態に係る表示装置の構成の一例を表す説明図である。図１は模式的に表したものであり、実際の寸法、形状と同一とは限らない。なお、表示装置１が本技術の「表示装置」の一具体例に相当する。
表示装置１は、反射型または半透過型の表示装置であり、画素アレイ部２１を備える表示パネル２と、ドライバＩＣ３と、フレキシブルプリント基板（ＦＰＣ（Flexible printed circuits））５０とを備えている。フレキシブルプリント基板５０は、ドライバＩＣ３への外部信号またはドライバＩＣ３を駆動する駆動電力を伝送する。画素アレイ部２１は、例えば、図１に示すように、表示可能な階調数が異なる領域、例えば６ビット（ｂｉｔ）の階調数を表示可能なカラーフルスペック領域４０ＦＵ、３ビット（ｂｉｔ）の階調数を表示可能なカラー減食領域４０ＤＳ、１ビット（ｂｉｔ）の階調数を表示可能なモノクローム領域４０ＭＣ及び０ビット（ｂｉｔ）の階調数を表示可能な無効領域４０ＩＶを備えている。
（表示装置のシステム構成例）
図２は、図１の表示装置のシステム構成例を表すブロック図である。表示パネル２は、後述する透明基板上に、画素アレイ部２１と、インターフェース（Ｉ／Ｆ）及びタイミングジェネレータの機能を備えるドライバＩＣ３と、垂直駆動回路２２Ａ、２２Ｂ及び水平駆動回路２３とを有する。水平駆動回路２３は、水平ドライバ２３１及びバッファ回路２３２を有している。
画素アレイ部２１は、後述する液晶層を含む画素４が、表示上の１画素を構成するユニットがｍ行×ｎ列に配置されたマトリクス（行列状）構造を有している。なお、この明細書において、行とは、一方向に配列されるｎ個の画素４を有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｍ個の画素４を有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。画素アレイ部２１は、画素４のｍ行ｎ列の配列に対して行ごとに走査線２４１、２４２、２４３・・・２４ｍが配線され、列ごとに信号線２５１、２５２、２５３・・・２５ｎが配線されている。以後、実施の形態においては、走査線２４１、２４２、２４３・・・２４ｍを代表して走査線２４と表記し、信号線２５１、２５２、２５３・・・２５ｎを代表して信号線２５と表記することがある。
表示パネル２には、外部から外部信号である、マスタークロック、水平同期信号及び垂直同期信号が入力され、ドライバＩＣ３に与えられる。ドライバＩＣ３は、外部電源の電圧振幅のマスタークロック、水平同期信号及び垂直同期信号を、液晶の駆動に必要な内部電源の電圧振幅にレベル変換（昇圧）し、マスタークロック、水平同期信号及び垂直同期信号としてタイミングジェネレータを通し、垂直スタートパルス、垂直クロックパルス、水平スタートパルス及び水平クロックパルスを生成する。ドライバＩＣ３は、垂直スタートパルス、垂直クロックパルスを垂直駆動回路２２Ａ、２２Ｂに与えるとともに、水平スタートパルス及び水平クロックパルスを水平駆動回路２３に与える。ドライバＩＣ３は、画素４毎の画素電極に対して各画素共通に与えるコモン電位（対向電極電位）ＶＣＯＭと、このコモン電位ＶＣＯＭと同相の制御パルスＦＲＰ及び逆相の制御パルスＸＦＲＰを生成して画素アレイ部２１に与える。
垂直駆動回路２２Ａ、２２Ｂは、画素アレイ部２１を挟むように配置されている。なお、垂直駆動回路２２Ａ、２２Ｂは、画素アレイ部２１の一辺側に寄せて配置されていてもよい。垂直駆動回路２２Ａ、２２Ｂは、シフトレジスタ等を含む垂直ドライバ２２１Ａ、２２１Ｂ及びラッチ回路２２２Ａ、２２２Ｂ等を含む。垂直駆動回路２２Ａ、２２Ｂは、上述した垂直スタートパルスが与えられることで、ラッチ回路２２２Ａ、２２２Ｂが、垂直クロックパルスに同期してドライバＩＣ３から出力される表示データを１水平期間で順次サンプリングしラッチする。垂直ドライバ２２１Ａ、２２１Ｂは、ラッチ回路２２２Ａ、２２２Ｂにおいてラッチされた１ライン分のデジタルデータを垂直走査パルスとして順に出力し、画素アレイ部２１の走査線２４１、２４２、２４３・・・２４ｍに与えることによって画素４を行単位で順次選択する。
水平駆動回路２３には、例えば６ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）のデジタル映像データが与えられる。水平駆動回路２３は、垂直駆動回路２２による垂直走査によって選択された行の各画素４に対して、画素ごとに、もしくは複数画素ごとに、あるいは全画素一斉に、信号線２５を介して表示データを書き込む。
（表示パネルの断面構成）
図３は、図１の表示装置における表示パネルの断面構成の一例を表す断面図である。図４は、図１の表示装置における下側基板の構成の一例を表す断面図である。図３及び図４は模式的に表したものであり、実際の寸法、形状と同一とは限らない。例えば、図３に示したように、下側基板１０と、上側基板８０と、下側基板１０及び上側基板８０の間に挟まれた液晶層３０と、下側基板１０を駆動する後述する駆動回路とを備えている。
図１に示す表示装置１は、上側基板８０（例えば後述の偏光板８９）の上面が映像表示面となっており、下側基板１０の背後には、バックライトなどの光源は配置されていない。つまり、表示装置１は、映像表示面側から入射した光を反射することにより映像を表示する反射型の表示装置である。
（液晶層３０）
液晶層３０は、例えば、ネマティック（Nematic）液晶を含む。液晶層３０は、映像信号に応じて駆動されるものであり、映像信号に応じた電圧が印加されることにより、液晶層３０に入射する光を画素ごとに透過または遮断する変調機能を有している。
（下側基板１０）
下側基板１０は、例えば、図３に示したように、ＴＦＴ（Thin Film Transistor）などが形成された駆動基板１１と、ＴＦＴなどを覆う絶縁層１２と、ＴＦＴなどと電気的に接続された反射電極層１３と、反射電極層１３の上面に形成された配向膜１４とを有している。なお、反射電極層１３が本技術の「複数の画素電極」の一具体例に相当する。
図４に示すように駆動基板１１は、例えば、ガラス基板などからなる透明基板７１１上に、ＴＦＴや容量素子などを含む画素駆動回路７２を備えている。透明基板７１１は、ガラス基板以外の材料で構成されていてもよく、例えば、透光性の樹脂基板や、石英、シリコン基板などで構成されていてもよい。画素駆動回路７２は、金、アルミニウム、銅及びこれらの合金等の金属で形成されたゲート電極７２１と、ソース電極またはドレイン電極として機能するバンプ電極層７２３、７２４と、ＴＦＴや容量素子などを含む半導体層７２２とを含む。半導体層７２２は、絶縁膜７１２に覆われており、ゲート電極７２１と、バンプ電極層７２３、７２４と、に接続されている。
図４に示すように、バンプ電極層７２３、７２４は、膜厚が例えば、５００ｎｍ以上１０００ｎｍ以下であり、絶縁膜７１２上に突出する。バンプ電極層７２３、７２４が有する膜厚の高低差の影響を抑制するため、第１の平坦化層７４、第２の平坦化層７７で覆う。第１の平坦化層７４には、第１のコンタクト部７５となるコンタクトホール７５Ａが開けられている。中継配線層７６は、透光性の導電性材料、例えば、ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）で構成されている。中継配線層７６とバンプ電極層７２４とは、第１のコンタクト部７５のコンタクトホール７５Ａで導通するように接続されている。中継配線層７６は、膜厚が例えば、５０ｎｍ以上１００ｎｍ以下である。
図３に示すように、反射電極層１３は、上側基板８０側の後述する透明電極層８２と共に液晶層３０を駆動するものであり、例えば、面内に２次元配置された複数の画素電極となる。反射電極層１３（画素電極）及び透明電極層８３は、駆動回路によって電圧が印加されると、反射電極層１３（画素電極）及び透明電極層８３間の電位差に応じた電界を、反射電極層１３（画素電極）と透明電極層８３の間に発生させ、その電界の大きさに応じて液晶層３０を駆動するようになっている。表示装置１のうち、反射電極層１３（画素電極）と透明電極層８３とが互いに対向する部分に対応する部分が、反射電極層１３（画素電極）及び透明電極層８３間に印加される電圧によって液晶層３０を部分的に駆動することの可能な基本単位となっている。この基本単位が画素に相当する。また、反射電極層１３は、液晶層３０を介して入射する環境光を液晶層３０側に反射する反射層としての役割を有している。反射電極層１３は、可視光を反射する導電性材料からなり、例えば、Ａｇなどの金属材料からなる。反射電極層１３の表面は、例えば、鏡面となっている。
図４に示すように、反射電極層１３は、第２の平坦化層７７上に配置され、第２の平坦化層７７には、第２のコンタクト部７８となるコンタクトホール７８Ａが開けられている。中継配線層７６と反射電極層１３とは、第２のコンタクト部７８のコンタクトホール７８Ａで導通するように接続されている。
図３に示すように、配向膜１４は、液晶層３０内の液晶分子を所定の方向に配向させるものであり、液晶層３０と直接に接している。配向膜１４は、例えば、ポリイミドなどの高分子材料からなり、例えば、塗布したポリイミド等に対してラビング処理を施すことにより形成されたものである。
（上側基板８０）
図３に示すように、上側基板８０は、配向膜８１と、透明電極層８２と、カラーフィルタ（ＣＦ）層８３と、透明基板８４とを液晶層３０側からこの順に有している。
配向膜８１は、液晶層３０内の液晶分子を所定の方向に配向させるものであり、液晶層３０と直接に接している。配向膜８１は、例えば、ポリイミドなどの高分子材料からなり、例えば、塗布したポリイミド等に対してラビング処理を施すことにより形成されたものである。
透明電極層８２は、各画素電極と対向して配置されており、例えば、面内全体に形成されたシート状の電極である。透明電極層８２は、各画素電極と対向して配置されていることから、各画素における共通電極としての役割を有している。透明電極層８２は、環境光に対して透光性の導電性材料で構成されており、例えば、ＩＴＯで構成されている。
ＣＦ層８３は、画素電極と対向する領域にカラーフィルタ８３Ａを有し、画素電極と非対向の領域に遮光膜８３Ｂを有している。カラーフィルタ８３Ａは、液晶層３０を通過してきた光を、例えば、赤、緑及び青の三原色にそれぞれ色分離するためのカラーフィルタを、画素に対応させて配列したものである。遮光膜８３Ｂは、例えば、可視光を吸収する機能を有している。遮光膜８３Ｂは、画素と画素の間に形成されている。透明基板８４は、環境光に対して透明な基板、例えば、ガラス基板などからなる。
上側基板８０は、透明基板８４の上面に、例えば、光拡散層８５、光拡散層８６、１／４λ板８７、１／２λ板８８及び偏光板８９を液晶層３０側からこの順に有している。光拡散層８５、光拡散層８６、１／４λ板８７、１／２λ板８８及び偏光板８９は、例えば、粘着層や接着層で隣接する他の層と接合されている。なお、１／４λ板８７及び１／２λ板８８が本技術の位相差層となる。
光拡散層８５、８６は、前方散乱が多く後方散乱が少ない前方散乱層である。光拡散層８５、８６は、特定方向から入射した光を散乱する異方性散乱層である。光拡散層８５、８６は、上側基板８０との関係で偏光板８９側の特定方向から光が入射してきた場合に、その入射光をほとんど散乱せずに透過させ、反射電極層１３で反射され戻ってきた光を大きく散乱するようになっている。
１／４λ板８７は、例えば、一軸延伸樹脂フィルムである。そのリタデーションは、例えば、０．１４μｍであり、可視光のうち最も視感度が高い緑色光波長の約１／４に相当する。従って、１／４λ板８７は、偏光板８９側から入射してきた直線偏光光を円偏光に変換する機能を有している。１／２λ板８８は、例えば、一軸延伸樹脂フィルムである。そのリタデーションは、例えば、０．２７μｍであり、可視光のうち最も視感度が高い緑色光波長の約１／２に相当する。ここで、１／４λ板８７及び１／２λ板８８は、これら１／４λ板８７及び１／２λ板８８全体として、偏光板８９側から入射してきた直線偏光光を円偏光に変換する機能を有しており、広範囲の波長に対して（広帯域の）円偏光板として機能する。偏光板８９は、所定の直線偏光成分を吸収し、それ以外の偏光成分を透過する機能を有している。従って、偏光板８９は、外部から入射してきた外光を直線偏光に変換する機能を有している。
（液晶表示パネルの駆動方式）
表示装置１は、液晶層３０に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化する可能性がある。表示装置１は、液晶の比抵抗（物質固有の抵抗値）等の劣化を防ぐため、コモン電位ＶＣＯＭを基準として映像信号の極性を所定の周期で反転させる駆動方式が採られる。
この液晶表示パネルの駆動方式として、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。ライン反転は、１ライン（１画素行）に相当する１Ｈ（Ｈは水平期間）の時間周期で映像信号の極性を反転させる駆動方式である。ドット駆動は、互いに隣接する上下左右の画素毎に映像信号の極性を交互に反転させる駆動方式である。フレーム反転は、１画面に相当する１フレーム毎に全画素に書き込む映像信号を一度に同じ極性で反転させる駆動方式である。
表示装置１は、上記の各駆動方式のいずれを採用することも可能である。表示装置１は、ライン反転やドット反転の駆動法よりも、フレーム反転の駆動方式を採用することが好ましい。隣接する２つの画素間で電位が異なるライン反転またはドット反転の場合には、画素間の液晶配向を安定して制御することができない可能性がある。これにより、表示装置１は、液晶配向が安定しない画素間の空間において残像が残ったりする可能性がある。
これに対して、フレーム反転の場合は、透明電極層８２と反射電極層１３との間の電位が隣接する２つの画素間で同じである。このため、画素間における一方の画素近傍と他方の画素近傍とで液晶分子が同じような振る舞いをする。その結果、画素間の液晶配向がライン反転またはドット反転の場合に比べて安定する。
このように、隣接する２つの画素間で電位が同じフレーム反転の場合には、画素間の液晶配向を比較的安定して制御することができるため、当該画素間の空間を表示領域として用いて表示を行っても残像が生じる可能性が低減される。
（ＭＩＰ方式）
図５及び図６は、画素を駆動する駆動回路の一例を示す回路図である。図７は、図１の表示装置における駆動波形の一例を表す説明図である。表示装置１は、フレーム反転の駆動方式を用いる場合、１フレーム期間に亘って同じ極性の信号電圧を信号線に書き込むことになるためにシェーディングが発生する懸念がある。そこで、表示装置１は、フレーム反転の駆動方式を用いるに当たって、画素４が配置される領域毎にメモリ機能を有するメモリ回路、例えば、画素４毎にデータを記憶可能なメモリを持つ、所謂、ＭＩＰ(Memory In Pixel)方式を採用する。ＭＩＰ方式の場合、画素４に常に一定電圧がかかることになるためにシェーディングを抑制することができる。
また、ＭＩＰ方式は、データを記憶するメモリ回路４７を画素４が配置されている領域内に備えることにより、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。ここで、アナログ表示モードとは、表示装置１が画素４の階調をアナログ的に表示する表示モードである。また、メモリ表示モードとは、表示装置１が画素４内のメモリ回路に記憶されている２値情報（論理“１”／論理“０”）に基づいて、画素４の階調をデジタル的に表示する表示モードである。
メモリ表示モードの場合、メモリ回路に保持されている情報を用いるため、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少ない。このため、表示装置１は低消費電力である。
図５に示すように、画素４は、液晶セル４５に加えて、３つのスイッチ素子４１，４２、４３及びラッチ部４４を有するＳＲＡＭ（Static Random Access Memory）機能付きの回路を含む。この回路は、図４に示す画素駆動回路７２の半導体層７２２に形成されている。ここで、図３に示すように、液晶セル４５は、反射電極層（画素電極）１３と、反射電極層（画素電極）１３に対向して配される透明電極層８２との間の液晶層３０で発生する液晶容量を意味している。
スイッチ素子４１は、信号線２５に一端が接続されており、図２に示す垂直駆動回路２２Ａ、２２Ｂから走査信号φＶが与えられることによってオン（閉）状態となり、図２に示す水平駆動回路２３から信号線２５を介して供給されるデータＳＩＧを取り込む。ラッチ部４４は、互いに逆向きに並列接続されるインバータ４４１、４４２によって構成されており、スイッチ素子４１によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。
例えば、図６に示すように、インバータ４４１は、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱｎ１３及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱｐ１３を含む。インバータ４４２は、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１４及びＰＭＯＳトランジスタＱｐ１４を含む。インバータ４４１と、インバータ４４２とは、正側電源ライン２８の電圧ＶＤＤと負側電源ライン２９の電圧ＶＳＳとの間に並列に設けられ、これらインバータ４４１、４４２がループ状に接続されてＳＲＡＭ構成によるメモリが形成される。
図６に示すように、スイッチ素子４１は、ＮＭＯＳトランジスタＱｎ１０を含み、インバータ４４１、４４２に信号線２５を接続してデータＳＩＧの信号レベルを供給するスイッチ回路である。スイッチ素子４２は、ＮＭＯＳトランジスタＱｎ１１及びＰＭＯＳトランジスタＱｐ１１を含むスイッチ回路であり、インバータ４４２の出力によりオンオフ制御し、ラッチ部４４を介してコモン電位ＶＣＯＭと逆相の駆動信号ＸＦＲＰを信号線２７から液晶セル４５の画素電極に印加する。また、スイッチ素子４３は、ＮＭＯＳトランジスタＱｎ１２及びＰＭＯＳトランジスタＱｐ１２を含むスイッチ回路であり、インバータ４４１の出力によりオンオフ制御し、ラッチ部４４を介してコモン電位ＶＣＯＭと同相の駆動信号ＦＲＰを信号線２６から液晶セル４５の画素電極に印加する。
このように、スイッチ素子４２の一方の端子には、コモン電位ＶＣＯＭと逆相の制御パルスＸＦＲＰが与えられる。スイッチ素子４３の一方の端子には、コモン電位ＶＣＯＭと同相の制御パルスＦＲＰが与えられる。スイッチ素子４２、４３の各他方の端子は共通に接続され、その共通接続ノードが、画素回路の出力ノードＮＯＵＴとなる。スイッチ素子４２、４３は、ラッチ部４４の保持電位の極性に応じて、スイッチ素子４２、４３のうちいずれか一方がオン状態となる。これにより、コモン電位ＶＣＯＭが印加されている透明電極８３及び液晶セル４５の液晶容量に対して、制御パルスＦＲＰまたは制御パルスＸＦＲＰが反射電極層１３に印加される。
例えば、ラッチ部４４の保持電位が負側極性のときは、液晶セル４５の液晶容量の画素電位がコモン電位ＶＣＯＭと同相になるため黒表示となり、ラッチ部４４の保持電位が正側極性のときは、液晶セル４５の液晶容量の画素電位がコモン電位ＶＣＯＭと逆相になるため白表示となる。図７に示すように、信号線２５のデータＳＩＧの電位を切り換えた場合、走査信号φＶが与えられることによってスイッチ素子４１がオン（閉）状態となり、データＳＩＧを取り込む。ラッチ部４４は、スイッチ素子４１によって取り込まれたデータＳＩＧに応じた保持電位を維持（ラッチ）する。反射電極層１３に印加される画素電位は、コモン電位ＶＣＯＭに対して同相から逆相に切り換わり、画素が黒表示Ｂｋから白表示Ｗｈに切り換えることができる。このように、第１の実施の形態に係る表示装置１の画素アレイ部２１は、ノーマリーブラック型の表示モードとなっている。なお、画素アレイ部２１は、ノーマリーホワイト型の表示モードとなっていてもよい。このように、液晶の表示モードには、電界（電圧）無印加時に白表示、電界印加時に黒表示になるノーマリーホワイトモードと、電界無印加時に黒表示、電界印加時に白表示になるノーマリーブラックモードとがある。
以上説明したように、メモリ表示モードでは、画素４には常に一定電圧が印加されることになるためにシェーディングを抑制することができる。なお、第１の実施の形態では、上述した画素４が内蔵するメモリとしてＳＲＡＭを用いる場合を例に挙げて説明したが、ＳＲＡＭは一例に過ぎず、他の構成のメモリ、例えばＤＲＡＭ（Dynamic Random Access Memory）を用いる構成を採るようにしてもよい。
（面積階調法）
以上説明したように、メモリ表示モードでは画素毎に１ビットで２階調の表現を行うことができる。さらに画素毎に表現する階調を増加させるため、面積階調法を用いる。ここで、面積階調法とは、画素面積（画素電極の面積）に例えば２：１の重みを付けて２ビットで４階調を表現する階調表現方式である。
具体的には、画素４の反射表示領域となる反射電極層１３は、面積的に重み付けした複数の画素（副画素）電極に分割されている。そして、表示装置１は、上述したラッチ部４４の保持電位によって選択された画素電位を面積的に重み付けした画素電極に通電し、重み付けした面積の組み合わせによって階調表示を行うようにする。
面積階調法は、面積比を２０、２１、２２、・・・、２Ｎ−１、（Ｎは整数）という具合に重み付けしたＮ個の副画素電極で２Ｎ個の階調を表現する階調表現方式である。面積階調法は、例えば、ＴＦＴ特性のばらつきによる画質の不均一性を改善する等の目的で採用される。第１の実施の形態に係る表示装置１において、画素電極である反射電極層１３の面積（画素面積）に２：１の重みを付けることによって２ビットで４階調を表現する。
図８は、図１の表示装置における画素電極の構成の一例を表す平面図である。図８に示すように、副画素電極１３０は、画素が、互いに面積の等しい３つの部分電極１３２、１３１、１３３を一列に配列する。そして、部分電極１３２及び部分電極１３３とは、中継配線層７６を介して導通し、１つの画素として作用する。このため、部分電極１３２及び部分電極１３３の総面積と部分電極１３１の面積とは、２：１の重みを付けられている。そして、副画素電極１３０は、副画素電極１３０の重心と、階調の重心が揃うため、階調表現のバランスに優れている。
図９は、図６に示すメモリ回路と図８に示す画素電極との接続状態を表す説明図である。図９に示すように、図６に示すメモリ回路４７と同じメモリ回路４７Ａ、４７Ｂは、部分電極１３１と、部分電極１３２及び部分電極１３３とにそれぞれ接続されている。メモリ回路４７Ａは、部分電極１３１を駆動し、メモリ回路４７Ｂは、部分電極１３２及び部分電極１３３を同時に駆動することができる。このように、副画素電極１３０は、２つの画素電極を備え、画素電極の数と等しいメモリ回路により駆動されている。
図１０は、駆動電極と画素電極とが配置される表示パネルの一例を表す図である。図１０に示すように、画素４は、３つの部分電極１３２、１３１、１３３を含む副画素電極１３０が一列に配列され、上述したＣＦ層８３の赤、緑及び青の三原色にそれぞれ色分離するための赤カラーフィルタ８３ｒ、緑カラーフィルタ８３ｇ及び青カラーフィルタ８３ｂを、副画素電極１３０に対応させて配列している。そして、画素４の占める領域内には、副画素電極１３０が備える画素電極の数と等しい数のメモリ回路が部分電極１３２、１３１、１３３に対して積層位置を変えて配置されている。
画素アレイ部２１は、表示可能な階調数が異なる領域、例えば６ビット（ｂｉｔ）の階調数を表示可能なカラーフルスペック領域４０ＦＵ、３ビット（ｂｉｔ）の階調数を表示可能なカラー減食領域４０ＤＳ、１ビット（ｂｉｔ）の階調数を表示可能なモノクローム領域４０ＭＣ及び０ビット（ｂｉｔ）の階調数を表示可能な無効領域４０ＩＶを備えている。カラーフルスペック領域４０ＦＵは、６４階調数を段階的に表示可能である。カラー減食領域４０ＤＳは、８階調を段階的に表示可能である。モノクローム領域４０ＭＣは、２階調を表示可能である。無効領域４０ＩＶは、上述したノーマリーブラック型の表示モードであれば、黒のままであり、ノーマリーホワイト型の表示モードであれば、白のままとなる。
画素アレイ部２１は、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける、画素４の部分電極１３１、１３２、１３３の配置が同じである。また、画素アレイ部２１は、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける、画素４毎に配置されているメモリ回路４７Ａ、４７Ｂの数も同じである。このように、メモリ回路４７Ａ、４７Ｂの数は、複数の領域（カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶ）のうち最大階調数を表示可能な領域であるカラーフルスペック領域４０ＦＵのメモリ回路の数である。
カラーフルスペック領域４０ＦＵの副画素電極１３０において、メモリ回路４７Ａが部分電極１３１を駆動し、メモリ回路４７Ｂが、部分電極１３２及び部分電極１３３を同時に駆動する。カラー減食領域４０ＤＳの副画素電極１３０において、メモリ回路４７Ａが部分電極１３１、部分電極１３２及び部分電極１３３には接続されておらず、メモリ回路４７Ｂが部分電極１３１、部分電極１３２及び部分電極１３３を同時に駆動する。
カラー減食領域４０ＤＳの画素４において、３つのメモリ回路４７Ａは、部分電極１３１、部分電極１３２及び部分電極１３３には接続されていない。このため、３つのメモリ回路４７Ｂは、３列の副画素電極１３０のうち部分電極１３１、部分電極１３２及び部分電極１３３の全てを同時に駆動する。第１の実施形態に係る表示装置１は、３つのメモリ回路４７Ｂが、赤カラーフィルタ８３ｒ、緑カラーフィルタ８３ｇ及び青カラーフィルタ８３ｂに対応する３列の副画素電極１３０をそれぞれ制御した場合、３ビット（ｂｉｔ）の階調数を表示可能となる。
モノクローム領域４０ＭＣの画素４において、３つのメモリ回路４７Ａ及び２つのメモリ回路４７Ｂが部分電極１３１、部分電極１３２及び部分電極１３３には接続されておらず、１つのメモリ回路４７Ｂが部分電極１３１、部分電極１３２及び部分電極１３３を同時に駆動する。第１の実施の形態に係る表示装置１は、ノーマリーブラック表示であり、１つのメモリ回路４７Ｂが、赤カラーフィルタ８３ｒ、緑カラーフィルタ８３ｇ及び青カラーフィルタ８３ｂに対応する３列の副画素電極１３０を同時にオン制御した場合、白表示となる。つまり、モノクローム領域４０ＭＣの画素４は、３ビット（ｂｉｔ）の階調数を表示可能となる。
無効領域４０ＩＶの画素４において、３つのメモリ回路４７Ａ及び３つのメモリ回路４７Ｂが部分電極１３１、部分電極１３２及び部分電極１３３には接続されておらず、部分電極１３１、部分電極１３２及び部分電極１３３は駆動することはなく、無効状態である。第１の実施の形態に係る表示装置１は、ノーマリーブラック表示であり、無効領域４０ＩＶの画素４は、黒表示となる。無効領域４０ＩＶの画素４において、３つのメモリ回路４７Ａ及び３つのメモリ回路４７Ｂが部分電極１３１、部分電極１３２及び部分電極１３３には接続されておらず、部分電極１３１、部分電極１３２及び部分電極１３３は、３つのメモリ回路４７Ａ及び３つのメモリ回路４７Ｂの保持する画素電位とは無関係に、電位を供給されて、白表示となっていてもよい。
（変形例）
図１１は、駆動電極と画素電極とが配置される表示パネルの変形例を表す図である。図１０に示す画素アレイ部２１と同様に、図１１に示す画素アレイ部２１は、表示可能な階調数が異なる領域、例えば６ビット（ｂｉｔ）の階調数を表示可能なカラーフルスペック領域４０ＦＵ、３ビット（ｂｉｔ）の階調数を表示可能なカラー減食領域４０ＤＳ、１ビット（ｂｉｔ）の階調数を表示可能なモノクローム領域４０ＭＣ及び０ビット（ｂｉｔ）の階調数を表示可能な無効領域４０ＩＶを備えている。
画素アレイ部２１は、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける、画素４の部分電極の配置が同じである。また、画素アレイ部２１は、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける、画素４毎に配置されているメモリ回路４７Ａ、４７Ｂの数が異なっている。画素アレイ部２１は、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける、駆動するメモリ回路４７Ａ、４７Ｂのみを残している。これにより、メモリ回路４７Ａ、４７Ｂの製造コストを低減することができる。
[作用、効果]
次に、第１の実施の形態の表示装置１の作用、効果について説明する。
図３に示すように、例えば、特定の方向から入射してきた環境光は、偏光板８９によって直線偏光に変換され、さらに１／２λ板８８及び１／４λ板８７によって円偏光に変換されたのち、液晶層３０に入射する。液晶層３０に入射した光は、液晶層３０で映像信号に応じて変調されるとともに、反射電極層１３で反射される。反射電極層１３で反射された光は、１／４λ板８７及び１／２λ板８８によって直線偏光に変換され、偏光板８９を透過して映像光として外部に射出される。
メモリ回路４７Ａ、４７Ｂの少なくとも１部を構成する、上述した図４に示す画素駆動回路７２、バンプ電極層７２３、７２４は、厚みが大きい。このため、駆動するメモリ回路４７Ａ、４７Ｂのみを残し、画素駆動回路７２、バンプ電極層７２３、７２４上に積層された絶縁層１２（平坦化層７４、７７）の状態と、駆動するメモリ回路４７Ａ、４７Ｂを省略した状態で、駆動基板１１上に積層された絶縁層１２（平坦化層７４、７７）の状態とは、下側基板１０の面内での積層方向のばらつきが生じる可能性がある。この下側基板１０の面内での積層方向の絶縁層１２（平坦化層７４、７７）のばらつきは、反射電極層１３の成膜状態に転写される。その結果、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける、画素４を構成する部分電極１３２、１３１、１３３が反射する光に影響を与える。
図１０に示す画素アレイ部２１は、図１１に示す画素アレイ部２１よりも、下側基板１０の面内での積層方向の絶縁層１２（平坦化層７４、７７）のばらつきが抑制されており、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける反射電極層１３の環境光の反射状態の差が低減されている。このため、図１０に示す画素アレイ部２１は、図１１に示す画素アレイ部２１よりも、高品位な表示をすることができる。
図１０に示すメモリ回路４７Ａ、４７Ｂは、図４に示すように、第１のコンタクト部７５及び第２のコンタクト部７８を介して、３つの部分電極１３２、１３１、１３３のいずれかと電気的に接続させることができる。図１０に示すメモリ回路４７Ａ、４７Ｂは、３つの部分電極１３２、１３１、１３３のいずれかと電気的に接続させない場合、第１のコンタクト部７５及び第２のコンタクト部７８の少なくとも１つのコンタクトホール７５Ａ、コンタクトホール７８Ａでの中継配線層７６を形成しない。反射電極層１３は、コンタクトホール７８Ａでの中継配線層７６の有無による厚みの変化を受けにくい。このため、画素アレイ部２１は、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける反射電極層１３の環境光の反射状態の差が低減されている。または、図１０に示すメモリ回路４７Ａ、４７Ｂは、３つの部分電極１３２、１３１、１３３のいずれかと電気的に接続させない場合、中継配線層７６のパターンを成膜せず、導通させない。中継配線層７６の厚みは、上述した図４に示す画素駆動回路７２、バンプ電極層７２３、７２４の厚みよりも小さいので、反射電極層１３は、中継配線層７６の有無の違いによる厚みの変化を抑制できる。
カラーフルスペック領域４０ＦＵでは、メモリ回路のメモリ数を限定することなる表示できる。カラーフルスペック領域４０ＦＵは、処理能力が高く、表示画像の内容に適した表現色数または階調表示を処理できる。カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣでは、３つの部分電極１３２、１３１、１３３のいずれかと電気的に接続させていないメモリ回路４７Ａ、４７Ｂは、メモリを駆動または保持するための電力を消費せず、画素アレイ部２１は、消費電力を削減することができる。また、無効領域４０ＩＶにおいても副画素電極１３０に電気的に接続させていないメモリ回路４７Ａ、４７Ｂは、メモリを駆動または保持するための消費電力を低減できる。このように表示装置１は、表示パネル２の領域によって表示可能な最大階調数または画素解像度の少なくとも１つを変えつつ、低消費電力化を実現することができる。
このように、副画素電極１３０は、複数の部分電極１３２、１３１、１３３を含み、メモリ回路４７Ａ、４７Ｂは、部分電極１３２、１３１、１３３に対応して配置され、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶのうち１つの領域（第１の領域）とその他の１つの領域（第２の領域）とを比較した場合、副画素電極１３０に対応して配置される数が同じである。カラーフルスペック領域４０ＦＵを第１の領域とした場合、第２の領域は、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶのいずれでもよい。そして、メモリ回路４７Ａ、４７Ｂが副画素電極１３０に対応して配置される数は、最大階調数を表示可能な領域のメモリ回路の数である。このため、表示パネル２は、表示可能な階調数が異なる領域のレイアウトに変更した場合でも、副画素電極１３０とメモリ回路４７Ａ、４７Ｂとの接続状態を変えることで、表示可能な階調数が異なる領域の区分、及び範囲を任意に変更することが容易となる。
図１２は、図１の表示装置における表示パネルの画素電極の配置例を表す平面図である。図１３は、表示パネルの画素電極の配置の比較例を表す平面図である。図１２に示すように、部分電極１３Ａは、図１０に示す部分電極１３２、１３１、１３３のいずれかである。図１２に示す部分電極１３Ａの配列は、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶが、それぞれ面積の等しい部分電極１３Ａがマトリクス（行列状）構造で配列されている。
図１３に示すように、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣのそれぞれの階調に対応する面積を有する、部分電極１３Ａ、部分電極１３Ｂ及び部分電極１３Ｃを配置することも考えられる。この場合、無効領域４０ＩＶには、部分電極を配置しなくてもよい。図１２に示すカラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶの表示可能な階調と、図１３に示すカラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶの表示可能な階調とは等価となる。しかしながら、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶの部分電極１３Ａ、部分電極１３Ｂ、部分電極１３Ｃ及び部分電極なしの領域が環境光を反射する状態が異なるため、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶの輪郭を強調する可能性がある。
これに対して、上述した図１２に示すように、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける、副画素電極１３０、つまり部分電極１３Ａは、それぞれ同じ配列となっている。これにより表示パネル面内でみた環境光の反射状態の差が低減され、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶの輪郭を強調する可能性が抑制される。
＜１−２．第２の実施の形態＞
[構成]
図１４は、本技術による第２の実施の形態に係る表示装置における画素電極の構成の一例を表す平面図である。なお、上述した第１の実施の形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
メモリ表示モードでは画素毎に１ビットで２階調の表現を行うことができる。さらに画素毎に表現する階調を増加させるため、面積階調法を用いる。図１４に示すように、副画素電極１３０は、面積の相対的に小さな部分電極１３４と、面積の相対的に大きな部分電極１３５とを並列配置して構成されている。部分電極１３４と、部分電極１３５との面積比は、１：２である。
図１５は、駆動電極と画素電極とが配置される表示パネルの一例を表す図である。図１５に示すように、メモリ回路４７Ａ、４７Ｂは、部分電極１３４と、部分電極１３５とにそれぞれ接続されている。メモリ回路４７Ａは、部分電極１３４を駆動し、メモリ回路４７Ｂは、部分電極１３５を駆動することができる。このように、副画素電極１３０は、２つの画素電極を備え、画素電極の数と等しいメモリ回路により駆動されている。このように、画素４の占める領域内には、副画素電極１３０が備える画素電極の数と等しい数のメモリ回路４７Ａ、４７Ｂが部分電極１３４、１３５と積層位置を変えて配置されている。
[作用、効果]
次に、第２の実施の形態の表示装置１の作用、効果について説明する。上述した図１５に示すように、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける副画素電極１３０は、それぞれ同じ配列となっている。これにより表示パネル面内でみた環境光の反射状態の差が低減され、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶの輪郭を強調する可能性が抑制される。
（変形例）
図１６は、本技術による第２の実施の形態に係る表示装置における画素電極の構成の変形例を表す平面図である。図１６に示すように、副画素電極１３０は、開口１３８を有する部分電極１３７と、部分電極１３７の開口１３８内に配置された部分電極１３６とにより構成されていてもよい。本変形例による副画素電極１３０は、上述した図１５と同様に、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおいてそれぞれ同じ配列とされる。上述したメモリ回路４７Ａは、部分電極１３６を駆動し、メモリ回路４７Ｂは、部分電極１３７を駆動することができる。このように、副画素電極１３０は、２つの画素電極を備え、画素電極の数と等しいメモリ回路４７Ａ、４７Ｂにより駆動される。このように、画素４の占める領域内には、副画素電極１３０が備える画素電極の数と等しい数のメモリ回路４７Ａ、４７Ｂが部分電極１３６、１３７と積層位置を変えて配置される。そして、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶにおける副画素電極１３０は、それぞれ同じ配列となっている。これにより表示パネル面内でみた環境光の反射状態の差が低減され、カラーフルスペック領域４０ＦＵ、カラー減食領域４０ＤＳ、モノクローム領域４０ＭＣ、無効領域４０ＩＶの輪郭を強調する可能性が抑制される。
＜１−３．第３の実施の形態＞
[構成]
図１７は、本技術による第３の実施の形態に係る表示装置の構成の一例を表す説明図である。図１７は模式的に表したものであり、実際の寸法、形状と同一とは限らない。なお、表示装置１が本技術の「表示装置」の一具体例に相当する。なお、上述した第１の実施の形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
表示装置１は、反射型または半透過型の表示装置であり、画素アレイ部２１を備える表示パネル２と、ドライバＩＣ３と、フレキシブルプリント基板（ＦＰＣ（Flexible printed circuits））５０とを備えている。画素アレイ部２１は、例えば、図１７に示すように、表示可能な階調数が異なる領域、例えば６ビット（ｂｉｔ）の階調数を表示可能なカラーフルスペック領域４０ＦＵ、３ビット（ｂｉｔ）の階調数を表示可能なカラー減食領域４０ＤＳ、１ビット（ｂｉｔ）の階調数を表示可能なモノクローム領域４０ＭＣ、０ビット（ｂｉｔ）の階調数を表示可能な無効領域４０ＩＶ及び６ビット（ｂｉｔ）の階調数を表示可能かつカラーフルスペック領域４０ＦＵよりも解像度が低い低解像度領域４０ＬＳを備えている。
図１８は、駆動電極と画素電極とが配置される表示パネルの一例を表す図である。図１８に示すように、画素４は、３つの部分電極１３２、１３１、１３３を含む副画素電極１３０が一列に配列され、上述したＣＦ層８３の赤、緑及び青の三原色にそれぞれ色分離するための赤カラーフィルタ８３Ａｒ、緑カラーフィルタ８３Ａｇ及び青カラーフィルタ８３Ａｂを、２行２列の副画素電極１３０毎に対応させて配列している。そして、画素４の占める領域内には、副画素電極１３０が備える画素電極の数と等しい数のメモリ回路が部分電極１３２、１３１、１３３と積層位置を変えて配置されている。
画素アレイ部２１は、図１８に示す低解像度領域４０ＬＳにおける部分電極１３１、１３２、１３３が、図１０に示すカラーフルスペック領域４０ＦＵにおける、画素４の部分電極１３１、１３２、１３３の配列と同じであるが、画素４の占める面積は４倍である。また、画素アレイ部２１は、低解像度領域４０ＬＳにおける副画素電極１３０毎に配置されているメモリ回路４７Ａ、４７Ｂの数がカラーフルスペック領域４０ＦＵにおけるメモリ回路４７Ａ、４７Ｂの数と同じである。
図１８に示すように、メモリ回路４７Ａ、４７Ｂは、部分電極１３１と、部分電極１３２及び部分電極１３３とにそれぞれ接続されている。メモリ回路４７Ａは、２行２列の部分電極１３１を４つ同時に駆動し、メモリ回路４７Ｂは、２行２列の部分電極１３２及び部分電極１３３を４つずつ同時に駆動することができる。このように、副画素電極１３０は、２つの画素電極を備え、画素電極の数と等しいメモリ回路により駆動されている。２行２列の副画素電極１３０の部分電極１３２、１３１、１３３を実際に駆動するメモリ回路は、１組のメモリ回路４７Ａ、４７Ｂでよく、３組のメモリ回路４７Ａ、４７Ｂは、部分電極１３２、１３１、１３３には接続されていない。
このように、副画素電極１３０は、複数の部分電極１３２、１３１、１３３を含み、メモリ回路４７Ａ、４７Ｂは、部分電極１３２、１３１、１３３に対応して配置され、カラーフルスペック領域４０ＦＵ、モノクローム領域４０ＭＣ、無効領域４０ＩＶ及び解像度が低い低解像度領域４０ＬＳのうち１つの領域（第１の領域）とその他の１つの領域（第２の領域）とを比較した場合、副画素電極１３０に対応して配置される数が同じである。カラーフルスペック領域４０ＦＵを第１の領域とした場合、第２の領域は、モノクローム領域４０ＭＣ、無効領域４０ＩＶ及び解像度領域４０ＬＳのいずれでもよい。そして、メモリ回路４７Ａ、４７Ｂが副画素電極１３０に対応して配置される数は、最大階調数を表示可能な領域のメモリ回路の数である。このため、表示パネル２は、表示可能な階調数が異なる領域のレイアウトに変更した場合でも、副画素電極１３０とメモリ回路４７Ａ、４７Ｂとの接続状態を変えることで、表示可能な階調数及び最大解像度の少なくとも１つが異なる領域の区分、及び範囲を任意に変更することが容易となる。
＜２．適用例＞
次に、上記実施の形態及びその変形例に係る表示装置１の一適用例について説明する。図１９は、本適用例に係る電子機器１００の概略構成の一例を表す斜視図である。電子機器１００は、携帯電話機であり、例えば、図１９に示したように、本体部１１１と、本体部１１１に対して開閉可能に設けられた表示体部１１２とを備えている。本体部１１１は、操作ボタン１１５と、送話部１１６を有している。表示体部１１２は、表示装置１１３と、受話部１１７とを有している。表示装置１１３は、電話通信に関する各種表示を、表示装置１１３の表示画面１１４に表示するようになっている。電子機器１００は、表示装置１１３の動作を制御するための制御部（図示せず）を備えている。この制御部は、電子機器１００全体の制御を司る制御部の一部として、またはその制御部とは別に、本体部１１１または表示体部１１２の内部に設けられている。
表示装置１１３は、上記実施の形態及びその変形例に係る表示装置１と同一の構成を備えている。これにより、表示装置１１３において、フリッカの発生を抑制しつつ、低消費電力化を実現することができる。
なお、上記実施の形態及びその変形例に係る表示装置１を適用可能な電子機器としては、以上に説明した携帯電話機等の他にも、パーソナルコンピュータ、液晶テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話機、ＰＯＳ端末器等が挙げられる。
また、本技術は、以下の構成をとることもできる。
（１）
複数の副画素電極を備える画素がマトリックス状配置され、第１の領域と、予め規定された表示可能な最大階調数及び最大解像度の少なくとも１つが前記第１の領域とは異なる第２の領域を少なくとも含む複数の領域に区分けされた表示パネルと、
前記副画素電極の下層に配置され、前記副画素電極に印加する階調に対応した画素電位を記憶するメモリ回路と、を備え、
前記表示パネルは、前記第１の領域と前記第２の領域とで前記副画素電極の配列が同じである
表示装置。
（２）
前記複数の副画素電極は、前記表示パネルの表面から入射する環境光を反射する反射電極層である
（１）に記載の表示装置。
（３）
前記副画素は、複数の部分電極を含み、
前記メモリ回路は、前記部分電極に対応して配置され、かつ前記第１の領域と前記第２の領域とで前記副画素電極に対応して配置される数が同じである
（１）または（２）に記載の表示装置。
（４）
前記メモリ回路の数は、前記複数の領域のうち最大階調数を表示可能な領域のメモリ回路の数である
（３）に記載の表示装置。
（５）
前記複数の領域のうち最大階調数より表示可能な階調が小さい領域または最大解像度より解像度が小さい領域では、前記副画素電極に接続されない前記メモリ回路がある
（３）または（４）に記載の表示装置。
（６）
表示装置を備え、
前記表示装置は、複数の副画素電極を備える画素がマトリックス状配置され、第１の領域と、予め規定された表示可能な最大階調数及び最大解像度の少なくとも１つが前記第１の領域とは異なる第２の領域を少なくとも含む複数の領域に区分けされた表示パネルと、
前記副画素電極の下層に配置され、前記副画素電極に印加する階調に対応した画素電位を記憶するメモリ回路と、を備え、
前記表示パネルは、前記第１の領域と前記第２の領域とで前記副画素電極の配列が同じである
電子機器。
１ 表示装置
２ 表示パネル
４ 画素
１０ 下側基板
１１ 駆動基板
１２ 絶縁層
１３ 反射電極層
１３Ａ、１３Ｂ、１３Ｃ 部分電極
１４ 配向膜
２１ 画素アレイ部
２２ 垂直駆動回路
２３ 水平駆動回路
３０ 液晶層
４０ＦＵ カラーフルスペック領域
４０ＤＳ カラー減食領域
４０ＭＣ モノクローム領域
４０ＬＳ 低解像度領域
４０ＩＶ 無効領域
４１、４２、４３ スイッチ素子
４４ ラッチ部
４５ 液晶セル
４７、４７Ａ、４７Ｂ メモリ回路
５０ フレキシブルプリント基板
７２ 画素駆動回路
７４、７７ 平坦化層
７５Ａ、７８Ａ コンタクトホール
７５ 第１のコンタクト部
７６ 中継配線層
７８ 第２のコンタクト部
８０ 上側基板
８１ 配向膜
８２ 透明電極層
８３Ａ カラーフィルタ
８３ｂ、８３Ａｂ 青カラーフィルタ
８３ｒ、８３Ａｒ 赤カラーフィルタ
８３ｇ、８３Ａｇ 緑カラーフィルタ
８４ 透明基板
８５、８６ 光拡散層
８９ 偏光板
１００ 電子機器
１３０ 副画素電極
１３１、１３２、１３３、１３４、１３５、１３６、１３７ 部分電極
７１１ 透明基板
７１２ 絶縁膜
７２１ ゲート電極
７２２ 半導体層
７２３、７２４ バンプ電極層

Claims (6)

  1. 複数の副画素電極を備える画素がマトリックス状配置され、第１の領域と、予め規定された表示可能な最大階調数及び最大解像度の少なくとも１つが前記第１の領域とは異なる第２の領域を少なくとも含む複数の領域に区分けされた表示パネルと、
    前記副画素電極の下層に配置され、前記副画素電極に印加する階調に対応した画素電位を記憶するメモリ回路と、を備え、
    前記表示パネルは、前記第１の領域と前記第２の領域とで前記副画素電極の配列が同じである
    表示装置。
  2. 前記複数の副画素電極は、前記表示パネルの表面から入射する環境光を反射する反射電極層である
    請求項１に記載の表示装置。
  3. 前記副画素は、複数の部分電極を含み、
    前記メモリ回路は、前記部分電極に対応して配置され、かつ前記第１の領域と前記第２の領域とで前記副画素電極に対応して配置される数が同じである
    請求項１または請求項２に記載の表示装置。
  4. 前記メモリ回路の数は、前記複数の領域のうち最大階調数を表示可能な領域のメモリ回路の数である
    請求項３に記載の表示装置。
  5. 前記複数の領域のうち最大階調数より表示可能な階調が小さい領域または最大解像度より解像度が小さい領域では、前記副画素電極に接続されない前記メモリ回路がある
    請求項３または請求項４に記載の表示装置。
  6. 表示装置を備え、
    前記表示装置は、複数の副画素電極を備える画素がマトリックス状配置され、第１の領域と、予め規定された表示可能な最大階調数及び最大解像度の少なくとも１つが前記第１の領域とは異なる第２の領域を少なくとも含む複数の領域に区分けされた表示パネルと、
    前記副画素電極の下層に配置され、前記副画素電極に印加する階調に対応した画素電位を記憶するメモリ回路と、を備え、
    前記表示パネルは、前記第１の領域と前記第２の領域とで前記副画素電極の配列が同じである
    電子機器。
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