JP2013219084A - 半導体チップ及び半導体装置 - Google Patents

Abstract

【課題】半導体チップにおけるクラックの発生箇所を特定できる半導体チップを提供する。
【解決手段】半導体チップ１は、基板３０と、第１の電極パッド１２と、一端が第１の電極パッド１２に接続され基板の外周縁に沿って延伸されたクラックチェック用配線１０と、クラックチェック用配線１０の複数の異なる位置に、ソース／ドレインの一方が接続された複数のトランジスタ２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１gとを備える。
【選択図】図１

Description

本発明は、半導体チップ、及び半導体チップを含む半導体装置に関する。特に、本発明は、半導体チップのクラック検出技術に関する。

半導体装置の製造にあたり、切断時、マウント時、加熱時における応力等によって、半導体チップにクラックが発生することがある。

このようなクラックの発生を検知する方法として、特許文献１には、半導体チップの全外周縁に沿ってクラック検知用の配線と複数の電極パッドを配置し、この配線の両端に複数の電極パッドから選択された第１電極パッドと第２電極パッドを接続し、第１及び第２電極パッドの間の抵抗値の変動を検出することで半導体チップにクラックが生じているかどうかを検知する技術が開示されている。

特開２００９−５４８６２号公報

二川清著「新版ＬＳＩ故障解析技術」Ｐ８８−９４、Ｐ１６４、日科技連

以下の分析は、本発明により与えられる。

しかしながら、特許文献１に記載のクラック検知方法では、クラック発生の有無については検出できるが、半導体チップのどの部分にクラックが発生しているかについては検出することができないという問題があった。

本発明の第１の視点による半導体チップは、基板と、第１の電極パッドと、一端が前記第１の電極パッドに接続され、前記基板の外周縁に沿って延伸されたクラックチェック用配線と、前記クラックチェック用配線の複数の異なる位置に、ソース／ドレインの一方が接続された複数のトランジスタと、を備える。

本発明の第２の視点による半導体チップは、基板と、第１の電極パッドと、一端が前記第１の電極パッドに接続され、前記基板の外周縁に沿って延伸されたクラックチェック用配線と、前記クラックチェック用配線の複数の異なる位置に、接続された複数の容量素子と、を備える。

本発明の半導体チップによれば、半導体チップにおけるクラックの発生箇所を特定することが可能になる。

本発明の第１の実施形態に係る半導体チップを示す平面図及び回路図である。 図１のＸ−Ｘ’間の断面図である。 本発明の第１の実施形態に係る半導体装置の断面図及び拡大断面図である。 本発明の第２の実施形態に係る半導体チップを示す平面図及び回路図である。 図４のシフトレジスタの動作を示すタイミングチャートである。 本発明の第２の実施形態に係る半導体チップの動作を説明するための図である。 本発明の第３の実施形態に係る半導体チップを示す平面図及び回路図である。 本発明の第４の実施形態に係る半導体チップを示す平面図である。 本発明の第４の実施形態に係る半導体装置の断面図である。

まず、本発明の実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

本発明の一実施形態における半導体チップ１は、図１に示すように、基板３０と、第１の電極パッド１２と、一端が第１の電極パッド１２に接続され、基板３０の外周縁に沿って延伸されたクラックチェック用配線１０と、クラックチェック用配線１０の複数の異なる位置に、ソース／ドレインの一方（図１（Ｂ）では、ドレイン）が接続された複数のトランジスタ２１ａ〜ｇと、を備える。

上記の構成により、図１（Ｃ）に示すように、クラックチェック用配線１０が断線している場合に、第１の電極パッド１２を介してクラックチェック用配線１０に電流を供給すると、断線箇所１８までに接続されているトランジスタには電流が流れて発光するが、断線箇所１８以降に接続されているトランジスタには電流は流れてないので発光しない。トランジスタに電流が流れているか否かは、公知の光エミッション顕微鏡法等を用いて判定することができるから、それによりクラックチェック用配線１０の断線箇所１８を特定することができる。すなわち、半導体チップ１のクラックの発生箇所を特定することができる。

上記半導体チップ１において、図１（Ｂ）に示すように、クラックチェック用配線１０の他端が接地に接続されるようにしてもよい。

また、上記半導体チップ１は、図１（Ｂ）に示すように、第２の電極パッド１４をさらに備え、クラックチェック用配線１０の他端が第２の電極パッド１４に接続されるようにしてもよい。

また、上記半導体チップ１は、制御信号入力端子１６を更に備え、複数のトランジスタ２１ａ〜ｇの制御電極が共通接続されると共に、制御信号入力端子１６に接続されるようにしてもよい。

また、図４（Ｂ）に示すように、半導体チップ３は、縦続接続された複数のシフト回路８２ａ〜ｇからなるシフトレジスタ８４と、複数のトランジスタ２１ａ〜ｇのソース／ドレインの他方（図４（Ｂ）では、ソース）と、それぞれ接続された複数のテスト電極パッド８３ａ〜ｇと、を更に備え、複数のシフト回路８２ａ〜ｇの各出力（Ｑ１〜Ｑ７）が、複数のトランジスタ２１ａ〜ｇの各制御電極と接続されるようにしてもよい。

上記シフトレジスタ８４は、図５に示すように、クロック信号ＣＬＫに応答して複数のシフト回路８２ａ〜ｇが動作し、各々のシフト回路８２ａ〜ｇに接続された複数のトランジスタ２１ａ〜ｇを順次オンすることが好ましい。

本発明の別の実施形態における半導体チップ２は、図７に示すように、基板３０と、第１の電極パッド１２と、一端が第１の電極パッド１２に接続され、基板３０の外周縁に沿って延伸されたクラックチェック用配線１０と、クラックチェック用配線１０の複数の異なる位置に、接続された複数の容量素子６１ａ〜ｇと、を備える。

上記半導体チップ２において、図７（Ｂ）に示すように、クラックチェック用配線１０の他端が接地に接続されるようにしてもよい。

また、上記半導体チップ２は、図７（Ｂ）に示すように、第２の電極パッド１４をさらに備え、クラックチェック用配線１０の他端が第２の電極パッドに接続されるようにしてもよい。

本発明の一の実施形態における半導体装置９１は、図３に示すように、前述した半導体チップ（図１の１、図４の３、図７の２）のうちのいずれかの半導体チップを含む（図３では、半導体チップ１を含んでいる）。

また、図８、９に示すように、半導体装置２０４は、複数の半導体チップ４ａ〜ｄを、互いに積層した半導体装置であって、各々の半導体チップ４ａ〜ｄは、貫通電極２０１をさらに備え、互いに対向する半導体チップ同士が、貫通電極２０１で接続されるようにしてもよい。

以下、本発明の各実施形態について、図面を参照して詳しく説明する。

［第１の実施形態］
（第１の実施形態の構成）
第１の実施形態に係る半導体チップと、該半導体チップを搭載した半導体装置の構成について、図面を参照しながら詳細に説明する。まず、図１（Ａ）は、第１の実施形態に係る半導体チップ１の構成を示す平面図である。図１（Ａ）に示すように、クラックチェック用配線１０は、Ｓｉ（シリコン）基板３０の外周縁に沿って設けられており、クラックチェック用配線１０には、所定の間隔毎にトランジスタ２１ａ〜ｇが接続されている。図１（Ａ）では、７個のトランジスタが接続されているが、それに限定されない。後述するように、クラックチェック用配線１０の断線箇所を、断線箇所を挟む２つトランジスタの位置で特定するので、断線箇所を特定させる要求精度に応じて、トランジスタの個数を設定することが好ましい。

また、クラックチェック用配線１０の両端には、第１の電極パッド１２と第２の電極パッド１４が接続される。図１（Ｂ）は、半導体チップ１のクラックチェックテストに関連した部分の回路図を示している。図１（Ｂ）に示すように、トランジスタ２１ａ〜ｇは、Ｎ型ＭＯＳトランジスタであり、各トランジスタのドレインが、クラックチェック用配線１０に接続される。一方、各トランジスタのソースは接地と接続される。また、各トランジスタのゲートは共通接続されると共に、ゲート制御信号入力端子１６と接続され、ゲート制御信号入力端子１６に供給されるゲート制御信号Ｃ１により、全てのトランジスタ２１ａ〜ｇのオン／オフが制御される。

クラックチェックテスト時には、第１の電極パッド１２に、テスタ（不図示）から電流を供給し、クラックチェック用配線１０の導通テストを行う。第２の電極パッド１４は、配線１５を介して接地と常時接続されている。このように、クラックチェック用配線１０の他端（第２の電極パッド１４の側）を接地と常時接続する場合には、第２の電極パッド１４は、テスタと接続する必要がないため設けなくてもよい。

また、第２の電極パッド１４を設けて接地と常時接続しない構成にしておき、テスタから第２の電極パッド１４の電位を制御するようにしてもよい。

次に、図２を参照し、クラックチェック用配線１０とトランジスタ２１ａ〜ｇが接続している部分の詳細を説明する。図２は、図１のＸ−Ｘ’部分の断面図であり、トランジスタ２１ｃがクラックチェック用配線１０と接続している部分の詳細を示している。図２において、Ｐ型のＳｉ基板３０に、ソース３１、ドレイン３２、及びゲート電極３６からなるＮ型ＭＯＳトランジスタ２１ｃが形成されている。

ソース３１は、コンタクトプラグを介して第１アルミ層４１に形成されるＶＳＳ電源配線４４と接続される。ここで、ＶＳＳ電源配線４４は各トランジスタ２１ａ〜ｇに接地電位を供給する配線である。一方、ドレイン３２は、コンタクトプラグを介してタングステン（Ｗ）層に形成されるクラックチェック用配線１０と接続される。また、第２アルミ層４２には、例えば、半導体チップ表面の第１及び第２の電極パッド（１２、１４）が接続する配線等が設けられる。

次に、図３を参照し、半導体チップ１がパッケージングされた半導体装置９１の構成について説明する。図３（Ａ）は、クラックチェックテスト後に良品となった半導体チップ１がパッケージングされた半導体装置９１の断面図である。また、図３（Ｂ）は、図３（Ａ）の破線枠部分９４の拡大断面図である。図３（Ｂ）において、良品の半導体チップ１は、ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）でパッケージングされる。図３（Ｂ）に示すように、半導体装置９１は、半導体チップ１と、該半導体チップ１をモールドするモールドレジン９９とを含んでいる。また、半導体装置９１は、基材９５上に配線パターン９８を有し、該配線パターン９８と半導体チップ１上のパッド１０２は、バンプ１０１を介して電気的に接続される。また、該配線パターン９８と外部端子９６ａ〜ｂは、ビア１００を介して電気的に接続される。また、基材９５において、外部端子９６ａ〜ｂ以外の領域はソルダレジスト９７に覆われている。

（第１の実施形態の動作）
次に図１（Ｃ）を参照しながら、第１の実施形態に係る半導体チップ１のクラックチェックテストを行う際の動作について説明する。クラックチェックテストは、クラックチェック用配線１０の断線をチェックする断線チェックステップと、断線チェックテストで断線が検知された場合に断線箇所を特定する断線箇所特定ステップと、を含んでいる。

まず、断線チェックステップについて説明する。ゲート制御信号入力端子１６に接地電位を供給し、ゲート制御信号Ｃ１をＬｏｗレベルにすることにより全てのトランジスタ２１ａ〜ｇをオフする。この状態で、テスタ（不図示）から第１の電極パッド１２を介して電流を供給したときに、クラックチェック用配線１０に電流が流れるか否かをテスタ側で検知する。クラックチェック用配線１０が断線していない場合には、第１の電極パッド１２から第２の電極パッド１４へ流れる電流がテスタ側で検知される。一方、図１（Ｃ）に示すように断線箇所１８がある場合にはクラックチェック用配線１０に電流が流れないことがテスタ側で検知され、クラックチェック用配線１０が断線していると判定する。

次に、断線チェックステップでクラックチェック用配線１０が断線していると判定された場合に、以下の断線箇所特定ステップを実施する。ゲート制御信号入力端子１６にＨｉｇｈレベルの電圧を供給することにより、ゲート制御信号Ｃ１をＨｉｇｈレベルにして全てのトランジスタ２１ａ〜ｇをオンする。この状態で、テスタ（不図示）から第１の電極パッド１２を介してクラックチェック用配線１０に電流を供給する。

このとき、図１（Ｃ）に示すように断線箇所１８がある場合には、断線箇所１８までに接続されているトランジスタ２１ａ〜ｄでは、それぞれドレイン−ソース間に電流が流れて微弱光で発光するが、断線箇所１８以降に接続されているトランジスタ２１ｅ〜ｇには電流が流れないので発光しない。

トランジスタにおける上記の微弱な発光を、光エミッション顕微鏡法を用いて検出する。それにより発光の有無の境界がトランジスタ２１ｄとトランジスタ２１ｅの間であることが検知され、クラックチェック用配線１０がトランジスタ２１ｄとトランジスタ２１ｅの間で断線していると、特定することができる。すなわち、半導体チップ１において、トランジスタ２１ｄとトランジスタ２１ｅの間のクラックチェック用配線１０を含む領域で、クラックが発生していると特定することができる。

ここで、半導体チップの故障解析において使用される、公知の光エミッション顕微鏡法は、非特許文献１などに開示されている。光エミッション顕微鏡法（ＰＥＭ（Ｐｈｏｔｏ Ｅｍｉｓｓｉｏｎ Ｍｉｃｒｏｓｃｏｐｙ）ともいう）は、光学顕微鏡と超高感度カメラで構成され、半導体内部で発生する発光現象を超高感度カメラで検出するものである。半導体チップ１においてクラックチェック用配線１０に接続するトランジスタの個数を多くすると、第２の電極パッド１４側に近づくにつれ、配線抵抗により徐々にトランジスタに流れる電流は減少する。しかしながら、光エミッション顕微鏡法は、数μＡオーダの電流による微弱な発光が検出可能であり、第２の電極パッド１４側近傍においても十分な検出能力を有している。

以上のようにして、製造の検査工程において、半導体チップ１のクラックチェックテストを実施し、良品と判定されたチップのみが、図３に示すようにパッケージングされて半導体装置９１に搭載される。また、特定されたクラックの検出箇所の情報は、半導体チップの歩留まりを向上するための解析データとしても使用される。

また、製品出荷後に半導体装置９１が故障した場合、故障解析として、上記したクラックチェックテストを実施することもできる。但し、光エミッション顕微鏡法を使用するためには、半導体チップ１を露出させる工程が必要となる。具体的には、図３の構成の場合には、露出させたい半導体チップ１の箇所のモールドレジン９９を発煙硝酸などで溶かすことにより行う。また、セラミックパッケージや金属パッケージでパッケージングされている場合には機械的に蓋をはずしたり切断したりしてチップを露出させる。このようにしてチップを露出させた後、上記したクラックチェックテストを実施する。

以上説明したように、第１の実施形態に係る半導体チップ１によれば、半導体チップ１内のクラックの有無を検出するだけでなく、クラックの発生箇所を特定することができる。また、クラックチェック用配線１０に所定の間隔でトランジスタを設けるという簡易な構成であるため、小規模な回路構成でクラックの発生箇所の特定を実現することができる。

（第２の実施形態）
次に、第２の実施形態に係る半導体チップ３について、図４を参照しながら説明する。図４（Ａ）は、第２の実施形態に係る半導体チップ３の平面図であり、図４（Ｂ）は、半導体チップ３のクラックチェックテストに関連した部分の回路図である。図４（Ｂ）を図１（Ｂ）（第１の実施形態）と比較すると分かるように、図４（Ｂ）では、新たにシフトレジスタ８４と、各トランジスタ２１ａ〜ｇのソースと接続されたテスト電極パッド８３ａ〜ｇとが追加されている。他の構成要素は図１（Ｂ）と同様であるため、同じ参照符号を付し、説明を省略する。

シフトレジスタ８４は、図４（Ｂ）に示すように、トランジスタ２１ａ〜ｇと同じ個数のフリップフロック回路（シフト回路）８２ａ〜ｇを縦続接続することにより構成される。また、初段のフリップフロップ回路８２ａの入力端子は接地と接続され、Ｌｏｗレベルの信号が入力される。各フリップフロップ回路８２ａ〜ｇの出力（Ｑ１〜Ｑ７）はトランジスタ２１ａ〜ｇのゲートと接続され、各トランジスタ２１ａ〜ｇのオン／オフをそれぞれ制御する。

また、シフトレジスタ８４の各フリップフロップ回路８２ａ〜ｇのクロック端子には、クロック入力端子８５からクロック信号ＣＬＫが供給される。また、フリップフロップ回路８２ａ（初段のフリップフロップ回路）のセット端子Ｓと、フリップフロップ回路８２ｂ〜ｇ（２段目以降のフリップフロップ回路）のリセット端子Ｒには、リセット信号入力端子８６からリセット信号Ｒｅｓｅｔが供給される。

また、テスト電極パッド８３ａ〜ｇは、図４（Ａ）に示すように、半導体チップ３の表面に設けられ、テスタ（不図示）により各トランジスタ２１ａ〜ｇのドレイン−ソース間に流れる電流を検出するのに用いられる。

次に、図５、６を参照しながら、第２の実施形態に係る半導体チップ３のクラックチェックテストを行う際の動作について説明する。クラックチェックテストは、クラックチェック用配線１０の断線をチェックする断線チェックステップと、断線チェックテストで断線が検知された場合に断線箇所を特定する断線箇所特定ステップと、を含んでいる。断線チェックステップでは、リセット信号ＲｅｓｅｔをＬｏｗレベル（非アクティブ）、クロック信号ＣＬＫをＬｏｗレベル（非アクティブ）の状態で、全てのトランジスタ２１ａ〜ｇをオフにする。その状態で、第１の電極パッド１２と第２の電極パッド１４が導通するか否かを判定することにより行う（第１の実施形態の断線チェックステップと同様）。

上記断線チェックステップで断線が検出された場合には、次に、以下に示す断線箇所特定ステップを行う。まず、図５を参照しながら、断線箇所特定ステップのシフトレジスタ８４の動作について説明する。時刻ｔ０でリセット信号ＲｅｓｅｔをＨｉｇｈレベルに遷移し、シフトレジスタ８４を初期化する。期間ｔ０〜ｔ１はシフトレジスタ８４が初期化された状態であり、Ｑ１のみがＨｉｇｈレベルで、Ｑ２〜Ｑ７はＬｏｗレベルとなる。次に、時刻ｔ１からクロック信号ＣＬＫを印加することにより、Ｑ１のＨｉｇｈレベル信号は、クロック信号ＣＬＫの立ち上がりエッジのタイミングで次段のフリップフロップ回路にシフトしていく。以上の動作により、各期間ｔ０〜ｔ１、ｔ１〜ｔ２、ｔ２〜ｔ３、ｔ３〜ｔ４、ｔ４〜ｔ５、ｔ５〜ｔ６、ｔ６〜ｔ７において、それぞれＱ１〜Ｑ７がＨｉｇｈレベルになる。従って、各期間毎に、トランジスタ２１ａ〜ｇが順次オンする。

次に、図６を参照しながら、断線箇所特定ステップの動作について説明する。図６に示すように、トランジスタ２１ｄとトランジスタ２１ｅの間のクラックチェック用配線１０（断線箇所８８）に断線が生じている場合を想定する。断線箇所特定ステップにおいて、第１及び第２の電極パッド１２、１４、テスト電極パッド８３ａ〜ｇは、テスタ（不図示）と接続される。図６の（Ａ）〜（Ｇ）は、図５の各区間ｔ０〜ｔ１、ｔ１〜ｔ２、．．．、ｔ６〜ｔ７におけるトランジスタ２１ａ〜ｇの動作を示している。図６の（Ａ）〜（Ｇ）において、それぞれトランジスタ２１ａ〜ｇがオンする。

断線箇所特定ステップにおいて、第１の電極パッド１２を介してクラックチェック用配線１０に電流が供給される。このとき、第１の電極パッド１２から断線箇所８８までには電流が流れるが、断線箇所８８から第２の電極パッド１４には、断線のため電流は流れない。また、電流が流れているクラックチェック用配線１０にオン状態のトランジスタが接続されている場合には、そのトランジスタのドレイン−ソース間に電流が流れる。具体的には、図６の（Ａ）では、トランジスタ２１ａのドレイン−ソース間に電流が流れ、ソースに接続されたテスト電極パッド８３ａから、テスタにより電流を検出することができる。

同様に、図６（Ｂ）〜（Ｄ）において、それぞれテスト電極パッド８３ｂ〜ｄからテスタにより電流を検出することができる。しかしながら、図６（Ｅ）〜（Ｇ）では、クラックチェック用配線１０に電流が流れないため、テスト電極パッド８３ｅ〜ｇからテスタにより電流は検出されない。

以上のようにして、電流が流れるトランジスタと流れないトランジスタの境界が、トランジスタ２１ｄとトランジスタ２１ｅの間であることを検出することができる。すなわち、トランジスタ２１ｄとトランジスタ８２ｅの間のクラックチェック用配線１０が断線していることを検出することができ、半導体チップ３において、トランジスタ２１ｄとトランジスタ２１ｅの間のクラックチェック用配線１０を含む領域でクラックが発生していると特定することができる。

以上説明したように、第２の実施形態に係る半導体チップ３によれば、半導体チップ３内のクラックの有無を検出するだけでなく、クラックの発生箇所を特定することができる。また、第１の実施形態では光エミッション顕微鏡装置が必要であるが、本実施形態では、テスト電極パッド８３ａ〜ｇからテスタによる電流検出を行うだけで実施できるので、光エミッション顕微鏡装置のような大掛かりな測定装置を必要とせずに、簡易にクラックの発生箇所を特定することができるという効果が得られる。

また、第２の実施形態では、第１の実施形態と同様に、製造の検査工程や、製品出荷後の故障解析に上記したクラックチェックテストを実施することができる。製造の検査工程において、半導体チップ３のクラックチェックテストを実施し、良品と判定されたチップのみが、パッケージングされる（図３の半導体チップ１の代わりに半導体チップ３が搭載される）。また、第２の実施形態では、製品出荷後の故障解析を行う際に、半導体チップ３をパッケージングした状態でテスト電極パッド８３ａ〜ｇをテスタと電気的に接続可能なテスト端子を設けることにより第１の実施形態で必要とされるチップ露出の工程を行わずに、クラックの発生箇所を特定することができるという効果が得られる。

（第３の実施形態）
次に、第３の実施形態に係る半導体チップ２について、図７を参照しながら説明する。図７（Ａ）は、第３の実施形態に係る半導体チップ２の平面図であり、図７（Ｂ）は、半導体チップ２のクラックチェックテストに関連した部分の回路図を示している。図７（Ｂ）を図１（Ｂ）（第１の実施形態）と比較すると分かるように、図７（Ｂ）では、図１（Ｂ）のトランジスタ２１ａ〜ｇの代わりに、容量素子６１ａ〜ｇを接続している。具体的には、クラックチェック用配線１０の所定間隔毎に各容量素子６１ａ〜ｇの一端を接続し、各容量素子６１ａ〜ｇの他端を接地と接続する。図７（Ｂ）では、７個の容量素子が接続されているが、それに限定されない。後述するように、クラックチェック用配線１０の断線箇所を、断線箇所を挟む２つ容量素子の位置で特定するので、断線箇所を特定させる要求精度に応じて、容量素子の個数を設定することが好ましい。

また、第１の実施形態と同様に、クラックチェック用配線１０の他端（第２の電極パッド１４の側）を接地と常時接続する場合には、第２の電極パッド１４は、テスタと接続する必要がないため設けなくてもよい。

また、第２の電極パッド１４を設けて接地と常時接続しない構成にしておき、テスタから第２の電極パッド１４の電位を制御するようにしてもよい。また、図７の他の構成要素は、図１と同様であるため、同じ参照符号を付し、説明を省略する。

次に図７（Ｃ）を参照しながら、第３の実施形態に係る半導体チップ２のクラックチェックテストを行う際の動作について説明する。クラックチェックテストは、クラックチェック用配線１０の断線をチェックする断線チェックステップと、断線チェックテストで断線が検知された場合に断線箇所を特定する断線箇所特定ステップと、を含んでいる。ここで、断線チェックステップは第１の実施形態と同様であるため、説明を省略する。

図７（Ｃ）に示すように、容量素子６１ｄと容量素子６１ｅの間のクラックチェック用配線１０（断線箇所６８）に断線が生じている場合を想定する。また、クラックチェック用配線１０は、配線抵抗を有しており、第１の電極パッド１２、容量素子６１ａ〜ｇの一端、及び第２の電極パッド１４で挟まれた各区間の配線抵抗を６２ａ〜６２ｇで表わす。

断線チェックステップで断線が検出された場合には、以下に示す断線箇所特定ステップを実施する。テスタ（不図示）から第１の電極パッド１２の電圧を、所定周期でＨｉｇｈレベルとＬｏｗレベルとを交互に変化させる制御を行うことにより、クラックチェック用配線１０をドライブする。すると、断線箇所６８までに接続された容量素子６１ａ〜ｄは、第１の電極パッド１２がＨｉｇｈレベルのとき充電され、第１の電極パッド１２がＬｏｗレベルのとき放電される。すなわち、容量素子６１ａ〜ｄは、上記所定周期で充放電を繰り返し、それに伴いクラックチェック用配線１０の配線抵抗６２ａ〜ｄに電流が流れ、発熱する。

一方、断線箇所６８から先のクラックチェック用配線１０は断線のため、電流が流れず、容量素子６１ｅ〜ｇは充放電の動作を行わない。従って、断線箇所６８から先のクラックチェック用配線１０の配線抵抗６２ｅ〜６２ｇには電流が流れないため、発熱しない。

上記の発熱箇所を、赤外カメラなどにより検出する。それにより、上記の発熱した箇所と発熱していない箇所の境界を検出することにより、容量素子６１ｄと容量素子６１ｅの間のクラックチェック用配線１０が断線していると特定できる。すなわち、半導体チップ２において、容量素子６１ｄと容量素子６１ｅの間のクラックチェック用配線１０を含む領域でクラックが発生していると特定することができる。

ここで、発熱箇所を検知する技術が、非特許文献１などに開示されている。第１の実施形態で使用する光エミッション顕微鏡法を、赤外領域で動作させることにより、発熱箇所を検出するのに使用することができる。

以上説明したように、第３の実施形態に係る半導体チップ２によれば、半導体チップ２内のクラックの有無を検出するだけでなく、クラックの発生箇所を特定することができる。また、第１の実施形態では、各トランジスタ２１ａ〜ｇをオン／オフ制御することが必要であるが、第３の実施形態では、トランジスタを容量素子で置き換えたことで、上記制御が不要になり、より簡易な構成で実現することができるという効果が得られる。

また、第３の実施形態では、第１の実施形態と同様に、製造の検査工程や、製品出荷後の故障解析に上記したクラックチェックテストを実施することができる。製造の検査工程において、半導体チップ２のクラックチェックテストを実施し、良品と判定されたチップのみが、パッケージングされる（図３の半導体チップ１の代わりに半導体チップ２が搭載される）。また、製品出荷後の故障解析では、必要な箇所のチップ露出を行った後に、発熱箇所を検出することによりクラックの発生箇所を特定する。

（第４の実施形態）
次に、第４の実施形態について、図８、９を参照しながら説明する。図８は第４の実施形態に係る半導体チップ４を示す平面図である。図８の半導体チップ４を、図１（第１の実施形態）の半導体チップ１と比較すると分かるように、図８の半導体チップ４では、新たに貫通電極領域２００ａ〜ｂを設け、各々の貫通電極領域内に複数の貫通電極２０１を配置している。その他の構成要素については、図１の半導体チップ１と同様であるため、同じ参照符号を付し、説明は省略する。

図９は、第４の実施形態に係る半導体装置２０４の構成を示す断面図である。図９において、複数の半導体チップ２０５、４ａ〜ｄが互いに積層されてパッケージングされている。ここで、半導体チップ４ａ〜ｄは、それぞれ図８の半導体チップ４の構成を有するメモリデバイスである。また、半導体チップ２０５は、半導体チップ４ａ〜ｄを制御するコントロールチップであり、半導体チップ４ａ〜ｄと同様に貫通電極２０１を有している。半導体チップ（コントロールチップ）２０５、半導体チップ（メモリデバイス）４ａ〜ｄは、図９に示すように、互いに対向する半導体チップ同士が複数の貫通電極２０１により電気的に接続される。半導体装置２０４は、メモリシステムとして機能する積層型半導体装置であるが、積層される半導体チップ４ａ〜ｄは、メモリデバイスに限定されず、その他のデバイス（ロジック等）であってもよい。

半導体チップ２０５、４ａ〜ｄは、第１の実施形態で説明したクラックチェックテストを行い、良品だけを選別しておく。図９において、パッケージ基板２０６上に半導体チップ（コントロールチップ）２０５を搭載し、その上に半導体チップ４ａ〜ｄを互いに積層する。また、封止樹脂２０８により、半導体チップ２０５、４ａ〜ｄをモールドする。また、パッケージ基板２０６の半導体チップ２０５と反対側の面には、複数の外部端子２１０が設けられる。

尚、図８の半導体チップ４は、第１の実施形態の半導体チップ１（図１）に対して、貫通電極２０１を設けた構成としているが、それに限定されない。半導体チップ４を第２の実施形態の半導体チップ３や第３の実施形態の半導体チップ２に対して、貫通電極を設けた構成としてもよい。また、互いに積層させる複数の半導体チップ（図９の４ａ〜ｄ）として、第１〜第３の実施形態の半導体チップを混在させて搭載してもよい。

また、第２の実施形態の半導体チップ３を積層した場合には、製品出荷後の故障解析において、以下に示す効果を奏する。すなわち、図９に示す半導体装置２０４にパッケージングしたままの状態でクラックチェックテストを実施することができる。一方、第１の実施形態の半導体チップ１では微弱光の検出、第３の実施形態の半導体チップ２では発熱箇所の検出をそれぞれ行う必要性から、内部に積層された半導体チップの故障解析を行う場合には、半導体チップ単位に分解してチップ露出を行う必要がある。

一方、第２の実施形態では、テスト電極パッドからの電流検出を行えばよいので、半導体チップをパッケージングしたままの状態でクラックチェックテストを実施するように構成することが可能である。その場合、貫通電極領域（２００ａ又は２００ｂ）の貫通電極２０１の中に、半導体チップ４ａ〜ｄの各々の第１及び第２の電極パッド（１２ａ〜ｄ、１４ａ〜ｄ（不図示））、テスト電極パッド（８３ａ〜ｇ；複数の半導体チップのテスト電極パッドは貫通電極２０１により互いに接続する）等を含めるように構成し、各々の半導体チップ４ａ〜ｄをテスタ（不図示）から制御して、クラックチェックテストを実施すればよい。

本発明は、半導体チップのクラックの発生有無だけでなく、発生箇所を検出することができる。そのため、半導体チップの検査装置や故障解析装置などに適用することができる。

なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、２、３、４：半導体チップ
４ａ〜ｄ：半導体チップ（メモリデバイス）
１０、１０ａ〜ｅ：クラックチェック用配線
１２：第１の電極パッド
１４：第２の電極パッド
１５：配線
１６：ゲート制御信号入力端子（制御信号入力端子）
１８、６８、８８：断線箇所
２１ａ〜ｇ：トランジスタ
３０：Ｓｉ基板（基板）
３１：ソース
３２：ドレイン
３４：シリコン窒化膜
３６：ゲート電極
４０：タングステン（Ｗ）層
４１：第１アルミ層
４２：第２アルミ層
４４：ＶＳＳ電源配線
６１ａ〜ｇ：容量素子
６２ａ〜ｇ：配線抵抗
８２ａ〜ｇ：フリップフロップ回路（シフト回路）
８３ａ〜ｇ：テスト電極パッド
８４：シフトレジスタ
８５：クロック信号入力端子
８６：リセット信号入力端子
９１、２０４：半導体装置
９５：基材
９６ａ、９６ｂ、２１０：外部端子
９７：ソルダレジスト
９８：配線パターン
９９：モールドレジン
１００：ビア
１０１：バンプ
１０２：パッド
２００ａ、２００ｂ：貫通電極領域
２０１：貫通電極
２０５：半導体チップ（コントロールチップ）
２０６：パッケージ基板
２０８：封止樹脂
Ｃ１：ゲート制御信号
ＣＬＫ：クロック信号
Ｒｅｓｅｔ：リセット信号

Claims (11)

1. 基板と、
   第１の電極パッドと、
   一端が前記第１の電極パッドに接続され、前記基板の外周縁に沿って延伸されたクラックチェック用配線と、
   前記クラックチェック用配線の複数の異なる位置に、ソース／ドレインの一方が接続された複数のトランジスタと、
   を備えたことを特徴とする半導体チップ。
2. 前記クラックチェック用配線の他端が接地に接続された、ことを特徴とする請求項１に記載の半導体チップ。
3. 第２の電極パッドをさらに備え、
   前記クラックチェック用配線の他端が前記第２の電極パッドに接続された、ことを特徴とする請求項１に記載の半導体チップ。
4. 制御信号入力端子を更に備え、
   前記複数のトランジスタの制御電極が共通接続されると共に、前記制御信号入力端子に接続された、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体チップ。
5. 縦続接続された複数のシフト回路からなるシフトレジスタと、
   前記複数のトランジスタのソース／ドレインの他方と、それぞれ接続された複数のテスト電極パッドと、
   を更に備え、
   前記複数のシフト回路の各出力が、前記複数のトランジスタの各制御電極と接続された、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体チップ。
6. 前記シフトレジスタは、クロック信号に応答して前記複数のシフト回路が動作し、各々の前記シフト回路に接続された前記複数のトランジスタを順次オンすることを特徴とする請求項５に記載の半導体チップ。
7. 基板と、
   第１の電極パッドと、
   一端が前記第１の電極パッドに接続され、前記基板の外周縁に沿って延伸されたクラックチェック用配線と、
   前記クラックチェック用配線の複数の異なる位置に、接続された複数の容量素子と、
   を備えた、ことを特徴とする半導体チップ。
8. 前記クラックチェック用配線の他端が接地に接続された、ことを特徴とする請求項７に記載の半導体チップ。
9. 第２の電極パッドをさらに備え、
   前記クラックチェック用配線の他端が前記第２の電極パッドに接続された、ことを特徴とする請求項７に記載の半導体チップ。
10. 請求項１乃至９のいずれか一に記載の半導体チップを含む半導体装置。
11. 複数の半導体チップを、互いに積層した半導体装置であって、
    各々の前記半導体チップは、貫通電極をさらに備え、
    互いに対向する前記半導体チップ同士が、前記貫通電極で接続されている、ことを特徴とする請求項１０に記載の半導体装置。

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