JP2013250411A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。
【解決手段】第１方向に延出したゲート配線と、ゲート配線から離間した補助容量線と、ゲート配線及び補助容量線を覆う第１層間絶縁膜と、第１層間絶縁膜上に位置し第２方向に延出したソース配線と、ゲート配線及びソース配線と電気的に接続されたスイッチング素子であって第１層間絶縁膜上に位置しソース配線から離間し補助容量線と対向したドレイン電極を備えたスイッチング素子と、ソース配線及びドレイン電極を覆う第２層間絶縁膜と、第２層間絶縁膜上に位置した画素電極であって第２方向に延出した主画素電極及びドレイン電極のエッジ上の位置よりも内側の位置で第１方向に延出しドレイン電極とコンタクトした副画素電極を備えた画素電極と、を備えた第１基板と、主画素電極を挟んだ両側で第２方向に延出した主共通電極を備えた共通電極を備えた第２基板と、を備えた液晶表示装置。
【選択図】 図３

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

このような横電界モードに対して、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２０１１−２０９４５４号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿って延出したゲート配線と、前記ゲート配線から離間した補助容量線と、前記ゲート配線及び前記補助容量線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置し第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子であって前記第１層間絶縁膜上に位置し前記ソース配線から離間し前記補助容量線と対向したドレイン電極を備えたスイッチング素子と、前記ソース配線及び前記ドレイン電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置した画素電極であって第２方向に沿って延出した主画素電極及び前記ドレイン電極のエッジ上の位置よりも内側の位置で第１方向に沿って延出し前記ドレイン電極とコンタクトした副画素電極を備えた画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記主画素電極を挟んだ両側で第２方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出したゲート配線と、前記ゲート配線から離間した補助容量線と、前記ゲート配線及び前記補助容量線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置し第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置し前記補助容量線と対向し前記スイッチング素子と電気的に接続された補助電極と、前記補助電極を覆う第３層間絶縁膜と、前記第３層間絶縁膜上に位置した画素電極であって第２方向に沿って延出した主画素電極及び前記補助電極のエッジ上の位置よりも内側の位置で第１方向に沿って延出し前記補助電極とコンタクトした副画素電極を備えた画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記主画素電極を挟んだ両側で第２方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図２に示した液晶表示パネルをＡ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。 図４は、図２に示した液晶表示パネルをＡ−Ｂ線で切断したときの他の断面構造を概略的に示す断面図である。 図５は、本実施形態に適用可能な他の対向基板の構成を概略的に示す平面図である。 図６は、本実施形態に適用可能な他のアレイ基板の構成を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、補助容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されても良いし、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

ゲート配線Ｇ１、ゲート配線Ｇ２、及び、補助容量線Ｃ１は、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２とのほぼ中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と補助容量線Ｃ１との第２方向Ｙに沿った間隔と略同等である。

図示した例では、画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。

図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置され、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの略中央部に配置されている。

図示した例のスイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられ、図示しない半導体層を備えている。この半導体層は、例えば、ポリシリコンによって形成され、ソース配線Ｓ１の下方に位置し、ゲート配線Ｇ１と交差し、補助容量線Ｃ１の下方に延出している。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓ１のうち、半導体層とコンタクトする領域に相当する。スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇ１のうち、半導体層と交差する領域に相当する。スイッチング素子ＳＷのドレイン電極ＷＤは、補助容量線Ｃ１の下方に延出した半導体層とコンタクトしている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

本実施形態では、ドレイン電極ＷＤは、ソース配線Ｓ１とソース配線Ｓ２との間に位置しているが、ソース配線Ｓ１及びソース配線Ｓ２から離間している。また、このドレイン電極ＷＤは、補助容量線Ｃ１と対向している。図示した例では、ドレイン電極ＷＤは、四角形の島状に形成されており、第１方向Ｘに沿ったエッジＥ１及びＥ２と、第２方向Ｙに沿ったエッジＥ３及びＥ４とを備えている。エッジＥ１及びＥ２は、補助容量線Ｃ１の第１方向Ｘに沿ったエッジにほぼ重なっている。エッジＥ３は、ソース配線Ｓ１と対向し、ソース配線Ｓ１との間に隙間を形成している。エッジＥ４は、ソース配線Ｓ２と対向し、ソース配線Ｓ２との間に隙間を形成している。このため、エッジＥ３とソース配線Ｓ１との隙間、及び、エッジＥ４とソース配線Ｓ２との隙間を除いて、ドレイン電極ＷＤは、Ｘ−Ｙ平面内において、補助容量線Ｃ１と重なるように配置されている。なお、エッジＥ１及びＥ２は、補助容量線Ｃ１のエッジよりも外側に位置していても良い。ドレイン電極ＷＤにおいて、エッジＥ１とエッジＥ２との間の第２方向Ｙに沿った幅は、補助容量線Ｃ１の第２方向Ｙに沿った幅と同等以上であり、エッジＥ３とエッジＥ４との間の第１方向Ｘに沿った幅は、ソース配線Ｓ１とソース配線Ｓ２との間の第１方向Ｘに沿った幅よりも小さい。

画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。これらの主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成されており、互いに電気的に接続されている。なお、図示した例では、一画素ＰＸに配置された画素電極ＰＥのみが図示されているが、図示を省略した他の画素についても同一形状の画素電極が配置されている。

主画素電極ＰＡは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って略一定の幅を有する帯状に形成されている。この主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。つまり、ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。

副画素電極ＰＢは、第１方向Ｘに沿って延出した帯状に形成されている。図示した例では、副画素電極ＰＢは、主画素電極ＰＡの第２方向Ｙに沿った中間部で交差している。つまり、ここに示した画素電極ＰＥは、十字状に形成されている。また、図示した例では、副画素電極ＰＢは、補助容量線Ｃ１の上方の位置、あるいは、ドレイン電極ＷＤと対向する位置に配置されている。この副画素電極ＰＢは、Ｘ−Ｙ平面内において、ドレイン電極ＷＤと重なるように配置されているが、より望ましくは、その全体がドレイン電極ＷＤのエッジＥ１、Ｅ２、Ｅ３、及び、Ｅ４上の位置よりも内側に位置している。このような副画素電極ＰＢは、ドレイン電極ＷＤにコンタクトしている。

共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと平行な第２方向Ｙに沿って直線的に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された主共通電極ＣＡＬと、画素ＰＸの右側端部に配置された主共通電極ＣＡＲと、を備えている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。

画素電極ＰＥと共通電極ＣＥとのＸ−Ｙ平面内での位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置している。主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＲとの略中間に位置している。つまり、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。

図３は、図２に示した液晶表示パネルＬＰＮをＡ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、半導体層ＳＣ、補助容量線Ｃ、ソース配線Ｓ、ドレイン電極ＷＤ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。

半導体層ＳＣは、第１絶縁基板１０の上に形成され、第１絶縁膜１１によって覆われている。補助容量線Ｃ１及び図示しないゲート配線は、第１絶縁膜１１の上に形成され、第２絶縁膜（第１層間絶縁膜）１２によって覆われている。ドレイン電極ＷＤ、ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜（第２層間絶縁膜）１３によって覆われている。ドレイン電極ＷＤは、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ１に延在し、コンタクトホールＣＨ１から露出した半導体層ＳＣにコンタクトしている。このようなドレイン電極ＷＤは、ソース配線Ｓ１などと同一層に形成された電極層であり、ソース配線Ｓ１などと同一材料によって一括して形成可能である。ドレイン電極ＷＤのエッジＥ３は、ソース配線Ｓ１との間に隙間を形成している。ドレイン電極ＷＤのエッジＥ４は、ソース配線Ｓ２との間に隙間を形成している。画素電極ＰＥは、第３絶縁膜１３の上に形成されている。副画素電極ＰＢは、第３絶縁膜１３を貫通するコンタクトホールＣＨ２に延在し、コンタクトホールＣＨ２から露出したドレイン電極ＷＤにコンタクトしている。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＬは、ソース配線Ｓ１の上方に位置し、また、ブラックマトリクスＢＭの下方に位置している。主共通電極ＣＡＲは、ソース配線Ｓ２の上方に位置し、また、ブラックマトリクスＢＭの下方に位置している。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２と平行である。図２の（Ａ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とがともに第２方向Ｙに平行であって、互いに同じ向きである。図２の（Ｂ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とがともに第２方向Ｙに平行であって、互いに逆向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側に位置するシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、クロスニコルの位置関係にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子ＬＭの初期配向方向と平行または直交するように配置されている。図２において、（ａ）で示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向である第２方向Ｙに対して直交するように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙに対して平行となるように配置されている。図２において、（ｂ）で示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙに対して直交するように配置され、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙに対して平行となるように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図３を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。これにより、画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間にバックライト光が透過可能な透過領域が形成される。

図２に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域のうち、下側半分の透過領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、また、上側半分の透過領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域のうち、下側半分の透過領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の透過領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような本実施形態によれば、画素ＰＸにおいて、補助容量線Ｃと画素電極ＰＥ（特に副画素電極ＰＢ）との間には、画素電極ＰＥと同電位となるドレイン電極ＷＤが介在し、しかも、このドレイン電極ＷＤが補助容量線Ｃと重なるように配置されている。このため、特に、ＯＮ時において、補助容量線Ｃと副画素電極ＰＢとの間での不所望な電界の形成を抑制することが可能となる。つまり、ドレイン電極ＷＤは、補助容量線Ｃからの電界をシールドする機能を有している。したがって、透過領域のうちの補助容量線Ｃに近接する領域での不所望な電界に起因した液晶分子ＬＭの配向乱れを抑制することができ、透過率の低減を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。

比較例として、シールド機能を有するドレイン電極を配置しなかった場合には、ＯＮ時において補助容量線Ｃと副画素電極ＰＢとの間に電界が形成されることがある。特に、補助容量線Ｃの第１方向Ｘに沿ったエッジ付近の領域では、第２方向Ｙに沿った電界が形成されやすい。このような電界は、本来、透過領域で液晶分子を回転させるための電界の向きとは異なるため、液晶分子の配向乱れを引き起こす要因となる。このため、ＯＮ時であっても、補助容量線Ｃのエッジ付近の透過領域に暗線が発生し、一画素あたりの透過率が低下してしまう。

一方で、本実施形態のように、シールド機能を有するドレイン電極ＷＤを配置したことにより、補助容量線Ｃのエッジ付近の透過領域で、暗線の発生を抑制することができ、比較例と比較して、一画素あたりの透過率を向上することが可能となる。発明者が確認したところでは、比較例での一画素あたりの透過率を１としたとき、本実施形態では一画素あたり１．１の透過率を得ることができた。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。このため、主画素電極と主共通電極との間の電極間距離を拡大することで、一画素あたりの透過率を十分に高くすることが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極ＰＡと主共通電極ＣＡとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下している。これは、ソース配線Ｓの直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することができる。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。このため、主共通電極ＣＡがソース配線Ｓよりも画素電極ＰＥ側に配置された場合と比較して、透過領域の面積を拡大することができ、画素ＰＸの透過率を向上することが可能となる。また、主共通電極ＣＡをソース配線Ｓの直上に配置することによって、画素電極ＰＥと主共通電極ＣＡとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向Ｄは、第２方向Ｙを斜めに交差する斜め方向であっても良い。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。

次に、本実施形態の他の構成例について説明する。

図４は、図２に示した液晶表示パネルＬＰＮをＡ−Ｂ線で切断したときの他の断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示し、図３に示した例と同一構成については同一の参照符号を付して詳細な説明を省略する。

ここに示した構成例は、図３に示した構成例と比較して、アレイ基板ＡＲがさらに補助電極ＡＥ及び第４絶縁膜（第３層間絶縁膜）１４を備えた点で相違している。

すなわち、コンタクトホールＣＨ１で半導体層ＳＣにコンタクトしたドレイン電極ＷＤ、ソース配線Ｓ１及びソース配線Ｓ２は、いずれも第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。補助電極ＡＥは、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。この補助電極ＡＥは、第３絶縁膜１３を貫通するコンタクトホールＣＨ２に延在し、コンタクトホールＣＨ２から露出したドレイン電極ＷＤにコンタクトしている。補助電極ＡＥは、ソース配線Ｓ１などとは異なる層に形成された導電層であり、ソース配線Ｓから離間している。補助電極ＡＥは、図３に示したドレイン電極と同様に、ソース配線Ｓ１とソース配線Ｓ２との間において、補助容量線Ｃ１と対向している。補助電極ＡＥのエッジＥ１３は、ソース配線Ｓ１の上方に位置している。補助電極ＡＥのエッジＥ１４は、ソース配線Ｓ２の上方に位置している。このため、補助電極ＡＥは、Ｘ−Ｙ平面内において、エッジＥ１３とソース配線Ｓ１との間、及び、エッジＥ１４とソース配線Ｓ２との間に隙間を形成することなく、補助容量線Ｃ１と重なるように配置されている。画素電極ＰＥは、第４絶縁膜１４の上に形成されている。副画素電極ＰＢは、第４絶縁膜１３を貫通するコンタクトホールＣＨ３に延在し、コンタクトホールＣＨ３から露出した補助電極ＡＥにコンタクトしている。

このような構成例においては、補助電極ＡＥは、画素電極などと同様の透明な導電材料によって形成されても良いし、ソース配線などと同様の不透明な配線材料によって形成されても良い。

なお、ドレイン電極ＷＤは、図３に示した構成例と同様に形成されても良いが、その形状に特に問わない。また、補助電極ＡＥは、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３を貫通するコンタクトホールを介して直接半導体層ＳＣとコンタクトしても良く、この場合には、補助電極ＡＥがドレイン電極として機能するため、第２絶縁膜１２と第３絶縁膜１３との間に位置するドレイン電極ＷＤを省略できる。

このような構成例によれば、画素ＰＸにおいて、補助容量線Ｃと画素電極ＰＥ（特に副画素電極ＰＢ）との間には、画素電極ＰＥと同電位となる補助電極ＡＥが介在し、しかも、この補助電極ＡＥが補助容量線Ｃと重なるように配置されている。このため、特に、ＯＮ時において、補助容量線Ｃと副画素電極ＰＢとの間での不所望な電界の形成を抑制することが可能となる。つまり、補助電極ＡＥは、補助容量線Ｃからの電界をシールドする機能を有している。また、補助電極ＡＥは、ソース配線Ｓとは異なる層に位置するため、隣接するソース配線間に延在する補助容量線の略全体を覆うことが可能であり、図３に示した構成例よりもさらに電界シールド機能を向上することができる。したがって、透過領域のうちの補助容量線Ｃに近接する領域での不所望な電界に起因した液晶分子ＬＭの配向乱れを抑制することができ、透過率の低減をより抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。

なお、補助容量線Ｃと画素電極ＰＥとの間には、さらに多くの導電層が介在しても良く、そのうちの少なくとも１つの導電層が画素電極ＰＥと同電位であって隣接するソース配線間に位置する補助容量線Ｃと重なるように形成されていれば良い。

次に、本実施形態のバリエーションについて説明する。

例えば、図５に示すように、対向基板ＣＴは、さらに、共通電極ＣＥを構成する副共通電極ＣＢを備えていても良い。すなわち、共通電極ＣＥは、主共通電極ＣＡと一体的あるいは連続的に形成された副共通電極ＣＢを備えている。この副共通電極ＣＢは、ゲート配線Ｇの上方に位置し、第１方向Ｘに沿って延出した帯状に形成されている。図示した例では、対向基板ＣＴは、画素ＰＸの上側端部に配置された副共通電極ＣＢＵ及び画素ＰＸの下側端部に配置された副共通電極ＣＢＢを備えている。副共通電極ＣＢＵはゲート配線Ｇ１の上方に位置し、副共通電極ＣＢＢはゲート配線Ｇ２の上方に位置している。これらの主共通電極ＣＡ及び副共通電極ＣＢを含む共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。このような主共通電極ＣＡ及び副共通電極ＣＢを有する共通電極ＣＥは、対向基板ＣＴにおいて、格子状に形成されている。

この共通電極ＣＥを備えた対向基板ＣＴを適用する場合、画素電極ＰＥは、Ｘ−Ｙ平面内において、格子状の共通電極ＣＥによって囲まれた内側に位置する。

このような構造例においても、上記の例と同様の効果が得られるのに加えて、対向基板ＣＴに備えられた共通電極ＣＥの一部に断線が発生したとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。

また、図６に示すように、アレイ基板ＡＲは、さらに、第１シールド電極ＳＥ１及び第２シールド電極ＳＥ２を備えていても良い。第１シールド電極ＳＥ１は、共通電極ＣＥと同電位であり、第１方向Ｘに沿って延出し、ゲート配線Ｇの各々と対向するように形成されている。この第１シールド電極ＳＥ１は、第１配向膜ＡＬ１によって覆われている。このような第１シールド電極ＳＥ１を設けることにより、ゲート配線Ｇからの不所望な電界をシールドすることが可能である。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、更なる表示品位の劣化を抑制することが可能となる。

第２シールド電極ＳＥ２は、共通電極ＣＥと同電位であり、第２方向Ｙに沿って延出し、ソース配線Ｓの各々と対向するように形成されている。この第２シールド電極ＳＥ２は、第１配向膜ＡＬ１によって覆われている。このような第２シールド電極ＳＥ２を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。このため、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、更なる表示品位の劣化を抑制することが可能となる。

図示した例のように、第１シールド電極ＳＥ１と第２シールド電極ＳＥ２とを組み合わせた場合、第１シールド電極ＳＥ１は第２シールド電極ＳＥ２と一体的あるいは連続的に形成され、両者が格子状をなす。つまり、第１シールド電極ＳＥ１及び第２シールド電極ＳＥ２は互いに電気的に接続されている。このとき、画素電極ＰＥは、第１シールド電極ＳＥ１及び第２シールド電極ＳＥ２によって囲まれた内側に位置する。但し、画素電極ＰＥは、第１シールド電極ＳＥ１及び第２シールド電極ＳＥ２から離間し、電気的に絶縁されている。

このような構造例においても、上記の例と同様の効果が得られるのに加えて、アレイ基板ＡＲに備えられた第１シールド電極ＳＥ１及び第２シールド電極ＳＥ２の一部で断線が発生したとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極
ＣＥ…共通電極 ＣＡ…主共通電極
Ｃ…補助容量線 Ｓ…ソース配線 Ｇ…ゲート配線
ＷＤ…ドレイン電極 ＡＥ…補助電極

Claims (8)

1. 第１方向に沿って延出したゲート配線と、前記ゲート配線から離間した補助容量線と、前記ゲート配線及び前記補助容量線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置し第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子であって前記第１層間絶縁膜上に位置し前記ソース配線から離間し前記補助容量線と対向したドレイン電極を備えたスイッチング素子と、前記ソース配線及び前記ドレイン電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置した画素電極であって第２方向に沿って延出した主画素電極及び前記ドレイン電極のエッジ上の位置よりも内側の位置で第１方向に沿って延出し前記ドレイン電極とコンタクトした副画素電極を備えた画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記主画素電極を挟んだ両側で第２方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 前記ドレイン電極は、前記ソース配線と同一材料によって形成されたことを特徴とする請求項１に記載の液晶表示装置。
3. 第１方向に沿って延出したゲート配線と、前記ゲート配線から離間した補助容量線と、前記ゲート配線及び前記補助容量線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に位置し第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置し前記補助容量線と対向し前記スイッチング素子と電気的に接続された補助電極と、前記補助電極を覆う第３層間絶縁膜と、前記第３層間絶縁膜上に位置した画素電極であって第２方向に沿って延出した主画素電極及び前記補助電極のエッジ上の位置よりも内側の位置で第１方向に沿って延出し前記補助電極とコンタクトした副画素電極を備えた画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記主画素電極を挟んだ両側で第２方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
4. 前記スイッチング素子は、前記第１層間絶縁膜上に位置し前記ソース配線から離間し前記第２層間絶縁膜によって覆われたドレイン電極を備え、
   前記補助電極は前記ドレイン電極にコンタクトし、前記スイッチング素子に電気的に接続されたことを特徴とする請求項３に記載の液晶表示装置。
5. 前記画素電極は十字状に形成され、前記副画素電極が前記主画素電極の第２方向に沿った中間部で前記主画素電極と交差することを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
6. 前記主共通電極は、前記ソース配線の上方に位置することを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
7. 前記共通電極は、さらに、前記主共通電極に接続され前記ゲート配線の上方に位置し第１方向に延出した帯状の副共通電極を備えたことを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。
8. 前記第１基板は、さらに、前記ゲート配線と対向し前記第１配向膜によって覆われ前記共通電極と同電位の第１シールド電極と、前記ソース配線と対向し前記第１配向膜によって覆われ前記共通電極と同電位の第２シールド電極と、を備えたことを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置。

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