JP2013196717A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】一度に読出しまたは書込み可能なデータ量を増大させ、消費電力を低減させ、かつ、アクセス速度の速いメモリを提供する。
【解決手段】複数のメモリセグメントは、ローカルワード線とビット線との交点に対応して設けられ不揮発性メモリセルを含む。センスアンプは、ビット線ごとに対応して設けられている。グローバルワード線は、ローカルワード線に対応して設けられ、メモリセグメントにおいて共通に駆動される。デコーダは、グローバルワード線と該グローバルワード線に対応するローカルワード線との間に接続され、選択ローカルワード線をグローバルワード線に接続する。セグメントコントローラは、メモリセグメントのそれぞれに設けられ、いずれのメモリセグメントのローカルワード線をグローバルワード線に接続するかを決定する。入出力部は、読出しデータを出力しあるいは書込みデータを入力する。
【選択図】図４

Description

本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。

一般に、ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリは、ＪＥＤＥＣのＬＰＤＤＲ２（Low Power Double Data Rate 2）の規格に準拠し得る。近年、ＬＰＤＤＲ２を適用した不揮発性ワーキングメモリが開発されている。例えば、ＭＲＡＭのようなアクセス速度の速い不揮発性メモリをワーキングメモリとして用いることが考えられている。ＭＲＡＭのデータ読出し時のセル電流は、書込み時の反転閾値電流未満の電流であり、非常に小さい電流である。従って、センスアンプは、微小電流を検出するために比較的大きな面積を必要とする。このため、センスアンプは複数のビット線に共有されており、複数のビット線のうち選択ビット線しかセンスアンプに接続され得ない。よって、ＭＲＡＭは、ＤＲＡＭと比べると、アクセス速度において速いものの、一度に読出しまたは書き込み可能なデータ量（バースト長またはページ空間）が小さい。

一方、ＭＲＡＭにおいて、バースト長を長くするために、複数のグローバルワード線を立ち上げることが考えられる。しかし、複数のグローバルワード線を立ち上げると、消費電力が増大する。

JEDEC STANDARD Low Power Double Data Rate 2 (LPDDR2) JESD209-2A (Revision of JESD209-2, March 2009) JEDEC SOLID STATE TECHNOLOGY ASSOCIATION

一度に読出しまたは書込み可能なデータ量を増大させ、消費電力を低減させ、かつ、アクセス速度の速い半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、複数のローカルワード線と、ローカルワード線に交差する複数のビット線とを備える。複数のメモリセグメントは、ローカルワード線とビット線との交点に対応して設けられた複数の不揮発性メモリセルを含み、複数のローカルワード線ごとに対応して設けられている。センスアンプは、複数のビット線ごとに対応して設けられている。グローバルワード線は、複数のローカルワード線に対応して設けられ、複数のメモリセグメントにおいて共通に駆動する信号である。デコーダは、グローバルワード線と該グローバルワード線に対応する複数のローカルワード線との間に接続され、複数のローカルワード線から選択されたローカルワード線をグローバルワード線に接続する。セグメントコントローラは、メモリセグメントのそれぞれに設けられ、複数のメモリセグメントのうちいずれのメモリセグメントのローカルワード線を駆動するかを決定する。入出力部は、メモリセグメントの読出しデータを出力し、あるいは、メモリセグメントへの書込みデータを入力する。

第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図。 第１の実施形態によるＭＲＡＭの構成を示すブロック図。 単一のメモリセルＭＣの構成を示す説明図。 第１の実施形態に従ったＭＲＡＭの構成を示す図。 第１の実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図。 図５に示す上位アクティブコマンドＡＣＴＵＷ、下位アクティブコマンドＡＣＴＬＷ（０）、リードコマンドＲＤ（０）〜ＲＤ（３）および下位アクティブコマンドＡＣＴＬＷ（１）のビット情報を示す概念図。 第１の実施形態によるＭＲＡＭの他の読出し動作を示すタイミング図。 第２の実施形態の変形例に従ったＭＲＡＭの構成を示す図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図である。チップコントローラＣＣは、ＣＰＵ、ＲＯＭ、ＳＲＡＭ、ＬＰＤＤＲ２コントローラを備えている。ＬＰＤＤＲ２コントローラは、チップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ、コマンド・アドレス信号ＣＡ、クロック信号ＣＫ、データＤＱ、ストローブ信号ＤＱＳ、マスクデータＤＭ等をＭＲＡＭに出力する。ＬＰＤＤＲ２コントローラはこれらの信号によってＭＲＡＭを制御する。

一般に、ＪＥＤＥＣのＬＰＤＤＲ２の規格は、ＤＲＡＭ等の揮発性メモリに適用されるが、本実施形態では、ＬＰＤＤＲ２は不揮発性メモリであるＭＲＡＭに応用されている。

図２は、第１の実施形態によるＭＲＡＭの構成を示すブロック図である。本実施形態によるＭＲＡＭのチップ１は、メモリセルアレイＭＣＡと、パワージェネレータＰＧと、ロジック回路ＬＣと、クロックイネーブルレシーバＲＣＫＥと、コマンド・アドレスレシーバＲＣＡと、データバッファＤＱＢと、入出力回路Ｉ／Ｏとを備えている。

メモリセルアレイＭＣＡは、例えば、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、不揮発性のメモリセルであり、例えば、ＭＴＪ素子を含む。各メモリセルＭＣはビット線対（例えば図２に示すようにビット線ＢＬａとビット線ＢＬｂ）とワード線ＷＬに接続される。すなわち、メモリセルＭＣの一端は、ビット線対の一方のビット線ＢＬａに接続され、他端はビット線対の他方のビット線ＢＬｂに接続される。ビット線対ＢＬａ、ＢＬｂは、ワード線ＷＬに対して直交している。

メモリセルアレイＭＣＡは、さらに、センスアンプ部ＳＡと、ライトドライバＷＤと、アドレスデコーダＡＤと、メインコントローラＭＣＮＴと、ライトリードバッファＷＲＢとを備えている。

センスアンプ部ＳＡは、例えば、ビット線ＢＬａを介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ライトドライバＷＤは、例えばビット線ＢＬａ、ＢＬｂを介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。マルチプレクサＭＵＸは、複数のビット線のうち或るビット線を選択的にセンスアンプＳＡに接続する。

メインコントローラＭＣＮＴは、ＤＱバッファＤＱＢから受け取ったデータを、メモリセルＭＣに書き込むようにライトドライバＷＤへ転送し、あるいは、メモリセルＭＣから読み出したデータをＤＱバッファＤＱＢへ転送する。

アドレスデコーダＡＤは、コマンド・アドレスレシーバＲＣＡからのアドレスに従って或るビット線（またはビット線対）およびワード線ＷＬを選択するように構成されている。

ライトリードバッファＷＲＢは、入出力回路Ｉ／ＯおよびデータバッファＤＱＢを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルＭＣからの読出しデータを一時的に格納する。

データバッファＤＱＢは、入出力回路Ｉ／Ｏを介して読出しデータを外部へ出力し、あるいは、入出力回路Ｉ／Ｏを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。

クロックイネーブルレシーバＲＣＫＥは、クロック信号の受信の可否を決定するクロックイネーブル信号ＣＫＥを受け取り、クロックイネーブル信号ＣＫＥが活性化されている場合に、クロック信号を有効に通過させる。

パワージェネレータＰＧは、メモリセルアレイＭＣＡを駆動するための電源電圧を生成する。例えば、パワージェネレータＰＧは、外部からの電源電圧を昇圧あるいは降圧して電源電圧ＶＤＤまたは基準電圧ＶＳＳを生成する。

ロジック回路ＬＣは、パワーコントローラＰＣと、コマンドコントローラＣＯＭＣＮＴと、アドレスレジスタＡＤＤＲＥＧ等を備えている。パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＲＣＡを制御する。パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＲＣＡを選択的に起動状態（オン状態）または休止状態（オフ状態）にすることができる。

コマンドコントローラＣＭＤＣは、コマンド・アドレスレシーバＲＣＡから読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラＭＣＮＴを制御する。

コマンド・アドレスレシーバＲＣＡは、メモリセルアレイＭＣＡの動作を決定するコマンドおよびアドレスを受け取る。コマンド・アドレスレシーバＲＣＡは、アドレスとして、例えば、バンクアドレス、ロウアドレス、ページアドレス等を受け取る。

アドレスレジスタＡＤＤＲＥＧは、コマンド・アドレスレシーバＲＣＡから読出し動作、書込み動作等におけるアドレスを受け取り、それらのアドレスに従った選択ページのデータを読み出し、あるいは、選択ページにデータを書き込む。

アドレスレジスタＡＤＤＲＥＧは、バンクアドレスレジスタＢＮＫＲＥＧと、ロウアドレスレジスタＲＯＷＲＥＧと、ページアドレスレジスタＰＧＲＥＧとを備えている。バンクアドレスレジスタＢＮＫＲＥＧは、データ読出しまたはデータ書込み対象のメモリバンクＢＮＫを指定するバンクアドレスを一時的に保持するレジスタである。ロウアドレスレジスタＲＯＷＲＥＧは、データ読出しまたはデータ書込み対象のワード線を指定するロウアドレスを一時的に保持するレジスタである。ページアドレスレジスタＰＧＲＥＧは、データ読出しまたはデータ書込み対象のページを指定するページアドレスを一時的に保持するレジスタである。

ロウアドレスレジスタＲＯＷＲＥＧは、グローバルアドレスレジスタＡＣＴＵＷＲＥＧと、ローカルアドレスレジスタＡＣＴＬＷＲＥＧと、セグメントアドレスレジスタＳＥＧＲＥＧとを備えている。グローバルアドレスレジスタＡＣＴＵＷＲＥＧは、データ読出しまたはデータ書込み対象のグローバルワード線ＧＷＬを指定するグローバルアドレスを一時的に保持するレジスタである。ローカルアドレスレジスタＡＣＴＬＷＲＥＧは、データ読出しまたはデータ書込み対象のローカルワード線ＬＷＬを指定するローカルアドレスを一時的に保持するレジスタである。セグメントアドレスレジスタＳＥＧＲＥＧは、データ読出しまたはデータ書込み対象のメモリセグメントＳＥＧを指定するセグメントアドレスを一時的に保持するレジスタである。

コマンド・アドレスレシーバＲＣＡは、コマンドとして、例えば、アクティブコマンドＡＣＲ、パワーダウンコマンドＰＤ、ディープパワーダウンコマンドＤＰＤ、ＭＲライトコマンドＭＲＷ、ＭＲリードコマンドＭＲＲ、リセットコマンドＲＳＴ等を受け取る。これらのコマンドによって、メモリセルアレイＭＣＡは、様々な動作を実行することができる。

図３は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子は、ＳＴＴ（Spin Transfer Torque）−ＭＴＪ素子である。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬａとビット線ＢＬｂとの間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬｂ側に配置され、ＭＴＪ素子がビット線ＢＬａ側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。

ＴＭＲ（tunneling magnetoresistive）効果を利用したＳＴＴ−ＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図３に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＭＴＪ素子は、電流の方向によって異なるデータを書き込むことができる。

図４は、第１の実施形態に従ったＭＲＡＭの構成を示す図である。本実施形態にようＭＲＡＭは、複数のメモリセグメントＳＥＧ０、ＳＥＧ１を備える。メモリセグメントＳＥＧ０、ＳＥＧ１は、メモリバンクＢＮＫをさらに分割した複数のメモリセルＭＣからなる区分である。各メモリバンクＢＮＫ内のメモリセグメントの数は限定されない。尚、図４は、データ読出し動作におけるＭＲＡＭの等価回路として示されている。例えば、図３のビット線ＢＬｂはセンスアンプＳＡに選択的に接続され、ビット線ＢＬａは基準電圧（例えば、グランド）に固定されている。よって、図４では、ビット線ＢＬａが省略されており、ビット線ＢＬｂがビット線ＢＬ０〜ＢＬ３のいずれかとして表現されている。

本実施形態では、メモリセグメントＳＥＧ０、ＳＥＧ１は、グローバルワード線ＧＷＬ０、ＧＷＬ１を共有している。一方、メモリセグメントＳＥＧ０、ＳＥＧ１は、それぞれ複数のローカルワード線ＬＷＬごとに対応して設けられている。即ち、メモリセグメントＳＥＧ０、ＳＥＧ１は、それぞれ複数のローカルワード線ＬＷＬを個別に有する。メモリセグメントＳＥＧ０に含まれる複数のローカルワード線ＬＷＬとメモリセグメントＳＥＧ１に含まれる複数のローカルワード線ＬＷＬとは、互いに電気的に接続されておらず、個別に独立している。セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１は、それぞれメモリセグメントＳＥＧ０、ＳＥＧ１に対応して設けられている。セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１は、図２のセグメントアドレスレジスタＳＥＧＲＥＧからのセグメントアドレスＳＥＧＡＤＤに基づいて、メモリセグメントＳＥＧ０、ＳＥＧ１を選択的に駆動する。

以下、メモリセグメントＳＥＧ０の構成をより詳細に説明する。尚、メモリセグメントＳＥＧ１はメモリセグメントＳＥＧ０と同様の構成を有するので、その説明を省略する。

グローバルワード線ＧＷＬ０、ＧＷＬ１は、各メモリセグメントＳＥＧ０、ＳＥＧ１においてそれぞれ４本のローカルワード線ＬＷＬに対応して設けられている。例えば、グローバルワード線ＧＷＬ０が選択された場合、メモリセグメントＳＥＧ０内では、グローバルワード線ＧＷＬ０に対応する４本のローカルワード線ＬＷＬ０〜ＬＷＬ３のいずれかが選択可能となる。

複数のビット線ＢＬが、ローカルワード線ＬＷＬと交差するように設けられている。メモリセルＭＣは、ローカルワード線ＬＷＬとビット線ＢＬとの交点に対応して設けられている。

センスアンプＳＡは、４本のビット線ＢＬに対応して設けられている。センスアンプＳＡとビット線ＢＬとの間には、マルチプレクサＭＵＸが設けられている。マルチプレクサＭＵＸは、４本のビット線ＢＬのうちいずれかのビット線ＢＬを選択的にセンスアンプＳＡに接続する。ＣＳＬコントローラＣＳＬＣは、図１のロジック回路ＬＣからアドレスを受けて、そのアドレスに従ってセンスアンプＳＡに接続するビット線ＢＬを決定する。

グローバルワード線ＧＷＬ０、ＧＷＬ１は、グローバルワード線コントローラＧＷＬＣによって選択的に駆動される。同一のメモリセグメント内にある複数のグローバルワード線ＷＬＧＷＬ０、ＧＷＬ１は同時に活性化されず、いずれか一方が、図２のグローバルアドレスレジスタＡＣＴＵＷＲＥＧからのグローバルアドレスＧＷＬＡＤＤに従って選択的に活性化される。

メモリセグメントＳＥＧ０、ＳＥＧ１は、それぞれセグメントコントローラＳＥＧＣ０、ＳＥＧＣ１を備えている。セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１は、メモリセグメントＳＥＧ０、ＳＥＧ１のうちいずれのメモリセグメントのローカルワード線を駆動するかを決定する。

セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１によって選択されたメモリセグメントＳＥＧ０、ＳＥＧ１において、アドレスデコーダＡＤは、図２のローカルアドレスレジスタＡＣＴＬＷＲＥＧからのローカルアドレスＬＷＬＡＤＤに従ってローカルワード線ＬＷＬ０〜ＬＷＬ３のいずれかを選択する。

例えば、セグメントコントローラＳＥＧＣ０は、メモリセグメントＳＥＧ０を選択する。さらに、グローバルワード線ＧＷＬ０を伝達するグローバルアドレスＧＷＬＡＤＤが論理ハイに活性化されている場合、アドレスデコーダＡＤは、メモリセグメントＳＥＧ０内において、グローバルワード線ＧＷＬ０に対応するローカルワード線ＬＷＬ０〜ＬＷＬ３のいずれかを選択的に駆動することができる。

セグメントコントローラＳＥＧＣ１は、メモリセグメントＳＥＧ１を選択する。さらに、グローバルワード線ＧＷＬ１を伝達するグローバルアドレスＧＷＬＡＤＤが論理ハイに活性化されている場合、アドレスデコーダＡＤは、メモリセグメントＳＥＧ１内のローカルワード線ＬＷＬ０〜ＬＷＬ３のいずれかを選択的に駆動することができる。このように、セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１は、メモリセグメントＳＥＧ０、ＳＥＧ１のいずれかを選択することができる。

このように、アドレスデコーダＡＤは、セグメントアドレスＳＥＧＡＤＤ、グローバルアドレスＧＷＬＡＤＤおよびローカルアドレスＬＷＬＡＤＤに基づいて、複数のローカルワード線ＬＷＬ０〜ＬＷＬ３から選択されたいずれかのローカルワード線を駆動する。このように機能するために、アドレスデコーダＡＤは、グローバル論理ゲートＧＧ０、ＧＧ１と、ローカル論理ゲートＬＧ０〜ＬＧ３とを備えている。

グローバル論理ゲートＧＧ０、ＧＧ１は、セグメントコントローラＳＥＧＣ０（またはＳＥＧＣ１）の出力（セグメントアドレスＳＥＧＡＤＤ）およびグローバルワード線コントローラＧＷＬＣの出力（グローバルアドレスＧＷＬＡＤＤ）を受ける。そして、ローバル論理ゲートＧＧ０、ＧＧ１は、セグメントコントローラＳＥＧＣ０およびグローバルワード線コントローラＧＷＬＣの両方が活性化されている場合に、活性化信号を出力する。例えば、グローバルワード線ＷＬＧＷＬ０およびセグメントコントローラＳＥＧＣ０が活性化されている場合、メモリセグメントＳＥＧ０のグローバル論理ゲートＧＧ０が活性化信号として論理ハイを出力する。これにより、グローバル論理ゲートＧＧ０の活性化信号は、メモリセグメントＳＥＧ０内のグローバルワード線ＧＷＬ０に対応するローカルワード線ＬＷＬ０〜ＬＷＬ３に入力される。

ローカル論理ゲートＬＧ０〜ＬＧ３は、グローバル論理ゲートＧＧ０からの出力およびローカルアドレスＬＷＬＡＤＤを受け取る。そして、ローカル論理ゲートＬＧ０〜ＬＧ３は、グローバル論理ゲートＧＧ０の出力が活性化されている場合に、ローカルアドレスＬＷＬＡＤＤに従って、ローカルワード線ＬＷＬ０〜ＬＷＬ３いずれかのローカルワード線ＬＷＬｉ（ｉ＝０〜３）を選択的に駆動する。これにより、グローバルワード線ＧＷＬ０、ＧＷＬ１を共有する複数のメモリセグメントＳＥＧ０、ＳＥＧ１のうち一方のメモリセグメント内において選択されるローカルワード線ＬＷＬｉが駆動される。

このように、ローカルワード線ＬＷＬｉは、グローバルワード線コントローラＧＷＬＣ、セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１およびローカルワード線アドレスＬＷＬＡＤＤによって選択され得る。これにより、アドレスデコーダＡＤは、選択ローカルワード線ＬＷＬｉを選択的に駆動することができる。

センスアンプＳＡ０〜ＳＡ３は、マルチプレクサＭＵＸによって選択されたビット線ＢＬと選択ローカルワード線ＬＷＬｉとに接続された選択メモリセルＭＣに格納されたデータを検出する。マルチプレクサＭＵＸは、ビット線アドレスに基づいてビット線を選択する。ビット線アドレスは、ビット線ＢＬを選択するためにチップの外部から入力される。これにより、メモリセグメントＳＥＧ０内の複数のセンスアンプＳＡ０、ＳＡ１は、それぞれ同時にデータを検出し、ラッチすることができる。よって、本実施形態では、メモリセグメントＳＥＧ０において、複数のメモリセルＭＣのデータが同時に検出される。

グローバルワード線ＧＷＬ０、ＧＷＬ１を共有する複数のメモリセグメントＳＥＧ０、ＳＥＧ１において、複数のセンスアンプＳＡ０〜ＳＡ３は、同時にデータを検出することができる。即ち、４ビットデータがセンスアンプＳＡ０〜ＳＡ３で検出され、ラッチされ得る。勿論、グローバルワード線ＧＷＬ０、ＧＷＬ１を共有するメモリセグメントの数が多ければ、その分、同時に検出されるデータ容量（ページ空間）も大きくなる。

一方、グローバルワード線ＧＷＬ０、ＧＷＬ１を共有する複数のメモリセグメントＳＥＧ０、ＳＥＧ１は、互いに個別に動作してもよい。即ち、メモリセグメントＳＥＧ０のセンスアンプＳＡとメモリセグメントＳＥＧ０のセンスアンプＳＡとは、異なるタイミングでデータを検出することもできる。このような動作は、各メモリセグメントＳＥＧ０、ＳＥＧ１がそれぞれセグメントコントローラＳＥＧＣ０、ＳＥＧＣ２を個別に備えているため可能となる。

グローバルワード線を共有する複数のメモリセグメントＳＥＧ０、ＳＥＧ１はデータバスＤＢも共有している。よって、センスアンプＳＡ０〜ＳＡ３は、共通のデータバスＤＢを介してデータを入出力回路Ｉ／Ｏへ出力し、あるいは、データを入出力回路Ｉ／Ｏから受け取る。

図５は、第１の実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図である。本実施形態では、メモリセグメントＳＥＧ０が入出力回路Ｉ／Ｏから読出しデータを出力し、あるいは、入出力回路Ｉ／Ｏから書込みデータを入力しているときに、メモリセグメントＳＥＧ１が、駆動されるローカルワード線を変更する。逆に、メモリセグメントＳＥＧ１が入出力回路Ｉ／Ｏから読出しデータを出力し、あるいは、入出力回路Ｉ／Ｏから書込みデータを入力しているときに、メモリセグメントＳＥＧ０は、駆動されるローカルワード線を変更する。このように、本実施形態では、メモリセグメントＳＥＧ０とＳＥＧ１とが、交互にデータを出力することができる。即ち、本実施形態は、メモリセグメントＳＥＧ０およびＳＥＧ１をパイプライン制御することができる。

以下、本実施形態によるＭＲＡＭの動作をより詳細に説明する。尚、ＭＲＡＭは、クロック信号ＣＬＫに基づいて動作する。また、本実施形態では、グローバルワード線ＧＷＬ０が選択されてからプリチャージコマンドが発行されるまでの一連の読出し動作（または書込み動作）において、マルチプレクサＭＵＸは、複数のビット線ＢＬ０〜ＢＬ３のうちセンスアンプＳＡ０〜ＳＡ３に接続するビット線を固定している。

まず、ｔ１、ｔ２において、上位アクティブコマンドＡＣＴＵＷおよび下位アクティブコマンドＡＣＴＬＷが発行されている。上位アクティブコマンドＡＣＴＵＷは、グローバルアドレスＧＷＬＡＤＤを含む。従って、上位アクティブコマンドＡＣＴＵＷによって、グローバルワード線ＧＷＬ０、ＧＷＬ１のいずれかが選択される。下位アクティブコマンドＡＣＴＬＷは、セグメントアドレスＳＥＧＡＤＤ、ローカルロウアドレスＬＷＬＡＤＤを含む。従って、下位アクティブコマンドＡＣＴＬＷによって、メモリセグメントＳＥＧ０、ＳＥＧ１のいずれかが選択され、ローカルワード線ＬＷＬ０〜ＬＷＬ３のいずれかが選択され、並びに、センスアンプＳＡに接続されるビット線ＢＬも選択される。従って、データ読出し動作またはデータ書込み動作において、上位アクティブコマンドＡＣＴＵＷおよび下位アクティブコマンドＡＣＴＬＷは、グローバルワード線ＧＷＬ、メモリセグメントＳＥＧ、ローカルワード線ＬＷＬおよびビット線ＢＬを指定することができる。

例えば、ｔ１において、上位アクティブコマンドＡＣＴＵＷは、グローバルワード線ＧＷＬ０を指定するものと仮定する。これにより、グローバルワード線コントローラＧＷＬＣは、グローバルワード線ＧＷＬ０を駆動させる。

ｔ２において、下位アクティブコマンドＡＣＴＬＷ（０）は、メモリセグメントＳＥＧ０、ＳＥＧ１のローカルワード線ＬＷＬ０、ビット線ＢＬ０を指定するものと仮定する。これにより、セグメントコントローラＳＥＧＣおよびアドレスデコーダＡＤは、メモリセグメントＳＥＧ０、ＳＥＧ１の各ローカルワード線ＬＷＬ０を駆動する。また、マルチプレクサＭＵＸは、４本のビット線ＢＬ０をセンスアンプＳＡ０〜ＳＡ３にそれぞれ接続する。

ｔ２〜ｔ３において、センスアンプＳＡ０〜ＳＡ３は、それぞれビット線ＢＬ０とローカルワード線ＬＷＬ０とに接続された４つのメモリセルＭＣのデータを検出する。本実施形態では、センスアンプＳＡ０〜ＳＡ３がこれらのメモリセルＭＣのデータを検出するために、２クロック分の期間を必要とする。

ｔ３〜ｔ６において、リードコマンドＲＤ（０）〜ＲＤ（３）が発行されている。リードコマンドＲＤ（０）〜ＲＤ（３）は、それぞれセンスアンプＳＡ０〜ＳＡ３にラッチされた読出しデータをＭＲＡＭチップの外部へ出力することを指示するコマンドである。センスアンプＳＡ０〜ＳＡ３は、データバスＤＢを共有しているので、それぞれ異なるタイミングでデータをデータバッファＤＱＢおよび入出力回路Ｉ／Ｏへ転送する必要がある。以下、図２のデータバッファＤＱＢおよび入出力回路Ｉ／Ｏは、単に、入出力回路Ｉ／Ｏと呼ぶ。

例えば、リードコマンドＲＤ（０）によってセンスアンプＳＡ０がデータを入出力回路Ｉ／Ｏへ転送し、リードコマンドＲＤ（１）によってセンスアンプＳＡ１がデータを入出力回路Ｉ／Ｏへ転送し、リードコマンドＲＤ（２）によってセンスアンプＳＡ２がデータを入出力回路Ｉ／Ｏへ転送し、並びに、リードコマンドＲＤ（３）によってセンスアンプＳＡ３がデータを入出力回路Ｉ／Ｏへ転送する。これにより、各センスアンプＳＡ０〜ＳＡ３からの読出しデータは、データバスＤＢにおいて衝突しない。

尚、センスアンプＳＡ０〜ＳＡ３は必ずしもその順番でデータを出力する必要はない。また、必ずしもセンスアンプＳＡ０〜ＳＡ３の全てがデータを出力する必要もない。即ち、センスアンプＳＡ０〜ＳＡ３のうち単数または複数のセンスアンプが異なるタイミングでデータを出力してよい。

ここで、本実施形態では、ｔ５までに、メモリセグメントＳＥＧ０内のセンスアンプＳＡ０、ＳＡ１は、リードコマンドＲＤ（０）、ＲＤ（１）に基づいて、すでに読出しデータを入出力回路Ｉ／Ｏへ転送済みである。従って、ｔ５以降、アドレスデコーダＡＤは、メモリセグメントＳＥＧ０内において駆動されるローカルワード線ＬＷＬ０を他のローカルワード線ＬＷＬ１〜ＬＷＬ３のいずれかへ変更してもよい。

本実施形態では、ｔ５とｔ６との間において、下位アクティブコマンドＡＣＴＬＷ（１）が発行されている。下位アクティブコマンドＡＣＴＬＷ（１）は、セグメントＳＥＧ０、ローカルワード線ＬＷＬ１を指定するものとする。これにより、下位アクティブコマンドＡＣＴＬＷ（１）に基づいて、セグメントコントローラＳＥＧＣ０およびアドレスデコーダＡＤは、メモリセグメントＳＥＧ０において、駆動されるローカルワード線をＬＷＬ０からＬＷＬ１へ変更する。

一方、メモリセグメントＳＥＧ１では、ｔ５において、リードコマンドＲＤ（２）に基づいて、センスアンプＳＡ２が、読出しデータを入出力回路Ｉ／Ｏへ転送し、ｔ６において、リードコマンドＲＤ（３）に基づいて、センスアンプＳＡ３が、読出しデータを入出力回路Ｉ／Ｏへ転送する。

このように、第１のメモリセグメントＳＥＧ１において読出しデータが入出力回路Ｉ／Ｏから出力されているときに、セグメントコントローラＳＥＧＣ０およびアドレスデコーダＡＤは、第２のメモリセグメントＳＥＧ０においてグローバルワード線ＧＷＬ０に対応するローカルワード線のうち駆動されるローカルワード線をＬＷＬ０からＬＷＬ１へ変更する。

下位アクティブコマンドＡＣＴＬＷ（１）の発行後、センスアンプＳＡ０、ＳＡ１は、メモリセグメントＳＥＧ０内のローカルワード線ＬＷＬ１およびビット線ＢＬ０に接続されたメモリセルＭＣのデータを検出するために、２クロック分の期間を必要とする。尚、図５では、下位アクティブコマンドＡＣＴＬＷ（１）の発行から、３クロック分の期間の経過後に、リードコマンドＲＤ（４）が発行されている。

ｔ７〜ｔ８において、リードコマンドＲＤ（４）、ＲＤ（５）が発行されている。リードコマンドＲＤ（４）、ＲＤ（５）は、それぞれセンスアンプＳＡ０、ＳＡ１にラッチされた読出しデータをＭＲＡＭチップの外部へ出力することを指示するコマンドである。

ここで、本実施形態では、ｔ７までに、メモリセグメントＳＥＧ１内のセンスアンプＳＡ２、ＳＡ３は、リードコマンドＲＤ（２）、ＲＤ（３）に基づいて、すでにデータを入出力回路Ｉ／Ｏへ転送済みである。従って、ｔ７以降、アドレスデコーダＡＤは、メモリセグメントＳＥＧ１内において駆動されるローカルワード線ＬＷＬ０を他のローカルワード線ＬＷＬ１〜ＬＷＬ３のいずれかへ変更してもよい。

本実施形態では、ｔ７とｔ８との間において、下位アクティブコマンドＡＣＴＬＷ（２）が発行されている。下位アクティブコマンドＡＣＴＬＷ（２）は、セグメントＳＥＧ１、ローカルワード線ＬＷＬ１を指定するものとする。これにより、下位アクティブコマンドＡＣＴＬＷ（２）に基づいて、セグメントコントローラＳＥＧＣ１およびアドレスデコーダＡＤは、メモリセグメントＳＥＧ１において、駆動されるローカルワード線をＬＷＬ０からＬＷＬ１へ変更する。

一方、メモリセグメントＳＥＧ０では、ｔ７において、リードコマンドＲＤ（４）に基づいて、センスアンプＳＡ０が、読出しデータを入出力回路Ｉ／Ｏへ転送し、ｔ８において、リードコマンドＲＤ（５）に基づいて、センスアンプＳＡ１が、読出しデータを入出力回路Ｉ／Ｏへ転送する。

このように、第２のメモリセグメントＳＥＧ０において読出しデータが入出力回路Ｉ／Ｏから出力されているときに、セグメントコントローラＳＥＧＣ１およびアドレスデコーダＡＤは、第１のメモリセグメントＳＥＧ１において駆動されるローカルワード線をＬＷＬ０からＬＷＬ１へ変更する。

下位アクティブコマンドＡＣＴＬＷ（２）の発行後、センスアンプＳＡ２、ＳＡ３は、メモリセグメントＳＥＧ１内のローカルワード線ＬＷＬ１およびビット線ＢＬ０に接続されたメモリセルＭＣのデータを検出するために、２クロック分の期間を必要とする。尚、図５では、下位アクティブコマンドＡＣＴＬＷ（２）の発行から、３クロック分の期間の経過後に、リードコマンドＲＤ（６）が発行されている。

ｔ９〜ｔ１０において、リードコマンドＲＤ（６）、ＲＤ（７）が発行されている。リードコマンドＲＤ（６）、ＲＤ（７）は、それぞれセンスアンプＳＡ２、ＳＡ３にラッチされた読出しデータをＭＲＡＭチップの外部へ出力することを指示するコマンドである。

ここで、本実施形態では、ｔ９までに、メモリセグメントＳＥＧ０内のセンスアンプＳＡ０、ＳＡ１は、リードコマンドＲＤ（４）、ＲＤ（５）に基づいて、すでに読出しデータを入出力回路Ｉ／Ｏへ転送済みである。従って、ｔ９以降、アドレスデコーダＡＤは、メモリセグメントＳＥＧ０内において駆動されるローカルワード線ＬＷＬ１を他のローカルワード線ＬＷＬ０、ＬＷＬ２、ＬＷＬ３のいずれかへ変更してもよい。
本実施形態では、ｔ９とｔ１０との間において、下位アクティブコマンドＡＣＴＬＷ（３）が発行されている。下位アクティブコマンドＡＣＴＬＷ（３）は、セグメントＳＥＧ０、ローカルワード線ＬＷＬ２を指定するものとする。これにより、下位アクティブコマンドＡＣＴＬＷ（３）に基づいて、セグメントコントローラＳＥＧＣ０およびアドレスデコーダＡＤは、メモリセグメントＳＥＧ０において、駆動されるローカルワード線をＬＷＬ１からＬＷＬ２へ変更する。

一方、メモリセグメントＳＥＧ１では、ｔ１０において、リードコマンドＲＤ（６）に基づいて、センスアンプＳＡ２が、読出しデータを入出力回路Ｉ／Ｏへ転送し、ｔ１１において、リードコマンドＲＤ（７）に基づいて、センスアンプＳＡ３が、読出しデータを入出力回路Ｉ／Ｏへ転送する。

このように、第１のメモリセグメントＳＥＧ１において読出しデータが入出力回路Ｉ／Ｏから出力されているときに、セグメントコントローラＳＥＧＣ０およびアドレスデコーダＡＤは、第２のメモリセグメントＳＥＧ０において駆動されるローカルワード線をＬＷＬ１からＬＷＬ２へ変更する。

下位アクティブコマンドＡＣＴＬＷ（３）の発行後、センスアンプＳＡ０、ＳＡ１は、メモリセグメントＳＥＧ０内のローカルワード線ＬＷＬ２およびビット線ＢＬ０に接続されたメモリセルＭＣのデータを検出するために、２クロック分の期間を必要とする。尚、図５では、下位アクティブコマンドＡＣＴＬＷ（３）の発行から、３クロック分の期間の経過後に、リードコマンドＲＤ（８）が発行されている。

ｔ１１〜ｔ１２において、リードコマンドＲＤ（８）、ＲＤ（９）が発行されている。リードコマンドＲＤ（８）、ＲＤ（９）は、それぞれセンスアンプＳＡ０、ＳＡ１にラッチされた読出しデータをＭＲＡＭチップの外部へ出力することを指示するコマンドである。

このように、本実施形態では、セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１は、セグメントアドレスＳＥＧＡＤＤに基づいて独立に動作し、対応するメモリセグメントＳＥＧ０、ＳＥＧ１を選択的に動作させることができる。

メモリセグメントＳＥＧ０およびＳＥＧ１は、読出し動作において、入出力回路Ｉ／Ｏからのデータ出力と、グローバルワード線ＧＷＬ０に対応するローカルワード線のうち駆動されるローカルワード線ＬＷＬ０〜ＬＷＬ３の変更とを交互に繰り返すことができる。即ち、本実施形態は、メモリセグメントＳＥＧ０およびＳＥＧ１をパイプライン制御することができる。これにより、本実施形態によるＭＲＡＭは、読出しデータのバースト長あるいはページ容量を増大させることができる。また、駆動されるグローバルワード線ＧＷＬ０は変更されないので、消費電力も抑制され得る。また、ロウアドレスを変更する度にＡＣＴＵＷとＡＣＴＬＷを変更しないのでコマンド発行回数が減少して良い。

図５では、下位アクティブコマンドＡＣＴＬＷ（０）とリードコマンドＲＤ（０）との間の期間が２クロックであり、他の下位アクティブコマンドＡＣＴＬＷ（１）〜ＡＣＴＬＷ（３）とその直後のリードコマンドＲＤ（４）、ＲＤ（６）、ＲＤ（８）との間の各期間は、３クロックである。下位アクティブコマンドＡＣＴＬＷとリードコマンドＲＤは独立動作可能であるため、それらの間の間隔は、必要最小期間（例えば、２クロック）以上空けてよい。図６は、図５に示す上位アクティブコマンドＡＣＴＵＷ、下位アクティブコマンドＡＣＴＬＷ（０）、リードコマンドＲＤ（０）〜ＲＤ（３）および下位アクティブコマンドＡＣＴＬＷ（１）のビット情報を示す概念図である。図６は、各コマンドを発行順に時系列で表示している。

これらの信号の中で、下位アクティブコマンドＡＣＴＬＷ（０）、ＡＣＴＬＷ（１）は、セグメントフラグＳＦＬＧを含む。セグメントフラグＳＦＬＧは、メモリセグメントＳＥＧ０、ＳＥＧ１ごとにローカルワード線ＬＷＬ０〜ＬＷＬ３の変更が可能であるか否かを示すフラグである。

例えば、下位アクティブコマンドＡＣＴＬＷ（０）において、メモリセグメントＳＥＧ０、ＳＥＧ１のフラグＳＦＬＧがとも立っている。よって、メモリセグメントＳＥＧ０、ＳＥＧ１において、セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１およびアドレスデコーダＡＤは、ローカルワード線ＬＷＬ０を選択できる。

下位アクティブコマンドＡＣＴＬＷ（１）において、メモリセグメントＳＥＧ０のフラグＳＦＬＧが立っている。よって、メモリセグメントＳＥＧ０において、セグメントコントローラＳＥＧＣ０およびアドレスデコーダＡＤは、ローカルワード線ＬＷＬ０をＬＷＬ１へ変更することができる。尚、下位アクティブコマンドＡＣＴＬＷ（１）において、メモリセグメントＳＥＧ１のフラグＳＦＬＧは立っていない。従って、メモリセグメントＳＥＧ１において、ローカルワード線は変更しない。

尚、図６では示されていないが、下位アクティブコマンドＡＣＴＬＷ（２）のセグメントフラグＳＦＬＧは、“００１０”となる。下位アクティブコマンドＡＣＴＬＷ（３）のセグメントフラグＳＦＬＧは、“０００１”となる。

図６のセグメントフラグＳＦＬＧは、４ビットデータである。これは、グローバルワード線を共有するメモリセグメントが４つの場合を想定している。即ち、メモリバンクが４分割されている場合を想定している。この場合、例えば、メモリセグメントＳＥＧ０〜ＳＥＧ３は、読出し動作において、入出力回路Ｉ／Ｏからのデータ出力と、駆動されるローカルワード線の変更とを順番にまたはランダムに繰り返すことができる。

図７は、第１の実施形態によるＭＲＡＭの他の読出し動作を示すタイミング図である。図５では、連続的なバーストリードを示したが、図７のように、同一メモリセグメントＳＥＧ０内において、ローカルワード線を変更しながらデータを読み出してもよい。

例えば、ｔ１１〜ｔ１４において、下位アクティブコマンドＡＣＴＬＷ（０）によってメモリセグメントＳＥＧ０内のローカルワード線ＬＷＬ３が選択されたものとする。この場合、センスアンプＳＡ０、ＳＡ１は、ローカルワード線ＬＷＬ３に接続されたメモリセルＭＣのデータを検出する。リードコマンドＲＤ（０）、ＲＤ（１）によって、センスアンプＳＡ０、ＳＡ１のデータがＭＲＡＭチップの外部へ出力される。

その後、ｔ１５〜ｔ１６において、下位アクティブコマンドＡＣＴＬＷ（１）によってメモリセグメントＳＥＧ０内のローカルワード線ＬＷＬ２が選択されたものとする。この場合、センスアンプＳＡ０、ＳＡ１は、ローカルワード線ＬＷＬ２に接続されたメモリセルＭＣのデータを検出する。リードコマンドＲＤ（４）によって、センスアンプＳＡ０のデータがＭＲＡＭチップの外部へ出力される。

ｔ１２〜ｔ１３において、メモリセグメントＳＥＧ１内において、センスアンプＳＡ２、ＳＡ３も、ローカルワード線ＬＷＬ３に接続されたメモリセルＭＣのデータを検出してもよい。この場合、図７のｔ１７に示すように、リードコマンドＲＤ（２）によって、センスアンプＳＡ２またはＳＡ３のデータがＭＲＡＭチップの外部へ出力される。このように、本実施形態は、ランダムにメモリセグメントまたはローカルワード線を変更しながらデータを読み出すこともできる。

この場合、ローカルワード線の変更時にグローバルワード線ＧＷＬ０の放電および再充電が不要となる。従って、物理的にグローバルワード線を共有し、アドレス空間を考慮した本実施形態は、消費電力効率を向上させ得る。

上記実施形態では、データ読出し動作を説明したが、データ書込み動作においても同様に適用することができる。即ち、本実施形態によるＭＲＡＭは、データ書込み時においても、第１のメモリセグメントＳＥＧ１への書込みデータが入出力部に入力されているときに、セグメントコントローラＳＥＧＣ０およびアドレスデコーダＡＤは、第２のメモリセグメントＳＥＧ０において駆動されるローカルワード線を変更する。逆に、第２のメモリセグメントＳＥＧ０への書込みデータが入出力部に入力されているときに、セグメントコントローラＳＥＧＣ１およびアドレスデコーダＡＤは、第１のメモリセグメントＳＥＧ１において駆動されるローカルワード線を変更する。

これにより、本実施形態では、メモリセグメントＳＥＧ０およびＳＥＧ１は、書込み動作においても、入出力回路Ｉ／Ｏへのデータ入力と、グローバルワード線ＧＷＬ０に対応するローカルワード線のうち駆動されるローカルワード線ＬＷＬ０〜ＬＷＬ３の変更とを交互に繰り返すことができる。即ち、本実施形態は、メモリセグメントＳＥＧ０およびＳＥＧ１をパイプライン制御することができる。その結果、本実施形態によるＭＲＡＭは、書込みデータのバースト長あるいはページ容量を増大させることができる。また、グローバルワード線ＧＷＬ０は変更されないので、消費電力も抑制され得る。

さらに、一つのＡＣＴＵＷコマンドに対し複数のＡＣＴＬＷコマンドを発行できるのでコマンド発行回数が減る。即ち、本実施形態は、コマンド効率がよい。

（第２の実施形態）
第２の実施形態では、ＲＥＡＤコマンドによって第１のメモリセグメントＳＥＧ１の読出しデータが入出力回路Ｉ／Ｏから出力されているときに、あるいは、ＷＲＩＴＥコマンドによって第１のメモリセグメントＳＥＧ１への書込みデータが入出力回路Ｉ／Ｏから入力されているときに、マルチプレクサＭＵＸは、ＡＣＴＬＷコマンドに応じて、第２のメモリセグメントＳＥＧ０においてセンスアンプＳＡ０〜ＳＡ３に接続するビット線ＢＬ０〜ＢＬ３を選択的に活性化することができる。

逆に、ＲＥＡＤコマンドによって第２のメモリセグメントＳＥＧ０の読出しデータが入出力回路Ｉ／Ｏから出力されているときに、あるいは、ＷＲＩＴＥコマンドによって第２のメモリセグメントＳＥＧ０への書込みデータが入出力回路Ｉ／Ｏに入力されているときに、マルチプレクサＭＵＸが、ＡＣＴＬＷコマンドに応じて、第１のメモリセグメントＳＥＧ１においてセンスアンプＳＡ０〜ＳＡ３に接続するビット線ＢＬ０〜ＢＬ３を選択的に活性化することができる。

第２の実施形態によるＭＲＡＭの構成は、図４に示す構成と同様でよい。第２の実施形態によるＭＲＡＭの動作は、基本的に図５または図７に示す動作と同様でよい。ただし、第２の実施形態によるＭＲＡＭは、下位アクティブコマンドＡＣＴＬＷ（０）〜ＡＣＴＬＷ（３）の発行によってビット線アドレスを変更する。

例えば、図５において、マルチプレクサＭＵＸは、下位アクティブコマンドＡＣＴＬＷ（０）に基づいて、メモリセグメントＳＥＧ０、ＳＥＧ１においてセンスアンプＳＡ０〜ＳＡ３に接続されるビット線を選択する。例えば、メモリセグメントＳＥＧ０、ＳＥＧ１において、マルチプレクサＭＵＸは、それぞれビット線ＢＬ０をセンスアンプＳＡ０〜ＳＡ３に接続する。

マルチプレクサＭＵＸは、下位アクティブコマンドＡＣＴＬＷ（１）に基づいて、メモリセグメントＳＥＧ０のセンスアンプＳＡ０、ＳＡ１に接続されるビット線をＢＬ０からＢＬ１へ変更する。

マルチプレクサＭＵＸは、下位アクティブコマンドＡＣＴＬＷ（２）に基づいて、メモリセグメントＳＥＧ１のセンスアンプＳＡ２、ＳＡ３に接続されるビット線をＢＬ０からＢＬ１へ変更する。

マルチプレクサＭＵＸは、下位アクティブコマンドＡＣＴＬＷ（３）に基づいて、メモリセグメントＳＥＧ０のセンスアンプＳＡ０、ＳＡ１に接続されるビット線をＢＬ０からＢＬ１へ変更する。

尚、グローバルワード線ＧＷＬ０が選択されてからプリチャージコマンドが発行されるまでの一連の読出し動作（または書込み動作）において、アドレスデコーダＡＤは、駆動されるローカルワード線ＬＷＬ０を固定している。

このように、第２の実施形態では、メモリセグメントＳＥＧ０およびＳＥＧ１は、読出し動作において、入出力回路Ｉ／Ｏからのデータ出力と、センスアンプＳＡ０〜ＳＡ３に接続されるビット線ＢＬ０〜ＢＬ３の変更とを交互に繰り返すことができる。即ち、第２の実施形態でも、メモリセグメントＳＥＧ０およびＳＥＧ１をパイプライン制御することができる。これにより、本実施形態によるＭＲＡＭは、読出しデータのバースト長あるいはページ容量を増大させることができる。また、駆動されるグローバルワード線ＧＷＬ０および駆動されるローカルワード線ＬＷＬ０は変更されないので、消費電力も抑制され得る。

（変形例）
図８は、第２の実施形態の変形例に従ったＭＲＡＭの構成を示す図である。尚、図８は、データ読出し動作におけるＭＲＡＭの等価回路として示されている。例えば、図３のビット線ＢＬｂはセンスアンプＳＡに選択的に接続され、ビット線ＢＬａは基準電圧（例えば、グランド）に固定されている。よって、図８では、ビット線ＢＬａが省略されており、ビット線ＢＬｂがビット線ＢＬ０〜ＢＬ３のいずれかとして表現されている。

本変形例では、メモリセグメントＳＥＧ０、ＳＥＧ１は、ビット線の延伸方向に配列されており、グローバルワード線ＧＷＬ０、ＧＷＬ１およびデータバスＤＢを物理的には共有していない。

しかし、本変形例のＭＲＡＭの動作は、第２の実施形態によるＭＲＡＭの動作と同じである。従って、グローバルワード線コントローラＧＷＬＣは、メモリセグメントＳＥＧ０およびメモリセグメントＳＥＧ１のグローバルワード線ＧＷＬ０（またはＧＷＬ２）とＧＷＬ２（またはＧＷＬ３）とを共通に同時に駆動する。即ち、メモリセグメントＳＥＧ０、ＳＥＧ１は、グローバルワード線ＧＷＬ０、ＧＷＬ１およびデータバスＤＢを論理的には共有している。また、セグメントコントローラＳＥＧＣ０、ＳＥＧＣ１は、メモリセグメントＳＥＧ０およびメモリセグメントＳＥＧ１のいずれかのローカルワード線ＬＷＬｉを共通に（同時に）駆動する。

そして、第１のメモリセグメントＳＥＧ１の読出しデータが入出力回路Ｉ／Ｏから出力されているときに、あるいは、第１のメモリセグメントＳＥＧ１への書込みデータが入出力回路Ｉ／Ｏに入力されているときに、マルチプレクサＭＵＸが、第２のメモリセグメントＳＥＧ０においてセンスアンプＳＡ０〜ＳＡ３に接続するビット線ＢＬ０〜ＢＬ３を変更する。

逆に、第２のメモリセグメントＳＥＧ０の読出しデータが入出力回路Ｉ／ Ｏから出力されているときに、あるいは、第２のメモリセグメントＳＥＧ０への書込みデータが入出力回路Ｉ／Ｏに入力されているときに、マルチプレクサＭＵＸが、第１のメモリセグメントＳＥＧ１においてセンスアンプＳＡ０〜ＳＡ３に接続するビット線ＢＬ０〜ＢＬ３を変更する。

これにより、複数のメモリセグメントＳＥＧ０、ＳＥＧ１はグローバルワード線ＧＷＬ０、ＧＷＬ１およびデータバスＤＢを共有していないが、本変形例は、第２の実施形態と同様の効果を得ることができる。

本変形例は、第１の実施形態にも適用できる。即ち、図８に示すメモリセグメントＳＥＧ０およびＳＥＧ１は、データの入出力と、グローバルワード線ＧＷＬ０に対応するローカルワード線のうち駆動されるローカルワード線ＬＷＬ０〜ＬＷＬ３の変更とを交互に繰り返し、パイプライン制御されてもよい。

（第３の実施形態）
第３の実施形態は、第１および第２の実施形態の組み合わせである。即ち、第３の実施形態によるＭＲＡＭは、下位アクティブコマンドＡＣＴＬＷ（０）〜ＡＣＴＬＷ（３）の発行時に、駆動されるローカルワード線を変更し、および／または、センスアンプＳＡ０〜ＳＡ３に接続されるビット線を変更する。

従って、第１のメモリセグメントＳＥＧ１の読出しデータが入出力回路Ｉ／Ｏから出力され、または、第１のメモリセグメントＳＥＧ１への書込みデータが入出力回路Ｉ／Ｏに入力されているときに、セグメントコントローラＳＥＧＣ０およびアドレスデコーダＡＤは、第２のメモリセグメントＳＥＧ０においてグローバルワード線ＧＷＬ０に対応するローカルワード線のうち駆動されるローカルワード線ＬＷＬ０を変更することができる（パイプライン制御することができる）。

逆に、第２のメモリセグメントＳＥＧ０の読出しデータが入出力回路Ｉ／Ｏから出力され、または、第２のメモリセグメントＳＥＧ０への書込みデータが入出力回路Ｉ／Ｏに入力されているときに、セグメントコントローラＳＥＧＣ１およびアドレスデコーダＡＤは、第１のメモリセグメントＳＥＧ１において駆動されるローカルワード線ＬＷＬ０を変更することができる（パイプライン制御することができる）。

第１のメモリセグメントＳＥＧ１の読出しデータが入出力回路Ｉ／Ｏから出力されているときに、あるいは、第１のメモリセグメントＳＥＧ１への書込みデータが入出力回路Ｉ／Ｏに入力されているときに、マルチプレクサＭＵＸが、第２のメモリセグメントＳＥＧ０においてセンスアンプＳＡ０〜ＳＡ３に接続するビット線ＢＬ０〜ＢＬ３をパイプライン制御できる。

逆に、第２のメモリセグメントＳＥＧ０の読出しデータが入出力回路Ｉ／Ｏから出力されているときに、あるいは、第２のメモリセグメントＳＥＧ０への書込みデータが入出力回路Ｉ／Ｏに入力されているときに、マルチプレクサＭＵＸが、第１のメモリセグメントＳＥＧ１においてセンスアンプＳＡ０〜ＳＡ３に接続するビット線ＢＬ０〜ＢＬ３をパイプライン制御できる。

第３の実施形態によるＭＲＡＭの構成は、図４に示す構成と同様でよい。第３の実施形態によるＭＲＡＭの動作は、基本的に図５または図７に示す動作と同様でよい。ただし、第３の実施形態によるＭＲＡＭは、下位アクティブコマンドＡＣＴＬＷ（０）〜ＡＣＴＬＷ（３）によってローカルワード線および／またはビット線のアドレスを変更する。これにより、グローバルワード線ＧＷＬ０が選択されてからプリチャージコマンドが発行されるまでの一連の読出し動作（または書込み動作）において、メモリセグメントＳＥＧ０、ＳＥＧ１のいずれのメモリセルＭＣにもアクセスすることができる。さらに、第３の実施形態は、第１および第２の実施形態の効果を有する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＣ・・・メモリセル、ＳＥＧ０、ＳＥＧ１・・・メモリセグメント、ＧＷＬ０、ＧＷＬ１・・・グローバルワード線、ＬＷＬ０〜ＬＷＬ３・・・ローカルワード線、ＢＬ・・・ビット線、ＭＵＸ・・・マルチプレクサ、ＳＡ・・・センスアンプ、ＧＷＬＣ・・・グローバルワード線コントローラ、ＳＥＧＣ０、ＳＥＧＣ１・・・セグメントコントローラ、ＡＤ・・・アドレスデコーダ、ＧＧ０、ＧＧ１・・・グローバル論理ゲート、ＬＧ０〜ＬＧ３・・・ローカル論理ゲート、ＤＢ・・・データバス、Ｉ／Ｏ・・・入出力回路

Claims (9)

1. 複数のローカルワード線と、
   前記ローカルワード線に交差する複数のビット線と、
   前記ローカルワード線と前記ビット線との交点に対応して設けられた複数の不揮発性メモリセルを含み、複数の前記ローカルワード線ごとに対応して設けられた複数のメモリセグメントと、
   複数の前記ビット線ごとに対応して設けられたセンスアンプと、
   複数の前記ローカルワード線に対応して設けられ、前記複数のメモリセグメントにおいて共通に駆動されるグローバルワード線と、
   前記グローバルワード線と該グローバルワード線に対応する複数の前記ローカルワード線との間に接続され、前記グローバルワード線を伝達する信号の論理に基づいて、複数の前記ローカルワード線からローカルワード線を選択的に駆動するデコーダと、
   前記メモリセグメントのそれぞれに設けられ、前記複数のメモリセグメントのうちいずれのメモリセグメントの前記ローカルワード線を駆動するかを決定するセグメントコントローラと、
   前記メモリセグメントの読出しデータを出力し、あるいは、前記メモリセグメントへの書込みデータを入力する入出力部とを備え、
   データ読出しまたはデータ書込み時において、前記複数のメモリセグメントのうち第１のメモリセグメントの読出しデータが前記入出力部から出力されまたは該第１のメモリセグメントへの書込みデータが前記入出力部に入力されているときに、前記セグメントコントローラおよび前記デコーダは、前記複数のメモリセグメントのうち第２のメモリセグメントにおいて、駆動される前記ローカルワード線を変更することを特徴とする半導体記憶装置。
2. 複数のローカルワード線と、
   前記ローカルワード線に交差する複数のビット線と、
   前記ローカルワード線と前記ビット線との交点に対応して設けられた複数の不揮発性メモリセルを含み、複数の前記ローカルワード線ごとに対応して設けられた複数のメモリセグメントと、
   複数の前記ビット線ごとに対応して設けられたセンスアンプと、
   複数の前記ローカルワード線に対応して設けられ、前記複数のメモリセグメントにおいて共通に駆動されるグローバルワード線と、
   前記グローバルワード線と該グローバルワード線に対応する複数の前記ローカルワード線との間に接続され、複数の前記ローカルワード線から或るローカルワード線を選択的に駆動するデコーダと、
   前記メモリセグメントのそれぞれに設けられ、前記複数のメモリセグメントのうちいずれのメモリセグメントの前記ローカルワード線を駆動するかを決定するセグメントコントローラと、
   前記メモリセグメントの読出しデータを出力し、あるいは、前記メモリセグメントへの書込みデータを入力する入出力部とを備えた半導体記憶装置。
3. 前記グローバルワード線を指定するグローバルアドレスと、前記ローカルワード線を指定するローカルアドレスと、前記メモリセグメントを指定するセグメントアドレスとを前記入出力部から受け取って一時的に保持するアドレスレジスタをさらに備え、
   前記複数のメモリセグメントのうち或るメモリセグメントが前記セグメントアドレスに基づいて選択され、選択された該メモリセグメントに対応する前記セグメントコントローラは独立に動作し、
   選択された前記メモリセグメントにおいて、前記デコーダは、前記グローバルアドレスおよび前記ローカルアドレスに基づいて、複数の前記ローカルワード線から或るローカルワード線を選択的に駆動することを特徴とする請求項２に記載の半導体記憶装置。
4. データ読出しまたはデータ書込み時において、前記複数のメモリセグメントのうち第１のメモリセグメントの読出しデータが前記入出力部から出力されまたは該第１のメモリセグメントへの書込みデータが前記入出力部に入力されているときに、前記セグメントコントローラおよび前記デコーダは、前記複数のメモリセグメントのうち第２のメモリセグメントにおいて、選択される前記ローカルワード線を変更することを特徴とする請求項２または請求項３に記載の半導体記憶装置。
5. 前記第２のメモリセグメントの読出しデータが前記入出力部から出力されまたは該第２のメモリセグメントへの書込みデータが前記入出力部に入力されているときに、前記セグメントコントローラおよび前記デコーダは、前記第１のメモリセグメントにおいて、選択される前記ローカルワード線を変更することを特徴とする請求項４に記載の半導体記憶装置。
6. 複数の前記ビット線と前記センスアンプとの間に設けられ、複数の前記ビット線から選択されたビット線を前記センスアンプに接続するマルチプレクサをさらに備え、
   データ読出しまたはデータ書込み時において、前記複数のメモリセグメントのうち第１のメモリセグメントの読出しデータが前記入出力部から出力されまたは該第１のメモリセグメントへの書込みデータが前記入出力部に入力されているときに、前記マルチプレクサは、前記複数のメモリセグメントのうち第２のメモリセグメントにおいて前記センスアンプに接続する前記ビット線を変更することを特徴とする請求項２から請求項５のいずれかに記載の半導体記憶装置。
7. データ読出しまたはデータ書込み時において、前記第２のメモリセグメントの読出しデータが前記入出力部から出力されまたは該第２のメモリセグメントへの書込みデータが前記入出力部に入力されているときに、前記マルチプレクサは、前記第１のメモリセグメントにおいて前記センスアンプに接続する前記ビット線を変更することを特徴とする請求項６に記載の半導体記憶装置。
8. 複数のローカルワード線と、前記ローカルワード線に交差する複数のビット線と、前記ローカルワード線と前記ビット線との交点に対応して設けられた複数の不揮発性メモリセルを含み、複数の前記ローカルワード線ごとに対応して設けられた複数のメモリセグメントと、複数の前記ビット線ごとに対応して設けられたセンスアンプと、複数の前記ローカルワード線に対応して設けられ、前記複数のメモリセグメントにおいて共通に駆動されるグローバルワード線と、前記グローバルワード線と該グローバルワード線に対応する複数の前記ローカルワード線との間に接続され、複数の前記ローカルワード線から或るローカルワード線を選択的に駆動するデコーダと、前記グローバルワード線を指定するグローバルアドレスと、前記ローカルワード線を指定するローカルアドレスと、前記メモリセグメントを指定するセグメントアドレスとを前記入出力部から受け取って一時的に保持するアドレスレジスタと、前記メモリセグメントの読出しデータを出力し、あるいは、前記メモリセグメントへの書込みデータを入力する入出力部とを備えた半導体記憶装置の駆動方法であって、
   前記複数のメモリセグメントのうち或るメモリセグメントが前記セグメントアドレスに基づいて選択され、選択された該メモリセグメントに対応する前記セグメントコントローラを独立に動作させ、
   選択された前記メモリセグメントにおいて、前記グローバルアドレスおよび前記ローカルアドレスに基づいて、複数の前記ローカルワード線から或るローカルワード線を選択的に駆動することを具備した半導体記憶装置の駆動方法。
9. データ読出しまたはデータ書込み時において、前記複数のメモリセグメントのうち第１のメモリセグメントの読出しデータが前記入出力部から出力されまたは該第１のメモリセグメントへの書込みデータが前記入出力部に入力されているときに、前記複数のメモリセグメントのうち第２のメモリセグメントにおいて、選択される前記ローカルワード線を変更することを特徴とする請求項８に記載の半導体記憶装置の駆動方法。

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