JP2013182525A - Igbt model for circuit simulation - Google Patents
Igbt model for circuit simulation Download PDFInfo
- Publication number
- JP2013182525A JP2013182525A JP2012047313A JP2012047313A JP2013182525A JP 2013182525 A JP2013182525 A JP 2013182525A JP 2012047313 A JP2012047313 A JP 2012047313A JP 2012047313 A JP2012047313 A JP 2012047313A JP 2013182525 A JP2013182525 A JP 2013182525A
- Authority
- JP
- Japan
- Prior art keywords
- model
- current
- igbt
- depletion layer
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
本発明は、電界効果トランジスタ及びバイポーラトランジスタを組み合わせて構成される半導体素子であるIGBT(Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ)の、SPICE(Simulation Program with Integrated Circuit Emphasis)などのシミュレータによるシミュレーションに使用するモデルに関する。 The present invention is used for a simulation such as SPICE (Simulation Program with Integrated Circuit Emphasis) of IGBT (Insulated Gate Bipolar Transistor), which is a semiconductor element configured by combining a field effect transistor and a bipolar transistor. Related to the model.
半導体素子の１つとして、IGBTが従来から使用されている。図９は、IGBTの基本構造を示す図である。図９に示すように、IGBTはNch型の電界効果トランジスタ２１とPNP型のバイポーラトランジスタ２２で構成された複合素子である。 As one of the semiconductor elements, an IGBT has been conventionally used. FIG. 9 is a diagram showing a basic structure of the IGBT. As shown in FIG. 9, the IGBT is a composite element composed of an Nch-type field effect transistor 21 and a PNP-type bipolar transistor 22.
このようなIGBTを使用する回路の動作を確認するために、SPICEなどの回路シミュレータを用いたシミュレーションが行われる。この回路シミュレータ上でIGBTの動作を再現するために、多くの素子モデルが提案されている。これまで提案されてきた素子モデルには、IGBTの動作を等価回路に置き直し、等価回路を構成する素子のパラメータを合わせこむことで特性を再現する等価回路モデル（下記特許文献１参照）や、半導体内部の電子・ホール(正孔)の挙動を方程式で定義し、式の計算によりIGBTの特性を再現する物理モデル（下記特許文献２参照）がある。 In order to confirm the operation of a circuit using such an IGBT, a simulation using a circuit simulator such as SPICE is performed. Many device models have been proposed to reproduce the operation of IGBT on this circuit simulator. In the element model that has been proposed so far, an equivalent circuit model (see Patent Document 1 below) that reproduces the characteristics by replacing the operation of the IGBT in the equivalent circuit and combining the parameters of the elements constituting the equivalent circuit, There is a physical model (see Patent Document 2 below) that defines the behavior of electrons and holes (holes) inside a semiconductor by an equation and reproduces the characteristics of the IGBT by calculating the equation.
また、下記特許文献３に示されるように、BJT(Bipolar Junction Transistor：バイポーラトランジスタ)のベースエミッタ間電圧VEBを用いて表される、IGBTにおけるコレクタ電流IC、エミッタ電流IE及びドレイン電流IDrainについて、キルヒホッフの法則を適用して、IE= IC + IDrain が成立するように繰り返し計算(反復計算)を行って、VEBを求め、求められたVEBに基づいて各電流の値を得ることで、IGBTの動作を高精度でシミュレーションすることを提示している。 Further, as shown in Patent Document 3 below, the collector current I C , the emitter current I E and the drain current I in the IGBT are expressed using a base-emitter voltage V EB of a BJT (Bipolar Junction Transistor). For Drain , applying Kirchhoff's law, iterative calculation (iteration calculation) so that I E = I C + I Drain is established, V EB is obtained, and each current is calculated based on the obtained V EB By obtaining the value, it is suggested to simulate the operation of IGBT with high accuracy.
更に、下記特許文献４に示されるように、IGBT内のBJTのベースとコレクタ間にテール電流発生回路を付加することで、ターンOFF波形を表現している。そしてテール電流発生回路は、電流検出回路(ブロックA)、経時変化検出回路(ブロックB)、時間幅制御回路(ブロックC)および増幅回路(ブロックD)の４つのブロックで構成され、電流検出回路(ブロックA)は電流検出用電圧源および電流制御型電圧源で、また経時変化検出回路(ブロックB)はコンデンサCp、抵抗Rpおよび検波用ダイオードD1で、また時間幅制御回路(ブロックC)は抵抗RtおよびコンデンサCtで、また増幅回路(ブロックD)は電圧制御型電圧源Eb、抵抗Rb,ReおよびNPN型BJT Q2で、それぞれ構成される。これら各回路ブロック内の素子のパラメータを調整することで、実測を模擬したテール電流を発生させ、IGBTのターンOFF波形を表現するようにしている。 Furthermore, as shown in Patent Document 4 below, a turn-off waveform is expressed by adding a tail current generation circuit between the base and collector of the BJT in the IGBT. The tail current generation circuit is composed of four blocks: a current detection circuit (block A), a temporal change detection circuit (block B), a time width control circuit (block C), and an amplification circuit (block D). (Block A) is a voltage source for current detection and a current control type voltage source.Aging detection circuit (Block B) is a capacitor Cp, a resistor Rp and a detection diode D1, and a time width control circuit (Block C) is The resistor Rt and the capacitor Ct, and the amplifier circuit (block D) are configured by a voltage control type voltage source Eb, resistors Rb and Re, and an NPN type BJT Q2. By adjusting the parameters of the elements in each of these circuit blocks, a tail current that simulates actual measurement is generated to represent the IGBT turn-off waveform.
IGBTの過渡特性の特徴として、ターンオフ時のテール電流がある。テール電流とは、IGBTがオン状態の時にベース層（N-層）に蓄積されている少数キャリアのホールが、ターンオフの時にベース層から掃きだされ、もしくは電子対と再結合し消滅することによって流れる電流のことである。 A characteristic of IGBT transient characteristics is tail current at turn-off. The tail current means that minority carrier holes accumulated in the base layer (N-layer) when the IGBT is on are swept from the base layer when turned off, or recombine with electron pairs and disappear. It is a flowing current.
このテール電流を模擬する方法として、従来の等価回路モデルでは、テール電流模擬回路を等価回路モデル中に構成していた。図１０は、特許文献１で提案されている等価回路モデルを示す図である。この等価回路モデルは、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：MOS型電界効果トランジスタ)モデル３１、BJTモデル３２及びテール電流を流すための電流源モデル３３を等価回路中に具備しており、この電流源３３の電流値を抵抗３４、コンデンサ３５及び電流源３６で構成された等価回路で計算することにより、テール電流を模擬している。 As a method for simulating the tail current, in the conventional equivalent circuit model, the tail current simulation circuit is configured in the equivalent circuit model. FIG. 10 is a diagram showing an equivalent circuit model proposed in Patent Document 1. In FIG. This equivalent circuit model includes a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) model 31, a BJT model 32, and a current source model 33 for flowing a tail current in the equivalent circuit. The tail current is simulated by calculating the current value of the source 33 with an equivalent circuit including a resistor 34, a capacitor 35, and a current source 36.
しかし、この等価回路モデルでは、テール電流を合わせこむために抵抗３４及びコンデンサ３５のパラメータをフィッティングする必要がある。テール電流の流れ方はIGBTの構造、負荷や温度などの回路条件に依存している。そのため、構造や回路条件ごとにパラメータフィッティングを行う必要があり、あらゆる条件に対応可能なモデルとすることが非常に困難である。 However, in this equivalent circuit model, it is necessary to fit the parameters of the resistor 34 and the capacitor 35 in order to adjust the tail current. The way the tail current flows depends on the IGBT structure, circuit conditions such as load and temperature. Therefore, it is necessary to perform parameter fitting for each structure and circuit condition, and it is very difficult to make a model that can handle all conditions.
また、従来の物理モデルでは、MOSFETやBJTやDiodeといった半導体素子と電流源を組み合わせた回路を構成し、過渡的に流れる電流を電流源で模擬している。この電流源の値を物理的な挙動を考慮した式で模擬している。 In the conventional physical model, a circuit combining a semiconductor element such as MOSFET, BJT, and Diode and a current source is configured, and a transient current is simulated by the current source. The value of this current source is simulated by an equation that takes into account physical behavior.
図１１は、特許文献２で提案されている物理モデルの回路構成を示す図である。図１１に示される物理モデルは、MOSFETモデル４１、ダイオードモデル４２及び４３、電流源４４及び４５で構成されており、ターンオフ時のテール電流を決定するのはベース層中でのホールの再結合を模擬する電流源４４及びベース層からエミッタへのホールの掃きだしを模擬する電流源４５であり、これらの電流源４４，４５の電流値の計算に、ベース層中の空乏層幅xjを使用している。図１１に示される物理モデルでは、空乏層幅xjを、コレクタ−エミッタ間の電圧VCE、誘電率ε、素電荷q、ベース層濃度Nbを使用して、以下に示す式１により計算している。 FIG. 11 is a diagram illustrating a circuit configuration of a physical model proposed in Patent Document 2. In FIG. The physical model shown in FIG. 11 includes a MOSFET model 41, diode models 42 and 43, and current sources 44 and 45. The tail current at turn-off is determined by recombination of holes in the base layer. A current source 44 for simulating and a current source 45 for simulating the sweeping of holes from the base layer to the emitter, and the depletion layer width xj in the base layer is used to calculate the current values of these current sources 44 and 45. Yes. In the physical model shown in FIG. 11, the depletion layer width xj is calculated by the following equation 1 using the collector-emitter voltage VCE, dielectric constant ε, elementary charge q, and base layer concentration Nb. .
また、上記式１を使用している従来の物理モデルでは、ベース層濃度Nbを一定として計算を行っている。しかし、現在のIGBTは、図１２に示すように、裏面コレクタ側に高濃度のn+層（FS層 = Field Stop層）を設けて耐圧を確保する構造になっている。したがって、現在のIGBTについて従来の物理モデルで空乏層幅を計算した場合には、図１３に示すように、コレクタ−エミッタ間の電圧が高い領域で空乏層幅に乖離が発生し、ある電圧以上では空乏層幅が実際のベース層幅以上になってしまい、回路シミュレーションを正常に実行することが不可能になってしまう。 Further, in the conventional physical model using Equation 1, the calculation is performed with the base layer concentration Nb being constant. However, as shown in FIG. 12, the current IGBT has a structure in which a high concentration n + layer (FS layer = Field Stop layer) is provided on the back collector side to ensure a breakdown voltage. Therefore, when the depletion layer width is calculated using the conventional physical model for the current IGBT, as shown in FIG. 13, the depletion layer width varies in a region where the collector-emitter voltage is high, and exceeds a certain voltage. Then, the width of the depletion layer becomes larger than the actual width of the base layer, and it becomes impossible to execute the circuit simulation normally.
そこで本発明の第１の目的は、空乏層幅xjの計算に、ホール濃度及び電子濃度を考慮することで、IGBTの過渡特性、特にターンオフ時の挙動を精度良くシミュレートすることが可能なIGBTモデルを提供することである。 Therefore, a first object of the present invention is to consider IGBT transient characteristics, in particular, turn-off behavior with high accuracy by taking into account hole concentration and electron concentration in the calculation of the depletion layer width xj. Is to provide a model.
また本発明の第２の目的は、前記空乏層幅xjの計算に、ホール濃度及び電子濃度の計算に使用するホール速度及び電子速度の印加電界依存性を考慮することで、さらにターンオフ時の挙動を精度良くシミュレートすることが可能なIGBTモデルを提供することである。 The second object of the present invention is to further consider the behavior at turn-off by taking into account the applied electric field dependence of the hole velocity and electron velocity used for calculating the hole concentration and electron concentration in the calculation of the depletion layer width xj. It is to provide an IGBT model that can accurately simulate the above.
本発明の第３の目的は、前記空乏層幅xjの計算に、さらにベース濃度を変換する機能を追加することで、FS層を有するIGBT等、ベース層濃度が変化する構造のIGBTについても、ターンオフ時の挙動を精度良くシミュレートすることが可能なIGBTモデルを提供することである。 The third object of the present invention is to add an additional function of converting the base concentration to the calculation of the depletion layer width xj, so that an IGBT having a structure in which the base layer concentration changes, such as an IGBT having an FS layer, It is to provide an IGBT model that can accurately simulate the behavior at turn-off.
上記第１の目的を達成するために本発明の請求項１記載の発明は、ゲート端子、エミッタ端子、コレクタ端子を有し、MOSFETモデル、Diodeモデル、電流源モデルで構成されるIGBTモデルであって、前記電流源モデルの電流値計算に使用する空乏層幅の導出において、ベース層濃度だけでなく、過渡的に変化するホール濃度及び電子濃度を使用することを特徴としている。 In order to achieve the first object, an invention according to claim 1 of the present invention is an IGBT model having a gate terminal, an emitter terminal, and a collector terminal and comprising a MOSFET model, a Diode model, and a current source model. Thus, in deriving the depletion layer width used for calculating the current value of the current source model, not only the base layer concentration but also transiently changing hole concentration and electron concentration are used.
上記第２の目的を達成するために本発明の請求項２記載の発明は、請求項１記載のIGBTモデルにおいて、前記電子濃度及びホール濃度の計算に使用する電子速度及びホール速度を、前記エミッタ端子−コレクタ端子間の印加電界により変化させることを特徴としている。 In order to achieve the second object, according to a second aspect of the present invention, in the IGBT model according to the first aspect, the electron velocity and the hole velocity used for the calculation of the electron concentration and the hole concentration are set as the emitter. It is characterized by being changed by an applied electric field between the terminal and the collector terminal.
上記第３の目的を達成するために本発明の請求項３記載の発明は、請求項１及び請求項２記載のIGBTモデルにおいて、電流源モデルの電流値計算に使用する空乏層幅の導出に使用するベース層濃度について、前記コレクタ−エミッタ間の印加電圧に従って変化する可変濃度とすることを特徴としている。 In order to achieve the third object, the invention according to claim 3 of the present invention is a method for deriving a depletion layer width used for calculating a current value of a current source model in the IGBT model according to claims 1 and 2. The base layer concentration used is a variable concentration that varies according to the voltage applied between the collector and the emitter.
上述した本発明の請求項１記載の発明によれば、過渡変化時にベース層に蓄積されるホール濃度及び電子濃度を使用して空乏層幅を計算することが可能となり、その結果、ターンオフ時のテール電流を精度よく模擬することが可能となる。 According to the first aspect of the present invention described above, the depletion layer width can be calculated using the hole concentration and the electron concentration accumulated in the base layer at the time of a transient change. It becomes possible to accurately simulate the tail current.
また上述した本発明の請求項２記載の発明によれば、ホール濃度及び電子濃度の計算に使用するホール速度及び電子速度の印加電界依存性を考慮することで、さらにターンオフ時の挙動を精度良くシミュレートすることが可能となる。 Further, according to the invention described in claim 2 of the present invention described above, the behavior at the time of turn-off is further improved by considering the applied electric field dependence of the hole velocity and the electron velocity used for the calculation of the hole concentration and the electron concentration. It becomes possible to simulate.
また上述した本発明の請求項３記載の発明によれば、ベース層濃度が裏面コレクタ側で変化するFS層を有するIGBT等、ベース層濃度が変化する構造のIGBTに対しても、精度良く空乏層幅を計算することが可能となり、これによりターンオフ時の挙動を精度よく模擬することが可能となる。 According to the invention described in claim 3 of the present invention described above, depletion with high accuracy is also possible for an IGBT having a structure in which the base layer concentration changes, such as an IGBT having an FS layer in which the base layer concentration changes on the back collector side. It is possible to calculate the layer width, which makes it possible to accurately simulate the behavior at turn-off.
以下、本発明の実施の形態について、詳細に説明する。
［実施形態１］
図１は、本発明の第１の実施形態に係るIGBTモデルの回路構成を示す図である。図１に示すIGBTモデルは、同図に示すように、ゲート端子G、エミッタ端子E、コレクタ端子Cを有している。
Hereinafter, embodiments of the present invention will be described in detail.
[Embodiment 1]
FIG. 1 is a diagram showing a circuit configuration of an IGBT model according to the first embodiment of the present invention. The IGBT model shown in FIG. 1 has a gate terminal G, an emitter terminal E, and a collector terminal C as shown in the figure.
ゲート端子GにはNch型MOSFETモデル１１のゲート電極G1が接続され、エミッタ端子EにはMOSFETモデル１１のソース電極S1及びバルク電極B1、ダイオードモデル１２のアノード電極A1が接続される。一方コレクタ端子Cには、ダイオードモデル１３のアノード電極A2が接続される。また、MOSFETモデル１１のドレイン電極D1、ダイオードモデル１２のカソード電極K1及びダイオードモデル１３のカソード電極K2が接続される。さらに、コレクタ端子C−エミッタ端子E間に電流源IPCモデル１４及び電圧計１６が、コレクタ端子C−MOSFETモデル１１のドレイン電極D1間に電流源IQモデル１５が接続される。 The gate terminal G is connected to the gate electrode G1 of the Nch type MOSFET model 11, and the emitter terminal E is connected to the source electrode S1 and bulk electrode B1 of the MOSFET model 11 and the anode electrode A1 of the diode model 12. On the other hand, the anode electrode A2 of the diode model 13 is connected to the collector terminal C. Further, the drain electrode D1 of the MOSFET model 11, the cathode electrode K1 of the diode model 12, and the cathode electrode K2 of the diode model 13 are connected. Further, a current source IPC model 14 and a voltmeter 16 are connected between the collector terminal C and the emitter terminal E, and a current source IQ model 15 is connected between the drain electrode D1 of the collector terminal C and the MOSFET model 11.
図１に示すIGBTモデルにおいて、電流源IPCモデル１４はコレクタ端子Cに流れるホール電流を、電流源IQモデル１５はベース層の電荷蓄積による電流を模擬しており、どちらも空乏層幅xjの関数となっている。 In the IGBT model shown in FIG. 1, the current source IPC model 14 simulates the hole current flowing through the collector terminal C, and the current source IQ model 15 simulates the current due to charge accumulation in the base layer, both of which are functions of the depletion layer width xj. It has become.
電流源モデル１４、１５の電流値計算に使用する空乏層幅xjは、ベース層濃度Nb、コレクタ端子C−エミッタ端子E間の電圧VCE、誘電率ε、素電荷q、ホール濃度p、電子濃度n、電流源IPCモデル１４の電流IPC、MOSFETモデル１１のドレイン電流ID、ホール速度vp及び電子速度vnを使用して、以下に示す式２により計算される。 The depletion layer width xj used for the current value calculation of the current source models 14 and 15 is the base layer concentration Nb, the voltage VCE between the collector terminal C and the emitter terminal E, the dielectric constant ε, the elementary charge q, the hole concentration p, and the electron concentration. n, the current IPC of the current source IPC model 14, the drain current ID of the MOSFET model 11, the hole velocity vp, and the electron velocity vn are used to calculate the following equation (2).
上記式２を使用した空乏層幅xj(t)の計算は、以下のようにして行われる。ベース層濃度Nbはデバイス毎に規定される一定値（Nb0）を、コレクタ端子−エミッタ端子間電圧VCE、ホール電流IPC、ドレイン電流IDは、一つ前の計算ステップにて計算された結果（VCE(t-Δt)、IPC(t-Δt)、ID(t-Δt)）を使用する。また、ホール速度vp及び電子速度vnとして、定常オン状態での一定値を使用する。これらの値を前述した式２に代入し、空乏層幅xj(t)を導出する。 The calculation of the depletion layer width xj (t) using the above equation 2 is performed as follows. Base layer concentration Nb is a constant value (Nb0) defined for each device. Collector terminal-emitter terminal voltage VCE, Hall current IPC, and drain current ID are the results calculated in the previous calculation step (VCE (t-Δt), IPC (t-Δt), ID (t-Δt)). Also, constant values in the steady on state are used as the hole velocity vp and the electron velocity vn. By substituting these values into the above-described equation 2, the depletion layer width xj (t) is derived.
前記方法にて計算された空乏層幅xj(t)と、デバイスシミュレーションによる空乏層幅の結果を図２に、ターンオフ時のテール電流ICを実測と比較した結果を図３に示す。図２及び図３に示す比較結果は、本発明の第１の実施形態に係るIGBTモデルの使用により、空乏層幅の挙動、さらにはターンオフ時のテール電流の挙動が精度良く一致させることができることを示すものである。
［実施形態２］
図４は、本発明の第２の実施形態に係るIGBTモデルの回路構成を示す図である。図４に示す本発明の第２の実施形態に係るIGBTモデルは、本発明の第１の実施形態で示したIGBTモデルの等価回路図に、ホール・電子速度変換ブロック１７を追加したモデルである。
FIG. 2 shows the result of the depletion layer width xj (t) calculated by the above method and the depletion layer width obtained by device simulation, and FIG. 3 shows the result of comparison of the tail current IC at turn-off with the actual measurement. The comparison results shown in FIGS. 2 and 3 show that the use of the IGBT model according to the first embodiment of the present invention enables the behavior of the depletion layer width and the behavior of the tail current at turn-off to be accurately matched. Is shown.
[Embodiment 2]
FIG. 4 is a diagram showing a circuit configuration of an IGBT model according to the second embodiment of the present invention. The IGBT model according to the second embodiment of the present invention shown in FIG. 4 is a model obtained by adding a hole / electron velocity conversion block 17 to the equivalent circuit diagram of the IGBT model shown in the first embodiment of the present invention. .
このホール・電子速度変換ブロック１７では、上記式２の空乏層幅xjの計算式に使用するホール速度vp及び電子速度vnを、コレクタ端子−エミッタ端子間電圧VCEに応じて変換する。具体的には、図５に示すホール及び電子のドリフト速度の電界依存性に従い、一つ前の計算ステップにて計算されたVCE(t-Δt)から、次のステップの計算で使用するホール速度vp(t)及び電子速度vn(t)を導出する。 The hole / electron velocity conversion block 17 converts the hole velocity vp and the electron velocity vn used in the calculation formula of the depletion layer width xj in the above equation 2 according to the voltage VCE between the collector terminal and the emitter terminal. Specifically, according to the electric field dependence of the hole and electron drift velocities shown in FIG. 5, the hole velocity used in the calculation of the next step is calculated from VCE (t−Δt) calculated in the previous calculation step. Deriving vp (t) and electron velocity vn (t).
図４に示す本発明の第２の実施形態に係るIGBTモデルを使用して計算された空乏層幅と、デバイスシミュレーションによる空乏層幅の結果を図６に示す。図１に示す本発明の第１の実施形態に係るIGBTの一定速度での計算モデルに比べ、さらに空乏層幅の挙動が精度よく一致していることが確認できる。
［実施形態３］
図７は、本発明の第３の実施形態に係るIGBTモデルの回路構成を示す図である。図７に示す本発明の第３の実施形態に係るIGBTモデルは、図４に示した本発明の第２の実施形態で示したIGBTモデルの等価回路図に、ベース濃度変換ブロック１８を追加したモデルである。
FIG. 6 shows the result of the depletion layer width calculated using the IGBT model according to the second embodiment of the present invention shown in FIG. 4 and the depletion layer width by device simulation. Compared with the calculation model at a constant speed of the IGBT according to the first embodiment of the present invention shown in FIG. 1, it can be confirmed that the behavior of the depletion layer width is more accurately matched.
[Embodiment 3]
FIG. 7 is a diagram showing a circuit configuration of an IGBT model according to the third embodiment of the present invention. The IGBT model according to the third embodiment of the present invention shown in FIG. 7 is obtained by adding a base concentration conversion block 18 to the equivalent circuit diagram of the IGBT model shown in the second embodiment of the present invention shown in FIG. It is a model.
このベース濃度変換ブロック１８では、上記式２の空乏層幅xjの計算式に使用するベース濃度Nbを変換する。具体的には、ゲートをオフにした状態でコレクタに電圧を印加した時の定常状態での空乏層幅が図８に示すデバイスシミュレーションによる空乏層幅に一致するよう、ベース濃度を変換する。変換式の一例を、以下の式３に示す。 The base concentration conversion block 18 converts the base concentration Nb used in the formula for calculating the depletion layer width xj in the above equation 2. Specifically, the base concentration is converted so that the depletion layer width in a steady state when a voltage is applied to the collector with the gate turned off matches the depletion layer width obtained by the device simulation shown in FIG. An example of the conversion equation is shown in Equation 3 below.
このように本発明の第３の実施形態に係るIGBTモデルの使用により、例えばFS（Field Stop）構造のIGBTのようにベース濃度が一定でないIGBTに対しても、空乏層幅及びターンオフ時のテール電流を精度良く模擬することが可能となる。 As described above, by using the IGBT model according to the third embodiment of the present invention, the depletion layer width and the tail at the turn-off time can be obtained even for an IGBT having a non-constant base concentration, such as an IGBT having a FS (Field Stop) structure. It becomes possible to simulate the current with high accuracy.
11、21、31、41 MOSFETモデル
12、13、42、43 ダイオードモデル
14、15、33、36、44、45 電流源モデル
16 電圧計モデル
17 速度テーブルデータブロック
18 ベース濃度変換ブロック
22、32 BJTモデル
34 抵抗モデル
35 コンデンサモデル
G ゲート端子
C コレクタ端子
E エミッタ端子
G1 ゲート電極
D1 ドレイン電極
S1 ソース電極
B1 バルク電極
A1、A2 アノード電極
K1、K2 カソード電極
11, 21, 31, 41 MOSFET models
12, 13, 42, 43 Diode model
14, 15, 33, 36, 44, 45 Current source model
16 Voltmeter model
17 Speed table data block
18 Base density conversion block
22, 32 BJT model
34 Resistance model
35 capacitor model
G Gate terminal
C Collector terminal
E Emitter terminal
G1 gate electrode
D1 Drain electrode
S1 Source electrode
B1 Bulk electrode
A1, A2 Anode electrode
K1, K2 cathode electrode
Claims (3)
Nch型MOSFETモデルと、ダイオードモデルと、電流源モデルで構成され、前記電流源モデルの電流値が空乏層幅の関数として定義され、前記空乏層幅の計算に電子濃度及びホール濃度を用いることを特徴とするIGBTモデル。 In an IGBT model for circuit simulation having a gate terminal, an emitter terminal, and a collector terminal,
It is composed of an Nch type MOSFET model, a diode model, and a current source model, and the current value of the current source model is defined as a function of the depletion layer width, and the electron concentration and the hole concentration are used for the calculation of the depletion layer width. A featured IGBT model.
3. The IGBT model according to claim 1, wherein a base concentration value used for calculation of the depletion layer width is changed by an applied voltage between the emitter terminal and the collector terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012047313A JP2013182525A (en) | 2012-03-02 | 2012-03-02 | Igbt model for circuit simulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012047313A JP2013182525A (en) | 2012-03-02 | 2012-03-02 | Igbt model for circuit simulation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013182525A true JP2013182525A (en) | 2013-09-12 |
Family
ID=49273113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012047313A Pending JP2013182525A (en) | 2012-03-02 | 2012-03-02 | Igbt model for circuit simulation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013182525A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103792478A (en) * | 2014-02-24 | 2014-05-14 | 东南大学 | Method for simulating direct-current feature of insulated gate bipolar transistor |
| JP2016173727A (en) * | 2015-03-17 | 2016-09-29 | 株式会社日立製作所 | Simulation circuit model and calculation method of switching waveform of simulation circuit model |
| CN107766609A (en) * | 2017-09-06 | 2018-03-06 | 全球能源互联网研究院有限公司 | The stray inductance extracting method and device of a kind of IGBT module |
| CN109885884A (en) * | 2019-01-21 | 2019-06-14 | 广州供电局有限公司 | IGBT module analysis of fatigue processing method and semiconductor devices processing method |
| JP2022108936A (en) * | 2021-01-14 | 2022-07-27 | 三菱電機株式会社 | Simulation model and simulation method |
-
2012
- 2012-03-02 JP JP2012047313A patent/JP2013182525A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103792478A (en) * | 2014-02-24 | 2014-05-14 | 东南大学 | Method for simulating direct-current feature of insulated gate bipolar transistor |
| JP2016173727A (en) * | 2015-03-17 | 2016-09-29 | 株式会社日立製作所 | Simulation circuit model and calculation method of switching waveform of simulation circuit model |
| CN107766609A (en) * | 2017-09-06 | 2018-03-06 | 全球能源互联网研究院有限公司 | The stray inductance extracting method and device of a kind of IGBT module |
| CN109885884A (en) * | 2019-01-21 | 2019-06-14 | 广州供电局有限公司 | IGBT module analysis of fatigue processing method and semiconductor devices processing method |
| JP2022108936A (en) * | 2021-01-14 | 2022-07-27 | 三菱電機株式会社 | Simulation model and simulation method |
| JP7407749B2 (en) | 2021-01-14 | 2024-01-04 | 三菱電機株式会社 | Simulation model and simulation method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6251310B2 (en) | Measuring method of current-voltage characteristics | |
| JP2013182525A (en) | Igbt model for circuit simulation | |
| Oakley et al. | Large-signal reliability analysis of SiGe HBT cascode driver amplifiers | |
| JP5117926B2 (en) | Inverter simulation apparatus and inverter simulation program | |
| Sochor et al. | A fast and accurate SiC MOSFET compact model for virtual prototyping of power electronic circuits | |
| JP6936341B2 (en) | Current-voltage characteristic measurement method | |
| Kloosterman et al. | Efficient parameter extraction for the Mextram model | |
| Rodríguez et al. | Reconfigurable Special Test Circuit of physics-based IGBT models parameter extraction | |
| Raffa et al. | A new analog behavioral SPICE macro model with self-heating effects and 3rd quadrant behavior for Silicon Carbide Power MOSFETs | |
| JP5299062B2 (en) | Method for simulating transient characteristics of IGBT | |
| JP2006049818A (en) | Simulation method of electrostatic discharge protect circuit | |
| JP2009251862A (en) | Simulation circuit for mos transistor | |
| US10073935B2 (en) | Simplified zener diode DC spice model | |
| Asparuhova et al. | IGBT behavioral PSpice model | |
| CN116540044A (en) | Semiconductor test circuit and method | |
| Apeldoorn et al. | An electrical model of a NPT-IGBT including transient temperature effects realized with PSpice device equations modeling | |
| CN111898281A (en) | SiC IGBT device behavior model building method | |
| JP5147105B2 (en) | IGBT simulation apparatus and IGBT simulation program | |
| Stark et al. | Analysis of parameters determining nominal dynamic performance of 1.2 kV SiC power MOSFETs | |
| US8429592B2 (en) | N/P configurable LDMOS subcircuit macro model | |
| TW202103040A (en) | Simulation method of power metal oxide semiconductor transistor | |
| JP5476674B2 (en) | Semiconductor device simulation circuit | |
| Oakley et al. | On the reliability of SiGe HBT cascode driver amplifiers | |
| JP3649828B2 (en) | Method for creating equivalent circuit model of heterojunction bipolar transistor and circuit simulator | |
| JPH08327698A (en) | Method and system for simulating circuit |