Nothing Special   »   [go: up one dir, main page]

JP2013165230A - 吸着コレット及び半導体装置の製造方法 - Google Patents

吸着コレット及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2013165230A
JP2013165230A JP2012028576A JP2012028576A JP2013165230A JP 2013165230 A JP2013165230 A JP 2013165230A JP 2012028576 A JP2012028576 A JP 2012028576A JP 2012028576 A JP2012028576 A JP 2012028576A JP 2013165230 A JP2013165230 A JP 2013165230A
Authority
JP
Japan
Prior art keywords
semiconductor chip
elastic body
collet
suction
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012028576A
Other languages
English (en)
Inventor
Fuyuki Ito
冬樹 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2012028576A priority Critical patent/JP2013165230A/ja
Publication of JP2013165230A publication Critical patent/JP2013165230A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

【課題】本発明は、ダイシングテープからピックアップする際に半導体チップを良好に吸着可能で、半導体チップのオーバーハング部における反りや撓みの発生を抑制して、半導体チップの破損を抑制可能な吸着コレット及び半導体装置の製造方法を提供することを課題とする。
【解決手段】第１の半導体チップ１４上に、Ｘ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着する吸着コレット６０であって、第２の半導体チップ２１の角部２１Ｅを吸着する第１の部分６３を第１の弾性体６７で構成し、第２の半導体チップ２１の角部２１Ｅを吸着する部分以外の第２の部分６４を第１の弾性体６７よりも硬い第２の弾性体６８で構成する。
【選択図】図１０

Description

本発明は、吸着コレット及び半導体装置の製造方法に関する。
特許文献１には、ベース基板（配線基板）に搭載された下段の半導体チップから上段の半導体チップがオーバーハングするように積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）型の半導体装置が開示されている。
上段の半導体チップは、ダイボンディング用コレットにより下段の半導体チップ上に搭載される。
また、特許文献２には、両端面に開口する吸引孔を有する弾性体の一方の開口に真空源が接続され、他方の開口により半導体チップを吸着、搬送する吸着コレットにおいて、半導体チップと接するコレット先端部の硬度をコレット本体の硬度よりも高くすることが開示されている。
コレット先端部は、コレット本体の平坦な端面の外周部に配置されている。このため、コレット先端部の内側には、コレット本体の平坦な端面を露出する空間が形成されている。
特開２００１−２１７３８３号公報 特開２００５−８６０４７号公報
ところで、近年、携帯機器の小型・薄型化により、携帯機器に搭載される半導体装置の構成要素である半導体チップの薄厚化が望まれている。
弾性体からなる吸着面を有するダイボンディング用コレットにより、薄板化された上段の半導体チップを下段の半導体チップからオーバーハングするように積層する際、第２の半導体チップのオーバーハング量が大きいと、下段の半導体チップと重ならない部分で弾性体が反発する。
これにより、上段の半導体チップに反りが発生し、配線基板と接触することで、上段の半導体チップにチップクラックが発生する恐れがあった。
さらに、上段の半導体チップの裏面に、接着部材であるＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）が配置されている場合には、上段の半導体チップのオーバーハング部が沿った状態で配線基板に接着される恐れもあった。
また、特許文献２に記載の吸着コレットを用いた場合、硬度の高い先端部の内側には空間が形成されているため、下段の半導体チップに対してオーバーハングするように上段の半導体チップをダイボンディングする際、コレット先端部により上段の半導体チップに曲げ応力が発生し、上段の半導体チップにチップクラックが発生する恐れがあった。
さらに、特許文献２に記載の吸着コレットを用いた場合、コレットの吸着面の周囲に硬度の高い材料を配置しているため、ダイシングテープから切断された半導体チップをピックアップする際に、薄型化された半導体チップ（例えば、厚さが５０μｍ以下）を精度良くピックアップできない恐れもあった。
本発明の一観点によれば、配線基板上に搭載された第１の半導体チップ上に、第１の方向において該第１の半導体チップからはみ出すように第２の半導体チップを接着する吸着コレットであって、少なくとも前記第２の半導体チップの角部を吸着する部分が、第１の弾性体で構成され、前記第２の半導体チップの角部を吸着する部分以外の他の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成されていることを特徴とする吸着コレットが提供される。
本発明の吸着コレットによれば、少なくとも第２の半導体チップの角部を吸着する部分を第２の弾性体よりも柔らかい第１の弾性体で構成することにより、ダイシングテープから第２の半導体チップをピックアップする際に、第２の半導体チップを良好に吸着することができる。
また、第２の半導体チップの角部を吸着する部分以外の他の部分を第１の弾性体よりも硬い第２の弾性体で構成することにより、第２の半導体チップのうち、第１の半導体チップからはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップの破損（例えば、チップクラック）を抑制できる。
本発明の第１実施の形態に係る半導体装置の平面図である。 図１に示す半導体装置のＡ−Ａ線方向の断面図である。 図１に示す半導体装置のＢ−Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る吸着コレットの断面図、及びダイシングテープから第２の半導体チップをピックアップする際に使用するステージの断面図を示す図である。 図４に示す吸着コレットをＣ視した平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。 本発明の第１の実施の形態の第１変形例に係る吸着コレットの平面図である。 本発明の第１の実施の形態の第２変形例に係る吸着コレットの平面図である。 本発明の第２実施の形態に係る半導体装置の平面図である。 図１に示す半導本発明の第２の実施の形態に係る吸着コレットの平面図である。 本発明の第２の実施の形態に係る吸着コレットの平面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、具体的には、製造途中の半導体装置を示す断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、具体的には、図２０に続く、製造途中の半導体装置を示す断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、具体的には、図２１Ａに示す構造体の平面図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 本発明の第３の実施の形態に係る吸着コレットの平面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図であり、製造途中の半導体装置を示す断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の吸着コレット及び半導体装置の寸法関係とは異なる場合がある。
（第１の実施の形態）
図１は、本発明の第１実施の形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図であり、図３は、図１に示す半導体装置のＢ−Ｂ線方向の断面図である。
図１において、Ｘ方向は、第１の半導体チップ１４に対して第２の半導体チップ２１がはみ出す第１の方向（オーバーハングする方向）を示しており、Ｙ方向は、Ｘ方向に直交する方向を示している。また、図１では、説明の便宜上、図２及び図３に示す封止樹脂２６の図示を省略する。
図１〜図３を参照するに、第１の実施の形態の半導体装置１０は、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）型の半導体装置であり、配線基板１１と、第１及び第２の外部接続端子１２Ａ，１２Ｂと、第１の半導体チップ１４と、第１の接着部材１５と、第１の導電性ワイヤ１７と、第２の半導体チップ２１と、第２の接着部材２２と、第２の導電性ワイヤ２４と、封止樹脂２６と、を有する。
配線基板１１は、矩形とされており、Ｘ方向において対向配置された２つの辺１１Ａ，１１Ｂと、Ｙ方向において対向配置された２つの辺１１Ｃ，１１Ｄと、を有する。
配線基板１１は、絶縁基材３１と、第１の接続パッド３２と、第２の接続パッド３３と、第１の外部接続パッド３５（ランド）と、第２の外部接続パッド３６（ランド）と、配線パターン３８，３９と、第１のソルダーレジスト４１と、第２のソルダーレジスト４２と、を有する。
絶縁基材３１は、板状とされており、平坦な面とされた一面３１ａ及び他面３１ｂを有する。絶縁基材３１としては、例えば、厚さが０．２ｍｍのガラスエポキシ基板を用いることができる。
第１の接続パッド３２は、第１の半導体チップ１４の実装領域の外側に位置する絶縁基材３１の一面３１ａのうち、配線基板１１の辺１１Ａ側に位置する部分と、配線基板１１の辺１１Ｂ側に位置する部分と、にそれぞれ列状に配置されている。これにより、配線基板１１は、複数の第１の接続パッド３２よりなり、かつ対向配置された２つの接続パッド群を有する。
第２の接続パッド３３は、第２の半導体チップ２１の実装領域の外側に位置する絶縁基材３１の一面３１ａのうち、配線基板１１の辺１１Ｃ側に位置する部分と、配線基板１１の辺１１Ｄ側に位置する部分と、にそれぞれ列状に配置されている。これにより、配線基板１１は、複数の第２の接続パッド３３よりなり、かつ対向配置された２つの接続パッド群を有する。
第１及び第２の外部接続パッド３５，３６は、絶縁基材３１の他面３１ｂに所定の間隔で複数配置されている。
配線パターン３８は、絶縁基材３１に内設されており、一端が第１の接続パッド３２と接続され、他端が第１の外部接続パッド３５と接続されている。これにより、配線パターン３８は、第１の接続パッド３２と第１の外部接続パッド３５とを電気的に接続している。
配線パターン３９は、絶縁基材３１に内設されており、一端が第２の接続パッド３３と接続され、他端が第２の外部接続パッド３６と接続されている。これにより、配線パターン３９は、第２の接続パッド３３と第２の外部接続パッド３６とを電気的に接続している。
第１のソルダーレジスト４１は、第１及び第２の接続パッド３２，３３を露出するように、絶縁基材３１の一面３１ａに設けられている。
また、第２のソルダーレジスト４２は、第１及び第２の外部接続パッド３５，３６を露出するように、絶縁基材３１の他面３１ｂに設けられている。
第１の外部接続端子１２Ａは、第１の外部接続パッド３５の下面に設けられている。これにより、第１の外部接続端子１２Ａは、第１の外部接続パッド３５を介して、第１の接続パッド３２と電気的に接続されている。
第２の外部接続端子１２Ｂは、第２の外部接続パッド３６の下面に設けられている。これにより、第２の外部接続端子１２Ｂは、第２の外部接続パッド３６を介して、第２の接続パッド３３と電気的に接続されている。
上記第１及び第２の外部接続端子１２Ａ，１２Ｂとしては、例えば、はんだボールを用いることができる。
第１の半導体チップ１４は、矩形とされおり、薄板化されたチップ（例えば、厚さが５０μｍ以下）である。第１の半導体チップ１４は、Ｙ方向において対向する短辺１４Ａ，１４Ｂと、Ｘ方向において対向する長辺１４Ｃ，１４Ｄと、半導体基板４５と、回路素子層４６と、第１の電極パッド４８と、を有する。
半導体基板４５は、矩形とされた基板である。半導体基板４５としては、例えば、単結晶シリコン基板を用いることができる。
回路素子層４６は、半導体基板４５の表面４５ａに設けられている。回路素子層４６は、多層配線構造とされており、図示していない回路素子（例えば、トランジスタ素子等）を有する。
第１の電極パッド４８は、回路素子層４６の表面４６ａのうち、短辺１４Ａ側に位置する部分と、短辺１４Ｂ側に位置する部分と、にそれぞれ列状に配置されている。つまり、第１の半導体チップ１４は、複数の第１の電極パッド４８よりなり、かつ対向配置された２列の電極パッド群を有する。
第１の接着部材１５は、第１の半導体チップ１４を構成する半導体基板４５の裏面４５ｂと配線基板１１を構成する第１のソルダーレジスト４１の上面４１ａとの間に設けられている。
第１の接着部材１５は、配線基板１１上に第１の半導体チップ１４を貼り付けるための部材である。第１の接着部材１５としては、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）を用いることができる。
第１の導電性ワイヤ１７は、その一端が第１の接続パッド３２と接続されており、他端が第１の電極パッド４８と接続されている。つまり、第１の半導体チップ１４は、配線基板１１に対してワイヤボンディング接続されている。第１の導電性ワイヤ１７としては、例えば、Ａｕワイヤを用いることができる。
第２の半導体チップ２１は、矩形とされおり、薄板化されたチップ（例えば、厚さが５０μｍ以下）である。第２の半導体チップ２１は、Ｘ方向において対向配置された短辺２１Ａ，２１Ｂと、Ｙ方向において対向配置された長辺２１Ｃ，２１Ｄと、４つの角部２１Ｅと、半導体基板５１と、回路素子層５２と、第２の電極パッド５４と、を有する。
半導体基板５１は、矩形とされた基板である。半導体基板５１としては、例えば、単結晶シリコン基板を用いることができる。
回路素子層５２は、半導体基板５１の表面５１ａに設けられている。回路素子層５２は、多層配線構造とされており、図示していない回路素子（例えば、トランジスタ素子等）を有する。
第２の電極パッド５４は、回路素子層５２の表面５２ａのうち、短辺２１Ａ側に位置する部分と、短辺２１Ｂ側に位置する部分と、にそれぞれ列状に配置されている。つまり、第２の半導体チップ２１は、複数の第２の電極パッド５４よりなり、かつ対向配置された２列の電極パッド群を有する。
上記構成とされた第２の半導体チップ２１は、第１の半導体チップ１４の長辺１４Ｃ，１４Ｄと第２の半導体チップ２１の長辺２１Ｃ，２１Ｄとが直交し、かつ第１の半導体チップ１４の長辺１４Ｃ，１４Ｄ側（言い換えれば、Ｘ方向における第１の半導体チップ１４の両側）に第２の半導体チップ２１の一部がはみ出す（オーバーハングする）ように、第１の半導体チップ１４上に配置されている。
第２の接着部材２２は、第２の半導体チップ２１を構成する半導体基板５１の裏面５１ｂを覆うように設けられている。
第２の接着部材２２のうち、第１の半導体チップ１４を構成する回路素子層４６の表面４６ａと接触する部分が、第１の半導体チップ１４と第２の半導体チップ２１とを接着することに寄与している。
第２の接着部材２２は、第１の半導体チップ１４上に第２の半導体チップ２１を貼り付けるための部材である。第２の接着部材２２としては、例えば、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ）を用いることができる。
第２の導電性ワイヤ２４は、その一端が第２の接続パッド３３と接続されており、他端が第２の電極パッド５４と接続されている。つまり、第２の半導体チップ２１は、第１の半導体チップ１４に対してワイヤボンディング接続されている。第２の導電性ワイヤ２４としては、例えば、Ａｕワイヤを用いることができる。
封止樹脂２６は、第１及び第２の半導体チップ１４，２１と、第１及び第２の導電性ワイヤ１７，２４と、を覆うように、第１のソルダーレジスト４１の上面４１ａに設けられている。
これにより、封止樹脂２６は、第１及び第２の半導体チップ１４，２１と、第１及び第２の導電性ワイヤ１７，２４と、を封止している。封止樹脂２６の上面２６ａは、平坦な面とされている。封止樹脂２６としては、例えば、モールド樹脂を用いることができる。
図４は、本発明の第１の実施の形態に係る吸着コレットの断面図、及びダイシングテープから第２の半導体チップをピックアップする際に使用するステージの断面図を示す図である。なお、図４では、後述する図７に示すダイシングテープ９５及び第２の半導体チップ２１の図示を省略する
図５は、図４に示す吸着コレットをＣ視した平面図である。図５において、図４と同一構成部分には同一符号を付す。また、図４に示す吸着コレット６０の断面図は、図５に示す吸着コレット６０のＤ−Ｄ線断面に対応する図である。
ここで、図４及び図５を参照して、第１の実施の形態の半導体装置１０を製造する際に使用する吸着コレット６０の構成について説明する。
吸着コレット６０は、後述する図７に示すダイシングテープ９５上に配置され、かつ個片化された第２の半導体チップ２１をピックアップすると共に、配線基板１１上に搭載された第１の半導体チップ１４上に、Ｘ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着する（後述する図１０参照。）。
吸着コレット６０は、吸着コレット本体６１と、第１の部分６３と、第２の部分６４と、第１の吸着孔７１と、第２の吸着孔７２と、を有する。
吸着コレット本体６１は、平坦な面で、かつ図１に示す第２の半導体チップ２１の外形よりも大きな矩形とされた弾性体配置面６１ａを有する。
第１の部分６３は、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する部分である。第１の部分６３は、第２の半導体チップ２１の短辺２１Ａ，２１Ｂ側を吸着する部分の幅が長辺２１Ｃ，２１Ｄ側を吸着する部分の幅よりも広くなるような枠形状とされている。
第１の部分６３は、枠形状とされ、弾性体配置面６１ａに接着された第１の弾性体６７で構成されている。これにより、第１の弾性体６７は、その中央部に矩形とされた貫通部６７Ａを有する。また、貫通部６７Ａは、弾性体配置面６１ａの一部を露出している。
第１の弾性体６７は、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する第１の吸着面６７ａを有する。第１の吸着面６７ａは、平坦な面とされている。第１の弾性体６７は、後述する第２の弾性体６８よりも柔らかいゴム（例えば、ショア硬度がＡ６０程度）で構成されている。
このように、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する第１の部分６３を第２の弾性体６８よりも柔らかい第１の弾性体６７で構成することにより、吸着コレット６０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップする際に、第２の半導体チップ２１を良好に吸着することができる。
第２の部分６４は、第１の半導体チップ１４と対向するチップ対向部分６５を含み、Ｘ方向における幅Ｗ２がチップ対向部分６５のＸ方向における幅Ｗ１よりも広くなるように構成されている。
第２の部分６４は、第１の弾性体６７よりも硬い第２の弾性体６８で構成されている。第２の弾性体６８としては、例えば、ゴムを用いることができる。第１の弾性体６７のショア硬度がＡ６０の場合、第２の弾性体６８のショア硬度は、例えば、Ａ８０程度とすることができる。
第２の弾性体６８は、第１の弾性体６７と同じ厚さであると共に、貫通部６７Ａに対応した形状とされている。第２の弾性体６８は、第２の半導体チップ２１の一部を吸着する第２の吸着面６８ａを有する。第２の弾性体６８は、貫通部６７Ａに収容され、かつ貫通部６７Ａが露出する弾性体配置面６１ａに接着されている。
このように、チップ対向部分６５よりもＸ方向における幅が広く、かつ第２の半導体チップ２１の一部を吸着する第２の部分６８を、第２の半導体チップ２１の角部２１Ｅを吸着する第１の弾性体６７よりも硬い第２の弾性体６８で構成することにより、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を接着した際、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
第２の弾性体６８は、第１の弾性体６７との間に隙間が形成されないように、第１の弾性体６７と接触するように配置されている。また、第１及び第２の吸着面６７ａ，６８ａは、同一平面上に配置されている。
このように、隙間が形成されないように、第１及び第２の弾性体６７，６８を接触させて配置すると共に、第１及び第２の吸着面６７ａ，６８ａを同一平面上に配置することにより、第２の半導体チップ２１が傾斜することなく、第１及び第２の吸着面６７ａ，６８ａと対向する第２の半導体チップ２１の面をしっかりと吸着できる。
また、第１及び第２の吸着面６７ａ，６８ａにより構成されるチップ吸着面６０ａ（第２の半導体チップ２１を吸着する面）の外形は、第２の半導体チップ２１の外形よりも大きな矩形とされている。
このように、チップ吸着面６０ａの外形を、第２の半導体チップ２１の外形よりも大きくすることで、吸着コレット６０により、第２の半導体チップ２１の吸着面全体をしっかりと吸着できる。
第１の吸着孔７１は、第１の弾性体６７の角部（第２の半導体チップ２１の角部２１Ｅと対向する部分）を貫通するように設けられており、第１の吸着面６７ａから露出されている。第１の吸着孔７１は、図示していない真空装置と接続されている。第１の吸着孔７１は、吸着コレット６０が第２の半導体チップ２１を吸着した際、第２の半導体チップ２１の角部２１Ｅを吸着する。
第２の吸着孔７２は、第１の吸着孔７１間に位置する第２の弾性体６８を貫通するように設けられており、第２の吸着面６８ａから露出されている。第２の吸着孔７２は、図示していない真空装置と接続されている。第２の吸着孔７２は、吸着コレット６０が第２の半導体チップ２１を吸着した際、主に第２の半導体チップ２１のうち、第１の半導体チップ１４と対向する部分を吸着する。
第１の実施の形態の吸着コレットによれば、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着する第１の部分６３を第２の弾性体６８よりも柔らかい第１の弾性体６７で構成することにより、吸着コレット６０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップする際に、第２の半導体チップ２１を良好に吸着することができる。
また、チップ対向部分６５を含み、チップ対向部分６５のＸ方向における幅Ｗ１よりもＸ方向の幅Ｗ２が広く、かつ第２の半導体チップ２１の一部を吸着する第２の部分６８を第１の弾性体６７よりも硬い第２の弾性体６８で構成することにより、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を接着した際、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
次に、図４を参照して、ダイシングテープ９５から第２の半導体チップ２１をピックアップする際に使用するステージ７５の構成について説明する。
ステージ７５は、ステージ本体７７と、第１の吸着部７８と、第１の突き上げ部材８１と、第２の突き上げ部材８２と、第２の吸着部８４と、第３の吸着部８５と、を有する。
ステージ本体７７は、平坦な上面７７ａと、突き上げ部材収容部７７Ａと、を有する。ステージ本体７７の上面７７ａには、複数の個片化された第２の半導体チップ２１が接着されたダイシングテープ９５が載置される（後述する図７参照）。
突き上げ部材収容部７７Ａは、第１及び第２の突き上げ部材８１，８２を収容するための空間であり、ステージ本体７７の中央部に設けられている。第１の吸着部７８は、ステージ本体７７に複数設けられており、ステージ本体７７の上面７７ａから露出されている。
第１の突き上げ部材８１は、突き上げ部材収容部７７Ａの中央部に配置されている。第１の突き上げ部材８１の形状は、例えば、四角柱とすることができる。第１の突き上げ部材８１は、第２の半導体チップ２１が接着されたダイシングテープ９５が載置される平坦な突き上げ面８１ａを有する。
第１の突き上げ部材８１は、図４に示す状態（ステージ本体７７の上面７７ａに対して突き上げ面８１ａが面一とされた状態）から上方に移動可能な構成とされている。第１の突き上げ部材８１が上方に移動することで、突き上げ面８１ａは、ダイシングテープ９５を介して、第２の半導体チップ２１の中央部を突き上げる。
第２の突き上げ部材８２は、第１の突き上げ部材８１とステージ本体７７との間に位置する突き上げ部材収容部７７Ａに収容されている。第２の突き上げ部材８２は、第１の突き上げ部材８１及びステージ本体７７から離間すると共に、第２の半導体チップ２１のうち、外周部よりも内側でかつ、中央部よりも外側に位置する部分を突き上げることが可能な位置に配置されている。
第２の突き上げ部材８２は、第２の半導体チップ２１が接着されたダイシングテープ９５が載置される平坦な突き上げ面８２ａを有する。
第２の突き上げ部材８２は、図４に示す状態（ステージ本体７７の上面７７ａに対して突き上げ面８２ａが面一とされた状態）から上方に移動可能な構成とされている。第２の突き上げ部材８２が上方に移動した際、突き上げ面８２ａは、ダイシングテープ９５を介して、第２の半導体チップ２１を突き上げることで、第２の半導体チップ２１の外周部に位置するダイシングテープ９５を剥がす。
第２の吸着部８４は、ステージ本体７７と第２の突き上げ部材８２との間に設けられている。第２の吸着部８４は、図示していない真空装置と接続されており、ダイシングテープを介して、第２の半導体チップ２１の外周部を吸着する。
第３の吸着部８５は、第１の突き上げ部材８１と第２の突き上げ部材８２との間に設けられている。第１の吸着部８５は、図示していない真空装置と接続されており、ダイシングテープ９５を介して、第２の半導体チップ２１のうち、外周部よりも内側に位置する部分を吸着する。
図６〜図１４は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図６〜図１４において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
図６〜図１４は、図２に示す半導体チップ１０の切断面に対応する断面図である。このため、図６〜図１４では、図３に示す第１の導電性ワイヤ１７、第１の接続パッド３２、第１の外部接続パッド３５、配線パターン３８、及び第１の電極パッド４８を図示することが困難なため、これらの図示を省略する。
次に、図６〜図１４を参照して、図４に示す吸着コレット６０及びステージ７５を使用した第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図６に示す工程では、ダイシングラインＥにより区画された複数の配線基板形成領域Ｆを有した絶縁基材９１（例えば、厚さが０．２ｍｍのガラスエポキシ基板）を準備する。絶縁基材９１は、後述する図１４に示す工程において、個片化されることで、複数の絶縁基材３１（図２及び図３参照）となる。つまり、絶縁基材９１は、複数の絶縁基材３１の母材となる基材である。
次いで、周知の手法により、各配線基板形成領域Ｆに、図示していない第１の接続パッド３２（図３参照）と、第２の接続パッド３３と、図示していない第１の外部接続パッド３５（図３参照）と、第２の外部接続パッド３６と、図示していない配線パターン３８（図３参照）と、配線パターン３９と、第１のソルダーレジスト４１と、第２のソルダーレジスト４２と、を形成する。
これにより、各配線基板形成領域Ｆに配線基板１１が形成された配線母基板９３が形成される。この段階では、複数の配線基板１１は、連結されており、個片化されていない。
次いで、第１の接着部材１５（例えば、ＤＡＦ）を介して、配線基板１１の中央に位置する第１のソルダーレジスト４１の上面４１ａに、予め準備した第１の半導体チップ１４を接着（搭載）する。このとき、第１の電極パッド４８（図示せず）が上面側となるように、第１の半導体チップ１４を接着する。また、第１の半導体チップ１４は、各配線基板１１に対して１つ接着する。
次いで、ワイヤボンディング装置（図示せず）を用いて、第１の電極パッド４８と第１の接続パッド３２とを接続する図示していない第１の導電性ワイヤ１７（例えば、Ａｕワイヤ）を形成する。これにより、第１の半導体チップ１４と配線基板１１とがワイヤボンディング接続される。
次いで、図７に示す工程では、同一平面上に配置されたステージ本体７７の上面７７ａ及び突き上げ面８１ａ，８２ａに、第２の接着部材２２を介して、個片化された複数の第２の半導体チップ２１が貼り付けられたダイシングテープ９５を載置し、第１〜第３の吸着部７８，８４，８５によりダイシングテープ９５を吸着する。
ダイシングテープ９５としては、ダイシングテープ本体９７上に接着層９８が配置されたものを用い、ダイシングテープ本体９７の裏面側（接着層９８が形成されていない側）をステージ本体７７の上面７７ａ及び突き上げ面８１ａ，８２ａと接触させる。
また、接着層９８上に配置された第２の接着部材２２は、ウエハ状とされた第２の半導体チップ２１（言い換えれば、単結晶シリコンウエハに形成された複数の第２の半導体チップ２１）を個片化する際に、切断されて個片化される。このため、各第２の半導体チップ２１を構成する半導体基板５１の裏面５１ｂには、個片化された第２の接着部材２２が形成される。
次いで、第１の弾性体６７により構成された第１の部分６３により、少なくとも第２の半導体チップ２１の４つの角部２１Ｅを吸着可能なように、第２の半導体チップ２１の回路素子層５２の上面５２ａの上方に吸着コレット６０を移動させる。
次いで、図８に示す工程では、突き上げ面８１ａ，８２ａを同一平面に配置させた状態で、第１及び第２の突き上げ部材８１，８２を上方に移動させることで、突き上げ面８１ａ，８２ａにより、ダイシングテープ９５を介して、第２の半導体チップ２１を突き上げる。
これにより、第２の半導体チップ２１の外周部に位置する第２の接着部材２２に接着されたダイシングテープ９５を剥離させる。
また、図８に示す工程において、第１及び第２の突き上げ部材８１，８２を上方に移動させる際、回路素子層５２の表面５２ａが吸着コレット６０に吸着されないように、第１及び第２の突き上げ部材８１，８２の高さ方向の移動量（この場合の移動量は、図８に示すステージ本体７７の上面７７ａと第２の突き上げ部材８２の突き上げ面８２ａとの高さの差）を調整する。
次いで、第２の突き上げ部材８２を移動させることなく、第１の突き上げ部材８１のみを上方に移動させることで、ダイシングテープ９５を介して、突き上げ面８１ａにより第２の半導体チップ２１の中央部を突き上げて、チップ吸着面６０ａにより回路素子層５２の上面５２ａ全体を吸着する。
これにより、第２の半導体チップ２１の中央部よりも外側に位置する第２の接着部材２２からダイシングテープ９５を剥離すると共に、第１の弾性体６７よりなる第１の部分６３が第２の半導体チップ２１の４つの角部２１Ｅを吸着する。この段階において、吸着コレット６０により、第２の半導体チップ２１が吸着される。
次いで、図９に示す工程では、突き上げ面８１ａが突き上げ面８２ａに対して面一となるように、図８に示す第１の突き上げ部材８１を下方に移動させる。これにより、第２の半導体チップ２１の中央部に位置する第２の接着部材２２に接着されたダイシングテープ９５が剥離され、吸着コレット６０により、第２の接着部材２２と共に第２の半導体チップ２１（言い換えれば、第２の接着部材２２が形成された第２の半導体チップ２１）がピックアップされる。
このように、ダイシングテープ９５から第２の半導体チップ２１をピックアップする際、第２の弾性体６８よりも柔らかい第１の弾性体６７で構成された第１の部分６３により、第２の半導体チップ２１の４つの角部２１Ｅを吸着することで、第２の半導体チップ２１を良好に吸着することができる。
次いで、図１０に示す工程では、配線基板１１上に搭載された第１の半導体チップ１４上に、図９に示す第２の半導体チップ２１をピックアップした吸着コレット６０を移動さる。
次いで、第１の半導体チップ１４の長辺１４Ｃ，１４Ｄと第２の半導体チップ２１の長辺２１Ｃ，２１Ｄとが直交（図１参照）し、かつ第１の半導体チップ１４の長辺１４Ｃ，１４Ｄから第２の半導体チップ２１の一部がＸ方向にはみ出す（言い換えれば、Ｘ方向において第１の半導体チップ１４の両側にオーバーハングする）ように、第２の接着部材２２を介して、第１の半導体チップ１４上（具体的には、回路素子層４６の表面４６ａ）に第２の半導体チップ２１を接着する。
このように、チップ対向部分６５を含み、チップ対向部分６５のＸ方向における幅Ｗ１よりもＸ方向の幅Ｗ２の広い第２の部分６８が、第１の弾性体６７よりも硬い第２の弾性体６８で構成された吸着コレット６０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を直交させて接着することで、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
なお、図１０に示す工程では、配線母基板９３に実装された全ての第１の半導体チップ１４上に、１つの第２の半導体チップ２１を接着する。
次いで、図１１に示す工程では、ワイヤボンディング装置（図示せず）を用いて、同一の配線基板形成領域Ｆに位置する第２の電極パッド５４及び第２の接続パッド３３を接続する第２の導電性ワイヤ２４（例えば、Ａｕワイヤ）を形成する。これにより、第２の半導体チップ２１と配線基板１１とがワイヤボンディング接続される。
なお、上記導電性ワイヤ２４の形成は、全ての配線基板形成領域Ｆに配置された第２の電極パッド５４及び第２の接続パッド３３に対して行う。
次いで、図１２に示す工程では、第１のソルダーレジスト４１の上面４１ａに、複数の第１の半導体チップ１４、第１の導電性ワイヤ１７（図示せず）、複数の第２の半導体チップ２１、及び第２の導電性ワイヤ２４を一括封止し、かつ上面２６ａが平坦な面とされた封止樹脂２６を形成する。具体的には、トランスファーモールド法により、封止樹脂２６を形成する。
次いで、図１３に示す工程では、第１の外部接続パッド３５（図示せず）に第１の外部接続端子１２Ａ（図示せず）を配設すると共に、第２の外部接続パッド３６に第２の外部接続端子１２Ｂを配設する。これにより、複数の配線基板形成領域Ｆに、半導体装置１０が製造される。この段階では、複数の半導体装置１０は、連結されており、個片化されていない。
第１及び第２の外部接続端子１２Ａ，１２Ｂとしては、例えば、はんだボールを用いることができる。
次いで、図１４に示す工程では、図示していないダイサーにより、ダイシングラインＥに沿って図１３に示す構造体を切断して、複数の半導体装置１０を個片化する。これにより、第１の実施の形態の半導体装置１０が複数製造される。
第１の実施の形態の半導体装置の製造方法によれば、ダイシングテープ９５から第２の半導体チップ２１をピックアップする際に、第２の弾性体６８よりも柔らかい第１の弾性体６７で構成された第１の部分６３により、第２の半導体チップ２１の４つの角部２１Ｅを吸着することで、第２の半導体チップ２１を良好に吸着することができる。
また、チップ対向部分６５を含み、チップ対向部分６５のＸ方向における幅Ｗ１よりもＸ方向の幅Ｗ２の広い第２の部分６８が第１の弾性体６７よりも硬い第２の弾性体６８で構成された吸着コレット６０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４の両側からはみ出すように第２の半導体チップ２１を直交させて接着することで、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
図１５は、本発明の第１の実施の形態の第１変形例に係る吸着コレットの平面図である。図１５において、図５に示す第１の実施の形態の吸着コレット６０と同一構成部分には、同一符号を付す。
図１５を参照するに、第１の実施の形態の第１変形例に係る吸着コレット１００は、第１の実施の形態の吸着コレット６０に設けられた第１及び第２の部分６３，６４の替わりに第１及び第２の部分１０１，１０２を設けた以外は、吸着コレット６０と同様に構成される。
吸着コレット１００は、第１の弾性体６７よりも硬い第２の弾性体６８よりなり、かつＹ方向に延在する第２の部分１０２により、第１の弾性体６７よりなる第１の部分１０１を２つに分離させた構成とされている。
言い換えれば、第２の弾性体６８は、２つの第１の弾性体６７に挟まれるように配置されている。
２つの第１の弾性体６７には、それぞれ２つの第１の吸着孔７１が設けられている。また、第２の弾性体６８には、２つの第２の吸着孔７２が設けられている。
第２の部分６８のＸ方向の幅Ｗ３は、チップ対向部分６５のＸ方向における幅Ｗ１よりも広くなるように構成されている。
このような構成とされた吸着コレット１００は、第１の実施の形態の吸着コレット６０と同様な効果を得ることができる。具体的には、吸着コレット１００を用いて、ダイシングテープから個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。
また、吸着コレット１００を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着することにより、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
図１６は、本発明の第１の実施の形態の第２変形例に係る吸着コレットの平面図である。図１６において、図５に示す第１の実施の形態の吸着コレット６０と同一構成部分には、同一符号を付す。
図１６を参照するに、第１の実施の形態の第２変形例に係る吸着コレット１１０は、第１の実施の形態の吸着コレット６０に設けられた第１及び第２の部分６３，６４の替わりに第１及び第２の部分１１１，１１２を設けた以外は、吸着コレット６０と同様に構成される。
吸着コレット１１０は、第１の弾性体６７よりなり、かつ三角形とされた第１の部分１１１を４つの角部に配置し、４つの第１の部分１１１と接触するように、他の部分に第２の弾性体６８よりなる第２の部分が配置された構成とされている。
第１の弾性体６７には、第１の吸着孔７１の一部が設けられている。また、第２の弾性体６８には、第１の吸着孔７１の一部、及び２つの第２の吸着孔７２が設けられている。
第２の部分６８のＸ方向の幅のうち、最も狭い幅Ｗ４は、チップ対向部分６５のＸ方向における幅Ｗ１よりも広くなるように構成されている。
このような構成とされた吸着コレット１１０は、第１の実施の形態の吸着コレット６０と同様な効果を得ることができる。具体的には、吸着コレット１１０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。
また、吸着コレット１１０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着することにより、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
（第２の実施の形態）
図１７は、本発明の第２実施の形態に係る半導体装置の平面図である。図１８は、図１に示す半導体装置のＧ−Ｇ線方向の断面図である。図１７及び図１８において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。また、図１７では、説明の便宜上、図１８に示す封止樹脂２６の図示を省略する。
図１７及び図１８を参照するに、第２の実施の形態の半導体装置１２０は、ＭＣＰ型の半導体装置であり、第１の実施の形態の半導体装置１０を構成する第２の接着部材２２（ＤＡＦ）の替わりに、ＦＯＷ（Ｆｉｌｍ Ｏｎ Ｗｉｒｅ）よりなる第２の接着部材１２１を設けた以外は、半導体装置１０と同様に構成される。
ＦＯＷは、ＤＡＦと比較して柔らかい材料である。そのため、第１の半導体チップ１４上に第２の接着部材１２１であるＦＯＷを介して、第２の半導体チップ２１を搭載（接着）すると、長辺２１Ｃ，２１Ｄを構成する第２の半導体チップ２１の側壁、及び該側壁の近傍に位置する回路素子層５２の表面５２ａに、第２の接着部材１２１が回り込む。
図１９は、本発明の第２の実施の形態に係る吸着コレットの平面図である。図１９において、第１の実施の形態の第１変形例に係る吸着コレット１００（図１５参照）と同一構成部分には同一符号を付す。
ここで、図１９を参照して、第２の実施の形態の半導体装置１２０を製造する際に使用する吸着コレット１３０の構成について説明する。
吸着コレット１３０は、第２の部分１３１を構成する第２の弾性体６８のＹ方向の幅Ｗ５を、第２の半導体チップ２１のＹ方向の幅Ｗ６よりも狭くすると共に、第２の弾性体６８の幅Ｗ５と同じになるように吸着コレット本体６１（図示せず）のＹ方向の幅を狭くすることで、Ｙ方向から第２の弾性体６８を挟み込む一対の切り欠き部１３２を設けたこと以外は、第１の実施の形態の第１変形例に係る吸着コレット１００と同様に構成される。
これにより、Ｘ方向に延在する第２の弾性体６８の一方の側壁６８Ａは、回路素子層５２の表面５２ａのうち、第２の半導体チップ２１の長辺２１Ｃの近傍に位置する面に形成される第２の接着部材１２１よりも内側に配置されている（図１８及び後述する図２１Ｂ参照）。
また、Ｘ方向に延在する第２の弾性体６８の他方の側壁６８Ｂは、回路素子層５２の表面５２ａのうち、第２の半導体チップ２１の長辺２１Ｄの近傍に位置する面に形成される第２の接着部材１２１よりも内側に配置されている（図１８及び後述する図２１Ｂ参照）。
図２０及び図２１は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図２０は、製造途中の半導体装置１２０を示す断面図である。図２１Ａは、図２０に続く、製造途中の半導体装置１２０を示す断面図であり、図２１Ｂは、図２１Ａに示す構造体の平面図である。
図２０及び図２１Ａに示す吸着コレット１３０の切断面は、図１９に示す吸着コレット１３０のＨ−Ｈ線断面に対応している。また、図２０及び図２１Ａに示す製造途中の半導体装置１２０の切断面は、図１８に示す半導体装置１２０の切断面に対応している。
図２０及び図２１において、第１の実施の形態で説明した配線母基板９３、第２の実施の形態の半導体装置１２０、及び吸着コレット１３０と同一構成部分には同一符号を付す。
次に、主に図２０及び図２１を参照して、図１９に示す吸着コレット１３０を使用した第２の実施の形態の半導体装置１２０の製造方法について説明する。
始めに、第１の実施の形態で説明した図６に示す工程と同様な処理を行うことで、配線母基板９３を構成する複数の配線基板１１に対して第１の半導体チップ１４がワイヤボンディング接続された構造体（図６に示す構造体）を形成する。
次いで、図２０に示す工程では、吸着コレット１３０を用いて、第１の実施の形態で説明した図７〜図９に示す工程と同様な処理を行うことで、ダイシングテープ９５から第２の接着部材１２１を有し、かつ個片化された第２の半導体チップ２１をピックアップする。
次いで、配線基板１１に搭載された第１の半導体チップ１４の上方に、第２の接着部材１２１が形成された第２の半導体チップ２１をピックアップした吸着コレット１３０を移動させる。
次いで、図２１Ａ及び図２１Ｂに示す工程では、第１の半導体チップ１４の長辺１４Ｃ，１４Ｄ（図示せず）と第２の半導体チップ２１の長辺２１Ｃ，２１Ｄとが直交し、かつ第１の半導体チップ１４の長辺１４Ｃ，１４Ｄから第２の半導体チップ２１の一部がＸ方向にはみ出す（オーバーハングする）ように、第２の接着部材１２１を介して、第１の半導体チップ１４上（具体的には、回路素子層４６の表面４６ａ）に第２の半導体チップ２１を接着する。
図２１Ａ及び図２１Ｂに示す工程では、複数の配線基板１１に実装された全ての第１の半導体チップ１４上に第２の半導体チップ２１を搭載（接着）する。
このとき、先に説明したように、第２の接着部材１２１を構成するＦＯＷがＤＡＦと比較して柔らかい材料であるため、吸着コレット１３０により、第１の半導体チップ１４上に第２の接着部材１２１であるＦＯＷを介して、第２の半導体チップ２１を搭載すると、長辺２１Ｃ，２１Ｄを構成する第２の半導体チップ２１の側壁、及び該側壁の近傍に位置する回路素子層５２の表面５２ａに第２の接着部材１２１が回り込む。
しかしながら、第２の実施の形態の吸着コレット１３０は、第２の接着部材１２１が回り込む領域に切り欠き部１３２を有するため、第２の接着部材１２１の吸着コレット１３０への付着を抑制できる。
その後、第１の実施の形態で説明した図１１〜図１４に示す工程の処理を順次行うことで、図１７及び図１８に示す第２の半導体装置１２０が製造される。
第２の実施の形態の吸着コレットによれば、Ｙ方向における第２の弾性体６８の幅Ｗ５をＹ方向における第２の半導体チップ２１の幅Ｗ６よりも小さくして、Ｙ方向から第２の弾性体６８を挟み込む一対の切り欠き部１３２を設けることで、吸着コレット１３０により、第１の半導体チップ１４上に第２の半導体チップ２１を搭載した際、吸着コレット１３０に、回路素子層５２の表面５２ａにはみ出した第２の接着部材１２１が付着することを抑制できる。
また、第２の実施の形態の吸着コレット１３０は、第１の実施の形態の吸着コレット６０と同様効果を得ることができる。具体的には、吸着コレット１３０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。
また、吸着コレット１３０を用いて、第１の半導体チップ１４上にＸ方向において第１の半導体チップ１４からはみ出すように第２の半導体チップ２１を接着することにより、第２の半導体チップ２１のうち、第１の半導体チップ１４からはみ出した部分（オーバーハング部）での反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
さらに、第２の実施の形態の半導体装置１２０の製造方法によれば、第１の実施の形態 の半導体装置１０の製造方法と同様な効果を得ることができる。
（第３の実施の形態）
図２２は、本発明の第３の実施の形態に係る半導体装置の断面図である。図２２において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図２２を参照するに、第３の実施の形態の半導体装置１４０は、ＭＣＰ型の半導体装置であり、第１の実施の形態の半導体装置１０に設けられた配線基板１１及び第１の半導体チップ１４の替わりに、配線基板１４１及び第１の半導体チップ１４２を設けた以外は、半導体装置１０と同様に構成される。
配線基板１４１は、配線基板１１を構成する対向配置された２列の接続パッド群（複数の第１の接続パッド３２により構成された接続パッド群）のうち、１列の該接続パッド群を構成要素から除いたこと以外は、配線基板１１と同様に構成される。
第１の半導体チップ１４２は、第１の半導体チップ１４を構成する対向配置された２列の電極パッド群（複数の第１の電極パッド４８により構成された電極パッド群）のうち、１列の該電極パッド群を構成要素から除いたこと以外は、第１の半導体チップ１４と同様に構成される。
第１の半導体チップ１４２は、第１の接着部材１５を介して、配線基板１４１を構成する第１のソルダーレジスト４１の上面４１ａに接着されている。
第１の半導体チップ１４２を構成する第１の電極パッド４８は、導電性ワイヤ１７を介して、第２の接続パッド３２と電気的に接続されている。これにより、第１の半導体チップ１４２は、配線基板１４１に対してワイヤボンディング接続されている。
第２の半導体チップ２１は、第１の電極パッド４８（１列の電極パッド群）が配置された短辺１４２Ａとは反対側に位置する第１の半導体チップ１４２の短辺１４２Ｂ側にのみにはみ出すように（言い換えれば、Ｘ方向において第１の半導体チップ１４２の片側のみにオーバーハングするように）、第２の接着部材２２を介して、第１の半導体チップ１４上に接着されている。
これにより、複数の第１の電極パッド４８よりなる電極パッド群は、第２の接着部材２２及び第２の半導体チップ２１から露出されている。
図２３は、本発明の第３の実施の形態に係る吸着コレットの平面図である。図２３において、第１の実施の形態の第１変形例に係る吸着コレット１００（図１５参照）と同一構成部分には同一符号を付す。
ここで、図２３を参照して、第３の実施の形態の半導体装置１４０を製造する際に使用する吸着コレット１３０の構成について説明する。
吸着コレット１４０は、第１の実施の形態の第１変形例に係る吸着コレット１００を構成する２つの第１の部分１０１（第１の弾性体６７で構成された部分）のＸ方向の幅を異ならせたこと以外は、吸着コレット１００と同様に構成される。
具体的には、吸着コレット１４０では、第２の半導体チップ２１の角部２１Ｅうち、第１の半導体チップ１４２の辺１４２Ｂからオーバーハングする部分を吸着する一方の第１の部分１０１のＸ方向の幅が、他方の第１の部分１０１（オーバーハングしない側の第２の半導体チップ２１の角部２１Ｅを吸着する部分）のＸ方向の幅よりも狭くなるように構成されている。
このため、他方の第１の部分１０１には、第１の吸着孔７１は設けられておらず、該第１の吸着孔７１は、他方の第１の部分１０１と接触する第２の部分１０２（第２の弾性体６８で構成された部分）に設けられている。言い換えれば、第２の部分１０２には、第１及び第２の吸着孔７１，７２がそれぞれ２つ設けられている。
また、後述する図２４に示すように、第２の部分１０２は、第１の半導体チップ１４２と対向するチップ対向部分１５２を含み、Ｘ方向においてチップ対向部分１５２の外側に位置する端部１０２Ａを有する。
図２４は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す図であり、製造途中の半導体装置を示す断面図である。
図２４に示す吸着コレット１５０の切断面は、図２３に示す吸着コレット１５０のＩ−Ｉ線断面に対応している。また、図２４に示す製造途中の半導体装置１４０の切断面は、図２２に示す半導体装置１４０の切断面に対応している。
図２４において、第３の実施の形態の半導体装置１４０、及び吸着コレット１５０と同一構成部分には同一符号を付す。
次に、主に図２４を参照して、図２３に示す吸着コレット１５０を使用した第３の実施の形態の半導体装置１４０の製造方法について説明する。
始めに、第１の実施の形態で説明した図６に示す工程と同様な処理を行うことで、ダイシングラインＥにより区画された絶縁基材９１の複数の配線基板形成領域Ｆに配線基板１４１を形成する。これにより、連結された複数の配線基板１４１よりなる配線母基板１５５が形成される。
次いで、複数の配線基板１４１の第１のソルダーレジスト４１の上面４１ａに、それぞれ１つの第１の半導体チップ１４２を接着（搭載）する。
その後、第１の電極パッド４８と第１の接続パッド３２とを接続する導電性ワイヤ１７（例えば、Ａｕワイヤ）を形成することで、第１の半導体チップ１４２と配線基板１４１とをワイヤボンディング接続する。
次いで、図２４に示す工程では、吸着コレット１５０を用いて、第１の実施の形態で説明した図７〜図９に示す工程と同様な処理を行うことで、ダイシングテープ９５から第２の接着部材２２を有し、かつ個片化された第２の半導体チップ２１をピックアップする。
次いで、配線基板１４１に搭載された第１の半導体チップ１４２の上方に、第２の接着部材２２が形成された第２の半導体チップ２１をピックアップした吸着コレット１５０を移動させる。
次いで、第１の半導体チップ１４２の長手方向と第２の半導体チップ２１の長手方向が一致し、かつ第１の半導体チップ１４２の一方の短辺１４２Ｂ側から第２の半導体チップ２１の一部がＸ方向にはみ出す（言い換えれば、Ｘ方向において第１の半導体チップ１４２の片側のみにオーバーハングする）ように、第２の接着部材２２を介して、第１の半導体チップ１４１上（具体的には、回路素子層４６の表面４６ａ）に第２の半導体チップ２１を接着する。
このとき、第２の弾性体６８よりも柔らかい第１の弾性体６７（第１の部分１０１）により、第２の半導体チップ２１のうち、第１の半導体チップ１４１からはみ出した部分（オーバーハング部）が吸着されるため、第２の半導体チップ２１のオーバーハング部における反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
なお、上記第２の半導体チップ２１は、複数の配線基板１１に実装された全ての第１の半導体チップ１４２上に搭載する。
その後、第１の実施の形態で説明した図１１〜図１４に示す工程の処理を順次行うことで、図２２に示す第３の半導体装置１４０が製造される。
第３の実施の形態の吸着コレットによれば、第２の半導体チップ２１の角部２１Ｅうち、第１の半導体チップ１４２の辺１４２Ｂからオーバーハングする部分を吸着する一方の第１の部分１０１のＸ方向の幅を、他方の第１の部分１０１（オーバーハングしない側の第２の半導体チップ２１の角部２１Ｅを吸着する部分）のＸ方向の幅よりも狭くなるように構成することにより、第２の半導体チップ２１のオーバーハング部における反りや撓みの発生を抑制可能となるので、第２の半導体チップ２１の破損（例えば、チップクラック）を抑制できる。
また、吸着コレット１５０を用いて、ダイシングテープ９５から個片化された第２の半導体チップ２１をピックアップすることで、第２の半導体チップ２１を良好に吸着できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１〜第３の実施の形態の半導体装置１０，１２０，１４０では、２つの半導体チップを積み重ねて実装した場合を例に挙げて説明したが、第２の半導体チップ２１上に、さらに半導体チップを積み重ねてもよい。つまり、半導体装置１０，１２０，１４０を構成する半導体チップの積層数は、３段以上でもよい。
本発明は、吸着コレット及び半導体装置の製造方法に適用可能である。
１０，１２０，１４０…半導体装置、１１，１４１…配線基板、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ…辺、１２Ａ…第１の外部接続端子、１２Ｂ…第２の外部接続端子、１４，１４２…第１の半導体チップ、１４Ａ，１４Ｂ，２１Ａ，２１Ｂ，１４２Ａ，１４２Ｂ…短辺、１４Ｃ，１４Ｄ，２１Ｃ，２１Ｄ…長辺、１５…第１の接着部材、１７…第１の導電性ワイヤ、２１，１２１…第２の半導体チップ、２１Ｅ…角部、２２…第２の接着部材、２４…第２の導電性ワイヤ、２６…封止樹脂、２６ａ，４１ａ，７７ａ…上面、３１，９１…絶縁基材、３１ａ…一面、３１ｂ…他面、３２…第１の接続パッド、３３…第２の接続パッド、３５…第１の外部接続パッド、３６…第２の外部接続パッド、３８，３９…配線パターン、４１…第１のソルダーレジスト、４２…第２のソルダーレジスト、４５，５１…半導体基板、４５ａ，４６ａ，５１ａ，５２ａ…表面、４５ｂ，５１ｂ…裏面、４６，５２…回路素子層、４８…第１の電極パッド、５４…第２の電極パッド、６０，１００，１１０，１３０，１５０…吸着コレット、６０ａ…チップ吸着面、６１…コレット本体、６１ａ…弾性体配置面、６３，１０１，１１１…第１の部分、６４，１０２，１１２，１３１…第２の部分、６５，１５２…チップ対向部分、６７…第１の弾性体、６７ａ…第１の吸着面、６７Ａ…貫通部、６８…第２の弾性体、６８ａ…第２の吸着面、６８Ａ，６８Ｂ…側壁、７１…第１の吸着孔、７２…第２の吸着孔、７５…ステージ、７７…ステージ本体、７７Ａ…突き上げ部材収容部、７８…第１の吸着部、８１…第１の突き上げ部材、８１ａ，８２ａ…突き上げ面、８２…第２の突き上げ部材、８４…第２の吸着部、８５…第３の吸着部、９３，１５５…配線母基板、９５…ダイシングテープ、９７…ダイシングテープ本体、９８…接着層、１０２Ａ…端部、Ｅ…ダイシングライン、Ｆ…配線基板形成領域、Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６…幅

Claims (10)

  1. 配線基板上に搭載された第１の半導体チップ上に、第１の方向において該第１の半導体チップからはみ出すように第２の半導体チップを接着する吸着コレットであって、
    少なくとも前記第２の半導体チップの角部を吸着する部分が、第１の弾性体で構成され、
    前記第２の半導体チップの角部を吸着する部分以外の他の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成されていることを特徴とする吸着コレット。
  2. 配線基板上に搭載された第１の半導体チップ上に、第１の方向において該第１の半導体チップからはみ出すように第２の半導体チップを接着する吸着コレットであって、
    少なくとも前記第２の半導体チップの角部を吸着する第１の部分が、第１の弾性体で構成され、
    前記第１の半導体チップと対向するチップ対向部分を含み、前記第１の方向における端部が前記チップ対向部分の外側に位置する第２の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成されていることを特徴とする吸着コレット。
  3. 前記第２の弾性体は、前記第１の弾性体との間に隙間が形成されないように、前記第１の弾性体と接触させて配置することを特徴とする請求項１または２記載の吸着コレット。
  4. 前記第１の弾性体は、少なくとも前記第２の半導体チップの角部を吸着する第１の吸着面を有し、
    前記第２の弾性体は、前記第２の半導体チップの一部を吸着する第２の吸着面を有し、
    前記第１及び第２の吸着面を同一平面上に配置したことを特徴とする請求項１ないし３のうち、いずれか１項記載の吸着コレット。
  5. 前記第１及び第２の弾性体に、それぞれ吸着孔を設けたことを特徴とする請求項１ないし４のうち、いずれか１項記載の吸着コレット。
  6. 前記第１及び第２の吸着面により構成されるチップ吸着面の外形を、前記第２の半導体チップの外形よりも大きくしたことを特徴とする請求項４または５記載の吸着コレット。
  7. 前記第１の方向と直交する第２の方向における前記第２の弾性体の幅を、前記第２の方向における前記第２の半導体チップの幅よりも小さくすることで、前記第２の方向から前記第２の弾性体の挟み込む一対の切り欠き部を設けたことを特徴とする請求項１、３ないし６のうち、いずれか１項記載の吸着コレット。
  8. 少なくとも第２の半導体チップの角部を吸着する部分が第１の弾性体で構成され、かつ前記第２の半導体チップの角部を吸着する部分以外の他の部分が、前記第１の弾性体よりも硬い第２の弾性体で構成された吸着コレットにより、前記第２の半導体チップを吸着し、配線基板上に搭載された前記第１の半導体チップ上に、前記第１の方向において前記第１の半導体チップの両側からはみ出すように前記第２の半導体チップを接着する工程を含むことを特徴とする半導体装置の製造方法。
  9. 少なくとも第２の半導体チップの角部を吸着する第１の部分が第１の弾性体で構成され、かつ前記第２の半導体チップの下段に配置された第１の半導体チップと対向するチップ対向部分を含み、第１の方向における端部が前記チップ対向部分の外側に位置する第２の部分が前記第１の弾性体よりも硬い第２の弾性体で構成された吸着コレットにより、前記第２の半導体チップを吸着し、配線基板上に搭載された前記第１の半導体チップ上に、前記第１の方向において前記第１の半導体チップの片側からはみ出すように前記第２の半導体チップを接着する工程を含むことを特徴とする半導体装置の製造方法。
  10. 前記第２の半導体チップを接着する工程の前に、前記吸着コレットにより、接着部材を介してダイシングテープに貼り付けられ、かつ前記接着部材と共に前記第２の半導体チップをピックアップする工程、を含み、
    前記第２の半導体チップを接着する工程では、前記接着部材により、前記第１の半導体チップ上に前記第２の半導体チップを接着することを特徴とする請求項８または９記載の半導体装置の製造方法。
JP2012028576A 2012-02-13 2012-02-13 吸着コレット及び半導体装置の製造方法 Pending JP2013165230A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012028576A JP2013165230A (ja) 2012-02-13 2012-02-13 吸着コレット及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012028576A JP2013165230A (ja) 2012-02-13 2012-02-13 吸着コレット及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2013165230A true JP2013165230A (ja) 2013-08-22

Family

ID=49176398

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012028576A Pending JP2013165230A (ja) 2012-02-13 2012-02-13 吸着コレット及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2013165230A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054209A (ja) * 2017-09-19 2019-04-04 ファスフォードテクノロジ株式会社 半導体製造装置、半導体装置の製造方法およびコレット
JP2020027851A (ja) * 2018-08-10 2020-02-20 キヤノンマシナリー株式会社 ボンディング装置、ダイボンダ、及びボンディング方法
JP2022103047A (ja) * 2020-12-25 2022-07-07 梭特科技股▲分▼有限公司 衝撃力がない角又は側辺で接触するダイボンディング方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054209A (ja) * 2017-09-19 2019-04-04 ファスフォードテクノロジ株式会社 半導体製造装置、半導体装置の製造方法およびコレット
JP2020027851A (ja) * 2018-08-10 2020-02-20 キヤノンマシナリー株式会社 ボンディング装置、ダイボンダ、及びボンディング方法
JP7170458B2 (ja) 2018-08-10 2022-11-14 キヤノンマシナリー株式会社 ボンディング装置、ダイボンダ、及びボンディング方法
JP2022103047A (ja) * 2020-12-25 2022-07-07 梭特科技股▲分▼有限公司 衝撃力がない角又は側辺で接触するダイボンディング方法
JP7193600B2 (ja) 2020-12-25 2022-12-20 梭特科技股▲分▼有限公司 衝撃力がない角又は側辺で接触するダイボンディング方法

Similar Documents

Publication Publication Date Title
KR101075241B1 (ko) 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8314344B2 (en) Wiring board and manufacturing method of the same
JP2007311378A (ja) 半導体装置の製造方法および半導体装置
JP2007273782A (ja) 半導体装置の製造方法
KR20020078931A (ko) 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
JP2010147070A (ja) 半導体装置
JP2013115190A (ja) 半導体装置の製造方法
KR102600106B1 (ko) 반도체 패키지의 제조 방법
US20120299199A1 (en) Stacked wafer level package having a reduced size
JP2015050384A (ja) 半導体装置
JP2012164951A (ja) 半導体チップの剥離装置、及び半導体チップの剥離方法
KR20150131130A (ko) 반도체 장치 및 그 제조 방법
JP2013165230A (ja) 吸着コレット及び半導体装置の製造方法
KR101123805B1 (ko) 스택 패키지 및 그 제조방법
JP4497304B2 (ja) 半導体装置及びその製造方法
JP2012059829A (ja) 半導体チップの剥離装置、ダイボンディング装置、半導体チップの剥離方法、半導体装置の製造方法
JP2009060004A (ja) 半導体装置の製造方法
JP2016063002A (ja) 半導体装置およびその製造方法
KR20060017294A (ko) 소형화된 반도체 집적회로 패키지 및 이에 사용되는인쇄회로기판
TWI848655B (zh) 封裝結構及其製作方法
JP2012009746A (ja) 半導体装置の製造方法及び半導体装置
JP2006190834A (ja) 半導体パッケージ及びフレキシブルサーキット基板
KR102035145B1 (ko) 패키지 커팅 방법
JP2013149744A (ja) 半導体装置
JP2013172069A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131108

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131220