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JP2013145844A - Semiconductor device - Google Patents

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JP2013145844A JP2012006347A JP2012006347A JP2013145844A JP 2013145844 A JP2013145844 A JP 2013145844A JP 2012006347 A JP2012006347 A JP 2012006347A JP 2012006347 A JP2012006347 A JP 2012006347A JP 2013145844 A JP2013145844 A JP 2013145844A
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which protects a semiconductor chip from magnetic lines concentrating on an end part of a metal shield plate.SOLUTION: A semiconductor device 50 includes: a lead frame having a die pad 52 and a lead 54; a metal shield plate 40 provided on the die pad 52; a semiconductor chip 51 provided on the metal shield plate 40 and connected with the lead 54 through the bonding wire 55; and a resin sealing part 56 sealing the lead frame, the metal shield plate 40, the semiconductor chip 51, and the bonding wire 55. An outer dimension of the metal shield plate 40 is larger than an outer dimension of the semiconductor chip 51. A peripheral edge part of the metal shield plate 40 protrudes to the outer side of the semiconductor chip 51. An entire upper surface of the semiconductor chip 51 is directly bonded to the resin sealing part 56.

Description

本発明は、半導体チップを磁気から保護するメタルシールド板を備えた半導体装置に関する。   The present invention relates to a semiconductor device including a metal shield plate that protects a semiconductor chip from magnetism.

ＭＲＡＭ（Magnetic Random Access Memory）等の半導体チップを有する半導体装置は、その内部にメタルシールド板が設けられている。このようなメタルシールド板は、磁気シールド効果のある金属素材から作製され、半導体チップを半導体装置外部の磁気（磁場）から保護する。   A semiconductor device having a semiconductor chip such as an MRAM (Magnetic Random Access Memory) is provided with a metal shield plate therein. Such a metal shield plate is made of a metal material having a magnetic shield effect, and protects the semiconductor chip from magnetism (magnetic field) outside the semiconductor device.

半導体チップの上面には電極パッドが設けられるため、メタルシールド板を半導体チップの上に設ける場合、半導体チップよりもサイズの小さいメタルシールド板が使用されていた。   Since an electrode pad is provided on the upper surface of the semiconductor chip, when a metal shield plate is provided on the semiconductor chip, a metal shield plate having a size smaller than that of the semiconductor chip has been used.

また、特許文献１は、磁気メモリチップが形成されたシリコンウェハの裏面に、シリコンよりも透磁率が高い物質からなるメタルシールド板（高透磁率板）を貼り付け、メタルシールド板及びシリコンウェハを磁気メモリチップ毎にダイシングする手法を開示している。この場合、メタルシールド板と磁気メモリチップは同じサイズになる。   Patent Document 1 discloses that a metal shield plate (high magnetic permeability plate) made of a material having a higher magnetic permeability than silicon is attached to the back surface of a silicon wafer on which a magnetic memory chip is formed. A technique of dicing for each magnetic memory chip is disclosed. In this case, the metal shield plate and the magnetic memory chip have the same size.

このように、従来は、半導体チップと同じサイズか、又はそれよりも小さいサイズのメタルシールド板が設けられていた。しかし、外部からの磁力線はメタルシールド板の端部に集中する特性があり、このような端部に集まった磁力線が半導体チップに不具合を発生させるという問題があった。   Thus, conventionally, a metal shield plate having the same size as the semiconductor chip or a size smaller than that is provided. However, the magnetic field lines from the outside have a characteristic of being concentrated on the end portion of the metal shield plate, and there is a problem that the magnetic field lines gathered at the end portion cause a problem in the semiconductor chip.

国際公開第２００８／１０５３１５号公報International Publication No. 2008/105315

本発明はこのような点を考慮してなされたものであり、メタルシールド板の端部に集中する磁力線から半導体チップを保護することが可能な半導体装置を提供することを目的とする。   The present invention has been made in consideration of such points, and an object thereof is to provide a semiconductor device capable of protecting a semiconductor chip from magnetic lines of force concentrated on an end portion of a metal shield plate.

本発明の一態様による半導体装置は、ダイパッド及びリードを有するリードフレームと、前記ダイパッド上に設けられたメタルシールド板と、前記メタルシールド板上に設けられ、ボンディングワイヤを介して前記リードに接続された半導体チップと、前記リードフレーム、前記メタルシールド板、前記半導体チップ、及び前記ボンディングワイヤを封止する樹脂封止部と、を備え、前記メタルシールド板の外形寸法は前記半導体チップの外形寸法より大きく、前記メタルシールド板の周縁部が前記半導体チップ外方へ突出し、前記半導体チップの上面全域が前記樹脂封止部に直接接着するものである。   A semiconductor device according to an aspect of the present invention includes a lead frame having a die pad and leads, a metal shield plate provided on the die pad, and provided on the metal shield plate and connected to the leads via bonding wires. A semiconductor chip and a resin sealing portion for sealing the lead frame, the metal shield plate, the semiconductor chip, and the bonding wire, and the outer dimension of the metal shield plate is greater than the outer dimension of the semiconductor chip. Largely, the peripheral portion of the metal shield plate protrudes outward from the semiconductor chip, and the entire upper surface of the semiconductor chip is directly bonded to the resin sealing portion.

本発明の一態様による半導体装置においては、前記メタルシールド板は、Ｆｅ−Ｎｉ合金を含む材料からなることが好ましい。   In the semiconductor device according to an aspect of the present invention, the metal shield plate is preferably made of a material containing an Fe—Ni alloy.

本発明の一態様による半導体装置においては、前記半導体チップは磁気メモリを有することが好ましい。   In the semiconductor device according to one aspect of the present invention, the semiconductor chip preferably includes a magnetic memory.

本発明の一態様による半導体装置は、半導体チップと、前記半導体チップの第１面上に設けられたメタルシールド板と、前記半導体チップの前記第１面とは反対側の第２面にフリップチップ接続された電極と、前記半導体チップ、前記メタルシールド板、及び前記電極を封止する樹脂封止部と、を備え、前記メタルシールド板の外形寸法は前記半導体チップの外形寸法より大きく、前記メタルシールド板の周縁部が前記半導体チップ外方へ突出するものである。   A semiconductor device according to an aspect of the present invention includes a semiconductor chip, a metal shield plate provided on a first surface of the semiconductor chip, and a flip chip on a second surface opposite to the first surface of the semiconductor chip. A connected electrode, a semiconductor chip, the metal shield plate, and a resin sealing portion for sealing the electrode, wherein the metal shield plate has an outer dimension larger than an outer dimension of the semiconductor chip, and the metal A peripheral portion of the shield plate protrudes outward from the semiconductor chip.

本発明の一態様による半導体装置においては、前記メタルシールド板は、Ｆｅ−Ｎｉ合金を含む材料からなることが好ましい。   In the semiconductor device according to an aspect of the present invention, the metal shield plate is preferably made of a material containing an Fe—Ni alloy.

本発明の一態様による半導体装置においては、前記半導体チップは磁気メモリを有することが好ましい。   In the semiconductor device according to one aspect of the present invention, the semiconductor chip preferably includes a magnetic memory.

本発明によれば、メタルシールド板の外形寸法が半導体チップの外形寸法よりも大きく、メタルシールド板の周縁部が半導体チップ外方へ突出しているため、メタルシールド板の端部に集中する磁力線から半導体チップを保護することができる。   According to the present invention, the outer dimension of the metal shield plate is larger than the outer dimension of the semiconductor chip, and the peripheral edge of the metal shield plate protrudes outward from the semiconductor chip. The semiconductor chip can be protected.

メタルシールド用シートを示す平面図である。It is a top view which shows the sheet | seat for metal shields. 本発明の実施形態による半導体装置の概略構成図である。1 is a schematic configuration diagram of a semiconductor device according to an embodiment of the present invention. メタルシールド板を通る磁力線の模式図である。It is a schematic diagram of the magnetic force line which passes along a metal shield board. 変形例による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by a modification. 変形例による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by a modification. 変形例による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by a modification. 変形例による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by a modification. 変形例による半導体装置の概略構成図である。It is a schematic block diagram of the semiconductor device by a modification.

以下、本発明の実施の形態を図面に基づいて説明する。
まず、図１を用いて、メタルシールド板の構成及び製造方法について説明する。メタルシールド板は、後述するように、半導体チップを外部の磁気から保護するために使用されるものである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, the configuration and manufacturing method of the metal shield plate will be described with reference to FIG. The metal shield plate is used to protect the semiconductor chip from external magnetism, as will be described later.

図１は、複数のメタルシールド板４０を備えたメタルシールド用シート１０の上面図である。図１に示すように、メタルシールド用シート１０は、複数の矩形状の開口２１を有する枠体２０を備え、メタルシールド板４０は、枠体２０の開口２１内に配置され、枠体２０に連結部３０を介して連結されている。このうち枠体２０は、複数の開口２１全体を取り囲む外枠部２２と、隣接する各開口２１間に形成され、互いに平行に配置された複数の細長いステー部２３とを有している。   FIG. 1 is a top view of a metal shield sheet 10 provided with a plurality of metal shield plates 40. As shown in FIG. 1, the metal shield sheet 10 includes a frame body 20 having a plurality of rectangular openings 21, and the metal shield plate 40 is disposed in the opening 21 of the frame body 20. They are connected via a connecting part 30. Of these, the frame body 20 includes an outer frame portion 22 that surrounds the plurality of openings 21, and a plurality of elongated stay portions 23 that are formed between the adjacent openings 21 and are arranged in parallel to each other.

メタルシールド用シート１０は、一枚の金属板をエッチング加工することにより作製されたものである。すなわちメタルシールド用シート１０の枠体２０、連結部３０、およびメタルシールド板４０は互いに一体に形成されている。このメタルシールド用シート１０は、例えばパーマロイＰＣ材等のＦｅ−Ｎｉ合金を含む材料等、透磁率の高い材料からなることが好ましい。   The metal shield sheet 10 is produced by etching a single metal plate. That is, the frame body 20, the connecting portion 30, and the metal shield plate 40 of the metal shield sheet 10 are integrally formed with each other. The metal shield sheet 10 is preferably made of a material having a high magnetic permeability such as a material containing an Fe—Ni alloy such as a permalloy PC material.

メタルシールド板４０は、メタルシールド用シート１０の連結部３０を切断して、枠体２０から分離することにより作製することができる。   The metal shield plate 40 can be produced by cutting the connecting portion 30 of the metal shield sheet 10 and separating it from the frame body 20.

メタルシールド板４０の厚み（メタルシールド用シート１０の厚み）は３０μｍ乃至２００μｍとすることが好ましい。メタルシールド板４０の厚みが３０μｍ未満となると外部の磁気から半導体チップを十分に保護できない。他方、メタルシールド板４０の厚みが２００μｍ超となると、メタルシールド板４０を備える半導体装置が厚くなるので好ましくない。   The thickness of the metal shield plate 40 (the thickness of the metal shield sheet 10) is preferably 30 μm to 200 μm. If the thickness of the metal shield plate 40 is less than 30 μm, the semiconductor chip cannot be sufficiently protected from external magnetism. On the other hand, if the thickness of the metal shield plate 40 exceeds 200 μm, the semiconductor device including the metal shield plate 40 becomes thick, which is not preferable.

また、メタルシールド板４０の外形寸法（サイズ）を、外部の磁気から保護する対象となる半導体チップの外形寸法よりも大きくする。これにより、メタルシールド板４０を半導体チップ上（又は半導体チップの下）に設けた場合に、メタルシールド板４０の周縁部が半導体チップ外方へ突出する。このようにメタルシールド板４０の外形寸法を、半導体チップの外形寸法よりも大きくすることによる効果については後述する。   Further, the outer dimension (size) of the metal shield plate 40 is made larger than the outer dimension of the semiconductor chip to be protected from external magnetism. Thereby, when the metal shield plate 40 is provided on the semiconductor chip (or below the semiconductor chip), the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip. The effect obtained by making the outer dimension of the metal shield plate 40 larger than the outer dimension of the semiconductor chip will be described later.

次に、図２を用いて、本発明の実施形態による半導体装置について説明する。図２に示す半導体装置５０は、ダイパッド（基板）５２と、ダイパッド５２上に設けられたメタルシールド板４０と、メタルシールド板４０上に設けられ、回路面５１Ａを有する半導体チップ５１とを備えている。半導体チップ５１は、ＭＲＡＭ等の磁気抵抗メモリを有している。   Next, the semiconductor device according to the embodiment of the present invention will be described with reference to FIG. The semiconductor device 50 shown in FIG. 2 includes a die pad (substrate) 52, a metal shield plate 40 provided on the die pad 52, and a semiconductor chip 51 provided on the metal shield plate 40 and having a circuit surface 51A. Yes. The semiconductor chip 51 has a magnetoresistive memory such as MRAM.

半導体チップ５１の回路面５１Ａとリード５４とは、金製のボンディングワイヤ５５により電気的に接続されている。また、ダイパッド５２及びリード５４を有するリードフレーム、半導体チップ５１、メタルシールド板４０、及びボンディングワイヤ５５は、封止樹脂５６により封止されている。半導体チップ５１の上面（回路面５１Ａ）は全域が露出しており、封止樹脂５６に直接接着している。半導体チップ５１より外形寸法の小さいメタルシールド板は設けられていない。リード５４とメタルシールド板４０とは絶縁されている。   The circuit surface 51A of the semiconductor chip 51 and the lead 54 are electrically connected by a gold bonding wire 55. Further, the lead frame having the die pad 52 and the lead 54, the semiconductor chip 51, the metal shield plate 40, and the bonding wire 55 are sealed with a sealing resin 56. The entire upper surface (circuit surface 51 </ b> A) of the semiconductor chip 51 is exposed and directly bonded to the sealing resin 56. A metal shield plate having an outer dimension smaller than that of the semiconductor chip 51 is not provided. The lead 54 and the metal shield plate 40 are insulated.

半導体チップ５１はメタルシールド板４０の中央部に設けられている。上述したように、メタルシールド板４０の外形寸法は、半導体チップ５１の外形寸法よりも大きくなっているため、メタルシールド板４０の周縁部は半導体チップ５１外方へ突出する。   The semiconductor chip 51 is provided at the center of the metal shield plate 40. As described above, since the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 51, the peripheral edge of the metal shield plate 40 protrudes outward from the semiconductor chip 51.

メタルシールド板４０は、透磁率の高い材料からなるため、半導体装置５０の外部からの磁力線は主にメタルシールド板４０を通り、半導体チップ５１を通る磁力線の量を減らすことができる。   Since the metal shield plate 40 is made of a material having high magnetic permeability, the magnetic lines of force from the outside of the semiconductor device 50 mainly pass through the metal shield plate 40 and the amount of magnetic lines of force passing through the semiconductor chip 51 can be reduced.

図３は、メタルシールド板４０を通る外部からの磁力線の模式図である。図３から分かるように、外部からの磁力線はメタルシールド板４０の端部に集中するため、この部分での磁場強度が大きくなる。メタルシールド板４０の外形寸法が半導体チップ５１の外形寸法と同等またはそれより小さいと、磁場強度の大きいメタルシールド４０端部が半導体チップ５１の近傍に位置することになり、半導体チップ５１に不具合を発生させることになる。   FIG. 3 is a schematic diagram of external magnetic field lines passing through the metal shield plate 40. As can be seen from FIG. 3, the magnetic field lines from the outside are concentrated on the end portion of the metal shield plate 40, so that the magnetic field strength at this portion increases. If the outer dimension of the metal shield plate 40 is equal to or smaller than the outer dimension of the semiconductor chip 51, the end of the metal shield 40 having a large magnetic field strength is positioned in the vicinity of the semiconductor chip 51, which causes a problem with the semiconductor chip 51. Will be generated.

しかし、本実施形態では、メタルシールド板４０の外形寸法が、半導体チップ５１の外形寸法よりも大きくなっており、メタルシールド板４０の周縁部は半導体チップ５１外方へ突出する。そのため、磁力線の集中により磁場強度が大きくなるメタルシールド板４０の端部を半導体チップ５１から離すことができ、半導体チップ５１を保護することができる。   However, in this embodiment, the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 51, and the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 51. Therefore, the end portion of the metal shield plate 40 whose magnetic field strength increases due to the concentration of the magnetic field lines can be separated from the semiconductor chip 51, and the semiconductor chip 51 can be protected.

上記実施形態では、図２に示すように、パッケージ方式がＳＯＰ（Small Outline Package）の半導体装置を例に説明を行ったが、図４に示すＢＧＡ（Ball Grid Array Package）や、図５に示すＤＦＮ（Dual Flat No-lead Package）等の異なるパッケージ方式の半導体装置としてもよい。   In the above embodiment, as illustrated in FIG. 2, a semiconductor device whose package method is SOP (Small Outline Package) has been described as an example. However, a BGA (Ball Grid Array Package) illustrated in FIG. Different package type semiconductor devices such as DFN (Dual Flat No-lead Package) may be used.

図４に示す半導体装置６０は、パッケージ基板６７と、パッケージ基板６７上に設けられたダイパッド（基板）６２と、ダイパッド６２上に設けられたメタルシールド板４０と、メタルシールド板４０上に設けられ、回路面６１Ａを有する半導体チップ６１とを備えている。このうち半導体チップ６１は、上述した半導体チップ５１と同様、ＭＲＡＭ等の磁気抵抗メモリを有している。   A semiconductor device 60 shown in FIG. 4 is provided on a package substrate 67, a die pad (substrate) 62 provided on the package substrate 67, a metal shield plate 40 provided on the die pad 62, and the metal shield plate 40. And a semiconductor chip 61 having a circuit surface 61A. Among these, the semiconductor chip 61 has a magnetoresistive memory such as an MRAM, like the semiconductor chip 51 described above.

半導体チップ６１はメタルシールド板４０の中央部に設けられている。上述したように、メタルシールド板４０の外形寸法は、半導体チップ６１の外形寸法よりも大きくなっているため、メタルシールド板４０の周縁部は半導体チップ６１外方へ突出する。   The semiconductor chip 61 is provided at the center of the metal shield plate 40. As described above, since the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 61, the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 61.

また、パッケージ基板６７上に端子部６４が設けられ、端子部６４にはんだボール６８が電気的に接続されている。このはんだボール６８は、パッケージ基板６７から外方に突出している。また端子部６４と半導体チップ６１の回路面６１Ａとは、金製のボンディングワイヤ６５により電気的に接続されている。   Further, a terminal portion 64 is provided on the package substrate 67, and solder balls 68 are electrically connected to the terminal portion 64. The solder balls 68 protrude outward from the package substrate 67. The terminal portion 64 and the circuit surface 61A of the semiconductor chip 61 are electrically connected by a gold bonding wire 65.

ダイパッド６２、メタルシールド板４０、半導体チップ６１、端子部６４、およびボンディングワイヤ６５は、封止樹脂６６により封止されている。半導体チップ６１の上面（回路面６１Ａ）は全域が露出しており、封止樹脂６６に直接接着している。   The die pad 62, the metal shield plate 40, the semiconductor chip 61, the terminal portion 64, and the bonding wire 65 are sealed with a sealing resin 66. The entire upper surface (circuit surface 61A) of the semiconductor chip 61 is exposed and is directly bonded to the sealing resin 66.

図４に示すように、メタルシールド板４０の外形寸法が、半導体チップ６１の外形寸法よりも大きくなっており、メタルシールド板４０の周縁部は半導体チップ６１外方へ突出する。そのため、磁力線の集中により磁場強度が大きくなるメタルシールド板４０の端部を半導体チップ６１から離すことができ、半導体チップ６１を保護することができる。   As shown in FIG. 4, the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 61, and the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 61. Therefore, the end portion of the metal shield plate 40 whose magnetic field strength increases due to the concentration of the magnetic field lines can be separated from the semiconductor chip 61, and the semiconductor chip 61 can be protected.

図５に示す半導体装置７０は、ダイパッド（基板）７２と、ダイパッド７２上に設けられたメタルシールド板４０と、メタルシールド板４０上に設けられ、回路面７１Ａを有する半導体チップ７１とを備えている。このうち半導体チップ７１は、上述した半導体チップ５１、６１と同様、ＭＲＡＭ等の磁気抵抗メモリを有している。   A semiconductor device 70 shown in FIG. 5 includes a die pad (substrate) 72, a metal shield plate 40 provided on the die pad 72, and a semiconductor chip 71 provided on the metal shield plate 40 and having a circuit surface 71A. Yes. Among these, the semiconductor chip 71 has a magnetoresistive memory such as an MRAM, like the semiconductor chips 51 and 61 described above.

半導体チップ７１はメタルシールド板４０の中央部に設けられている。上述したように、メタルシールド板４０の外形寸法は、半導体チップ７１の外形寸法よりも大きくなっているため、メタルシールド板４０の周縁部は半導体チップ７１外方へ突出する。   The semiconductor chip 71 is provided at the center of the metal shield plate 40. As described above, since the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 71, the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 71.

半導体チップ７１の回路面７１Ａとリード７４とは、金製のボンディングワイヤ７５により電気的に接続されている。   The circuit surface 71A of the semiconductor chip 71 and the lead 74 are electrically connected by a gold bonding wire 75.

ダイパッド７２の一部、リード７４の一部、半導体チップ７１、メタルシールド板４０、およびボンディングワイヤ７５は、封止樹脂７６により封止されている。半導体チップ７１の上面（回路面７１Ａ）は全域が露出しており、封止樹脂７６に直接接着している。   Part of the die pad 72, part of the lead 74, the semiconductor chip 71, the metal shield plate 40, and the bonding wire 75 are sealed with a sealing resin 76. The entire upper surface (circuit surface 71A) of the semiconductor chip 71 is exposed and is directly bonded to the sealing resin 76.

図５に示すように、メタルシールド板４０の外形寸法が、半導体チップ７１の外形寸法よりも大きくなっており、メタルシールド板４０の周縁部は半導体チップ７１外方へ突出する。そのため、磁力線の集中により磁場強度が大きくなるメタルシールド板４０の端部を半導体チップ７１から離すことができ、半導体チップ７１を保護することができる。   As shown in FIG. 5, the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 71, and the peripheral edge of the metal shield plate 40 protrudes outward from the semiconductor chip 71. Therefore, the end portion of the metal shield plate 40 whose magnetic field strength increases due to the concentration of the magnetic force lines can be separated from the semiconductor chip 71, and the semiconductor chip 71 can be protected.

なお、図６に示すように、ダイパッド７２及びリード７４の下面と、封止樹脂７６の下面とが、同一平面上に位置するようにしてもよい。このほか、図６に示す半導体装置７０の構成は、図５に示す半導体装置７０の構成と同一である。   As shown in FIG. 6, the lower surfaces of the die pad 72 and the lead 74 and the lower surface of the sealing resin 76 may be positioned on the same plane. In addition, the configuration of the semiconductor device 70 illustrated in FIG. 6 is the same as the configuration of the semiconductor device 70 illustrated in FIG. 5.

図２、図４〜図６に示す半導体装置は、メタルシールド板４０を半導体チップとダイパッド（基板）との間に設け、半導体チップの回路面とリード又は端子部とをボンディングワイヤを用いて接続する構成となっていたが、図７、図８に示すように、半導体チップの下面（回路面）とリード（電極）とをフリップチップ接続し、メタルシールド板４０を半導体チップ上に設ける構成としてもよい。   2 and 4 to 6, a metal shield plate 40 is provided between a semiconductor chip and a die pad (substrate), and the circuit surface of the semiconductor chip and leads or terminal portions are connected using bonding wires. However, as shown in FIGS. 7 and 8, the lower surface (circuit surface) of the semiconductor chip and the leads (electrodes) are flip-chip connected, and the metal shield plate 40 is provided on the semiconductor chip. Also good.

図７に示す半導体装置８０は、半導体チップ８１と、半導体チップ８１の第１面（上面）上に設けられたメタルシールド板４０と、半導体チップ８１の第２面（下面）の回路面８１Ａとフリップチップ接続されたリード（電極）８４とを備えている。このうち半導体チップ８１は、上述した半導体チップ５１、６１、７１と同様、ＭＲＡＭ等の磁気抵抗メモリを有している。   7 includes a semiconductor chip 81, a metal shield plate 40 provided on the first surface (upper surface) of the semiconductor chip 81, and a circuit surface 81A on the second surface (lower surface) of the semiconductor chip 81. Flip chip connected leads (electrodes) 84 are provided. Among these, the semiconductor chip 81 has a magnetoresistive memory such as an MRAM similarly to the semiconductor chips 51, 61, 71 described above.

メタルシールド板４０は半導体チップ８１を覆うように設けられている。上述したように、メタルシールド板４０の外形寸法は、半導体チップ８１の外形寸法よりも大きくなっているため、メタルシールド板４０の周縁部は半導体チップ８１外方へ突出する。   The metal shield plate 40 is provided so as to cover the semiconductor chip 81. As described above, since the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 81, the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 81.

リード８４の一部、半導体チップ８１、及びメタルシールド板４０は、封止樹脂８６により封止されている。   A part of the lead 84, the semiconductor chip 81, and the metal shield plate 40 are sealed with a sealing resin 86.

図７に示すように、メタルシールド板４０の外形寸法が、半導体チップ８１の外形寸法よりも大きくなっており、メタルシールド板４０の周縁部は半導体チップ８１外方へ突出する。そのため、磁力線の集中により磁場強度が大きくなるメタルシールド板４０の端部を半導体チップ８１から離すことができ、半導体チップ８１を保護することができる。   As shown in FIG. 7, the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 81, and the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 81. Therefore, the end portion of the metal shield plate 40 whose magnetic field strength increases due to the concentration of the magnetic field lines can be separated from the semiconductor chip 81, and the semiconductor chip 81 can be protected.

図８に示す半導体装置９０は、基板９７と、基板９７上に設けられた半導体チップ９１と、半導体チップ９１上に設けられたメタルシールド板４０とを備えている。このうち半導体チップ９１は、上述した半導体チップ５１、６１、７１、８１と同様、ＭＲＡＭ等の磁気抵抗メモリを有している。   A semiconductor device 90 shown in FIG. 8 includes a substrate 97, a semiconductor chip 91 provided on the substrate 97, and a metal shield plate 40 provided on the semiconductor chip 91. Among these, the semiconductor chip 91 has a magnetoresistive memory such as an MRAM, like the semiconductor chips 51, 61, 71, 81 described above.

メタルシールド板４０は、半導体チップ９１を覆うように、半導体チップ９１の第１面（上面）上に設けられている。上述したように、メタルシールド板４０の外形寸法は、半導体チップ９１の外形寸法よりも大きくなっているため、メタルシールド板４０の周縁部は半導体チップ９１外方へ突出する。   The metal shield plate 40 is provided on the first surface (upper surface) of the semiconductor chip 91 so as to cover the semiconductor chip 91. As described above, since the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 91, the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 91.

半導体チップ９１の第２面（下面）の回路面９１Ａと、基板９７上の電極（図示せず）とがフリップチップ接続されている。また、基板９７から外方に突出してはんだボール９８が設けられており、このはんだボール９８は、基板９７上の電極と電気的に接続されている。   A circuit surface 91A on the second surface (lower surface) of the semiconductor chip 91 and an electrode (not shown) on the substrate 97 are flip-chip connected. A solder ball 98 is provided so as to protrude outward from the substrate 97, and the solder ball 98 is electrically connected to an electrode on the substrate 97.

基板９７、半導体チップ９１、及びメタルシールド板４０は、封止樹脂９６により封止されている。   The substrate 97, the semiconductor chip 91, and the metal shield plate 40 are sealed with a sealing resin 96.

図８に示すように、メタルシールド板４０の外形寸法が、半導体チップ９１の外形寸法よりも大きくなっており、メタルシールド板４０の周縁部は半導体チップ９１外方へ突出する。そのため、磁力線の集中により磁場強度が大きくなるメタルシールド板４０の端部を半導体チップ９１から離すことができ、半導体チップ９１を保護することができる。   As shown in FIG. 8, the outer dimension of the metal shield plate 40 is larger than the outer dimension of the semiconductor chip 91, and the peripheral portion of the metal shield plate 40 protrudes outward from the semiconductor chip 91. Therefore, the end portion of the metal shield plate 40 whose magnetic field strength increases due to the concentration of the magnetic field lines can be separated from the semiconductor chip 91, and the semiconductor chip 91 can be protected.

メモリを外部の磁気から保護するメタルシールド板４０は、メモリチップと一体封止される半導体装置だけでなく、その他の半導体装置に適用することができる。例えば、ＣＰＵ（演算部）やメモリが組み込まれた集積回路のメモリ領域を覆うようにメタルシールド板４０を設けてもよい。この場合、メタルシールド板４０の外形寸法は、メモリ領域よりも大きいものとする。このような構成にすることで、メモリを集積回路の外部の磁気から保護することができる。また、メタルシールド板４０の端部をメモリ領域から離すことができるため、メタルシールド板４０の端部に集中する磁力線からメモリ領域を保護することができる。   The metal shield plate 40 that protects the memory from external magnetism can be applied not only to a semiconductor device that is integrally sealed with a memory chip but also to other semiconductor devices. For example, the metal shield plate 40 may be provided so as to cover a memory area of an integrated circuit in which a CPU (arithmetic unit) and a memory are incorporated. In this case, the outer dimension of the metal shield plate 40 is larger than the memory area. With this configuration, the memory can be protected from magnetism outside the integrated circuit. Further, since the end portion of the metal shield plate 40 can be separated from the memory region, the memory region can be protected from the magnetic field lines concentrated on the end portion of the metal shield plate 40.

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。   Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

４０ メタルシールド板
５０ 半導体装置
５１ 半導体チップ
５１Ａ 回路面
５２ ダイパッド
５４ リード
５５ ボンディングワイヤ
５６ 封止樹脂 40 Metal shield plate 50 Semiconductor device 51 Semiconductor chip 51A Circuit surface 52 Die pad 54 Lead 55 Bonding wire 56 Sealing resin

Claims (6)

ダイパッド及びリードを有するリードフレームと、
前記ダイパッド上に設けられたメタルシールド板と、
前記メタルシールド板上に設けられ、ボンディングワイヤを介して前記リードに接続された半導体チップと、
前記リードフレーム、前記メタルシールド板、前記半導体チップ、及び前記ボンディングワイヤを封止する樹脂封止部と、
を備え、
前記メタルシールド板の外形寸法は前記半導体チップの外形寸法より大きく、前記メタルシールド板の周縁部が前記半導体チップ外方へ突出し、前記半導体チップの上面全域が前記樹脂封止部に直接接着することを特徴とする半導体装置。 A lead frame having a die pad and leads;
A metal shield plate provided on the die pad;
A semiconductor chip provided on the metal shield plate and connected to the lead via a bonding wire;
A resin sealing portion for sealing the lead frame, the metal shield plate, the semiconductor chip, and the bonding wire;
With
The outer dimension of the metal shield plate is larger than the outer dimension of the semiconductor chip. A semiconductor device characterized by the above. 前記メタルシールド板は、Ｆｅ−Ｎｉ合金を含む材料からなることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the metal shield plate is made of a material containing an Fe—Ni alloy. 前記半導体チップは磁気メモリを有することを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip includes a magnetic memory. 半導体チップと、
前記半導体チップの第１面上に設けられたメタルシールド板と、
前記半導体チップの前記第１面とは反対側の第２面にフリップチップ接続された電極と、
前記半導体チップ、前記メタルシールド板、及び前記電極を封止する樹脂封止部と、
を備え、
前記メタルシールド板の外形寸法は前記半導体チップの外形寸法より大きく、前記メタルシールド板の周縁部が前記半導体チップ外方へ突出することを特徴とする半導体装置。 A semiconductor chip;
A metal shield plate provided on the first surface of the semiconductor chip;
An electrode flip-chip connected to a second surface opposite to the first surface of the semiconductor chip;
A resin sealing portion for sealing the semiconductor chip, the metal shield plate, and the electrode;
With
2. The semiconductor device according to claim 1, wherein an outer dimension of the metal shield plate is larger than an outer dimension of the semiconductor chip, and a peripheral portion of the metal shield plate protrudes outward of the semiconductor chip. 前記メタルシールド板は、Ｆｅ−Ｎｉ合金を含む材料からなることを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein the metal shield plate is made of a material containing an Fe—Ni alloy. 前記半導体チップは磁気メモリを有することを特徴とする請求項４又は５に記載の半導体装置。   The semiconductor device according to claim 4, wherein the semiconductor chip has a magnetic memory.
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Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103071A (en) * 2002-09-05 2004-04-02 Toshiba Corp Magnetic memory device
JP2004200185A (en) * 2002-12-16 2004-07-15 Sony Corp Magnetic memory device
JP2004221463A (en) * 2003-01-17 2004-08-05 Sony Corp Magnetic memory
JP2005158985A (en) * 2003-11-26 2005-06-16 Sony Corp Structure and substrate for mounting magnetic memory device
JP2005340237A (en) * 2004-05-24 2005-12-08 Renesas Technology Corp Magnetic storage device
JP2009141194A (en) * 2007-12-07 2009-06-25 Dainippon Printing Co Ltd Metal shield plate for semiconductor device, sheet for metal shield, semiconductor device, manufacturing method of sheet for metal shield, and manufacturing method of metal shield plate
JP2010153760A (en) * 2008-12-26 2010-07-08 Renesas Technology Corp Semiconductor device and method for manufacturing the same
JP2010245106A (en) * 2009-04-01 2010-10-28 Renesas Electronics Corp Magnetic storage device
WO2011046091A1 (en) * 2009-10-13 2011-04-21 日本電気株式会社 Magnet device
JP2011114225A (en) * 2009-11-27 2011-06-09 Dainippon Printing Co Ltd Semiconductor device, method of manufacturing the same, and shield plate
JP2011216622A (en) * 2010-03-31 2011-10-27 Renesas Electronics Corp Semiconductor device and semiconductor device assembly
JP2012109307A (en) * 2010-11-15 2012-06-07 Renesas Electronics Corp Semiconductor device, and method of manufacturing semiconductor device
JP2012182274A (en) * 2011-03-01 2012-09-20 Nec Casio Mobile Communications Ltd Module component, manufacturing method of the module component, semiconductor package where the module component is mounted, electronic module, and electronic apparatus

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004103071A (en) * 2002-09-05 2004-04-02 Toshiba Corp Magnetic memory device
JP2004200185A (en) * 2002-12-16 2004-07-15 Sony Corp Magnetic memory device
JP2004221463A (en) * 2003-01-17 2004-08-05 Sony Corp Magnetic memory
JP2005158985A (en) * 2003-11-26 2005-06-16 Sony Corp Structure and substrate for mounting magnetic memory device
JP2005340237A (en) * 2004-05-24 2005-12-08 Renesas Technology Corp Magnetic storage device
JP2009141194A (en) * 2007-12-07 2009-06-25 Dainippon Printing Co Ltd Metal shield plate for semiconductor device, sheet for metal shield, semiconductor device, manufacturing method of sheet for metal shield, and manufacturing method of metal shield plate
JP2010153760A (en) * 2008-12-26 2010-07-08 Renesas Technology Corp Semiconductor device and method for manufacturing the same
JP2010245106A (en) * 2009-04-01 2010-10-28 Renesas Electronics Corp Magnetic storage device
WO2011046091A1 (en) * 2009-10-13 2011-04-21 日本電気株式会社 Magnet device
JP2011114225A (en) * 2009-11-27 2011-06-09 Dainippon Printing Co Ltd Semiconductor device, method of manufacturing the same, and shield plate
JP2011216622A (en) * 2010-03-31 2011-10-27 Renesas Electronics Corp Semiconductor device and semiconductor device assembly
JP2012109307A (en) * 2010-11-15 2012-06-07 Renesas Electronics Corp Semiconductor device, and method of manufacturing semiconductor device
JP2012182274A (en) * 2011-03-01 2012-09-20 Nec Casio Mobile Communications Ltd Module component, manufacturing method of the module component, semiconductor package where the module component is mounted, electronic module, and electronic apparatus

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