JP2012212484A - Semiconductor device - Google Patents
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Abstract
Description
本実施形態は、半導体装置に関する。 The present embodiment relates to a semiconductor device.
半導体記憶装置として、電気的書き換えが可能でかつ、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。 As a semiconductor memory device, a NAND flash memory that can be electrically rewritten and can be highly integrated is known.
本実施形態は、回路面積の増大を防止可能な半導体装置を提供する。 The present embodiment provides a semiconductor device capable of preventing an increase in circuit area.
本実施形態の半導体装置は、複数のテストからテストを選択する信号を生成する第１生成部と、前記信号に基づいた電位を生成する電位生成部と、前記電位生成部に接続された１の配線と、前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、変換された前記信号に基づいてテスト信号を生成する第２生成部とを備えることを特徴とする。 The semiconductor device according to the present embodiment includes a first generation unit that generates a signal for selecting a test from a plurality of tests, a potential generation unit that generates a potential based on the signal, and one connected to the potential generation unit. A wiring, an extraction unit that is connected to the wiring and extracts the signal based on the potential of the wiring, and a second generation unit that generates a test signal based on the converted signal. .
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。 Next, embodiments of the present invention will be described in detail with reference to the drawings. In the description of the drawings in the following embodiments, portions having the same configuration are denoted by the same reference numerals and redundant description is omitted.
（第１実施形態）
本実施形態は、半導体記憶装置の一例として、積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリを用いて説明する。ＮＡＮＤ型フラッシュメモリに限定されるわけではなく、その他の半導体記憶装置であってもよい。
(First embodiment)
In the present embodiment, a NAND flash memory using a memory cell having a stacked gate structure will be described as an example of a semiconductor memory device. The semiconductor memory device is not limited to the NAND flash memory and may be other semiconductor memory devices.
［ＮＡＮＤ型フラッシュメモリの構成］
本実施形態に係るＮＡＮＤ型フラッシュメモリを、図１を用いて説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ＳＬドライバ７、センスアンプ８、及びテスト部９を備える。
[Configuration of NAND flash memory]
The NAND flash memory according to this embodiment will be described with reference to FIG. As shown in FIG. 1, the NAND flash memory includes a
＜メモリセルアレイ＞
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数のＮＡＮＤストリング１１を備える。このＮＡＮＤストリング１１は、複数の不揮発性のメモリセルと、選択トランジスタＳＴ１、ＳＴ２を含む。図１に示すように、６４個のメモリセルは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。
<Memory cell array>
The
なお、直列接続されるメモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。 The number of memory cells MT connected in series is not limited to 64, but may be 128, 256, 512, etc., and the number is not limited.
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。 The memory cell MT can hold binary or higher data. The structure of the memory cell MT includes a charge storage layer (for example, an insulating film) formed on a semiconductor substrate with a gate insulating film interposed therebetween, and an insulating film (having a dielectric constant higher than that of the charge storage layer). MONOS structure having a high insulating film) and a control gate formed on the insulating film. Note that the structure of the memory cell MT may be an FG type. The FG type includes a floating gate (conductive layer) formed on a p-type semiconductor substrate with a gate insulating film interposed therebetween, and a control gate formed on the floating gate with an inter-gate insulating film interposed therebetween. Structure.
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。 The control gate of the memory cell MT is electrically connected to the word line WL, the drain is electrically connected to the bit line BL, and the source is electrically connected to the source line SL.
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。 The control gates of the memory cells MT in the same row are commonly connected to any of the word lines WL0 to WL63, and the gate electrodes of the select transistors ST1 and ST2 of the memory cells MT in the same row are connected to the select gate lines SGD1 and SGS1, respectively. Commonly connected.
また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
Further, the drains of the select transistors ST1 in the same column in the
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。 Data is collectively written in the plurality of memory cells MT connected to the same word line WL, and this unit is called a page. Further, data is erased collectively from the plurality of memory cells MT in units of blocks BLK.
＜ロウデコーダ＞
ロウデコーダ２は、ブロックデコーダ２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
<Row decoder>
The
＜ドライバ回路＞
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
<Driver circuit>
The
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
The select
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
Similarly to the select
＜電圧発生回路＞
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３に供給する。
<Voltage generation circuit>
The voltage generation circuit 4 generates a voltage necessary for data programming, reading, and erasing by boosting or stepping down a voltage applied from the outside. The generated voltage is supplied to the
＜データ入出力回路＞
データ入出力回路５は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部６に出力する。また、データ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出力する。
<Data input / output circuit>
The data input /
また、データをホストに出力する際は、制御部６の制御に基づき、センスアンプ８が増幅したデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。
When data is output to the host, the data amplified by the
＜制御部＞
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路５を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。
<Control unit>
The control unit 6 controls the operation of the entire NAND flash memory. That is, an operation sequence in a data write operation, a read operation, and an erase operation is executed through the data input /
制御部６は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部６はカラム選択信号をセンスアンプ８に出力する。カラム選択信号とは、センスアンプ８のカラム方向を選択する信号である。
The control unit 6 outputs the block selection signal described above to the
また、制御部６には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部６は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを区別する。
The control unit 6 is given a control signal supplied from a memory controller (not shown). Based on the supplied control signal, the control unit 6 distinguishes whether the signal supplied from the host to the data input /
＜ソース線ＳＬドライバ＞
ソース線ＳＬドライバ７は、制御部６により入力される内部制御信号で動作する。例えば、消去の際に、ソース線ＳＬドライバ７は制御部６により制御されて、ソース線ＳＬ側からビット線ＢＬに電圧ＶＤＤが転送される。
<Source line SL driver>
The source line SL driver 7 operates with an internal control signal input by the control unit 6. For example, at the time of erasing, the source line SL driver 7 is controlled by the control unit 6 and the voltage VDD is transferred from the source line SL side to the bit line BL.
＜センスアンプ＞
センスアンプ８は、読み出し動作の際には、メモリセルアレイ１から読み出されたデータをセンス・増幅して一時的に保持し、データ線Ｄｌｉｎｅを介してデータ入出力回路５に転送する。また、書き込み動作の際には、ビット線ＢＬを介して、センスアンプ８は、データ入出力回路５から転送されたデータをメモリセルアレイ１に転送する。
<Sense amplifier>
In the read operation, the
＜テスト部＞
テスト部９は、例えばファンクション検査や直流／交流検査（以下、ＡＣ／ＤＣ検査ともいう）を行う。このテスト部９は、ロウデコーダ２、データ入出力回路５、センスアンプ８に接続される。テスト部９の具体的な構成について、図２を用いて説明する。説明の便宜上、図２では、３種類のテストの場合を例として説明する。ノードＡが“Ｈ”レベルとなり選択されたテスト、ノードＢが“Ｈ”レベルとなり選択されたテスト、ノードＣが“Ｈ”レベルとなり選択されたテストの３種類である。
<Test section>
The
図２に示すように、テスト部９は、テスト選択信号を生成する第１生成部９０と、第１生成部９０により生成されたテスト選択信号ごとに応じた電位を生成する電位生成部１００と、判定部１１０と、選択部１２０と、選択されたテスト信号を生成する第２生成部１３０、配線１４０とを有する。なお、判定部１１０と選択部１２０を合わせて抽出部とも呼ぶ。
As shown in FIG. 2, the
＜＜第１生成部＞＞
第１生成部９０は、データ入出力回路５から入力されたアドレスが入力されて、このアドレスに基づいてテスト選択信号を生成する。
<< First Generation Unit >>
The
＜＜電位生成部＞＞
電位生成部１００は、第１生成部９０と電気的に接続される。電位生成部１００は、テスト選択信号に基づいて所望の電位を生成する機能を有する。電位生成部１００は、複数のシフトレジスタ１０１ａ，１０１ｂ（図２におけるＬ／Ｓを示す）と、複数のクロックドインバータ１０２ａ〜１０２ｆと、トランジスタＳＷ１〜ＳＷ３とを有する。
<< potential generator >>
The
クロックドインバータ１０２ａの入力端子は、ノードＮ１、ノードＡを介して第１生成部９０と接続される。クロックドインバータ１０２ａの出力端子は、クロックドインバータ１０２ｂの入力端子に接続される。クロックドインバータ１０２ａの出力端子は、トランジスタＳＷ１の電源経路の一端に接続される。トランジスタＳＷ１の電源経路の他端は、配線１４０に接続される。トランジスタＳＷ１のゲートは、ノードＮ１と接続されており、ノードＮ１の電位が供給される。
An input terminal of the clocked
シフトレジスタ１０１ａは、ノードＢを介して第１生成部９０に接続される。クロックドインバータ１０２ｃの入力端子は、ノードＮ２を介してシフトレジスタ１０１ａと接続される。クロックドインバータ１０２ｃの出力端子は、クロックドインバータ１０２ｄの入力端子に接続される。クロックドインバータ１０２ｄの出力端子は、トランジスタＳＷ２の電源経路の一端に接続される。トランジスタＳＷ２の電源経路の他端は、配線１４０に接続される。トランジスタＳＷ２のゲートは、ノードＮ２と接続されており、ノードＮ２の電位が供給される。ここで、ノードＮ２の電位は、シフトレジスタ１０１ａにより昇圧されているため、ノードＮ１の電位より高い。
The
シフトレジスタ１０１ｂは、ノードＣを介して第１生成部９０に接続される。クロックドインバータ１０２ｅの入力端子は、ノードＮ３を介してシフトレジスタ１０１ｂと接続される。クロックドインバータ１０２ｅの出力端子は、クロックドインバータ１０２ｆの入力端子に接続される。クロックドインバータ１０２ｆの出力端子は、トランジスタＳＷ３の電源経路の一端に接続される。トランジスタＳＷ３の電源経路の他端は、配線１４０に接続される。トランジスタＳＷ３のゲートは、ノードＮ３と接続されており、ノードＮ３の電位が供給される。ここで、ノードＮ３の電位は、シフトレジスタ１０１ａにより昇圧されているため、ノードＮ１の電位より高い。また、例えば、本実施形態では、シフトレジスタ１０１ｂは、シフトレジスタ１０１ａよりも昇圧する能力が高く、ノードＮ３の電位は、ノードＮ２の電位より高いものとする。
The
＜＜判定部＞＞
判定部１１０は、配線１４０の電位に基づいて抵抗Ｒ１〜Ｒ３と、オペアンプ１１１ａ〜１１１ｃとを有する。抵抗Ｒ１〜Ｒ３は、配線１４０と接地との間で、直列に接続される。具体的には、図２に示すように、抵抗Ｒ１の一端が配線１４０に接続され、抵抗Ｒ３の一端が接地される。
<< determination unit >>
The
オペアンプ１１１ａの第１入力端子は、配線１４０と抵抗Ｒ１の一端と共有に接続されており、第２入力端子には、基準電位ＶＲＥＦが供給される。オペアンプ１１１ａの第１入力端子には、配線１４０の電位が供給される。
The first input terminal of the
オペアンプ１１１ｂの第１入力端子は、抵抗Ｒ１の他端と抵抗Ｒ２の一端との間にあるノードＮ４に接続されており、第２入力端子には、基準電位ＶＲＥＦが供給される。オペアンプ１１１ｂの第１入力端子は、配線１４０の電位を分圧した電位が供給される。
The first input terminal of the
オペアンプ１１１ｃの第１入力端子は、抵抗Ｒ２の他端と抵抗Ｒ３の一端との間にあるノードＮ５に接続されており、第２入力端子には、基準電位ＶＲＥＦが供給される。オペアンプ１１１ｃの第１入力端子は、オペアンプ１１１ｂの第１入力端子同様、配線１４０の電位を分圧した電位が供給される。
The first input terminal of the operational amplifier 111c is connected to a node N5 between the other end of the resistor R2 and one end of the resistor R3, and the reference potential VREF is supplied to the second input terminal. Similar to the first input terminal of the
＜＜選択部＞＞
選択部１２０は、判定部１１０より出力されるデータに基づいて、テストを選択する信号に変換するための機能を有する。
<< Selection section >>
The
選択部１２０は、複数のＮＡＮＤゲート１２１ａ〜１２１ｃと、複数のインバータ１２２ａ〜１２２ｃとを有する。ＮＡＮＤゲート１２１ａの入力端子は、判定部１１０のオペアンプ１１１ａの出力端子、ＮＡＮＤゲート１２１ｂの出力端子、及びＮＡＮＤゲート１２１ｃの出力端子に接続される。ＮＡＮＤゲート１２１ｂの入力端子は、判定部１１０のオペアンプ１１１ａの出力端子、オペアンプ１１１ｂの出力端子、及びＮＡＮＤゲート１２１ｃの出力端子に接続される。ＮＡＮＤゲート１２１ｃの入力端子は、判定部１１０のオペアンプ１１１ａ〜１１１ｃの出力端子に接続される。
The
ＮＡＮＤゲート１２１ａ〜１２１ｃそれぞれの出力端子は、対応するインバータ１２２ａ〜１２２ｃの入力端子に接続される。インバータ１２２ａ〜１２２ｃの出力端子は、第２生成部１３０に接続される。
Output terminals of
＜＜第２生成部＞＞
第２生成部１３０は、選択部１２０により出力されたデータに基づいて、所望のテスト信号を生成する機能を有する。第２生成部１３０は、図２に示すように、センスアンプ８及びロウデコーダ１２に接続される。
<< Second Generation Unit >>
The
［テスト部の動作方法］
次に、本実施形態のテスト部の動作方法について図３乃至図８の回路図を用いて説明する。前述したように、図２では、３種類のテストの場合を例として説明する。（１）ノードＡが“Ｈ”レベルとなり選択されたテスト、（２）ノードＢが“Ｈ”レベルとなり選択されたテスト、（３）ノードＣが“Ｈ”レベルとなり選択されたテストの３つに分けて説明する。
[How the test section works]
Next, the operation method of the test unit of this embodiment will be described with reference to the circuit diagrams of FIGS. As described above, FIG. 2 illustrates an example of three types of tests. (1) Node A at “H” level and selected test, (2) Node B at “H” level and selected test, (3) Node C at “H” level and selected test This will be explained separately.
説明の便宜上、抵抗Ｒ１を８ｋΩ、抵抗Ｒ２を４ｋΩ、抵抗Ｒ３を４ｋΩとし、基準電位ＶＲＥＦを１．８Ｖと仮定し説明する。 For convenience of explanation, it is assumed that the resistor R1 is 8 kΩ, the resistor R2 is 4 kΩ, the resistor R3 is 4 kΩ, and the reference potential VREF is 1.8 V.
（１）ノードＡが“Ｈ”レベルとなり選択されたテストを実行する場合
まず、ノードＡが“Ｈ”レベルとなり選択されたテストを実行する場合において、テスト部の動作を説明する。
(1) When the node A is at the “H” level and the selected test is executed First, when the node A is at the “H” level and the selected test is executed, the operation of the test unit will be described.
図３に示すように、第１生成部９０から所望の電位が電位生成部１００に出力される。その結果、ノードＡを“Ｈ”レベル（例えば、２Ｖ）、ノードＢ，Ｃを“Ｌ”レベルとなる。
As shown in FIG. 3, a desired potential is output from the
図３に示すように、ノードＮ１を介して、トランジスタＳＷ１のゲートが“Ｈ”レベルとなり、トランジスタＳＷ１がオン状態となる。一方で、ノードＢ，Ｃに接続されたトランジスタＳＷ２，ＳＷ３はオフ状態となる。その結果、配線１４０に２Ｖの電位が供給される。
As shown in FIG. 3, through the node N1, the gate of the transistor SW1 becomes “H” level, and the transistor SW1 is turned on. On the other hand, the transistors SW2 and SW3 connected to the nodes B and C are turned off. As a result, a potential of 2 V is supplied to the
図４に示すように、配線１４０の電位２Ｖを抵抗分割することで、オペアンプ１１１ａ〜１１１ｃの第１入力端子（＋）には、それぞれ２Ｖ、１Ｖ、０．５Ｖが入力される。基準電位ＶＲＥＦが１．８Ｖであるため、判定部１１０のノードＧは“Ｈ”レベルとなり、判定部１１０のノードＪ，Ｋはいずれも“Ｌ”レベルとなる。
As shown in FIG. 4, by dividing the potential 2V of the
したがって、図４に示すように、ＮＡＮＤゲート１２１ａ〜１２１ｃに、ノードＧの“Ｈ”レベル、ノードＪ，Ｋの“Ｌ”レベルが入力されることで、選択部１２０のノードＭは“Ｈ”レベル、ノードＮは、“Ｌ”レベル、ノードＯは“Ｌ”となる。
Therefore, as shown in FIG. 4, when the “H” level of the node G and the “L” level of the nodes J and K are input to the
なお、ＮＡＮＤゲート１２１ｃの出力端子は、ＮＡＮＤゲート１２１ｂの入力端子に接続されており、ＮＡＮＤゲート１２１ｃとＮＡＮＤゲート１２１ｂの出力端子は、ＮＡＮＤゲート１２１ａの入力端子に接続されている。
The output terminal of the
したがって、配線１本を介して、複数のテストからテストを選択する信号を所望の電位に変換し、その電位を１本の配線を介して、判定部１１０、選択部１２０に出力する。判定部１１０に入力された所望の電位からテストを選択する信号を生成できる。
Therefore, a signal for selecting a test from a plurality of tests is converted into a desired potential via one wiring, and the potential is output to the
（２）ノードＢが“Ｈ”レベルとなり選択されたテストを実行する場合
図５に示すように、第１生成部９０から所望の電位が電位生成部１００に出力される。その結果、ノードＢを“Ｈ”レベル（例えば、２Ｖ）、ノードＡ，Ｃを“Ｌ”レベルとなる。
(2) When Node B is at “H” Level and the Selected Test is Performed As shown in FIG. 5, a desired potential is output from the
ノードＢに接続されたシフトレジスタ１０１ａにより、例えば６Ｖまで昇圧される。ノードＮ２を介して、トランジスタＳＷ２のゲートが“Ｈ”レベルとなり、トランジスタＳＷ２がオン状態となる。一方で、ノードＡ，Ｃに接続されたトランジスタＳＷ１，ＳＷ３はオフ状態となる。その結果、配線１４０に６Ｖの電位が供給される。
The voltage is boosted to 6 V, for example, by the
図６に示すように、配線１４０の電位６Ｖを抵抗分割することで、オペアンプ１１１ａ〜１１１ｃの第１入力端子（＋）には、それぞれ６Ｖ、３Ｖ、１．５Ｖが入力される。基準電位ＶＲＥＦが１．８Ｖであるため、判定部１１０のノードＧ，Ｊはいずれも“Ｈ”レベルとなり、判定部１１０のノードＫは“Ｌ”レベルとなる。
As shown in FIG. 6, 6V, 3V, and 1.5V are respectively input to the first input terminals (+) of the
したがって、図６に示すように、ＮＡＮＤゲート１２１ａ〜１２１ｃに、ノードＧ，Ｊの“Ｈ”レベル、ノードＫの“Ｌ”レベルが入力されることで、選択部１２０のノードＭ，Ｏは“Ｌ”レベル、ノードＮは、“Ｈ”レベルとなる。
Therefore, as shown in FIG. 6, when the “H” level of the nodes G and J and the “L” level of the node K are input to the
なお、ＮＡＮＤゲート１２１ｃの出力端子は、ＮＡＮＤゲート１２１ｂの入力端子に接続されており、ＮＡＮＤゲート１２１ｃとＮＡＮＤゲート１２１ｂの出力端子は、ＮＡＮＤゲート１２１ａの入力端子に接続されている。
The output terminal of the
したがって、配線１本を介して、複数のテストからテストを選択する信号を所望の電位に変換し、その電位を１本の配線を介して、判定部１１０、選択部１２０に出力する。判定部１１０に入力された所望の電位からテストを選択する信号を生成できる。
Therefore, a signal for selecting a test from a plurality of tests is converted into a desired potential via one wiring, and the potential is output to the
（３）ノードＣが“Ｈ”レベルとなり選択されたテストを実行する場合
図７に示すように、第１生成部９０から所望の電位が電位生成部１００に出力される。その結果、ノードＣを“Ｈ”レベル（例えば、２Ｖ）、ノードＡ，Ｂを“Ｌ”レベルとなる。
(3) Case where Node C is set to “H” Level and the Selected Test is Performed As shown in FIG. 7, a desired potential is output from the
ノードＣに接続されたシフトレジスタ１０１ｂにより、例えば１２Ｖ（≧６Ｖ）まで昇圧される。ノードＮ３を介して、トランジスタＳＷ３のゲートが“Ｈ”レベルとなり、トランジスタＳＷ３がオン状態となる。一方で、ノードＡ，Ｂに接続されたトランジスタＳＷ１，ＳＷ２はオフ状態となる。その結果、配線１４０に１２Ｖの電位が供給される。
The voltage is boosted to, for example, 12V (≧ 6V) by the
図８に示すように、配線１４０の電位１２Ｖを抵抗分割することで、オペアンプ１１１ａ〜１１１ｃの第１入力端子（＋）には、それぞれ１２Ｖ、６Ｖ、３Ｖが入力される。基準電位ＶＲＥＦが１．８Ｖであるため、判定部１１０のノードＧ〜Ｋはいずれも“Ｈ”レベルとなる。
As shown in FIG. 8, by dividing the potential 12V of the
したがって、図８に示すように、ＮＡＮＤゲート１２１ａ〜１２１ｃに、ノードＧ〜Ｋいずれも“Ｈ”レベルが入力されることで、選択部１２０のノードＭは“Ｌ”レベル、ノードＮは、“Ｌ”レベル、ノードＯは“Ｍ”となる。
Therefore, as shown in FIG. 8, the nodes M to K are input to the
なお、ＮＡＮＤゲート１２１ｃの出力端子は、ＮＡＮＤゲート１２１ｂの入力端子に接続されており、ＮＡＮＤゲート１２１ｃとＮＡＮＤゲート１２１ｂの出力端子は、ＮＡＮＤゲート１２１ａの入力端子に接続されている。
The output terminal of the
したがって、配線１本を介して、複数のテストからテストを選択する信号を所望の電位に変換し、その電位を１本の配線を介して、判定部１１０、選択部１２０に出力する。判定部１１０に入力された所望の電位からテストを選択する信号を生成できる。
Therefore, a signal for selecting a test from a plurality of tests is converted into a desired potential via one wiring, and the potential is output to the
［第１実施形態の効果］
以上より、回路面積の増大を防止可能な半導体装置を提供できる。以下、具体的に図９を用いて説明する。
[Effect of the first embodiment]
As described above, a semiconductor device capable of preventing an increase in circuit area can be provided. Hereinafter, this will be specifically described with reference to FIG.
比較例において、複数のテストを実行するテスト部では、テストを選択する信号を生成する第１生成部と、テスト信号を生成する第２生成部を有し、その間に複数の配線をもうければならない。第１生成部や第２生成部は、半導体装置内に空き領域（メモリセルアレイや周辺回路がない領域）に設ければ、半導体装置の面積を増大させる要因とはならないが、第１生成部と第２生成部とを接続する配線は、メモリセルアレイや周辺回路などのレイアウトを考慮し配置されるため、回路面積を増大させる原因となる。 In the comparative example, a test unit that executes a plurality of tests includes a first generation unit that generates a signal for selecting a test and a second generation unit that generates a test signal. Don't be. If the first generation unit and the second generation unit are provided in a vacant area (an area where there is no memory cell array or peripheral circuit) in the semiconductor device, the first generation unit and the second generation unit may not increase the area of the semiconductor device. The wiring connecting the second generation unit is arranged in consideration of the layout of the memory cell array, the peripheral circuit, and the like, which increases the circuit area.
例えば、メモリセルアレイや周辺回路によって、迂回するような配線としなければならないとすると、回路面積が増大する。 For example, if it is necessary to provide a detour wiring by a memory cell array or a peripheral circuit, the circuit area increases.
しかしながら、本実施形態のテスト部では、配線１４０は１本である。第１生成部９０と、電位生成部１００と、判定部１１０と、選択部１２０と、第２生成部１３０を半導体装置内に空き領域に配置する。このとき、たとえメモリセルアレイや周辺回路によって、配線１４０が迂回するように配置しなければならないとしても、１本であり複数本でないため、比較例と比べて、回路面積の増大を低減できる。
However, in the test unit of this embodiment, the number of
（変形例１）
第１実施形態では、テスト部９を空き領域に配置したが、変形例１では、テスト部９を下記の条件を満たす領域に配置する点で相違し、その他の構成や動作は第１実施形態の半導体装置と同様である。
(Modification 1)
In the first embodiment, the
変形例１では、下記の（１）及び（２）を満たすように、テスト部９を配置する。具体的には、（１）テスト部９のうち、第１生成部９０と、電位生成部１００と、判定部１１０と、選択部１２０と、第２生成部１３０とを配置する領域には、その領域の上方に他の配線（例えば高耐圧トランジスタのゲートに接続される配線）がない領域であり、（２）高耐圧トランジスタのゲートに接続される配線が、配線１４０に隣接しないように配置される。
In the first modification, the
例えば、配線１４０と高耐圧トランジスタのゲートに接続される配線との間にシールド用の配線を形成する。また、配線１４０と高耐圧トランジスタのゲートに接続される配線を異なる層に形成する。
For example, a shield wiring is formed between the
［変形例１の効果］
以上により、本変形例１は、第１実施形態と同様の効果を奏する。
[Effect of Modification 1]
As described above,
また、例えば、配線１４０が、高耐圧トランジスタのゲートに接続される配線と隣接すると、高耐圧トランジスタのゲートに接続される配線の電圧・ノイズにより、配線１４０のデータが誤データとなる可能性がある。しかし、本変形例１の半導体装置では、高耐圧トランジスタのゲートに接続される配線が、配線１４０に隣接しないため、かかるデータが誤データとなる可能性を低減できる。テストデータは通常のデータよりも信頼性を高くする必要があり、かかるレイアウトの変更を行うことで、一層のデータの信頼性を向上できる。
For example, if the
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be extracted as an invention.
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ＳＬドライバ
８…センスアンプ
１１…ＮＡＮＤストリング
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
DESCRIPTION OF
Claims (5)
前記信号に基づいた電位を生成する電位生成部と、
前記電位生成部に接続された１の配線と、
前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、
変換された前記信号に基づいてテスト信号を生成する第２生成部と
を備えることを特徴とする半導体装置。 A first generator for generating a signal for selecting a test from a plurality of tests;
A potential generator that generates a potential based on the signal;
One wiring connected to the potential generator;
An extraction unit connected to the wiring and extracting the signal based on the potential of the wiring;
A semiconductor device comprising: a second generation unit that generates a test signal based on the converted signal.
前記第１生成部に接続された第１シフトレジスタと、
前記第１シフトレジスタに電源経路の一端が接続された第２トランジスタとを備え、
前記第１トランジスタの電源経路の他端と前記第２トランジスタの電源経路の他端が共通に配線に接続されることを特徴とする請求項２記載の半導体装置。 The potential generator includes a first transistor having one end of a power supply path connected to the first generator,
A first shift register connected to the first generator;
A second transistor having one end of a power supply path connected to the first shift register;
3. The semiconductor device according to claim 2, wherein the other end of the power supply path of the first transistor and the other end of the power supply path of the second transistor are connected to a wiring in common.
前記判定部は、前記配線の電位と基準電位とが入力される第１オペアンプと
前記配線の電位を分圧した電位と前記基準電位とが入力される第２オペアンプと
を備えることを特徴とする請求項３記載の半導体装置。 The extraction unit includes a determination unit and a selection unit,
The determination unit includes a first operational amplifier to which a potential of the wiring and a reference potential are input, and a second operational amplifier to which a potential obtained by dividing the potential of the wiring and the reference potential is input. The semiconductor device according to claim 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011076439A JP2012212484A (en) | 2011-03-30 | 2011-03-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011076439A JP2012212484A (en) | 2011-03-30 | 2011-03-30 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
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| JP2012212484A true JP2012212484A (en) | 2012-11-01 |
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ID=47266316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2011076439A Withdrawn JP2012212484A (en) | 2011-03-30 | 2011-03-30 | Semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JP2012212484A (en) |
-
2011
- 2011-03-30 JP JP2011076439A patent/JP2012212484A/en not_active Withdrawn
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