JP2012134828A - 出力回路 - Google Patents

Abstract

【課題】回路規模が増大する問題があった。
【解決手段】入力信号に応じて、出力端子に接続される負荷に出力電流を供給する出力回路であって、前記出力端子に出力電流を供給する出力トランジスタと、前記出力トランジスタを駆動する出力駆動回路と、前記出力電流を所定の電流値に制限する電流制御信号を生成する電流制限回路と、前記入力信号が供給された後、前記出力端子電圧が所定の電圧値以下の場合には前記電流制御信号に基づいて前記出力電流を制限し、前記所定の電圧値以上の場合には前記出力駆動回路によって前記出力トランジスタを駆動するように制御する制御回路と、を有する出力回路。
【選択図】図１

Description

本発明は、出力回路に関するものである。

半導体集積回路の出力回路において、その出力回路に接続される配線や負荷に不具合が発生し、過電流が流れた場合、出力回路の出力トランジスタをオフし、負荷もしくは集積回路を保護するために過電流保護回路が搭載される。そのような過電流保護回路を搭載した技術が特許文献１に開示されている。特許文献１の技術は、負荷１１に短絡接地が発生した場合に、負荷回路１０を非活性化してＭＯＳＦＥＴの電力損失を抑制する半導体制御装置である。

図７に特許文献１に記載される半導体制御装置において、負荷１１を駆動する負荷回路１０の構成を示す。図７に示すように、負荷回路１０は、ＭＯＳＦＥＴＴ１、Ｔ３と、逆起電力検出回路１２と、ＶＤＳ検出回路１３と、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２と、ラッチ回路ＤＦ１と、ドライバ回路１４とを有する。

初期状態では、ラッチ回路ＤＦ１の出力端子＋Ｑ、−Ｑの信号レベルは、スイッチＳＷ１がオフ時にリセット状態で、＋Ｑ＝Ｌ（ロウレベル）、−Ｑ＝Ｈ（ハイレベル）となっている。負荷回路１０で負荷１１を駆動するときは、スイッチ回路ＳＷ１をオン状態とする。この状態では、ＡＮＤ回路ＡＮＤ１の一方の入力がＨ（ハイレベル）となり、また、ラッチ回路ＤＦ１の出力−ＱがＨ（ハイレベル）であるため、ＡＮＤ回路ＡＮＤ１の出力はＨ（ハイレベル）となる。このため、ドライバ回路１４が駆動して、ＭＯＳＦＥＴＴ１がオン状態となり、負荷１１を駆動する。

ここで、ＭＯＳＦＥＴＴ１と負荷１１間が短絡接地していた場合には、ＭＯＳＦＥＴＴ１に過電流が流れ、ＭＯＳＦＥＴＴ１の両端電圧（ドレイン−ソース電圧ＶＤＳ）が増加して、ＶＤＳ検出回路１３の出力がＬ（ロウレベル）からＨ（ハイレベル）に遷移する。

更に、このＶＤＳ検出回路１３の出力の遷移から、ＡＮＤ回路ＡＮＤ２の出力がロウレベルからハイレベルに遷移する。そして、ラッチ回路ＤＦ１の出力−Ｑがハイレベルからロウレベルとなり、ドライバ回路１４の出力がハイレベルからロウレベルとなる。同時にラッチ回路ＤＦ１の出力＋Ｑがロウレベルからハイレベルとなり、ＭＯＳＦＥＴＴ３がオン状態となる。このため、ＭＯＳＦＥＴＴ１のゲートのレベルが低下し、ＭＯＳＦＥＴＴ１がオフ状態となることで、負荷回路１０の出力が短絡状態から解除される。

ＶＤＳ検出回路１３の動作は、ＭＯＳＦＥＴＴ１のドレイン−ソース電圧ＶＤＳと、抵抗Ｒ８の両端に生じる電圧が等しくなるように、抵抗Ｒ８、Ｒ９に流れる電流Ｉ１を調整するよう制御を行う。

例えば、抵抗Ｒ８の両端電圧がＭＯＳＦＥＴＴ１のＶＤＳより小さい場合、アンプＡＭＰ１の出力を増大させ、電流Ｉ１を増加させる。このことにより、抵抗Ｒ８の両端電圧を上昇させる。逆に、抵抗Ｒ８の両端電圧がＭＯＳＦＥＴＴ１のＶＤＳより大きい場合、アンプＡＭＰ１の出力を低下させ、電流Ｉ１を減少させる。このことにより、抵抗Ｒ８の両端電圧が低下する。結果として、ＶＤＳ検出回路１３は、ＶＤＳ＝Ｉ１×Ｒ８が成立するように制御を行う。

逆起電力検出回路１２の動作は、以下の様になる。短絡接地が発生していた場合、短絡電流ＩＤの発生により、電源配線２１のノードＰ１からＰ０に向かって逆起電力Ｅ１が発生し、ノードＰ１の電圧Ｖ１は急激に低下する。これに対して、基準電源Ｖ３はコンデンサＣ１及び抵抗Ｒ１、Ｒ２で設定される時定数を持って低下する。このため、電圧Ｖ１の急激な低下に追従できず、電圧Ｖ１と基準電圧Ｖ３との間に電位差が生じる。この電位差が大きくなり、抵抗Ｒ１の両端の電圧が所定のレベルを超えるとＭＯＳＦＥＴＴ２がオン状態となる。

ＭＯＳＦＥＴＴ２がオンすると抵抗Ｒ３、Ｒ４の接続ノードの電圧Ｖ４が上昇し、タイマー１５をオンさせる。タイマー１５が所定の時間ハイレベルを出力する。このハイレベル信号は、ＡＮＤ回路ＡＮＤ２の一方に入力される。ここで、抵抗Ｒ１、Ｒ２の抵抗値は、短絡接地が発生したときに生じる上記逆起電力Ｅ１によりＭＯＳＦＥＴＴ２がオン状態となるが、ＭＯＳＦＥＴＴ１がオン状態の過渡電流による逆起電力ではＭＯＳＦＥＴＴ２がオン状態とならないように設定される。

そして、負荷回路１０は、短絡経路において短絡接地していた場合は、ＭＯＳＦＥＴＴ１のＶＤＳと逆起電力Ｅ１よりコンパレータＣＭＰ１によって短絡を検出し、ラッチ回路ＤＦ１で短絡情報をラッチし、ＡＮＤ回路ＡＮＤ１とドライバ１４の出力を反転させて、ＭＯＳＦＥＴＴ１をオフさせることで過電流を遮断する。

特開２００６−２４９９７号公報

しかし、従来技術の半導体制御装置の負荷回路１０では、上述のように負荷１１が負荷経路において短絡接地していた場合、負荷回路１０が負荷１１の駆動を開始し、その短絡状態を検出した後、ＭＯＳＦＥＴＴ１に流れる負荷駆動電流を遮断する手順であり、その遮断するまでの間は負荷１１に流れる電流が図８に示すように増加してしまう。このため、その増加する電流値のワースト値をもとに、駆動回路（出力トランジスタ）の電源線幅や端子までの配線幅を設計するため配線幅が大きくならざる得なくなり、回路規模の増大化を招く問題がある。更に、回路規模の増大は、半導体チップコストが増加するという問題を引き起こす。

本発明は、入力信号に応じて、出力端子に接続される負荷に出力電流を供給する出力回路であって、前記出力端子に出力電流を供給する出力トランジスタと、前記出力トランジスタを駆動する出力駆動回路と、前記出力電流を所定の電流値に制限する電流制御信号を生成する電流制限回路と、前記入力信号が供給された後、前記出力端子電圧が所定の電圧値以下の場合には前記電流制御信号に基づいて前記出力電流を制限し、前記所定の電圧値以上の場合には前記出力駆動回路によって前記出力トランジスタを駆動するように制御する制御回路と、を有する出力回路である。

本発明は、出力トランジスタが出力する電流を所定の値に制限した定電流駆動の状態からスタートさせ、出力端子と電源電圧もしくは接地電圧との間に短絡が無ければ、通常駆動状態に移行することができる。このため、短絡していた場合に出力端子から流れる大電流の発生を防ぐことが可能となる。

本発明は、回路規模の増大化を抑え、半導体チップコストを低減する。

実施の形態１にかかる出力回路の構成である。 実施の形態１にかかる出力回路の短絡接地（地絡）が存在しない場合の動作タイミングチャートである。 実施の形態１にかかる出力回路の短絡接地（地絡）が存在する場合の動作タイミングチャートである。 実施の形態１にかかる出力回路の動作フローチャートである。 実施の形態２にかかる出力回路の構成である。 実施の形態２にかかる出力回路の動作タイミングチャートである。 従来の出力回路の構成である。 従来の出力回路の動作タイミングチャートである。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる出力回路１００の構成を示す。この実施の形態１は本発明を、ＬＥＤ回路を駆動する出力回路に適用したものである。

図１に示すように、出力回路１００は、出力部１１０と、出力駆動回路１２０と、定電流制限回路１３０と、出力電圧比較回路１４０と、駆動制御回路１５０と、スイッチ回路ＳＷ１６０と、入力端子ＩＮと、出力端子ＯＵＴとを有する。

出力端子ＯＵＴには、負荷１０１が接続される。負荷１０１は、ＬＥＤ回路ＬＥＤ１と、電流制限抵抗Ｒ１等を有する。負荷１０１は、出力端子ＯＵＴから出力される出力電流Ｉｏｕｔで駆動される。なお、本実施の形態１では、負荷１０１としてＬＥＤ回路を想定しているが、特にＬＥＤ回路に特定されず、その他のモータやディスプレイ、バッテリー充電回路等さまざまな負荷が考えられる。

また、出力端子ＯＵＴに現れる電圧を出力電圧Ｖｏｕｔとする。この出力電圧Ｖｏｕｔは、負荷１０１の状態に応じて変化する。負荷１０１が正常動作を行う場合、負荷１０１のインピーダンスと出力電流Ｉｏｕｔに応じた電圧が現れる。しかし、負荷１０１、もしくは、出力端子ＯＵＴから負荷１０１までの配線が接地電圧ＧＮＤと短絡状態（地絡）となった場合、出力電圧Ｖｏｕｔは接地電圧ＧＮＤ付近まで低下することになる。

出力部１１０は、出力トランジスタのＰＭＯＳトランジスタＴＰ１１１を有する。ＰＭＯＳトランジスタＴＰ１１１は、ソースが電源端子Ｖｃｃ、ドレインが出力端子ＯＵＴ、ゲートがノードＮ１０１に接続される。ＰＭＯＳトランジスタＴＰ１１１は、ノードＮ１０１に印加される電圧に応じて出力電流Ｉｏｕｔを流す。この出力電流Ｉｏｕｔは、出力端子ＯＵＴを経て、負荷１０１に供給される。

出力駆動回路１２０は、入力端子ＩＮに入力される入力信号ＳＩＮ、及び、制御信号ＳＢに応じて、ＰＭＯＳトランジスタＴＰ１１１をオン状態とする。出力駆動回路１２０は、ＰＭＯＳトランジスタＴＰ１２１と、ＮＭＯＳトランジスタＴＮ１２１とを有する。

ＰＭＯＳトランジスタＴＰ１２１は、ソースが電源端子Ｖｃｃ、ドレインがノードＮ１０１、ゲートが入力端子ＩＮに接続される。ＮＭＯＳトランジスタＴＮ１２１は、ドレインがノードＮ１０１、ソースが接地端子ＧＮＤに接続される。また、ゲートに制御信号ＳＢが入力される。

スイッチ回路ＳＷ１６０は、制御信号ＳＡに応じて、ノードＮ１０２とＮ１０１とを電気的に接続、もしくは、遮断する。

定電流制限回路１３０は、ＰＭＯＳトランジスタＴＰ１３１と、定電流源ＣＩ１３１とを有する。ＰＭＯＳトランジスタＴＰ１３１は、ソースが電源端子Ｖｃｃ、ドレインとゲートがノードＮ１０２に接続される。定電流源ＣＩ１３１は、ノードＮ１０２と接地端子ＧＮＤとの間に接続され、ノードＮ１０２から接地端子ＧＮＤ側に定電流Ｉ１３１を流す。

スイッチ回路ＳＷ１６０がオン状態の場合、ＰＭＯＳトランジスタＴＰ１３１とＴＰ１１１は、ＰＭＯＳトランジスタＴＰ１３１を入力とするカレントミラーを構成する。このため、スイッチ回路ＳＷ１６０がオン状態の場合、ＰＭＯＳトランジスタＴＰ１１１に流れる出力電流Ｉｏｕｔは、ＰＭＯＳトランジスタＴＰ１３１とＴＰ１１１のミラー比に応じた値の電流が流れることになる。このミラー比として、例えば、ＴＰ１３１：ＴＰ１１１＝１：１０としてもよい。但し、このミラー比は、ＰＭＯＳトランジスタＴＰ１３１がＴＰ１１１よりも小さい比となればよく、１：１０の比に特定されなくてもよい。

なお、ノードＮ１０２の電圧に応じて、ＰＭＯＳトランジスタＴＰ１１１に流れる出力電流Ｉｏｕｔの値が制御されるため、ノードＮ１０２に印加される電圧Ｖ１３１を電流制御信号とみなすことができる。

出力電圧比較回路１４０は、コンパレータＣＭＰ１４１と、基準電圧源Ｅ１４１とを有する。

基準電圧源Ｅ１４１は、コンパレータＣＭＰ１４１の反転入力端子に基準電圧Ｅ１４１（例えば２Ｖ）を供給する。なお、基準電圧Ｅ１４１は、２Ｖに固定されず可変としてもよい。また、基準電圧源Ｅ１４１は、外部から基準電圧Ｅ１４１を供給される基準電圧端子に置き換えることも可能である。

コンパレータＣＭＰ１４１は、非反転入力端子が出力端子ＯＵＴに接続され、出力電圧Ｖｏｕｔが入力される。反転入力端子は、上記のように基準電圧Ｅ１４１が入力される。コンパレータＣＭＰ１４１は、この出力電圧Ｖｏｕｔと基準電圧Ｅ１４１とを比較して、比較結果を制御信号ＳＣとして出力する。

例えば、基準電圧Ｅ１４１を２Ｖとすると、出力電圧Ｖｏｕｔが２Ｖ以下の場合、コンパレータＣＭＰ１４１は、ロウレベルの制御信号ＳＣを出力し、出力電圧Ｖｏｕｔが２Ｖ以上の場合、コンパレータＣＭＰ１４１は、ハイレベルの制御信号ＳＣを出力する。

駆動制御回路１５０は、ＡＮＤ回路ＡＮＤ１５１、ＡＮＤ１５２を有する。

ＡＮＤ回路ＡＮＤ１５１は、一方の入力端子に入力信号ＳＩＮが入力され、他方の入力端子に制御信号ＳＣの反転信号が入力される。そして、演算結果を制御信号ＳＡとして出力する。

ＡＮＤ回路ＡＮＤ１５２は、一方の入力端子に入力信号ＳＩＮが入力され、他方の入力端子に制御信号ＳＣが入力される。そして、演算結果を制御信号ＳＢとして出力する。

なお、駆動制御回路１５０、出力電圧比較回路１４０、スイッチ回路ＳＷ１６０とで１つの制御回路を構成するとみなすこともできる。

次に、本実施の形態１にかかる出力回路１００の動作について図２、図３を用いて説明する。図２には、負荷１０１に短絡接地（地絡）が存在せず、出力回路１００が通常動作を行う場合の動作タイミングチャートを示す。図３には、出力トランジスタＴＰ１１１と負荷１０１の間が短絡接地（地絡）していた場合の動作タイミングチャートを示す。

図２に示すように、まず時刻ｔ１に入力信号ＳＩＮがロウレベルからハイレベルに遷移する。この時点の出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔは、ロウレベル（接地電圧ＧＮＤ）である。このように、出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（例えば、２Ｖ）より小さいため、出力電圧比較回路１４０のコンパレータＣＭＰ１４１は、ロウレベルの制御信号ＳＣを出力する。

制御信号ＳＣがロウレベル、入力信号ＳＩＮがハイレベルのため、駆動制御回路１５０のＡＮＤ回路ＡＮＤ１５１は出力する制御信号ＳＡをロウレベルからハイレベルに遷移させる。また、ＡＮＤ回路ＡＮＤ１５２は、制御信号ＳＢをロウレベルまま保持する。制御信号ＳＡがハイレベルに遷移することから、スイッチ回路ＳＷ１６０がオン状態となる。

なお、制御信号ＳＢがロウレベルのままなので、ＮＭＯＳトランジスタＴＮ１２１はオフ状態、入力信号ＳＩＮがハイレベルのためＰＭＯＳトランジスタＴＰ１２１がオフ状態である。つまり、出力駆動回路１２０は非活性化状態となっており、出力駆動回路１２０が出力部１１０の動作に影響を与えることはない。

スイッチ回路ＳＷ１６０がオン状態となることで、ノードＮ１０２とＮ１０１が電気的に導通する。このため、定電流制限回路１３０のＰＭＯＳトランジスタＴＰ１３１のドレイン電圧（ゲート電圧）である電圧Ｖ１３１と、出力部１１０のＰＭＯＳトランジスタＴＰ１１１のゲート電圧が同電位となる。上述したが、スイッチ回路ＳＷ１６０がオン状態では、ＰＭＯＳトランジスタＴＰ１３１とＴＰ１１１とがカレントミラーを構成する。このため、ＰＭＯＳトランジスタＴＰ１１１に流れる電流（出力電流Ｉｏｕｔ）は、ＰＭＯＳトランジスタＴＰ１３１とＴＰ１１１のカレントミラー比に応じて決定される。例えば、ミラー比が１：１０で設定されている場合は、ＰＭＯＳトランジスタＴＰ１３１に流れる電流（例えば１ｍＡとする）の１０倍までがＰＭＯＳトランジスタＴＰ１１１に流れる出力電流（１０ｍＡ）となる。なお、以下では出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が、この定電流制限回路１３０によって制限された電流を出力電流とする状態を必要に応じて制限駆動状態と称す。

次に、上述したような出力電流Ｉｏｕｔが負荷１０１に流れ、出力電圧Ｖｏｕｔも徐々に上昇する。時刻ｔ２に、出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（例えば、２Ｖ）を超えると、コンパレータＣＭＰ１４１は、ハイレベルの制御信号ＳＣを出力する。

制御信号ＳＣがハイレベル、入力信号ＳＩＮがハイレベルのため、ＡＮＤ回路ＡＮＤ１５１は出力する制御信号ＳＡをハイレベルからロウレベルに遷移させ、ＡＮＤ回路ＡＮＤ１５２は出力する制御信号ＳＢをロウレベルからハイレベルに遷移させる。

制御信号ＳＡがロウレベルに遷移することから、スイッチ回路ＳＷ１６０がオフ状態となり、ノードＮ１０２とＮ１０１が電気的に遮断される。このため、電圧Ｖ１３１がノードＮ１０２に伝達されなくなる。また同時に、制御信号ＳＢがハイレベルに遷移することから、ＮＭＯＳトランジスタＴＮ１２１がオン状態となり、ノードＮ１０１がロウレベル（接地電圧ＧＮＤ）となる。よって、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が、定電流制限回路１３０によって制限された制限駆動状態（出力電流Ｉｏｕｔ＝１０ｍＡ）ではなく、通常のオン状態での通常駆動状態（出力電流Ｉｏｕｔ＝３０ｍＡ）となり負荷１０１を駆動する。

次に、図３により、出力トランジスタＴＰ１１１と負荷１０１の間が短絡接地（地絡）していた場合を説明する。図３に示すように、まず時刻ｔ１に入力信号ＳＩＮがロウレベルからハイレベルに遷移する。この時点の出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔは、ロウレベル（接地電圧ＧＮＤ）である。このように、出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（例えば、２Ｖ）より小さいため、出力電圧比較回路１４０のコンパレータＣＭＰ１４１は、ロウレベルの制御信号ＳＣを出力する。

入力信号ＳＩＮがハイレベル、制御信号ＳＣがロウレベルとなるため、駆動制御回路１５０のＡＮＤ回路ＡＮＤ１５１は出力する制御信号ＳＡをロウレベルからハイレベルに遷移させる。また、ＡＮＤ回路ＡＮＤ１５２は、制御信号ＳＢをロウレベルまま保持する。制御信号ＳＡがハイレベルに遷移することから、スイッチ回路ＳＷ１６０がオン状態となる。

なお、制御信号ＳＢがロウレベルのままなので、ＮＭＯＳトランジスタＴＮ１２１はオフ状態、入力信号ＳＩＮがハイレベルのためＰＭＯＳトランジスタＴＰ１２１がオフ状態である。つまり、出力駆動回路１２０は非活性化状態となっており、出力駆動回路１２０が出力部１１０の動作に影響を与えることはない。

スイッチ回路ＳＷ１６０がオン状態となることで、ノードＮ１０２とＮ１０１が電気的に導通する。このため、定電流制限回路１３０のＰＭＯＳトランジスタＴＰ１３１のドレイン電圧（ゲート電圧）である電圧Ｖ１３１と、出力部１１０のＰＭＯＳトランジスタＴＰ１１１のゲート電圧が同電位となる。スイッチ回路ＳＷ１６０がオン状態では、ＰＭＯＳトランジスタＴＰ１３１とＴＰ１１１とがカレントミラーを構成し、ＰＭＯＳトランジスタＴＰ１１１に流れる電流（出力電流Ｉｏｕｔ）は、ＰＭＯＳトランジスタＴＰ１３１とＴＰ１１１のカレントミラー比に応じて決定される。この制限駆動状態下で、例えば、ミラー比が１：１０で設定されている場合、ＰＭＯＳトランジスタＴＰ１３１に流れる電流（例えば１ｍＡとする）の１０倍までがＰＭＯＳトランジスタＴＰ１１１に流れる出力電流（１０ｍＡ）となる。

次に、上述したような出力電流Ｉｏｕｔが負荷１０１に流れるが、短絡接地（地絡）しているため、図２のように、出力端子ＯＵＴの出力電圧Ｖｏｕｔが基準電圧Ｅ１４１より高くならない。このため、コンパレータＣＭＰ１４１は、制御信号ＳＣをロウレベルのまま保持する。

そして、入力信号ＳＩＮがロウレベルになる時刻ｔ２まで、スイッチ回路ＳＷ１６０がオン状態となり、ＰＭＯＳトランジスタＴＰ１１１も制限駆動状態の電流（１０ｍＡ）しか流さず、それ以上の電流は流さない。

図４に、本実施の形態１にかかる出力回路１００の動作フローチャートを示す。図４に示すように、まず、ハイレベルの入力信号ＳＩＮが入力される（Ｓ１０１）。

出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（例えば、２Ｖ）より小さい場合、制御信号ＳＣがロウレベルであり、入力信号ＳＩＮがハイレベルに遷移することから制御信号ＳＡがハイレベルに遷移し、スイッチ回路ＳＷ１６０がオン状態となる（Ｓ１０２）。

スイッチ回路ＳＷ１６０がオン状態となり、ＰＭＯＳトランジスタＴＰ１３１とＴＰ１１１とがカレントミラー接続構成となる。ＰＭＯＳトランジスタＴＰ１１１に、カレントミラー比に応じた定電流が流れ、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が定電流駆動（制限駆動状態）を行う（Ｓ１０３）。

出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔが基準電圧Ｅ１４１以上に上昇すると（Ｓ１０４ＹＥＳ）、制御信号ＳＣがハイレベルとなり、それに応じて制御信号ＳＡがロウレベル、制御信号ＳＢがハイレベルとなる。このため、図２で説明したように、スイッチ回路ＳＷ１６０がオフ状態、出力駆動回路１２０のＮＭＯＳトランジスタＴＮ１２１がオン状態となり、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が通常駆動状態となる（Ｓ１０５）。

一方、出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔが基準電圧Ｅ１４１より低い状態（Ｓ１０４ＮＯ）では、制御信号ＳＣがロウレベルのままであり、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が定電流駆動（制限駆動状態）を継続する（Ｓ１０６）。

以上のように、本実施の形態１にかかる出力回路１００は、入力信号ＳＩＮが活性化する初期状態（図２、図３の時刻ｔ１）では、出力端子ＯＵＴの出力電圧Ｖｏｕｔがロウレベル（接地電圧ＧＮＤ）であるため、出力電圧比較回路１４０の比較結果（制御信号ＳＣ）に応じて、スイッチ回路ＳＷ１６０をオン状態、出力駆動回路１２０を非活性化状態とする。このため、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が定電流駆動（制限駆動状態）となる。

その後、短絡接地（地絡）がない場合では、出力電圧Ｖｏｕｔが徐々に上昇し、基準電圧Ｅ１４１以上となり、出力電圧比較回路１４０の比較結果（制御信号ＳＣ）に応じて、スイッチ回路ＳＷ１６０がオフ状態、出力駆動回路１２０が活性化状態となる。このため、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が通常駆動状態となる。

一方、短絡接地（地絡）がある場合では、出力電圧Ｖｏｕｔが基準電圧Ｅ１４１を超えることがないため、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が定電流駆動のままとなる。

ここで、出力回路に使用される配線幅は、十分なエレクトロマイグレーションによる配線寿命を充たすよう設計される。エレクトロマイグレーションによる配線寿命（メディアン寿命）を充たす配線幅は電流密度に関係する。以下の式（１）に一般的なメディアン寿命ＭＴＦと電流密度Ｊの関係式を示す。

ここで、Ａは配線の材質、構造、寸法などに関する固有の定数、Ｊは電流密度[A/cm²]、ｎは電流密度依存性を示す係数、Ｅａは活性化エネルギー[eV]（温度依存性よりＥａ＝０．６ｅＶ）、ｋはボルツマン定数（８．６１６×１０^−５[eV/K]）、Ｔは絶対温度[K]である。

このメディアン寿命ＭＴＦを規定の値で一定とすると、配線に流す電流がｍ倍に増加した場合、配線断面積が一定なため配線幅をｍ倍としなければならない。よって、従来技術の特許文献１では、短絡接地が検出されてから駆動回路（出力トランジスタ）を遮断するまでの期間に配線に流れる電流のワースト値を基に、配線幅を決定する必要がある。つまり、通常動作では必要ない配線幅で設計する必要があり、回路規模が増大する問題があった。

また、出力トランジスタに出力電流が流れる際に、オン抵抗によるジュール熱が発生するが、出力トランジスタの耐熱設計も規定の値を充たす必要がある。出力トランジスタ１つ当たりの耐熱が規定の値を充たせない場合、並列に配置する出力トランジスタの数を増加させる必要がある。大電流が流れてしまう従来技術の特許文献１では、この並列動作させる出力トランジスタの数もワースト値の電流値を基に設計する必要があり、この点においても回路規模の増大化が問題となる。

しかし、本実施の形態１にかかる出力回路１００は、定電流駆動の状態からスタートして、短絡接地（地絡）が無ければ、通常駆動状態に移行する。このため、特許文献１のように、短絡接地が検出されてから駆動回路（出力トランジスタ）を遮断するまでの期間に、大電流の出力電流が出力されることを防ぐことができる。これにより、特許文献１で問題となっていた、短絡接地に流れる出力電流のワースト値に合わせて回路規模を増大させる必要がなくなる効果が得られる。このため、従来技術と比較して回路規模の増大化を防ぐことが可能であり、その結果としてチップの製造コストの増大化を抑制する効果を得ることができる。

また、従来技術では負荷の駆動が開始した後、短絡接地が検出されてから駆動回路（出力トランジスタ）を遮断するまでの期間、大電流の出力電流が電源回路から接地端子に向かって流れる可能性があり、最悪のケースでは、電源回路の破損につながる心配があった。しかし、本実施の形態１の出力回路１００は、短絡接地していた場合でも、定電流制限回路で設定される想定内の定電流しか流れないため、電源回路が破損につながることがなく、回路の安全性を向上させる効果を有する。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明を、ＬＥＤ回路を駆動する出力回路に適用したものである。

図５に本実施の形態２にかかる出力回路２００の構成を示す。図５に示すように、出力回路２００は、出力部１１０と、出力駆動回路１２０と、定電流制限回路１３０と、出力電圧比較回路１４０、２８０と、駆動制御回路２５０と、スイッチ回路ＳＷ１６０と、出力モニタ回路２７０と、入力端子ＩＮと、出力端子ＯＵＴとを有する。

なお、図５に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なるのは出力電圧比較回路２８０と出力モニタ回路２７０を新たに追加し、駆動制御回路１５０を駆動制御回路２５０と置き換えた点である。よって、本実施の形態２では、実施の形態１と相違する部分のみの説明を記載し、実施の形態１と同様の部分の説明は省略する。

出力モニタ回路２７０は、ＰＭＯＳトランジスタＴＰ２７１と、定電流源ＣＩ２７１とを有する。

ＰＭＯＳトランジスタＴＰ２７１は、ソースが電源端子Ｖｃｃ、ドレインがノードＮ２０１、ゲートがノードＮ１０１に接続される。定電流源ＣＩ２７１は、ノードＮ２０１と接地端子ＧＮＤとの間に接続され、ノードＮ２０１から接地端子ＧＮＤ側へ定電流を出力する。

上記のように、ＰＭＯＳトランジスタＴＰ２７１のゲートがＰＭＯＳトランジスタＴＰ１１１と同様、ノードＮ１０１に接続されている。このため、ＰＭＯＳトランジスタＴＰ２７１とＰＭＯＳトランジスタＴＰ１１１とは、ゲート電位が同じミラー構成となっている。但し、出力モニタ回路２７０では、ＰＭＯＳトランジスタＴＰ２７１に流れる電流Ｉｍが、ＰＭＯＳトランジスタＴＰ１１１に流れる電流Ｉｏｕｔの例えば１／１００とするよう調整される。この調整方法としては、例えばＰＭＯＳトランジスタＴＰ２７１とＴＰ１１１のゲート幅比（ＷＴＰ２７１／ＷＴＰ１１１）を１／１００とする等がある。

そして、出力モニタ回路２７０は、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が駆動されている場合、ノードＮ２０１が基準電圧ＶｔｈとなるようにＰＭＯＳトランジスタＴＰ２７１と、定電流源ＣＩ２７１とで調整されている。この基準電圧Ｖｔｈは、後述するように出力電圧Ｖｏｕｔが所定の電圧Ｖｔｈ以上であるかをモニターするために利用される。この基準電圧Ｖｔｈは、例えば、Ｖｃｃ−１Ｖであってもよい。

出力電圧比較回路２８０は、コンパレータＣＭＰ２８１を有する。コンパレータＣＭＰ２８１は、非反転入力端子が出力端子ＯＵＴに接続され、出力電圧Ｖｏｕｔが入力される。また、反転入力端子がノードＮ２０１に接続され、基準電圧Ｖｔｈが入力される。そして、出力電圧比較回路２８０は、出力電圧Ｖｏｕｔと基準電圧Ｖｔｈとの比較結果を制御信号ＳＤとして出力する。

例えば、基準電圧ＶｔｈをＶｃｃ−１Ｖとすると、出力電圧ＶｏｕｔがＶｃｃ−１Ｖ以下の場合、コンパレータＣＭＰ２８１は、ロウレベルの制御信号ＳＤを出力し、出力電圧ＶｏｕｔがＶｃｃ−１Ｖ以上の場合、コンパレータＣＭＰ２８１は、ハイレベルの制御信号ＳＤを出力する。

駆動制御回路２５０は、遅延回路ＤＬ２５１と、ＡＮＤ回路ＡＮＤ２５１〜ＡＮＤ２５３と、ＮＡＮＤ回路ＮＡＮＤ２５１と、ＯＲ回路ＯＲ２５１とを有する。

遅延回路ＤＬ２５１は、入力信号ＳＩＮが入力され、所定の遅延を付加し遅延入力信号として出力する。

ＡＮＤ回路ＡＮＤ２５３は、一方の入力端子に入力信号ＳＩＮが入力され、他方の入力端子に遅延回路ＤＬ２５１からの遅延入力信号の反転信号が入力される。そして、積演算結果を制御信号ＳＥとして出力する。

ＯＲ回路ＯＲ２５１は、一方の入力端子に制御信号ＳＥが入力され、他方の入力端子に制御信号ＳＤが入力される。そして、和演算結果を制御信号ＳＦとして出力する。

ＮＡＮＤ回路ＮＡＮＤ２５１は、一方の入力端子に制御信号ＳＦが入力され、他方の入力端子に制御信号ＳＣが入力される。そして、否定積演算結果を制御信号ＳＧとして出力する。

ＡＮＤ回路ＡＮＤ２５１は、一方の入力端子に入力信号ＳＩＮが入力され、他方の入力端子に制御信号ＳＧが入力される。そして、積演算結果を制御信号ＳＡとして出力する。

ＡＮＤ回路ＡＮＤ２５２は、一方の入力端子に入力信号ＳＩＮが入力され、他方の入力端子に制御信号ＳＧの反転信号が入力される。そして、積演算結果を制御信号ＳＢとして出力する。

なお、駆動制御回路２５０と、出力電圧比較回路１４０、２８０と、スイッチ回路ＳＷ１６０と、出力モニタ回路２７０とで１つの制御回路を構成するとみなすこともできる。

次に、本実施の形態２にかかる出力回路２００の動作について図６を用いて説明する。図６は、負荷１０１を駆動中に短絡接地（地絡）が発生した場合の動作タイミングチャートである。

図６に示すように、まず時刻ｔ１に入力信号ＳＩＮがロウレベルからハイレベルに遷移する。この時点の出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔは、ロウレベル（接地電圧ＧＮＤ）である。このように、出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（例えば、２Ｖ）より小さいため、出力電圧比較回路１４０のコンパレータＣＭＰ１４１は、ロウレベルの制御信号ＳＣを出力する。また、出力電圧比較回路２８０のコンパレータＣＭＰ２８１もロウレベルの制御信号ＳＤを出力する。

一方、ＡＮＤ回路ＡＮＤ２５３は、入力信号ＳＩＮと所定の期間遅延した遅延入力信号の反転信号が入力され、その所定の期間、制御信号ＳＥをロウレベルからハイレベルに遷移させる。これによりＯＲ回路ＯＲ２５１が制御信号ＳＦをロウレベルからハイレベルに遷移させる。なお、ＮＡＮＤ回路ＮＡＮＤ２５１は一方の入力制御信号ＳＣがロウレベルのため制御信号ＳＧはハイレベルを保持する。

更に、入力信号ＳＩＮがロウレベルからハイレベルに遷移することからＡＮＤ回路ＡＮＤ２５１が制御信号ＳＡをロウレベルからハイレベルに遷移し、スイッチ回路ＳＷ１６０がオン状態となる。

なお、制御信号ＳＢは制御信号ＳＧがハイレベルのため、その反転信号を入力するＡＮＤ回路ＡＮＤ２５２によりロウレベルのままでありＮＭＯＳトランジスタＴＮ１２１はオフ状態、入力信号ＳＩＮがハイレベルのためＰＭＯＳトランジスタＴＰ１２１がオフ状態である。つまり、出力駆動回路１２０は非活性化状態となっており、出力駆動回路１２０が出力部１１０の動作に影響を与えることはない。

スイッチ回路ＳＷ１６０がオン状態となることで、ノードＮ１０２とＮ１０１が電気的に導通する。このため、定電流制限回路１３０のＰＭＯＳトランジスタＴＰ１３１のドレイン電圧（ゲート電圧）である電圧Ｖ１３１と、出力部１１０のＰＭＯＳトランジスタＴＰ１１１のゲート電圧が同電位となる。このため、ＰＭＯＳトランジスタＴＰ１１１が、実施の形態１で説明した制限駆動状態となる。

そして、制限駆動状態のＰＭＯＳトランジスタＴＰ１１１が出力する出力電流Ｉｏｕｔ（１０ｍＡ）が負荷１０１に流れ、出力電圧Ｖｏｕｔも徐々に上昇する。そして、時刻ｔ２に、出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（例えば、２Ｖ）以上になると、コンパレータＣＭＰ１４１は、ハイレベルの制御信号ＳＣを出力する。制御信号ＳＣがハイレベルに遷移することにより、ＮＡＮＤ回路ＮＡＮＤ２５１が制御信号ＳＧをハイレベルからロウレベルに遷移させる。

この制御信号ＳＧのロウレベルへの遷移により、ＡＮＤ回路ＡＮＤ２５１が制御信号ＳＡをハイレベルからロウレベルへ、ＡＮＤ回路ＡＮＤ２５２が制御信号ＳＢをロウレベルからハイレベルへ遷移させる。制御信号ＳＡがロウレベルに遷移することから、スイッチ回路ＳＷ１６０がオフ状態となり、ノードＮ１０２とＮ１０１が電気的に遮断される。このため、電圧Ｖ１３１がノードＮ１０１に伝達されなくなる。

また同時に、制御信号ＳＢがハイレベルに遷移することから、ＮＭＯＳトランジスタＴＮ１２１がオン状態となり、ノードＮ１０１がロウレベル（接地電圧ＧＮＤ）となる。よって、出力トランジスタであるＰＭＯＳトランジスタＴＰ１１１が、定電流制限回路１３０によって制限された制限駆動状態（出力電流Ｉｏｕｔ＝１０ｍＡ）ではなく、通常のオン状態での通常駆動状態（Ｉｏｕｔ＝２０ｍＡ）となり負荷１０１を駆動する。

なお、通常駆動状態のＰＭＯＳトランジタＴＰ１１１が出力する出力電流Ｉｏｕｔ（２０ｍＡ）が負荷１０１に流れ、出力電圧Ｖｏｕｔが更に上昇する。時刻ｔ３に、出力電圧Ｖｏｕｔが基準電圧Ｖｔｈ（例えば、Ｖｃｃ−１Ｖ）を超えると、コンパレータＣＭＰ２８１は、ハイレベルの制御信号ＳＤを出力する。

次に、時刻ｔ４において、負荷１０１で短絡接地（地絡）が発生した場合を説明する。ここで、具体的な数値例として、電源電圧Ｖｃｃが１０Ｖ、ＰＭＯＳトランジスタＴＰ１１１のオン抵抗が１０Ω、負荷１０１の通常時（短絡接地無し）のインピーダンスを４９０Ωとする。この場合、出力部１１０のＰＭＯＳトランジスタＴＰ１１１が流す出力電流Ｉｏｕｔは、ＰＭＯＳトランジスタＴＰ１１１のオン抵抗（１０Ω）と負荷１０１のインピーダンス（４９０Ω）との和（５００Ω）で、電源電圧（１０Ｖ）を割った値（１０Ｖ／５００Ω＝２０ｍＡ）となる。そして、このときの出力電圧Ｖｏｕｔは、９．８Ｖとなる。

上記のように時刻ｔ４に負荷１０１で短絡接地（地絡）が発生し、負荷１０１のインピーダンスが４９０Ωから１０Ωになったとすると、出力電流Ｉｏｕｔは、２０ｍＡから５００ｍＡ（＝１０Ｖ／２０Ω）に急激に増加する。この場合、出力電圧Ｖｏｕｔも５Ｖに低下しようとする。しかし、時刻ｔ５に出力電圧Ｖｏｕｔが、例えば９Ｖ（＝Ｖｃｃ−１Ｖ）に設定された基準電圧Ｖｔｈより低下する。このため、コンパレータＣＭＰ２８１が制御信号ＳＤをハイレベルからロウレベルに遷移させる。この遷移によって、ＮＡＮＤ回路ＮＡＮＤ２５１が制御信号ＳＧをハイレベルからロウレベルに遷移させる。そして、これによりＡＮＤ回路ＡＮＤ２５１が制御信号ＳＡをロウレベルからハイレベルへ、ＡＮＤ回路ＡＮＤ２５２が制御信号ＳＢをハイレベルからロウレベルへ遷移させる。このため、再び時刻ｔ１からｔ２の状態と同様の制限駆動状態になり、上述したような大きな値の出力電流Ｉｏｕｔ（５００ｍＡ）が流れることを防止する。

なお、制限駆動状態のＰＭＯＳトランジスタＴＰ１１１が出力する出力電流Ｉｏｕｔを１０ｍＡとすると、出力電圧Ｖｏｕｔは、０．１Ｖ程度まで低下する。そして、時刻ｔ６で、出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（２Ｖ）より低下するため、コンパレータＣＭＰ１４１が制御信号ＳＣをハイレベルからロウレベルに遷移させる。

そして、負荷１０１で短絡接地（地絡）が解消すると、再び出力電圧Ｖｏｕｔが上昇し、時刻ｔ７に出力電圧Ｖｏｕｔが基準電圧Ｅ１４１（２Ｖ）以上になる。このため、時刻ｔ２と同様、コンパレータＣＭＰ１４１は、ハイレベルの制御信号ＳＣを出力する。そして、ＮＡＮＤ回路ＮＡＮＤ２５１が制御信号ＳＧをハイレベルからロウレベルに遷移させ、再び、ＡＮＤ回路ＡＮＤ２５１が制御信号ＳＡをハイレベルからロウレベルへ、ＡＮＤ回路ＡＮＤ２５２が制御信号ＳＢをロウレベルからハイレベルへ遷移させる。制御信号ＳＡがロウレベルに遷移することから、スイッチ回路ＳＷ１６０がオフ状態となり、ノードＮ１０２とＮ１０１が電気的に遮断され、ＰＭＯＳトランジスタＴＰ１１１が制限駆動状態（Ｉｏｕｔ＝１０ｍＡ）から通常駆動状態（Ｉｏｕｔ＝２０ｍＡ）となり負荷１０１を駆動する。

なお、ＰＭＯＳトランジスタＴＰ１１１が通常駆動状態となり出力電圧Ｖｏｕｔが上昇し、時刻ｔ８にｔ３と同様、出力電圧Ｖｏｕｔが基準電圧Ｖｔｈを超え、コンパレータＣＭＰ２８１がハイレベルの制御信号ＳＤを出力する。

その後、時刻ｔ９に、入力信号ＳＩＮがハイレベルからロウレベルに遷移すると、ＰＭＯＳトランジスタＴＰ１２１がオフし、更にＡＮＤ回路ＡＮＤ２５２が制御信号ＳＢをロウレベルに遷移させＮＭＯＳトランジスタＴＮ１２１をオフ状態とする。このため、出力駆動回路１２０が非活性化し、出力電流Ｉｏｕｔが流れなくなり、出力電圧Ｖｏｕｔも低下する。

ここで、出力電圧Ｖｏｕｔが基準電圧Ｖｔｈより低下した場合であっても、今回は制御信号ＳＡがハイレベルに遷移せず、スイッチ回路ＳＷ１６０はオフ状態を保持する。このため、ＰＭＯＳトランジスタＴＰ１１１が制限駆動状態とならず、時刻ｔ１０以降は時刻ｔ１以前と同様の状態となる。

なお、時刻ｔ１以前から負荷１０１が短絡接地（地絡）である場合、制御信号ＳＡがロウレベルに遷移せず、ハイレベルを保持する。このため、ＰＭＯＳトランジスタＴＰ１１１が制限駆動状態を維持し、実施の形態１の図３で説明した状態とほぼ同様となるため、本実施の形態２ではこの状態の説明を省略する。

なお、上述したように本実施の形態２の出力回路２００では、時刻ｔ４にて、負荷１０１で短絡接地した場合には、出力電流Ｉｏｕｔは急激に増加する。しかしながら、このときの出力電流Ｉｏｕｔは、基準電圧Ｖｔｈの値によって設定が可能である。例えば、ＶｔｈをＶｃｃ−０．２Ｖとすれば、時刻ｔ４にて短絡接地した場合の出力電流Ｉｏｕｔは４０ｍＡとすることができる。

以上の様に、本実施の形態２の出力回路２００では、実施の形態１と同様、定電流駆動の状態（制限駆動状態）からスタートして、短絡接地（地絡）が無ければ、通常駆動状態に移行する。更に、出力電圧Ｖｏｕｔをモニターする出力モニタ回路２７０及び出力電圧比較回路２８０を備えることで、短絡接地（地絡）が発生した場合に、基準電圧Ｅ１４１よりも高い基準電圧ＶｔｈをトリガーにＰＭＯＳトランジスタＴＰ１１１を定電流駆動（制限駆動状態）にすることで、大電流の出力電流が出力されることを防ぐことが可能となる。このため、実施の形態１で説明したように、短絡接地に流れる出力電流のワースト値に合わせて回路規模を増大させる必要がなく、回路規模の増大化を防ぐことが可能である。また、電源回路の破損につながる心配もなく回路の安全性を向上させる効果も同様に有する。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１、図５の出力回路１００、２００の回路構成において、電源電圧Ｖｃｃと接地電圧ＧＮＤとの関係を逆にし、同時にＭＯＳトランジスタの導電型を逆にした構成とすることで、短絡接地（地絡）ではなく、電源接地（電絡）にも対応可能となる。

１００ 出力回路
１１０ 出力部
１２０ 出力駆動回路
１３０ 定電流制限回路
１４０ 出力電圧比較回路
１５０ 駆動制御回路
ＳＷ１６０ スイッチ回路
ＩＮ 入力端子
ＯＵＴ 出力端子
ＴＰ１１１ ＰＭＯＳトランジスタ
ＴＰ１２１ ＰＭＯＳトランジスタ
ＴＮ１２１ ＮＭＯＳトランジスタ
ＴＰ１３１ ＰＭＯＳトランジスタ
ＣＩ１３１ 定電流源
ＣＭＰ１４１ コンパレータ
Ｅ１４１ 基準電圧源
ＡＮＤ１５１、ＡＮＤ１５２ ＡＮＤ回路
２００ 出力回路
２５０ 駆動制御回路
２７０ 出力モニタ回路
２８０ 出力電圧比較回路
ＴＰ２７１ ＰＭＯＳトランジスタ
ＣＩ２７１ 定電流源
ＣＭＰ２８１ コンパレータ
ＤＬ２５１ 遅延回路
ＡＮＤ２５１〜ＡＮＤ２５３ ＡＮＤ回路
ＮＡＮＤ２５１ ＮＡＮＤ回路
ＯＲ２５１ ＯＲ回路

Claims (10)

1. 入力信号に応じて、出力端子に接続される負荷に出力電流を供給する出力回路であって、
   前記出力端子に出力電流を供給する出力トランジスタと、
   前記出力トランジスタを駆動する出力駆動回路と、
   前記出力電流を所定の電流値に制限する電流制御信号を生成する電流制限回路と、
   前記入力信号が供給された後、前記出力端子電圧が所定の電圧値以下の場合には前記電流制御信号に基づいて前記出力電流を制限し、前記所定の電圧値以上の場合には前記出力駆動回路によって前記出力トランジスタを駆動するように制御する制御回路と、を有する
   出力回路。
2. 前記所定の電流値は、前記出力駆動回路によって駆動された前記出力トランジスタによる出力電流よりも小さいことを特徴とする
   請求項１記載の出力回路。
3. 前記制御回路は、前記出力トランジスタの制御端子と前記定電流制限回路との間に接続されるスイッチ回路を有し、
   前記スイッチ回路は、前記入力信号に応じてオン状態となり、前記出力端子の電圧と第１の基準電圧とを比較した結果に応じてオフ状態となる
   請求項１または請求項２に記載の出力回路。
4. 前記スイッチ回路は、第１の制御信号に応じてオン、オフが制御され、
   前記制御回路は、更に第１の出力電圧比較回路と、駆動制御回路と、を有し、
   前記第１の出力電圧比較回路は、前記出力端子の電圧と前記第１の基準電圧とを比較し、比較結果を第２の制御信号として出力し、
   前記駆動制御回路は、前記入力信号と前記第２の制御信号とに応じて、前記第１の制御信号を出力する
   請求項３に記載の出力回路。
5. 前記制御回路が、出力モニタ回路と、第２の出力電圧比較回路とを更に有し、
   前記出力モニタ回路は、前記第１の基準電圧と異なる第２の基準電圧と生成し、
   前記第２の出力電圧比較回路は、前記出力端子の電圧と前記第２の基準電圧とを比較し、比較結果を第３の制御信号として出力し、
   前記駆動制御回路は、前記入力信号と前記第２、第３の制御信号とに応じて、前記第１の制御信号を出力する
   請求項４に記載の出力回路。
6. 前記電流制限回路は、第1のトランジスタと、前記第1のトランジスタに接続され定電流源とを備え、前記第1のトランジスタと前記出力トランジスタは前記スイッチ回路がオン状態のときにはカレントミラーを構成することを特徴とする
   請求項３に記載の出力回路。
7. 前記定電流制限回路は、第１のトランジスタと、第１の定電流源とを有し、
   前記第１のトランジスタは、第１の電源端子と第１のノードとの間に接続され、制御端子が前記第１のノードに接続され、
   前記第１の定電流源は、前記第１のノードと、第２の電源端子との間に接続され、
   前記第１のノードの電位が前記電流制限信号となる
   請求項４または請求項５に記載の出力回路。
8. 前記スイッチ回路がオン状態時の前記第１のトランジスタの出力電流が、前記出力トランジスタの出力電流より小さい
   請求項７に記載の出力回路。
9. 前記出力駆動回路は、第２、第３のトランジスタを有し、
   前記第２のトランジスタは、第１の電源端子と第２のノードとの間に接続され、前記入力信号に応じてオン、オフが制御され、
   前記第３のトランジスタは、第２の電源端子と前記第２のノードとの間に接続され、前記第２の制御信号に応じてオン、オフが制御され、
   前記第２ノードが前記出力トランジスタの制御端子に接続される
   請求項４または請求項５に記載の出力回路。
10. 前記出力モニタ回路は、第４のトランジスタと、第２の定電流源とを有し、
    前記第２のトランジスタは、前記第１の電源端子と第３のノードとの間に接続され、制御端子が前記第２のノードに接続され、
    前記第２の定電流源は、前記第３のノードと、前記第２の電源端子との間に接続され、
    前記第３のノードの電位が前記第２の基準電圧となる
    請求項９に記載の出力回路。

Images