JP2012104695A - Method of manufacturing semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 174
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 172
- 239000010703 silicon Substances 0.000 claims abstract description 172
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 100
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 claims abstract description 73
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 45
- 238000005121 nitriding Methods 0.000 claims abstract description 22
- 239000007789 gas Substances 0.000 claims description 228
- 238000010926 purge Methods 0.000 claims description 50
- 230000001590 oxidative effect Effects 0.000 claims description 36
- 239000003990 capacitor Substances 0.000 claims description 25
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 16
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 15
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 229910021529 ammonia Inorganic materials 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 4
- VOSJXMPCFODQAR-UHFFFAOYSA-N ac1l3fa4 Chemical compound [SiH3]N([SiH3])[SiH3] VOSJXMPCFODQAR-UHFFFAOYSA-N 0.000 claims description 4
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 claims description 4
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 claims description 4
- LXEXBJXDGVGRAR-UHFFFAOYSA-N trichloro(trichlorosilyl)silane Chemical compound Cl[Si](Cl)(Cl)[Si](Cl)(Cl)Cl LXEXBJXDGVGRAR-UHFFFAOYSA-N 0.000 claims description 4
- CGRVKSPUKAFTBN-UHFFFAOYSA-N N-silylbutan-1-amine Chemical compound CCCCN[SiH3] CGRVKSPUKAFTBN-UHFFFAOYSA-N 0.000 claims description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229960001730 nitrous oxide Drugs 0.000 claims description 2
- 235000013842 nitrous oxide Nutrition 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 2
- 239000010410 layer Substances 0.000 abstract description 233
- 230000008569 process Effects 0.000 abstract description 27
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- 239000002356 single layer Substances 0.000 abstract 5
- 238000000231 atomic layer deposition Methods 0.000 description 35
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 25
- 239000000758 substrate Substances 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 19
- 229910001873 dinitrogen Inorganic materials 0.000 description 14
- 239000002052 molecular layer Substances 0.000 description 10
- 150000002831 nitrogen free-radicals Chemical class 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 238000001179 sorption measurement Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- -1 disilylamine (DSA) Chemical compound 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Landscapes
- Chemical Vapour Deposition (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
半導体デバイスにおいては、集積回路の高集積化が益々、進んでおり、半導体装置内に設けるホール（孔）も高アスペクト化が進んでいる。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルの面積を小さくし、かつ記憶容量を大きくすることが要求されている。このため、近時、ＤＲＡＭのキャパシタを形成するために設けられるホール（孔）のアスペクト比を高いものとすることが要求されている。 In semiconductor devices, higher integration of integrated circuits has been increasingly advanced, and holes (holes) provided in semiconductor devices have also been increased in aspect ratio. For example, DRAM (Dynamic Random Access Memory) is required to reduce the area of the memory cell and increase the storage capacity. For this reason, recently, it has been required to increase the aspect ratio of holes provided to form DRAM capacitors.
しかし、ホールの径は、リソグラフィ技術により形成する際のプロセス限界（現在のプロセス限界は、約１００〜１６０ｎｍ）に制限されてしまう。そこで、ホールの内壁面に窒化シリコン層のサイドウォールを形成することによりホール径を小さくして高アスペクト比のホールとする方法が考えられる。 However, the diameter of the hole is limited to a process limit (the current process limit is about 100 to 160 nm) when forming by lithography. Therefore, a method of forming a high aspect ratio hole by reducing the hole diameter by forming a side wall of a silicon nitride layer on the inner wall surface of the hole is conceivable.
また、キャパシタ用のホールに限らず、層間絶縁膜に形成される種々のコンタクトホールについても、層間絶縁膜中に生じるボイドがコンタクトホールの側壁に露出するとコンタクトプラグを形成した際にボイドを介して隣接コンタクトホールが短絡してしまう問題を解決するために、コンタクトプラグを形成する前にコンタクトホールの側壁を窒化シリコン層のサイドウォールで被覆する方策が用いられている。 Further, not only for capacitor holes, but also for various contact holes formed in the interlayer insulating film, when a void generated in the interlayer insulating film is exposed on the side wall of the contact hole, the contact plug is formed via the void. In order to solve the problem that the adjacent contact hole is short-circuited, a method of covering the side wall of the contact hole with the side wall of the silicon nitride layer before forming the contact plug is used.
特許文献１（特開２００８−２９４２６０号公報）の請求項１１、特許文献２（特開２００７−１６５７３３号公報）の請求項２、特許文献３（特開２００６−１５６６２６公報）の請求項４及び８には、ＡＬＤ（原子層堆積；Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｐｏｓｉｔｉｏｎ）法による窒化シリコン層の形成方法が開示されている。そこで、特許文献１〜３等に開示の従来のＡＬＤ法を用いて、ホール内に窒化シリコン層のサイドウォールを形成することが考えられる。 Claim 11 of Patent Document 1 (JP 2008-294260 A), Claim 2 of Patent Document 2 (JP 2007-165733 A), Claim 4 of Patent Document 3 (JP 2006-156626 A), and 8 discloses a method of forming a silicon nitride layer by an ALD (Atomic Layer Deposition) method. Therefore, it is conceivable to form a sidewall of the silicon nitride layer in the hole using the conventional ALD method disclosed in Patent Documents 1 to 3 and the like.
しかしながら、従来のＡＬＤ法による、ホール内壁上への窒化シリコン層のサイドウォール形成では、窒化シリコン層を形成する反応がホールの上方で優先的に生じていた。この結果、高アスペクト比のホールに対して、ホールの底部にまで、窒化シリコン層の良好なカバレッジ（被覆性）を得ることが困難なことが判明した。この現象は、ホールのアスペクト比（深さ／直径）が１０以上になると顕著に発生する傾向がある。 However, in the conventional ALD method for forming a sidewall of the silicon nitride layer on the inner wall of the hole, a reaction for forming the silicon nitride layer has been preferentially generated above the hole. As a result, it was found that it is difficult to obtain good coverage (coverability) of the silicon nitride layer up to the bottom of the hole with respect to the high aspect ratio hole. This phenomenon tends to occur remarkably when the hole aspect ratio (depth / diameter) is 10 or more.
以下、図１〜３を参照して、高アスペクト比のホールに対して、従来技術のＡＬＤ法を適用した場合を説明する。
図１は、ＡＬＤ法による１サイクルのプロセスフローを示す図である。図１に示すように、従来のＡＬＤ法では、
（１）シリコンソースガス供給による下地層表面への吸着ステップ（Δｔａ１時間）、
（２）気相中に残留しているシリコンソースガスのパージステップ（Δｔａ２時間）、
（３）窒化ソースガス供給による吸着シリコンソースの窒化ステップ（Δｔａ３時間）、
（４）気相中に残留する窒化ソースガスのパージステップ（Δｔａ４時間）、
からなる４ステップを基本サイクルとして、該サイクルを複数回、繰り返し所望の厚さの窒化シリコン層を形成していた。従来の低アスペクト比（１０より小さい）のホールや平坦面上の構造物を対象とする窒化シリコン層の形成では上記の方法で膜厚均一性が確保でき、問題がなかった。
In the following, with reference to FIGS. 1 to 3, a case where the ALD method of the prior art is applied to a high aspect ratio hole will be described.
FIG. 1 is a diagram showing a process flow of one cycle by the ALD method. As shown in FIG. 1, in the conventional ALD method,
(1) Adsorption step to the surface of the underlayer by supplying silicon source gas (Δta1 time),
(2) Purging step of silicon source gas remaining in the gas phase (Δta2 hours),
(3) nitriding step of adsorbed silicon source by supplying nitriding source gas (Δta3 time),
(4) Purge step of nitriding source gas remaining in the gas phase (Δta4 hours),
As a basic cycle, the four steps were repeated a plurality of times to form a silicon nitride layer having a desired thickness. In the conventional formation of a silicon nitride layer for a hole with a low aspect ratio (less than 10) or a structure on a flat surface, film thickness uniformity can be ensured by the above method, and there is no problem.
しかし、本願で対象としている高アスペクト比（１０以上）のホールにおいて、ホール内に形成される窒化シリコン層の膜厚均一性を確保するためには、シリコンソースガスをホールの底部にまで充分、到達させる必要がある。そのため、シリコンソースガス供給ステップの時間（Δｔａ１）を、従来より長くすることが必要となる。その結果、底部を含むホール内の全域に渡って窒化シリコン層の膜厚均一性を得ることが困難となる問題が発生する。 However, in a high aspect ratio (10 or more) hole targeted in the present application, in order to ensure the film thickness uniformity of the silicon nitride layer formed in the hole, the silicon source gas is sufficiently supplied to the bottom of the hole. It needs to be reached. For this reason, it is necessary to make the time (Δta1) of the silicon source gas supply step longer than in the past. As a result, there arises a problem that it is difficult to obtain the film thickness uniformity of the silicon nitride layer over the entire area in the hole including the bottom.
すなわち、シリコンソースガス供給ステップの時間を長くすることにより、形成される窒化シリコン層のステップカバレージ（段差被覆性）が悪化し、ホールの上部では厚く、底部では薄く形成されてしまう問題が生じる。 That is, by increasing the time of the silicon source gas supply step, the step coverage (step coverage) of the formed silicon nitride layer is deteriorated, resulting in a problem that the upper part of the hole is thick and the bottom part is thin.
図２は、その問題の原因を探るために行なった実験結果の一例である。図１のＡＬＤフローにおいて、ジクロロシラン（ＤＣＳ）からなるシリコンソースの供給時間（Δｔａ１）だけを変化させた基本サイクルを用いて窒化シリコン層を形成した場合と、アンモニア（ＮＨ3）からなる窒化ソースの供給時間（Δｔａ３）だけを変化させた基本サイクルを用いて窒化シリコン層を形成した場合の窒化シリコン層の膜厚が変化する状態を調べたものである。 FIG. 2 is an example of the results of an experiment conducted to find the cause of the problem. In the ALD flow of FIG. 1, when a silicon nitride layer is formed using a basic cycle in which only the supply time (Δta1) of a silicon source made of dichlorosilane (DCS) is changed, and a nitride source made of ammonia (NH 3 ) The state in which the film thickness of the silicon nitride layer changes when the silicon nitride layer is formed using the basic cycle in which only the supply time (Δta3) is changed is investigated.
図２から明らかなように、アンモニアの供給時間に対しては、約７０秒以上、時間を長くしても窒化シリコン層の膜厚は一定値に飽和しており、単原子層に相当する窒化反応が終了すると、それ以上の反応は生じないことを示唆している。一方、ＤＣＳの供給時間に対しては、時間を長くするのに伴って、ほぼ単調に窒化シリコン層厚が増加しており、単原子層に相当するシリコンソースの吸着反応が終了しても、その上に新たなシリコンソースが連続して吸着されていく様子が示されている。 As is clear from FIG. 2, the film thickness of the silicon nitride layer is saturated to a constant value even when the time is increased for about 70 seconds or more with respect to the supply time of ammonia. It suggests that when the reaction is complete, no further reaction occurs. On the other hand, with respect to the supply time of DCS, as the time is increased, the silicon nitride layer thickness increases almost monotonously, and even if the adsorption reaction of the silicon source corresponding to the monoatomic layer is completed, It shows how new silicon sources are continuously adsorbed on it.
すなわち、ＤＣＳの振る舞いは、ＡＬＤ法特有の単原子層吸着ではなく、従来のＣＶＤ法と同様に気相反応による堆積現象が支配的であることが分かった。周知のように、堆積による成膜では凹部の上方ほど膜厚が厚くなってしまうことは明らかである。結果的にステップカバレージが悪化してしまう。 That is, it was found that the behavior of DCS is not a monoatomic layer adsorption peculiar to the ALD method, but a deposition phenomenon by a gas phase reaction is dominant as in the conventional CVD method. As is well known, it is clear that in the film formation by deposition, the film thickness increases toward the upper part of the recess. As a result, step coverage deteriorates.
なお、図２において、縦軸の膜厚が１．９ｎｍから増加しているのは、試験している基板表面に予め自然酸化膜が形成されていることに起因している。したがって、縦軸の膜厚から１．９を差し引いた値が実際に形成された膜厚となる。また、横軸のガス供給時間が約３５秒で成膜が開始されているのは、装置のガス配管系を当該ガスで充填するために必要な時間が含まれるためである。したがって、実際の成膜は約３５秒の時点から始まっているものと考えられる。 In FIG. 2, the film thickness on the vertical axis increases from 1.9 nm because a natural oxide film is formed in advance on the surface of the substrate being tested. Therefore, a value obtained by subtracting 1.9 from the film thickness on the vertical axis is the actually formed film thickness. The reason why the film formation is started in about 35 seconds on the horizontal axis is that the time required for filling the gas piping system of the apparatus with the gas is included. Therefore, it is considered that the actual film formation starts from about 35 seconds.
図３は、従来のＡＬＤ法において、シリコンソースガスの供給時間を長くして、窒化シリコン層を成膜した場合のステップカバレージの変化を模式的に示したものである。
（ａ）図は、ＡＬＤサイクル数が少ない場合であり、ステップカバレージの不良は顕著には観察されない。しかし、ホール下部にはほとんど窒化シリコン層が成膜されていない。
（ｂ）図は、ホール下部の窒化シリコン層の成膜が確認できる程度にＡＬＤサイクル数を増加させた場合であり、ホールの上部が下部に比べて窒化シリコン層の膜厚が厚くなっていることが明確に判別でき、ステップカバレージが不良となっている。
（ｃ）図は、ホール下部に所望の厚さの窒化シリコン層が成膜された時点であり、ホールの上部に窒化シリコン層が厚く形成されるために、ホール開口部が閉塞状態となっている。
FIG. 3 schematically shows a change in step coverage when a silicon nitride layer is formed by increasing the supply time of the silicon source gas in the conventional ALD method.
(A) A figure is a case where the number of ALD cycles is small, and the defect of step coverage is not observed notably. However, a silicon nitride layer is hardly formed under the hole.
(B) The figure shows the case where the number of ALD cycles is increased to such an extent that the formation of the silicon nitride layer under the hole can be confirmed, and the film thickness of the silicon nitride layer is thicker in the upper part of the hole than in the lower part. Can be clearly identified, and step coverage is poor.
(C) The figure shows a point in time when a silicon nitride layer having a desired thickness is formed in the lower part of the hole. Since the silicon nitride layer is thickly formed in the upper part of the hole, the hole opening is closed. Yes.
以上より、ＡＬＤ法において、高アスペクト比のホール下部にまでシリコンソースガスを到達させるために暴露時間を長くすると、ホールの上部内壁で膜の堆積が優先的に生じ、良好なステップカバレッジが得られないことが分かる。 As described above, in the ALD method, when the exposure time is extended to reach the bottom of the high aspect ratio hole, film deposition occurs preferentially on the upper inner wall of the hole, and good step coverage is obtained. I understand that there is no.
一実施形態は、
絶縁膜内にホールを形成する工程と、
ＡＬＤ法による、下記工程（ａ−１）〜（ｈ−１）からなる第１サイクルを１回、行う工程と、
（ａ−１）シリコンソースガスを供給して、前記ホール内の全面に第１のシリコン層を形成すると共に前記ホールの上部に形成される前記第１のシリコン層の膜厚が前記ホールの下部に形成される前記第１のシリコン層の膜厚よりも厚くなるように、前記第１のシリコン層を形成する工程、
（ｂ−１）前記シリコンソースガスをパージする工程、
（ｃ−１）酸化性ガスを供給して、前記ホールの上部に形成された前記第１のシリコン層の表面を第１の酸化シリコン層に変換する工程、
（ｄ−１）前記酸化性ガスをパージする工程、
（ｅ−１）シリコンソースガス及びＨＣｌガスを供給することにより、前記ホールの下部に露出した前記第１のシリコン層上に更に第２のシリコン層を形成する工程、
（ｆ−１）前記シリコンソースガス及びＨＣｌガスをパージする工程、
（ｇ−１）窒化ソースガスを供給して、前記ホールの上部に形成された前記第１のシリコン層及び前記第１の酸化シリコン層と、前記ホールの下部に形成された前記第１のシリコン層及び前記第２のシリコン層と、を窒化シリコン層に変換することにより、前記ホール内の全面に第１の窒化シリコン層を形成する工程、
（ｈ−１）前記窒化ソースガスをパージする工程。
ＡＬＤ法による、下記工程（ａ−２）〜（ｈ−２）からなる第２サイクルを１回以上、行うことにより、前記ホールの内壁上の前記第１の窒化シリコン層上に、更に第２の窒化シリコン層を形成する工程と、
（ａ−２）シリコンソースガスを供給して、前記ホールの上部に形成された前記第１の窒化シリコン層上に第３のシリコン層を形成する工程、
（ｂ−２）前記シリコンソースガスをパージする工程、
（ｃ−２）酸化性ガスを供給して、前記第３のシリコン層を第２の酸化シリコン層に変換する工程、
（ｄ−２）前記酸化性ガスをパージする工程、
（ｅ−２）シリコンソースガス及びＨＣｌガスを供給することにより、前記ホールの下部に露出した前記第１の窒化シリコン層上に第４のシリコン層を形成する工程、
（ｆ−２）前記シリコンソースガス及びＨＣｌガスをパージする工程、
（ｇ−２）窒化ソースガスを供給して、前記ホールの上部に形成された前記第２の酸化シリコン層と、前記ホールの下部に形成された前記第４のシリコン層と、を窒化シリコン層に変換することにより、前記第１の窒化シリコン層上に前記第２の窒化シリコン層を形成する工程、
（ｈ−２）前記窒化ソースガスをパージする工程。
を有する半導体装置の製造方法に関する。
One embodiment is:
Forming a hole in the insulating film;
A step of performing the first cycle consisting of the following steps (a-1) to (h-1) by the ALD method once;
(A-1) A silicon source gas is supplied to form a first silicon layer on the entire surface of the hole, and the thickness of the first silicon layer formed on the hole is lower than the hole. Forming the first silicon layer so as to be thicker than the film thickness of the first silicon layer formed in
(B-1) purging the silicon source gas;
(C-1) supplying an oxidizing gas to convert the surface of the first silicon layer formed on the hole into a first silicon oxide layer;
(D-1) a step of purging the oxidizing gas,
(E-1) a step of forming a second silicon layer on the first silicon layer exposed under the hole by supplying a silicon source gas and HCl gas;
(F-1) purging the silicon source gas and HCl gas;
(G-1) Supplying a nitriding source gas, the first silicon layer and the first silicon oxide layer formed on the top of the hole, and the first silicon formed on the bottom of the hole Forming a first silicon nitride layer over the entire surface of the hole by converting the layer and the second silicon layer into a silicon nitride layer;
(H-1) A step of purging the nitride source gas.
By performing the second cycle consisting of the following steps (a-2) to (h-2) by the ALD method one or more times, the second cycle is further performed on the first silicon nitride layer on the inner wall of the hole. Forming a silicon nitride layer of
(A-2) supplying a silicon source gas to form a third silicon layer on the first silicon nitride layer formed on the hole;
(B-2) purging the silicon source gas;
(C-2) supplying an oxidizing gas to convert the third silicon layer into a second silicon oxide layer;
(D-2) purging the oxidizing gas;
(E-2) forming a fourth silicon layer on the first silicon nitride layer exposed under the hole by supplying a silicon source gas and an HCl gas;
(F-2) purging the silicon source gas and HCl gas;
(G-2) A nitride source gas is supplied to form the second silicon oxide layer formed above the hole and the fourth silicon layer formed below the hole. Forming the second silicon nitride layer on the first silicon nitride layer by converting to
(H-2) A step of purging the nitriding source gas.
The present invention relates to a method for manufacturing a semiconductor device having
高アスペクト比のホール内に、良好なステップカバレッジを有する均一な膜厚の窒化シリコン層を形成することができる。 A uniform silicon nitride layer having good step coverage can be formed in a high aspect ratio hole.
以下の説明では、ホールの開口を含む上側半分の内壁領域を上部、ホールの底面を含む下側半分の内壁領域を下部とし、ホールの内面を便宜的に二つの領域に分割して、本発明におけるＡＬＤ法を用いた場合の成膜状態を説明することとする。また、図５〜８を参照して説明する。 In the following description, the inner wall region of the upper half including the opening of the hole is the upper portion, the inner wall region of the lower half including the bottom surface of the hole is the lower portion, and the inner surface of the hole is divided into two regions for convenience. The film formation state when the ALD method is used will be described. Moreover, it demonstrates with reference to FIGS.
本発明ではまず、絶縁膜２０内にホール２を形成する。次に、本発明のＡＬＤ法では、最初の第１サイクルとして以下のように実施する。
（ａ−１）相対的に長い時間、シリコンソースガスを供給してホールの内面全域に第1のシリコン層を形成する。前述のように、シリコンソースガスの吸着はステップカバレージが悪いので、ホールの下部に１原子層からなる第1のシリコン層１ａが吸着するまで長時間供給すると、ホールの上部には２原子層からなる第1のシリコン層１ｂが吸着する（図５Ａ）。
In the present invention, first, holes 2 are formed in the insulating film 20. Next, in the ALD method of the present invention, the first cycle is performed as follows.
(A-1) A silicon source gas is supplied for a relatively long time to form a first silicon layer over the entire inner surface of the hole. As described above, since the step coverage is poor in the adsorption of the silicon source gas, if the first silicon layer 1a composed of one atomic layer is adsorbed to the lower part of the hole, if the supply is continued for a long time, the upper part of the hole starts from the two atomic layer The first silicon layer 1b is adsorbed (FIG. 5A).
（ｂ−１）次に、気相中に残留しているシリコンソースガスを窒素によりパージする（図５Ｂ）。 (B-1) Next, the silicon source gas remaining in the gas phase is purged with nitrogen (FIG. 5B).
（ｃ−１）続いて、相対的に短い時間、酸化性ガスを供給する。酸化性ガスとしてはオゾンを用いることができる。また、酸素（Ｏ2）をプラズマ化して供給しても良い。この工程の時間は短いので、酸化性ガスはホールの下部に到達することができない。したがって、供給された酸化性ガスは、ホールの上部に吸着した２原子層の第1のシリコン層１ｂの内、表面に位置するシリコン原子層を酸化して、表面に１分子層の第1の酸化シリコン層３ａを形成する。この結果、ホールの上部は１原子層の第1のシリコン層１ｃと、その上に形成された１分子層の第1の酸化シリコン層３ａで覆われ、ホールの下部は１原子層の第1のシリコン層１ａで覆われた状態となる（図５Ｃ）。 (C-1) Subsequently, the oxidizing gas is supplied for a relatively short time. As the oxidizing gas, ozone can be used. Further, oxygen (O 2 ) may be supplied in the form of plasma. Since the time of this process is short, the oxidizing gas cannot reach the lower part of the hole. Therefore, the supplied oxidizing gas oxidizes the silicon atomic layer located on the surface of the first silicon layer 1b of the two atomic layer adsorbed on the upper part of the hole, and the first molecular layer on the surface is oxidized. A silicon oxide layer 3a is formed. As a result, the upper part of the hole is covered with the first silicon layer 1c of one atomic layer and the first silicon oxide layer 3a of one molecular layer formed thereon, and the lower part of the hole is the first atomic layer of the first atomic layer. The silicon layer 1a is covered (FIG. 5C).
（ｄ−１）次に、気相中に残留している酸化性ガスを窒素ガスによりパージする（図５Ｄ）。 (D-1) Next, the oxidizing gas remaining in the gas phase is purged with nitrogen gas (FIG. 5D).
（ｅ−１）続いて、相対的に長い時間、シリコンソースガスとＨＣｌガスを同時に供給する。ＨＣｌガス供給量はシリコンソースガス供給量の１／３〜１／１の範囲とする。好ましくは１／２とする。ＨＣｌガスはシリコンをエッチングする役割を有するが、その供給量をシリコンソースガス供給量の１／２とすることにより、第1の酸化シリコン層３ａ上にはシリコンが吸着せず、第1のシリコン層１ａ上にはシリコンが吸着する状態を作り出すことができる。酸化シリコンは元々、シリコン原子が吸着しにくい材料であり、もし、吸着するシリコン原子が存在したとしても周囲の雰囲気に存在するＨＣｌとの反応が優先して生じるためＳｉＣｌ化合物となって揮発してしまう。 (E-1) Subsequently, silicon source gas and HCl gas are simultaneously supplied for a relatively long time. The HCl gas supply amount is set to a range of 1/3 to 1/1 of the silicon source gas supply amount. Preferably it is set to 1/2. Although the HCl gas has a role of etching silicon, by setting the supply amount to ½ of the silicon source gas supply amount, silicon is not adsorbed on the first silicon oxide layer 3a, and the first silicon A state of adsorbing silicon can be created on the layer 1a. Silicon oxide is originally a material that is difficult to adsorb silicon atoms, and even if silicon atoms that are adsorbed exist, reaction with HCl present in the surrounding atmosphere takes precedence and volatilizes as an SiCl compound. End up.
これに対して、例えば、下層材料がシリコンであれば、同じ材料であるため吸着確率は１となって、シリコンソースガスは下層材料であるシリコンに１００％、吸着する。シリコンソースガス中にはＨＣｌと反応して揮発する成分も存在するが、シリコンソースガス供給量をＨＣｌガス供給量よりも多くしているので、揮発する以上にシリコンの吸着確率が高くなり、第1のシリコン層１ａ上では、シリコンのエッチングよりも成膜が優先して起こる。 On the other hand, for example, if the lower layer material is silicon, the adsorption probability is 1 because it is the same material, and the silicon source gas is adsorbed 100% on the lower layer material silicon. In the silicon source gas, there is a component that reacts with HCl and volatilizes. However, since the silicon source gas supply amount is larger than the HCl gas supply amount, the probability of silicon adsorption becomes higher than volatilization, On one silicon layer 1a, film formation takes precedence over silicon etching.
結果的に、第1の酸化シリコン層３ａで覆われたホールの上部にはシリコンが吸着しない。一方、１原子層の第1のシリコン層１ａで覆われているホールの下部にはさらに１原子層の第２のシリコン層が吸着することとなる。したがって、この段階では、ホールの上部は１原子層の第1のシリコン層１ｃと、その上に形成された１分子層の第1の酸化シリコン層３ａで覆われた状態が保持され、ホールの下部は第１と第２のシリコン層からなる２原子層のシリコン層１ｄで覆われた状態となる（図６Ａ）。 As a result, silicon is not adsorbed on the upper part of the hole covered with the first silicon oxide layer 3a. On the other hand, a second silicon layer of one atomic layer is further adsorbed below the hole covered with the first silicon layer 1a of one atomic layer. Therefore, at this stage, the upper part of the hole is kept covered with the first silicon layer 1c of one atomic layer and the first silicon oxide layer 3a of one molecular layer formed thereon, The lower part is covered with a two-atom silicon layer 1d composed of the first and second silicon layers (FIG. 6A).
（ｆ−１）次に、気相中に残留しているシリコンソースガスとＨＣｌガスを窒素ガスによりパージする（図６Ｂ）。 (F-1) Next, the silicon source gas and HCl gas remaining in the gas phase are purged with nitrogen gas (FIG. 6B).
（ｇ−１）続いて、相対的に長い時間、窒化ソースガスを供給し、ホール下部に十分、到達させる。窒化ソースガスとしては、例えばアンモニアを用いることができるが、アンモニアを直接供給するのではなく、プラズマ化した状態で供給する。アンモニア（ＮＨ3）をプラズマ化すると極めて反応性の高い窒素ラジカルが生成される。この窒素ラジカルを窒化ソースガスとして用いる。ホール内に窒素ラジカルが供給されることにより、ホールの上部に形成された第１の酸化シリコン層３ａは酸素が窒素に置き換わって窒化シリコン層４を形成し、ホールの上部に形成されている第１のシリコン層１ｃは、窒素ラジカルと直接、反応して窒化シリコン層４を形成する。同様に、ホールの下部に形成されている第１と第２のシリコン層１ｄは窒素ラジカルと直接、反応して窒化シリコン層４を形成する。結果的にホールの内面全域およびホール以外の絶縁膜上面にも第１の窒化シリコン層４が形成される（図６Ｃ）。 (G-1) Subsequently, the nitridation source gas is supplied for a relatively long time to sufficiently reach the lower part of the hole. As the nitriding source gas, for example, ammonia can be used. However, ammonia is not supplied directly, but is supplied in a plasma state. When ammonia (NH 3 ) is turned into plasma, highly reactive nitrogen radicals are generated. This nitrogen radical is used as a nitriding source gas. By supplying nitrogen radicals into the holes, the first silicon oxide layer 3a formed on the upper part of the hole forms a silicon nitride layer 4 by replacing oxygen with nitrogen, and the first silicon oxide layer 3a formed on the upper part of the hole. 1 silicon layer 1c reacts directly with nitrogen radicals to form a silicon nitride layer 4. Similarly, the first and second silicon layers 1d formed under the holes react directly with nitrogen radicals to form the silicon nitride layer 4. As a result, the first silicon nitride layer 4 is also formed on the entire inner surface of the hole and the upper surface of the insulating film other than the hole (FIG. 6C).
（ｈ−１）次に、気相中に残留している窒化ソースガスを窒素ガスによりパージする（図６Ｄ）。 (H-1) Next, the nitriding source gas remaining in the gas phase is purged with nitrogen gas (FIG. 6D).
以上の工程により、ＡＬＤ法による最初の第１サイクルにより、ホール内全面に第１の窒化シリコン層４を形成することができる。続いて、ＡＬＤ法による第２サイクルの成膜を以下のように実施する。 Through the above steps, the first silicon nitride layer 4 can be formed on the entire surface of the hole by the first first cycle by the ALD method. Subsequently, the second cycle film formation by the ALD method is performed as follows.
（ａ−２）相対的に短い時間、シリコンソースガスを供給してホール上部の第１の窒化シリコン層上にのみ１原子層の第３のシリコン層１ｅを形成する。ここでは時間を短くしているので、ホールの下部にはシリコン層は形成されない（図７Ａ）。 (A-2) A silicon source gas is supplied for a relatively short period of time to form a single atomic layer of the third silicon layer 1e only on the first silicon nitride layer above the hole. Since the time is shortened here, no silicon layer is formed under the hole (FIG. 7A).
（ｂ−２）次に、気相中に残留しているシリコンソースガスを窒素によりパージする（図７Ｂ）。 (B-2) Next, the silicon source gas remaining in the gas phase is purged with nitrogen (FIG. 7B).
（ｃ−２）続いて、相対的に短い時間、酸化性ガスを供給する。ここでは時間が短いので、酸化性ガスはホールの下部に到達することができない。したがって、供給された酸化性ガスは、ホールの上部に吸着している１原子層の第３のシリコン層１ｅを酸化して、表面に第２の酸化シリコン層３ｂを形成する。この結果、ホールの上部は２分子層の第１の窒化シリコン層４上に１分子層の第２の酸化シリコン層３ｂが形成された状態となり、ホールの下部は２分子層の第１の窒化シリコン層４が露出している状態となる（図７Ｃ）。 (C-2) Subsequently, the oxidizing gas is supplied for a relatively short time. Since the time is short here, the oxidizing gas cannot reach the lower part of the hole. Therefore, the supplied oxidizing gas oxidizes the third silicon layer 1e of one atomic layer adsorbed on the upper part of the hole, and forms the second silicon oxide layer 3b on the surface. As a result, the upper part of the hole is in a state where the second silicon oxide layer 3b of one molecular layer is formed on the first silicon nitride layer 4 of the bimolecular layer, and the lower part of the hole is the first nitride of the bimolecular layer. The silicon layer 4 is exposed (FIG. 7C).
（ｄ−２）次に、気相中に残留している酸化性ガスを窒素ガスによりパージする（図７Ｄ）。 (D-2) Next, the oxidizing gas remaining in the gas phase is purged with nitrogen gas (FIG. 7D).
（ｅ−２）続いて、相対的に長い時間、シリコンソースガスとＨＣｌガスを同時に供給する。（ｅ−１）の工程と同様の条件に設定することにより、この工程では第２の酸化シリコン層３ｂ上にはシリコンが吸着せず、第１の窒化シリコン層４が露出しているホールの下部には１原子層の第４のシリコン層１ｆが吸着することとなる。窒化シリコンも酸化シリコンと同じ絶縁膜であるが、窒化シリコンは酸化シリコンに比べてシリコンを吸着しやすい性質がある。そのため、第１の窒化シリコン層４上ではシリコンの吸着が進行する。したがって、この段階では、ホールの上部は第１の窒化シリコン層４が１分子層の第２の酸化シリコン層３ｂで覆われた状態が保持され、ホールの下部は第１の窒化シリコン層４が１原子層の第４のシリコン層１ｆで覆われた状態となる（図８Ａ）。 (E-2) Subsequently, silicon source gas and HCl gas are simultaneously supplied for a relatively long time. By setting the same conditions as in the step (e-1), in this step, silicon is not adsorbed on the second silicon oxide layer 3b, and the first silicon nitride layer 4 is exposed. The fourth silicon layer 1f of one atomic layer is adsorbed on the lower part. Silicon nitride is the same insulating film as silicon oxide, but silicon nitride has a property of adsorbing silicon more easily than silicon oxide. Therefore, silicon adsorption proceeds on the first silicon nitride layer 4. Accordingly, at this stage, the upper part of the hole is kept in a state where the first silicon nitride layer 4 is covered with the second silicon oxide layer 3b of one molecular layer, and the lower part of the hole is covered with the first silicon nitride layer 4 The state is covered with the fourth silicon layer 1f of one atomic layer (FIG. 8A).
（ｆ−２）次に、気相中に残留しているシリコンソースガスとＨＣｌガスを窒素ガスによりパージする（図８Ｂ）。 (F-2) Next, the silicon source gas and HCl gas remaining in the gas phase are purged with nitrogen gas (FIG. 8B).
（ｇ−２）続いて、相対的に長い時間、窒化ソースガスを供給し、ホール下部に十分、到達させる。工程（ｇ−１）で前述のように、アンモニアをプラズマ化し、反応性の高い窒素ラジカルの状態で供給する。これにより、ホールの上部に形成されている第２の酸化シリコン層３ｂは酸素が窒素に置き換わって窒化シリコン層を形成し、ホールの下部に形成されている第４のシリコン層１ｆは窒素ラジカルと直接、反応して窒化シリコン層を形成する。結果的にホールの内面全域およびホール以外の絶縁膜上面にも第１と第２の窒化シリコン層５が積層形成される（図８Ｃ）。 (G-2) Subsequently, the nitridation source gas is supplied for a relatively long time to sufficiently reach the lower part of the hole. In the step (g-1), as described above, ammonia is turned into plasma and supplied in the form of highly reactive nitrogen radicals. As a result, the second silicon oxide layer 3b formed at the upper part of the hole forms a silicon nitride layer by replacing oxygen with nitrogen, and the fourth silicon layer 1f formed at the lower part of the hole forms nitrogen radicals. It reacts directly to form a silicon nitride layer. As a result, the first and second silicon nitride layers 5 are laminated and formed on the entire inner surface of the hole and the upper surface of the insulating film other than the hole (FIG. 8C).
（ｈ−２）次に、気相中に残留している窒化ソースガスを窒素ガスによりパージする（図８Ｄ）。 (H-2) Next, the nitriding source gas remaining in the gas phase is purged with nitrogen gas (FIG. 8D).
以下、上記の第２サイクルを所望の膜厚となるまで繰り返すことにより、ホール内全域に亘って膜厚均一性の良い窒化シリコン層を形成することができる。第２サイクルを実施するサイクル数は、ホール内に形成したい窒化シリコン層の膜厚に応じて、所望のサイクル数に設定することができる。 Thereafter, by repeating the second cycle until a desired film thickness is obtained, a silicon nitride layer having a good film thickness uniformity can be formed over the entire area in the hole. The number of cycles for performing the second cycle can be set to a desired number of cycles according to the film thickness of the silicon nitride layer to be formed in the hole.
上記のように、第1サイクルにおいて、図５Ａの工程では、ホール上部に２原子層の第1のシリコン層１ｂ、ホール下部に１原子層の第1のシリコン層１ａが形成され、ホールの上部と下部ではシリコン層の膜厚が異なるものとなる。しかし、図５Ｃの工程においてホール内のシリコンを酸化することにより、ホール上部に１原子層の第1のシリコン層１ｃと１分子層の第1の酸化シリコン層３ａを形成する。この結果、図６Ａの工程では、ホール下部に形成された１原子層の第1のシリコン層１ａ上にのみシリコンが堆積し、ホール下部には２原子層の第１と第２のシリコン層１ｄが形成される。この状態で、図６Ｃの窒化処理を行うことにより、ホール内壁の全面に２分子層からなる均一な膜厚の第１の窒化シリコン層４を形成することができる。 As described above, in the first cycle, in the step of FIG. 5A, the first silicon layer 1b having two atomic layers is formed on the upper part of the hole, and the first silicon layer 1a having one atomic layer is formed on the lower part of the hole. In the lower part, the film thickness of the silicon layer is different. However, by oxidizing the silicon in the hole in the step of FIG. 5C, the first silicon layer 1c of one atomic layer and the first silicon oxide layer 3a of one molecular layer are formed on the hole. As a result, in the process of FIG. 6A, silicon is deposited only on the first silicon layer 1a of one atomic layer formed below the hole, and the first and second silicon layers 1d of two atomic layers are formed below the hole. Is formed. In this state, by performing the nitriding treatment of FIG. 6C, the first silicon nitride layer 4 having a uniform film thickness composed of two molecular layers can be formed on the entire inner wall of the hole.
第２サイクルにおいて、図７Ａの工程では、ホール上部にのみ１原子層の第３のシリコン層１ｅが形成される。図７Ｃの工程においてホール内の第３のシリコン層１ｅを酸化することにより、ホール上部にのみ１分子層の第２の酸化シリコン層３ｂが形成される。しかし、図８Ａの工程では、前のサイクルにおいてホール下部に形成された第１の窒化シリコン層４上にのみシリコンが堆積し、１原子層の第４のシリコン層１ｆが形成される。この状態で、図８Ｃの窒化処理を行うことにより、ホール内に新たに１分子層からなる均一な膜厚の第２の窒化シリコン層を形成し、第１と第２の窒化シリコン層からなる層５を形成することができる。 In the second cycle, in the step of FIG. 7A, the third silicon layer 1e of one atomic layer is formed only on the hole. By oxidizing the third silicon layer 1e in the hole in the step of FIG. 7C, the second silicon oxide layer 3b of one molecular layer is formed only on the hole. However, in the process of FIG. 8A, silicon is deposited only on the first silicon nitride layer 4 formed in the lower part of the hole in the previous cycle, and the fourth silicon layer 1f of one atomic layer is formed. In this state, by performing the nitriding treatment of FIG. 8C, a second silicon nitride layer having a uniform thickness consisting of one molecular layer is newly formed in the hole, and the first and second silicon nitride layers are formed. Layer 5 can be formed.
このように第1サイクルを1回と、第２サイクルを１回以上、繰り返すことにより、高アスペクト比を有するホール内に、良好なステップカバレッジを有する、均一な膜厚の窒化シリコン層を形成することができる。 By repeating the first cycle once and the second cycle one or more times in this way, a uniform silicon nitride layer having good step coverage is formed in a hole having a high aspect ratio. be able to.
なお、最初の第１サイクルの（ａ−１）工程において、相対的に長い時間に亘り、シリコンソースを供給している。この理由は、酸化シリコンからなる絶縁膜中にホールが形成されることに起因している。すなわち、酸化シリコンからなるホールの下部に、最初の工程（ａ−１）でシリコン層を形成しておかないと、酸化シリコンが露出したままの状態となり、エッチングが優先する（ｃ−１）工程でシリコン原子層を形成することが困難となるからである。また、第１サイクルでホールの下部にシリコン層が形成されないまま、第２サイクルを実施してもシリコンが吸着する材料が存在しないため、やはりシリコン層は形成されず、結果的にホールの下部に窒化シリコン層を形成することができなくなる。 In the first step (a-1) of the first cycle, the silicon source is supplied over a relatively long time. This is because holes are formed in the insulating film made of silicon oxide. That is, if the silicon layer is not formed in the lower part of the hole made of silicon oxide in the first step (a-1), the silicon oxide remains exposed, and the etching has priority (c-1) This is because it becomes difficult to form a silicon atomic layer. In addition, the silicon layer is not formed even if the second cycle is performed without the silicon layer being formed in the lower part of the hole in the first cycle. A silicon nitride layer cannot be formed.
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。 Hereinafter, specific embodiments of the present invention will be described with reference to the drawings. The following examples are specific examples shown for a deeper understanding of the present invention, and the present invention is not limited to these examples.
（第１実施例）
図４は、本実施例のＡＬＤ法による、成膜フローを表す図である。また、図５〜８は、図４の各工程を説明する図である。以下、図４〜８を用いて、本実施例の各工程を説明する。
(First embodiment)
FIG. 4 is a diagram showing a film formation flow by the ALD method of this embodiment. 5 to 8 are diagrams for explaining each step of FIG. Hereinafter, each process of a present Example is demonstrated using FIGS.
まず、絶縁膜２０内にホール２を形成する。このホールは高アスペクト比を有していても良い。ホールのアスペクト比は１０〜２０であることが好ましい。 First, the hole 2 is formed in the insulating film 20. This hole may have a high aspect ratio. The aspect ratio of the holes is preferably 10-20.
次に、ホールを有する絶縁膜に対して、ＡＬＤ法により、下記（ａ−１）〜（ｈ−１）からなる第１サイクルを１サイクル、行う。 Next, the first cycle consisting of the following (a-1) to (h-1) is performed by one cycle on the insulating film having holes by the ALD method.
（ａ−１）まず、Δｔ１の間、ホール２内に、シリコンソースガスを供給する。この工程では、ホール２の上部内壁上に２原子層の第１のシリコン層１ｂ、下部内壁上に１原子層の第１のシリコン層１ａが形成されるように条件を設定する（図４、５Ａ）。Δｔ１は８０〜１００秒、温度は５００〜６００℃、シリコンソースガスとしては、ジクロロシラン（ＤＣＳ）、ヘキサクロロジシラン（ＨＣＤ）、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ヘキサメチルジシラザン（ＨＭＤＳ）、テトラクロロシラン（ＴＣＳ）、ジシリルアミン（ＤＳＡ）、トリシリルアミン（ＴＳＡ）、及びビスターシャルブチルアミノシラン（ＢＴＢＡＳ）からなる群より選択された少なくとも一種のガスを用いることができる。この工程では、これらのガスによる吸着反応により、ホール２の下部内壁上に１原子層の第１のシリコン層１ａが形成されると共にホール２の上部内壁上には２原子層の第１のシリコン層１ｂ形成される（図４、５Ａ）。 (A-1) First, silicon source gas is supplied into the hole 2 for Δt1. In this step, conditions are set so that a first atomic silicon layer 1b of two atomic layers is formed on the upper inner wall of the hole 2 and a first silicon layer 1a of one atomic layer is formed on the lower inner wall (FIG. 4, 5A). Δt1 is 80 to 100 seconds, temperature is 500 to 600 ° C., and silicon source gas is dichlorosilane (DCS), hexachlorodisilane (HCD), monosilane (SiH 4 ), disilane (Si 2 H 6 ), hexamethyldisilazane. At least one gas selected from the group consisting of (HMDS), tetrachlorosilane (TCS), disilylamine (DSA), trisilylamine (TSA), and binary butylaminosilane (BTBAS) can be used. In this step, the first silicon layer 1a of one atomic layer is formed on the lower inner wall of the hole 2 by the adsorption reaction with these gases, and the first silicon of two atomic layer is formed on the upper inner wall of the hole 2. Layer 1b is formed (FIGS. 4, 5A).
（ｂ−１）Δｔ２の間、窒素ガス等のパージガスを供給してシリコンソースガスをパージする（図４、５Ｂ）。 (B-1) During Δt2, a purge gas such as nitrogen gas is supplied to purge the silicon source gas (FIGS. 4 and 5B).
（ｃ−１）Δｔ３の間、酸化性ガスを供給する。この工程では、ホール２の上部にのみ酸化性ガスが到達し、ホール２の下部には、酸化性ガスが到達しないような条件に設定する。この結果、ホール２の上部内壁上に吸着した２原子層の第１のシリコン層１ｂのうち、１原子層分のシリコン層を酸化して、１分子層の第１の酸化シリコン層３ａを形成する（図４、５Ｃ）。この際、約０．８ｎｍの酸化シリコン層が形成される。Δｔ３は３０〜４０秒が好ましい。酸化性ガスとしてはオゾン、プラズマ化した酸素（Ｏ2）などを使用することができる。 (C-1) An oxidizing gas is supplied during Δt3. In this step, conditions are set such that the oxidizing gas reaches only the upper part of the hole 2 and does not reach the lower part of the hole 2. As a result, among the first silicon layer 1b of the two atomic layers adsorbed on the upper inner wall of the hole 2, the silicon layer for one atomic layer is oxidized to form the first silicon oxide layer 3a of one molecular layer. (FIGS. 4 and 5C). At this time, a silicon oxide layer of about 0.8 nm is formed. Δt3 is preferably 30 to 40 seconds. As the oxidizing gas, ozone, plasma oxygen (O 2 ), or the like can be used.
（ｄ−１）Δｔ４の間、窒素ガスなどのパージガスを供給して酸化性ガスをパージする（図４、５Ｄ）。 (D-1) During Δt4, a purge gas such as nitrogen gas is supplied to purge the oxidizing gas (FIGS. 4 and 5D).
（ｅ−１）Δｔ５の間、シリコンソースガス及びＨＣｌガスを供給する。この工程では、ＨＣｌガスとシリコンソースガスの供給量を調節することにより、ホール上部の第１の酸化シリコン層３ａ上に吸着したシリコンを除去し、ホール下部の第１のシリコン層１ａ上にのみシリコンを吸着させる。結果として、ホールの上部は１原子層の第１のシリコン層１ｃと、その上に形成された１分子層の第１の酸化シリコン層３ａが形成される。また、ホールの下部は２原子層の第１と第２のシリコン層１ｄが形成される（図４、６Ａ）。Δｔ５は１２０〜１４０秒、温度は５００〜６００℃が好ましい。シリコンソースガスは、上記工程（ａ−１）で使用したものと同じものを使用できる。 (E-1) The silicon source gas and HCl gas are supplied for Δt5. In this step, by adjusting the supply amounts of HCl gas and silicon source gas, the silicon adsorbed on the first silicon oxide layer 3a above the hole is removed, and only on the first silicon layer 1a below the hole. Adsorb silicon. As a result, the first silicon layer 1c of one atomic layer and the first silicon oxide layer 3a of one molecular layer formed thereon are formed on the upper part of the hole. In the lower part of the hole, the first and second silicon layers 1d of the two atomic layers are formed (FIGS. 4 and 6A). Δt5 is preferably 120 to 140 seconds, and the temperature is preferably 500 to 600 ° C. The same silicon source gas as that used in the step (a-1) can be used.
（ｆ−１）Δｔ６の間、窒素ガスなどのパージガスを供給してシリコンソースガス及びＨＣｌガスをパージする（図４、６Ｂ）。 (F-1) During Δt6, a purge gas such as nitrogen gas is supplied to purge the silicon source gas and HCl gas (FIGS. 4 and 6B).
（ｇ−１）Δｔ７の間、高周波電力を印加することによりプラズマ化した窒化ソースガスを供給する。この工程では、ホール下部に窒化ソースガスが十分、到達する条件に設定する。ホール内に窒素ラジカルが供給されることにより、ホール上部の第１の酸化シリコン層３ａは酸素が窒素に置き換わって第１の窒化シリコン層４となり、ホール上部の第１のシリコン層１ｃは窒素ラジカルと直接、反応して第１の窒化シリコン層４となる。ホールの下部の第１と第２のシリコン層１ｄは窒素ラジカルと直接、反応して第１の窒化シリコン層４となる。結果的にホールの内面全域およびホール以外の絶縁膜上面にも第１の窒化シリコン層４が形成される（図４、６Ｃ）。Δｔ７は８０〜１００秒が好ましい。窒化ソースガスとしては、アンモニア（ＮＨ3）、一酸化二窒素（Ｎ2Ｏ）、及び一酸化窒素（ＮＯ）からなる群より選択された少なくとも一種のガスを用いることができる。窒化ソースガスは、上記のガスをプラズマ化することにより、窒素ラジカルとして使用することが好ましい。 (G-1) During the period of Δt7, plasma sourced nitridation source gas is supplied by applying high frequency power. In this step, the condition is set so that the nitriding source gas sufficiently reaches the lower part of the hole. By supplying nitrogen radicals into the holes, oxygen is replaced by nitrogen in the first silicon oxide layer 3a above the holes to become the first silicon nitride layer 4, and the first silicon layer 1c above the holes is nitrogen radicals. It reacts directly with the first silicon nitride layer 4. The first and second silicon layers 1d below the holes react directly with nitrogen radicals to form the first silicon nitride layer 4. As a result, the first silicon nitride layer 4 is also formed on the entire inner surface of the hole and the upper surface of the insulating film other than the hole (FIGS. 4 and 6C). Δt7 is preferably 80 to 100 seconds. As the nitriding source gas, at least one gas selected from the group consisting of ammonia (NH 3 ), dinitrogen monoxide (N 2 O), and nitric oxide (NO) can be used. The nitriding source gas is preferably used as a nitrogen radical by converting the above gas into plasma.
（ｈ−１）Δｔ８の間、窒素ガスなどのパージガスを供給して窒化ソースガスをパージする（図４、６Ｄ）。 (H-1) During Δt8, a purge gas such as nitrogen gas is supplied to purge the nitridation source gas (FIGS. 4 and 6D).
次に、ホールを有する絶縁膜に対して、ＡＬＤ法により、下記（ａ−２）〜（ｈ−２）からなる第２サイクルを１サイクル、行う。 Next, the second cycle consisting of the following (a-2) to (h-2) is performed on the insulating film having holes by the ALD method.
（ａ−２）Δｔ９の間、ホール内にシリコンソースガスを供給する。この工程では、ホール上部にのみシリコンソースガスが到達するような条件に設定する。結果的に、ホール上部の第１の窒化シリコン層４上にのみ１原子層の第３のシリコン層１ｅが形成される。（図４、７Ａ）。Δｔ９は３０〜４０秒、温度は５００〜６００℃が好ましい。シリコンソースガスは、上記工程（ａ−１）で使用したものと同じものを使用できる。 (A-2) A silicon source gas is supplied into the hole for Δt9. In this step, conditions are set so that the silicon source gas reaches only the upper part of the hole. As a result, the third silicon layer 1e of one atomic layer is formed only on the first silicon nitride layer 4 above the hole. (FIG. 4, 7A). Δt9 is preferably 30 to 40 seconds, and the temperature is preferably 500 to 600 ° C. The same silicon source gas as that used in the step (a-1) can be used.
（ｂ−２）Δｔ１０の間、窒素ガス等のパージガスを供給してシリコンソースガスをパージする（図４、７Ｂ）。 (B-2) During Δt10, a purge gas such as nitrogen gas is supplied to purge the silicon source gas (FIGS. 4 and 7B).
（ｃ−２）Δｔ１１の間、酸化性ガスを供給する。この工程では、ホール２の上部にのみ酸化性ガスが到達し、ホール２の下部には、酸化性ガスが到達しないような条件に設定する。この結果、供給された酸化性ガスは、ホールの上部に吸着している１原子層の第３のシリコン層１ｅを酸化して、表面に第２の酸化シリコン層３ｂを形成する。また、ホールの下部は第１の窒化シリコン層４が露出している状態となる（図４、７Ｃ）。Δｔ１１は３０〜４０秒が好ましい。酸化性ガスとしてはオゾン、プラズマ化した酸素（Ｏ2）などを使用することができる。 (C-2) An oxidizing gas is supplied during Δt11. In this step, conditions are set such that the oxidizing gas reaches only the upper part of the hole 2 and does not reach the lower part of the hole 2. As a result, the supplied oxidizing gas oxidizes the third silicon layer 1e of one atomic layer adsorbed on the upper part of the hole, thereby forming the second silicon oxide layer 3b on the surface. Further, the first silicon nitride layer 4 is exposed at the bottom of the hole (FIGS. 4 and 7C). Δt11 is preferably 30 to 40 seconds. As the oxidizing gas, ozone, plasma oxygen (O 2 ), or the like can be used.
（ｄ−２）Δｔ１２の間、窒素ガスなどのパージガスを供給して酸化性ガスをパージする（図４、７Ｄ）。 (D-2) During Δt12, a purge gas such as nitrogen gas is supplied to purge the oxidizing gas (FIGS. 4 and 7D).
（ｅ−２）Δｔ１３の間、シリコンソースガスとＨＣｌガスを同時に供給する。この工程では、ＨＣｌガスとシリコンソースガスの供給量を調節することにより、ホール上部の第２の酸化シリコン層３ｂ上にシリコンが吸着しないようにしつつ、ホール下部の第１の窒化シリコン層４上にのみシリコンを吸着させる。結果として、この段階では、ホールの上部は第１の窒化シリコン層４が１分子層の第２の酸化シリコン層３ｂで覆われ、ホールの下部は第１の窒化シリコン層４が１原子層の第４のシリコン層１ｆで覆われる（図４、８Ａ）。Δｔ１３は１２０〜１４０秒が好ましい。シリコンソースガスは、上記工程（ａ−１）で使用したものと同じものを使用できる。 (E-2) The silicon source gas and the HCl gas are simultaneously supplied during Δt13. In this step, by adjusting the supply amounts of HCl gas and silicon source gas, silicon is not adsorbed on the second silicon oxide layer 3b above the hole, and on the first silicon nitride layer 4 below the hole. Only adsorb silicon. As a result, at this stage, the upper part of the hole is covered with the first silicon nitride layer 4 of the monomolecular second silicon oxide layer 3b, and the lower part of the hole is formed of the first silicon nitride layer 4 with one atomic layer. It is covered with a fourth silicon layer 1f (FIGS. 4 and 8A). Δt13 is preferably 120 to 140 seconds. The same silicon source gas as that used in the step (a-1) can be used.
（ｆ−２）Δｔ１４の間、窒素ガスなどのパージガスを供給してシリコンソースガスとＨＣｌガスをパージする（図４、８Ｂ）。 (F-2) During Δt14, a purge gas such as nitrogen gas is supplied to purge the silicon source gas and the HCl gas (FIGS. 4 and 8B).
（ｇ−２）Δｔ１５の間、高周波電力を印加することによりプラズマ化した窒化ソースガスを供給する。この工程では、ホール下部に窒化ソースガスが十分に到達するような条件に設定する。この結果、ホール上部の第２の酸化シリコン層３ｂは酸素が窒素に置き換わって窒化シリコン層となり、ホール下部の第４のシリコン層１ｆは窒素ラジカルと直接、反応して窒化シリコン層となる。結果的にホールの内面全域およびホール以外の絶縁膜上面にも第１と第２の窒化シリコン層５が形成される（図４、８Ｃ）。Δｔ１５は８０〜１００秒が好ましい。窒化ソースガスとしては、上記工程（ｇ−１）と同じものを使用することができる。 (G-2) During the period of Δt15, a nitridation source gas that has been converted into plasma by applying high-frequency power is supplied. In this step, the conditions are set such that the nitriding source gas sufficiently reaches the lower part of the hole. As a result, in the second silicon oxide layer 3b above the hole, oxygen is replaced with nitrogen to become a silicon nitride layer, and the fourth silicon layer 1f below the hole reacts directly with the nitrogen radical to become a silicon nitride layer. As a result, the first and second silicon nitride layers 5 are formed over the entire inner surface of the hole and the upper surface of the insulating film other than the hole (FIGS. 4 and 8C). Δt15 is preferably 80 to 100 seconds. As the nitriding source gas, the same one as in the above step (g-1) can be used.
（ｈ−２）Δｔ１６の間、窒素ガスなどのパージガスを供給して窒化ソースガスをパージする（図４、８Ｄ）。 (H-2) During Δt16, a purge gas such as nitrogen gas is supplied to purge the nitridation source gas (FIGS. 4 and 8D).
（第２実施例）
図９は、本実施例のＡＬＤ法で使用するＡＬＤ装置（バッチ式の縦形ホットウォール型リモートプラズマ装置）を表す図である。図９のＡＬＤ装置は、石英ガラス製で一端が開口され、他端が閉塞されている円筒形状のプロセスチューブ１１を有する。プロセスチューブ１１の周囲には、プロセスチューブ１１内を加熱するためのヒータ１２が、同心円状に設けられている。
(Second embodiment)
FIG. 9 is a diagram showing an ALD apparatus (batch type vertical hot wall type remote plasma apparatus) used in the ALD method of this embodiment. The ALD apparatus of FIG. 9 has a cylindrical process tube 11 made of quartz glass, one end being opened and the other end being closed. Around the process tube 11, a heater 12 for heating the inside of the process tube 11 is provided concentrically.
プロセスチューブ１１の側壁の一部には排気口１３が設けられており、排気装置（図示せず）へ接続されている。排気口１３と排気装置の間には、圧力調整機構としてスロットルバルブ（図示せず）が設けられており、プロセスチューブ内の圧力を制御し得るようになっている。 An exhaust port 13 is provided in a part of the side wall of the process tube 11 and is connected to an exhaust device (not shown). A throttle valve (not shown) is provided as a pressure adjusting mechanism between the exhaust port 13 and the exhaust device so that the pressure in the process tube can be controlled.
プロセスチューブ１１内には、処理ガスを供給するためのガス供給管１０、１４、１６及び１９が垂直に立脚されており、各ガス供給管には垂直方向に配列された複数個の吹出口１５が設けられている。 In the process tube 11, gas supply pipes 10, 14, 16 and 19 for supplying a processing gas are vertically provided, and each gas supply pipe has a plurality of outlets 15 arranged in the vertical direction. Is provided.
ガス供給管１０、１４及び１９からはそれぞれ、ＨＣｌガス、シリコンソースガス及び酸化性ガスが供給されるようになっている。また、ガス供給管１０、１４及び１９内には適宜、ＨＣｌガス、シリコンソースガス及び酸化性ガスの代わりにパージガスを供給して管内及びプロセスチューブ１１内をパージできるようになっている。 HCl gas, silicon source gas, and oxidizing gas are supplied from the gas supply pipes 10, 14, and 19, respectively. In addition, a purge gas is appropriately supplied into the gas supply pipes 10, 14 and 19 in place of the HCl gas, the silicon source gas and the oxidizing gas so that the inside of the pipe and the process tube 11 can be purged.
また、ガス供給管１６はプラズマ化した窒化ソースガスを供給するようになっており、垂直方向の両端に一対の保護管１７（図９中では一つの保護管１７しか示していない）、内部に一対の電極１８（図９中では一つの電極１８しか示していない）が設けられている。整合器（図示せず）を介して、電極１８には高周波電力を印加する高周波電源（図示せず）が電気的に接続されている。ガス供給管１６内には、窒化ソースガスの代わりにパージガスを供給して管内及びプロセスチューブ１１内をパージできるようになっている。 Further, the gas supply pipe 16 is adapted to supply a plasmaized nitriding source gas. A pair of protective pipes 17 (only one protective pipe 17 is shown in FIG. 9) are provided at both ends in the vertical direction. A pair of electrodes 18 (only one electrode 18 is shown in FIG. 9) is provided. A high frequency power source (not shown) for applying high frequency power is electrically connected to the electrode 18 through a matching unit (not shown). A purge gas is supplied into the gas supply pipe 16 instead of the nitriding source gas so that the inside of the pipe and the process tube 11 can be purged.
窒化シリコン層を成膜するホールを設けたウェハは、プロセスチューブ１１の外部に垂直に設備されたエレベータ（図示せず）によって垂直方向に昇降するボート（図示せず）によって保持されている。 The wafer provided with the hole for forming the silicon nitride layer is held by a boat (not shown) that moves up and down in the vertical direction by an elevator (not shown) installed vertically outside the process tube 11.
本実施例では、図９のＡＬＤ装置を用い、図４のプロセスフローに従って、ホール内に窒化シリコン層を成膜する。以下、具体的に各工程を説明する。 In this embodiment, a silicon nitride layer is formed in the hole using the ALD apparatus shown in FIG. 9 according to the process flow shown in FIG. Hereinafter, each process is demonstrated concretely.
まず、絶縁膜内にホールを設けたウェハを準備し、このウェハをＡＬＤ装置内にセットする。ホールのアスペクト比は例えば、１０〜２０とすることができる。 First, a wafer having holes in an insulating film is prepared, and this wafer is set in an ALD apparatus. The aspect ratio of the holes can be set to 10 to 20, for example.
次に、ＡＬＤ法により、下記工程（ａ−１）〜（ｈ−１）からなる第１サイクルを１サイクル、行う。 Next, one cycle of the first cycle consisting of the following steps (a-1) to (h-1) is performed by the ALD method.
（ａ−１）プロセスチューブ１１内の温度を５５０℃に設定する。以下、下記工程（ｂ−１）〜（ｈ−１）でもプロセスチューブ１１内の温度を５５０℃に維持する。ガス供給管１４からジクロロシラン（ＤＣＳ）ガスを０．６５ｓｌｍの流量で９０ｓｅｃ（Δｔ１）、供給する。この時の圧力を９Ｐａとする。 (A-1) The temperature in the process tube 11 is set to 550 ° C. Hereinafter, the temperature in the process tube 11 is maintained at 550 ° C. also in the following steps (b-1) to (h-1). Dichlorosilane (DCS) gas is supplied from the gas supply pipe 14 at a flow rate of 0.65 slm for 90 sec (Δt1). The pressure at this time is 9 Pa.
（ｂ−１）ガス供給管１４からパージガスＮ2を２０ｓｅｃ（Δｔ２）、供給する。 (B-1) The purge gas N 2 is supplied from the gas supply pipe 14 for 20 sec (Δt 2).
（ｃ−１）ガス供給管１９からオゾンガスを６ｓｌｍの流量で３５ｓｅｃ（Δｔ３）、供給する。この時、圧力を９Ｐａとする。 (C-1) Ozone gas is supplied from the gas supply pipe 19 at a flow rate of 6 slm for 35 sec (Δt3). At this time, the pressure is 9 Pa.
（ｄ−１）ガス供給管１９からパージガスＮ2を２０ｓｅｃ（Δｔ４）、供給する。 (D-1) The purge gas N 2 is supplied from the gas supply pipe 19 for 20 seconds (Δt4).
（ｅ−１）０．６５ｓｌｍの流量でガス供給管１４からＤＣＳガス、０．３３ｓｌｍの流量でガス供給管１０からＨＣｌガス、を１３０ｓｅｃ（Δｔ５）、供給する。この時の圧力を９Ｐａとする。 (E-1) DCS gas is supplied from the gas supply pipe 14 at a flow rate of 0.65 slm, and HCl gas is supplied from the gas supply pipe 10 at a flow rate of 0.33 slm for 130 sec (Δt5). The pressure at this time is 9 Pa.
（ｆ−１）ガス供給管１０及び１４からパージガスＮ2を２０ｓｅｃ（Δｔ６）、供給する。 (F-1) The purge gas N 2 is supplied from the gas supply pipes 10 and 14 for 20 seconds (Δt6).
（ｇ−１）ガス供給管１６からＮＨ3ガスを６ｓｌｍの流量で９０ｓｅｃ（Δｔ７）、供給する。この時、高周波電源の電力を５０〜４００Ｗとして、ＮＨ3ガスをプラズマ化させる。 (G-1) NH 3 gas is supplied from the gas supply pipe 16 at a flow rate of 6 slm for 90 sec (Δt7). At this time, the power of the high frequency power source is set to 50 to 400 W, and the NH 3 gas is turned into plasma.
（ｈ−１）ガス供給管１６からパージガスＮ2を２０ｓｅｃ（Δｔ８）、供給する。 (H-1) The purge gas N 2 is supplied from the gas supply pipe 16 for 20 seconds (Δt8).
次に、ＡＬＤ法により、下記工程（ａ−２）〜（ｈ−２）からなる第２サイクルを１６サイクル、繰り返して行う。 Next, the second cycle comprising the following steps (a-2) to (h-2) is repeated 16 times by the ALD method.
（ａ−２）プロセスチューブ１１内の温度を５５０℃に設定する。以下、下記工程（ｂ−２）〜（ｈ−２）でもプロセスチューブ１１内の温度を５５０℃に維持する。ガス供給管１４からジクロロシラン（ＤＣＳ）ガスを０．６５ｓｌｍの流量で３０〜４０ｓｅｃ（Δｔ９）、供給する。 (A-2) The temperature in the process tube 11 is set to 550 ° C. Hereinafter, the temperature in the process tube 11 is maintained at 550 ° C. also in the following steps (b-2) to (h-2). Dichlorosilane (DCS) gas is supplied from the gas supply pipe 14 at a flow rate of 0.65 slm for 30 to 40 sec (Δt9).
（ｂ−２）ガス供給管１４からパージガスＮ2を２０ｓｅｃ（Δｔ１０）、供給する。 (B-2) The purge gas N 2 is supplied from the gas supply pipe 14 for 20 seconds (Δt10).
（ｃ−２）ガス供給管１９からオゾンガスを３０〜４０ｓｅｃ（Δｔ１１）、供給する。 (C-2) Ozone gas is supplied from the gas supply pipe 19 for 30 to 40 sec (Δt11).
（ｄ−２）ガス供給管１９からパージガスＮ2を２０ｓｅｃ（Δｔ１２）、供給する。 (D-2) The purge gas N 2 is supplied from the gas supply pipe 19 for 20 seconds (Δt12).
（ｅ−２）０．６５ｓｌｍの流量でガス供給管１４からＤＣＳガス、０．３３ｓｌｍの流量でガス供給管１０からＨＣｌガスを、１２０〜１４０ｓｅｃ（Δｔ１３）供給する。 (E-2) DCS gas is supplied from the gas supply pipe 14 at a flow rate of 0.65 slm, and HCl gas is supplied from the gas supply pipe 10 at a flow rate of 0.33 slm for 120 to 140 seconds (Δt13).
（ｆ−２）ガス供給管１０及び１４からパージガスＮ2を２０ｓｅｃ（Δｔ１４）、供給する。 (F-2) The purge gas N 2 is supplied from the gas supply pipes 10 and 14 for 20 seconds (Δt 14).
（ｇ−２）ガス供給管１６からＮＨ3ガスを、８０〜１００ｓｅｃ（Δｔ１５）供給する。この時、高周波電源の電力を５０〜４００Ｗとして、ＮＨ3ガスをプラズマ化させる。 (G-2) NH 3 gas is supplied from the gas supply pipe 16 for 80 to 100 sec (Δt15). At this time, the power of the high frequency power source is set to 50 to 400 W, and the NH 3 gas is turned into plasma.
（ｈ−２）ガス供給管１６からパージガスＮ2を２０ｓｅｃ（Δｔ１６）、供給する。 (H-2) The purge gas N 2 is supplied from the gas supply pipe 16 for 20 seconds (Δt 16).
最終的に直径１００ｎｍ、深さ２．５μｍのホール（アスペクト比２５）に、膜厚２〜２，２ｎｍの窒化シリコン層を形成した。 Finally, a silicon nitride layer having a thickness of 2 to 2 nm was formed in a hole (aspect ratio 25) having a diameter of 100 nm and a depth of 2.5 μm.
表１は、本実施例に従って高アスペクト比のホール内に窒化シリコン層を成膜した場合のカバレッジの測定結果を表したものである。なお、表１中のＡ、Ｂ及びＣは、図１０中に示される各部の寸法を表す。 Table 1 shows the measurement results of coverage when a silicon nitride layer is formed in a high aspect ratio hole according to this example. In addition, A, B, and C in Table 1 represent dimensions of each part shown in FIG.
表１中の平均Ｃｏｖｅｒａｇｅは、（Ｂ／Ａ＋Ｃ／Ａ）×０．５×１００（％）を表す。図１１は、表１のＲＥＦＥＲＥＮＣＥと第２実施例の平均Ｃｏｖｅｒａｇｅを表す図である。図１１に示すように、本実施例では、ＲＥＦＥＲＥＮＣＥと比べて、平均Ｃｏｖｅｒａｇｅが約１９（％）も向上していることが分かる。 Average Coverage in Table 1 represents (B / A + C / A) × 0.5 × 100 (%). FIG. 11 is a diagram showing REFERENCE in Table 1 and average coverage of the second embodiment. As shown in FIG. 11, it can be seen that in this example, the average coverage is improved by about 19 (%) compared to REFERENCE.
（第３実施例）
本実施例はキャパシタを形成する例に関するものである。以下、図１４を参照して本実施例を説明する。
(Third embodiment)
The present embodiment relates to an example of forming a capacitor. Hereinafter, the present embodiment will be described with reference to FIG.
図１４Ａに示すように、層間絶縁膜２０を準備した後、リソグラフィ技術を用いて、層間絶縁膜２０内にホール２を形成する。次に、第１又は第２実施例の方法により、ホールの内壁上に窒化シリコン層５を形成する。これにより、ホール２を高アスペクト比とすることができる。 As shown in FIG. 14A, after the interlayer insulating film 20 is prepared, holes 2 are formed in the interlayer insulating film 20 by using a lithography technique. Next, the silicon nitride layer 5 is formed on the inner wall of the hole by the method of the first or second embodiment. As a result, the hole 2 can have a high aspect ratio.
図１４Ｂに示すように、ホール２内の窒化シリコン層５上に、ＡＬＤ法によって下部電極６を形成する。下部電極としては例えば、Ｒｕ膜を形成することができる。下部電極６としてＲｕ膜を形成する場合、下記工程（一）〜（四）を１サイクルとして、所望の回数のサイクルを繰り返すことにより、所望の膜厚のＲｕ膜を形成することができる。
（一）原料ガスを供給して、所定平面上に原料を堆積させる工程、
（二）原料ガスをパージする工程、
（三）反応ガスを供給して、所定平面上に堆積した原料をＲｕ膜とする工程、
（四）反応ガスをパージする工程。
As shown in FIG. 14B, the lower electrode 6 is formed on the silicon nitride layer 5 in the hole 2 by the ALD method. For example, a Ru film can be formed as the lower electrode. When the Ru film is formed as the lower electrode 6, the Ru film having a desired film thickness can be formed by repeating the desired number of cycles with the following steps (1) to (4) as one cycle.
(1) supplying source gas and depositing source material on a predetermined plane;
(2) a step of purging the source gas;
(3) A step of supplying a reaction gas and using a raw material deposited on a predetermined plane as a Ru film,
(4) A step of purging the reaction gas.
この場合、原料ガスとしては、Ｒｕ（ＥｔＣｐ）2、ＲｕＣｐ2、Ｒｕ（ＯＤ）3、Ｒｕ（ＴＨＤ）3を用いることができる。また、反応ガスとしては、Ｏ2、ＮＨ3 ｐｌａｓｍａ、Ｈ2を用いることができる。 In this case, Ru (EtCp) 2 , RuCp 2 , Ru (OD) 3 , Ru (THD) 3 can be used as the source gas. Further, O 2 , NH 3 plasma, and H 2 can be used as the reaction gas.
次に、図１４Ｃに示すように、下部電極６上に、ＡＬＤ法により容量絶縁膜７を形成する。容量絶縁膜７としては例えば、ＨｆＯ2膜、ＺｒＯ膜、ＴｉＯ2膜、チタン酸バリウムストロンチウム（ＢＳＴ）膜、チタン酸ストロンチウム（ＳＴＯ）膜などを用いることができる。 Next, as shown in FIG. 14C, a capacitive insulating film 7 is formed on the lower electrode 6 by ALD. As the capacitive insulating film 7, for example, an HfO 2 film, a ZrO film, a TiO 2 film, a barium strontium titanate (BST) film, a strontium titanate (STO) film, or the like can be used.
例えば、ＳＴＯ膜を形成する場合、下記工程（ｂ１）〜（ｂ８）からなるサイクルを、所望の回数、繰り返すことにより、所望の膜厚のＳＴＯ膜を形成することができる。
（ｂ１）Ｓｒ原料ガスを供給して、下部電極上にＳｒ原料を堆積させる工程、
（ｂ２）Ｓｒ原料ガスをパージする工程、
（ｂ３）酸化性ガスを供給して、下部電極上のＳｒ原料を酸化する工程、
（ｂ４）酸化性ガスをパージする工程、
（ｂ５）Ｔｉ原料ガスを供給して、下部電極上にＴｉ原料を堆積させる工程、
（ｂ６）Ｔｉ原料ガスをパージする工程、
（ｂ７）酸化性ガスを供給することにより、下部電極上にチタン酸ストロンチウム（ＳＴＯ）を形成する工程、
（ｂ８）酸化性ガスをパージする工程。
For example, when forming an STO film, the STO film having a desired film thickness can be formed by repeating a cycle including the following steps (b1) to (b8) a desired number of times.
(B1) supplying Sr source gas to deposit Sr source on the lower electrode;
(B2) a step of purging Sr source gas;
(B3) supplying an oxidizing gas to oxidize the Sr raw material on the lower electrode;
(B4) a step of purging the oxidizing gas;
(B5) supplying Ti source gas to deposit Ti source on the lower electrode;
(B6) a step of purging the Ti source gas;
(B7) forming strontium titanate (STO) on the lower electrode by supplying an oxidizing gas;
(B8) A step of purging the oxidizing gas.
例えば、Ｓｒ原料ガスとしては、Ｓｒ（ＭＥＴＨＤ）2、Ｓｒ（ＴＨＤ）2、Ｓｒ（Ｃ５ｉ−Ｐｒ3Ｈ2）、Ｓｒ（ＤＰＭ）2・２ｔｅｔｒａｅｎｅを用いることができる。Ｔｉ原料ガスとしては、Ｔｉ（ＭＰＤ）（ＴＨＤ）2、Ｔｉ（Ｏ−ｉ−Ｐｒ）4、Ｔｉ（Ｏ−ｉ−Ｐｒ）2（ＴＨＤ）2を用いることができる。また、酸化性ガスとしては、Ｏ2 ｐｌａｓｍａ、Ｏ3、Ｈ2Ｏ、Ｈ2Ｏ ｐｌａｓｍａを用いることができる。 For example, Sr (METHD) 2 , Sr (THD) 2 , Sr (C5i-Pr 3 H 2 ), Sr (DPM) 2 · 2 tetrane can be used as the Sr source gas. As Ti source gas, Ti (MPD) (THD) 2 , Ti (Oi-Pr) 4 , Ti (Oi-Pr) 2 (THD) 2 can be used. As the oxidizing gas, O 2 plasma, O 3 , H 2 O, or H 2 O plasma can be used.
次に、図１４Ｄに示すように、容量絶縁膜７上に、ＡＬＤ法によって上部電極８を形成する。上部電極８は、下部電極と同じ方法・条件によって形成することができる。上部電極８としては例えば、Ｒｕ膜を形成することができる。これにより、下部電極６、容量絶縁膜７、及び上部電極８を有するキャパシタを得る。 Next, as shown in FIG. 14D, the upper electrode 8 is formed on the capacitor insulating film 7 by ALD. The upper electrode 8 can be formed by the same method and conditions as the lower electrode. As the upper electrode 8, for example, a Ru film can be formed. As a result, a capacitor having the lower electrode 6, the capacitor insulating film 7, and the upper electrode 8 is obtained.
なお、図１４では、層間絶縁膜の表面９上にも、窒化シリコン層５、下部電極６、容量絶縁膜７、及び上部電極８を残留させたが、場合によっては層間絶縁膜の表面９上に存在する窒化シリコン層５、下部電極６、容量絶縁膜７、及び上部電極８の一部を除去しても良い。 In FIG. 14, the silicon nitride layer 5, the lower electrode 6, the capacitor insulating film 7, and the upper electrode 8 are also left on the surface 9 of the interlayer insulating film. The silicon nitride layer 5, the lower electrode 6, the capacitor insulating film 7, and a part of the upper electrode 8 may be removed.
（第４実施例）
本実施例は、第３実施例のキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。本実施例では、キャパシタは一例としてシリンダー構造のものを記載した。以下、図１２及び１３を参照して本実施例を説明する。
(Fourth embodiment)
This embodiment relates to a DRAM (Dynamic Random Access Memory) having the capacitor of the third embodiment. In this embodiment, a capacitor having a cylinder structure is described as an example. Hereinafter, this embodiment will be described with reference to FIGS.
図１２は、ＤＲＡＭを構成するメモリセル部の平面レイアウトを示す概念図である。図１２の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。簡略化のために、キャパシタは図１２においては省略し、断面図（図１３）にのみ記載した。 FIG. 12 is a conceptual diagram showing a planar layout of the memory cell portion constituting the DRAM. The right-hand side of FIG. 12 is shown as a transmission cross-sectional view based on a plane that cuts a gate electrode 105 and the side wall 105b, which will be described later, as the word line W. For simplification, the capacitor is omitted in FIG. 12, and is shown only in the sectional view (FIG. 13).
図１３は、メモリセル部（図１２）のＡ−Ａ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。 FIG. 13 is a schematic cross-sectional view corresponding to the line A-A ′ of the memory cell portion (FIG. 12). These drawings are for explaining the structure of the semiconductor device, and the size, dimensions, etc. of the respective parts shown in the drawings are different from the dimensional relationships of the actual semiconductor device.
メモリセル部は、図１３に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタＣａｐとから概略構成されている。 As shown in FIG. 13, the memory cell portion is roughly configured by a memory cell MOS transistor Tr1 and a capacitor Cap connected to the MOS transistor Tr1 via a plurality of contact plugs.
図１２、図１３において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。 12 and 13, the semiconductor substrate 101 is formed of silicon (Si) containing a P-type impurity having a predetermined concentration. An element isolation region 103 is formed on the semiconductor substrate 101. The element isolation region 103 is formed in a portion other than the active region K by embedding an insulating film such as a silicon oxide film (SiO 2 ) by a STI (Shallow Trench Isolation) method on the surface of the semiconductor substrate 101, and is adjacent to the active region K. The area K is insulated and separated. In this embodiment, an example in which the present invention is applied to a cell structure in which 2-bit memory cells are arranged in one active region K is shown.
本実施例では、図１２に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。 In this embodiment, a plurality of elongated strip-like active regions K are arranged in a diagonally downward right direction with a predetermined interval as in the planar structure shown in FIG. Arranged along the layout called.
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。 Impurity diffusion layers are individually formed at both ends and the center of each active region K and function as source / drain regions of the MOS transistor Tr1. The positions of the substrate contact portions 205a, 205b, and 205c are defined so as to be disposed immediately above the source / drain regions (impurity diffusion layers).
図１２の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が図１２の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１２の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１２の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図１３に示されるゲート電極１０５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。 In the horizontal (X) direction of FIG. 12, bit lines 106 are extended in a polygonal line shape (curved shape), and a plurality of bit lines 106 are arranged at predetermined intervals in the vertical (Y) direction of FIG. In addition, linear word lines W extending in the vertical (Y) direction of FIG. 12 are arranged. A plurality of individual word lines W are arranged at predetermined intervals in the horizontal (X) direction of FIG. 12, and the word lines W are configured to include the gate electrodes 105 shown in FIG. Has been. In this embodiment, the MOS transistor Tr1 includes a groove-type gate electrode.
図１３の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。 As shown in the cross-sectional structure of FIG. 13, an impurity diffusion layer 108 functioning as a source / drain region is formed in the active region K partitioned by the element isolation region 103 in the semiconductor substrate 101 so as to be separated from each other. Between these, a trench-type gate electrode 105 is formed.
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。 The gate electrode 105 is formed so as to protrude above the semiconductor substrate 101 by a multilayer film of a polycrystalline silicon film and a metal film, and the polycrystalline silicon film contains impurities such as phosphorus at the time of film formation by the CVD method. Can be formed. As the metal film for the gate electrode, a refractory metal such as tungsten (W), tungsten nitride (WN), tungsten silicide (WSi), or the like can be used.
また、図１３に示すように、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。 As shown in FIG. 13, a gate insulating film 105 a is formed between the gate electrode 105 and the semiconductor substrate 101. Further, a sidewall 105 b made of an insulating film such as silicon nitride (Si 3 N 4 ) is formed on the sidewall of the gate electrode 105. An insulating film 105 c such as silicon nitride is also formed on the gate electrode 105 to protect the upper surface of the gate electrode 105.
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図１２に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。 The impurity diffusion layer 108 is formed by introducing, for example, phosphorus as an N-type impurity into the semiconductor substrate 101. A substrate contact plug 109 is formed so as to be in contact with the impurity diffusion layer 108. The substrate contact plugs 109 are respectively disposed at the positions of the substrate contact portions 205c, 205a, and 205b shown in FIG. 12, and are formed of, for example, polycrystalline silicon containing phosphorus. The width of the substrate contact plug 109 in the lateral (X) direction has a self-aligned structure defined by the sidewall 105b provided in the adjacent gate wiring W.
図１３に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置し、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。 As shown in FIG. 13, a first interlayer insulating film 104 is formed so as to cover the insulating film 105 c on the gate electrode and the substrate contact plug 109, and the bit line contact plug penetrates the first interlayer insulating film 104. 104A is formed. The bit line contact plug 104A is disposed at the position of the substrate contact portion 205a and is electrically connected to the substrate contact plug 109. The bit line contact plug 104A is formed by stacking tungsten (W) or the like on a barrier film (TiN / Ti) made of a stacked film of titanium (Ti) and titanium nitride (TiN).
ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。 Bit wiring 106 is formed so as to be connected to bit line contact plug 104A. The bit wiring 106 is composed of a laminated film made of tungsten nitride (WN) and tungsten (W).
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。 A second interlayer insulating film 107 is formed so as to cover the bit wiring 106. A capacitor contact plug 107A is formed so as to penetrate the first interlayer insulating film 104 and the second interlayer insulating film 107 and connect to the substrate contact plug 109. The capacitor contact plug 107A is disposed at the position of the substrate contact portions 205b and 205c.
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタＣａｐが形成されている。キャパシタＣａｐは、第３実施例で詳細に説明した方法を用いて形成する。 On the second interlayer insulating film 107, a third interlayer insulating film 111 using silicon nitride and a fourth interlayer insulating film 112 using a silicon oxide film are formed. A capacitor Cap is formed so as to penetrate the third interlayer insulating film 111 and the fourth interlayer insulating film 112 and connect to the capacitor contact plug 107A. The capacitor Cap is formed using the method described in detail in the third embodiment.
キャパシタＣａｐは下部電極１１３の外表面を覆うように第１又は第２実施例で形成した窒化シリコン層（図示していない）が形成されている。容量コンタクトプラグ１０７Ａはこの窒化シリコン層を貫通して、下部電極１１３と導通している。第３の層間絶縁膜１１１の上方には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。 The capacitor Cap is formed with the silicon nitride layer (not shown) formed in the first or second embodiment so as to cover the outer surface of the lower electrode 113. The capacitor contact plug 107A penetrates the silicon nitride layer and is electrically connected to the lower electrode 113. Above the third interlayer insulating film 111, a fifth interlayer insulating film 120 formed of silicon oxide or the like, an upper wiring layer 121 formed of aluminum (Al), copper (Cu), or the like, and a surface protective film 122 are formed. Is formed.
キャパシタの上部電極１１５には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。 A predetermined potential is applied to the upper electrode 115 of the capacitor, and functions as a DRAM element that performs an information storage operation by determining the presence or absence of electric charge held in the capacitor element.
なお、特許請求の範囲及び明細書において、「ホールの上部」とは、ホールの開口部を含む、絶縁膜の表面に近い上側の部分を表す。「ホールの上部内壁」とは、ホールの上部を構成するホールの内壁側面を表す。「ホールの下部」とは、ホールの底部を含む、下側の部分を表す。「ホールの下部内壁」とは、ホール下部を構成するホールの内壁側面及び内壁底面を表す。 In the claims and the specification, the “upper part of the hole” means an upper part close to the surface of the insulating film including the opening of the hole. The “upper inner wall of the hole” represents a side surface of the inner wall of the hole constituting the upper part of the hole. The “lower part of the hole” means a lower part including the bottom part of the hole. The “lower inner wall of the hole” represents the inner wall side surface and the inner wall bottom surface of the hole constituting the lower part of the hole.
１ａ、１ｂ、１ｃ、１ｄ、１ｅ シリコン層
２ ホール
３ａ、３ｂ 酸化シリコン層
４、５ 窒化シリコン層
６ 下部電極
７ 容量絶縁膜
８ 上部電極
９ 層間絶縁膜の表面
１０、１４、１６、１９ ガス供給管
１１ プロセスチューブ
１２ ヒータ
１３ 排気口
１５ 吹出口
１７ 保護管
１８ 電極
２０ 絶縁膜
１０１ 半導体基板
１０３ 素子分離領域
１０４、１０７、１１１、１１２、１２０ 層間絶縁膜
１０４Ａ ビット線コンタクトプラグ
１０５ ゲート電極
１０５ａ ゲート絶縁膜
１０５ｂ サイドウォール
１０５ｃ 絶縁膜
１０６ ビット配線
１０７Ａ 容量コンタクトプラグ
１０８ 不純物拡散層
１０９ 基板コンタクトプラグ
１１３ 下部電極
１１５ 上部電極
１２１ 配線層
１２２ 表面保護膜
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
Ｃａｐ キャパシタ
Ｋ 活性領域
Ｔｒ１ ＭＯＳトランジスタ
Ｗ ワード配線
1a, 1b, 1c, 1d, 1e Silicon layer 2 Hole 3a, 3b Silicon oxide layer 4, 5 Silicon nitride layer 6 Lower electrode 7 Capacitance insulating film 8 Upper electrode 9 Surfaces 10, 14, 16, 19 of interlayer insulating film Gas supply Tube 11 Process tube 12 Heater 13 Exhaust port 15 Air outlet 17 Protective tube 18 Electrode 20 Insulating film 101 Semiconductor substrate 103 Element isolation regions 104, 107, 111, 112, 120 Interlayer insulating film 104A Bit line contact plug 105 Gate electrode 105a Gate insulation Film 105b Side wall 105c Insulating film 106 Bit wiring 107A Capacitor contact plug 108 Impurity diffusion layer 109 Substrate contact plug 113 Lower electrode 115 Upper electrode 121 Wiring layer 122 Surface protection film 205a, 205b, 205c Substrate contact part Cap Capacitor K Sex area Tr1 MOS transistor W word wiring
Claims (10)
ＡＬＤ法による、下記工程（ａ−１）〜（ｈ−１）からなる第１サイクルを１回、行う工程と、
（ａ−１）シリコンソースガスを供給して、前記ホール内の全面に第１のシリコン層を形成すると共に前記ホールの上部に形成される前記第１のシリコン層の膜厚が前記ホールの下部に形成される前記第１のシリコン層の膜厚よりも厚くなるように、前記第１のシリコン層を形成する工程、
（ｂ−１）前記シリコンソースガスをパージする工程、
（ｃ−１）酸化性ガスを供給して、前記ホールの上部に形成された前記第１のシリコン層の表面を第１の酸化シリコン層に変換する工程、
（ｄ−１）前記酸化性ガスをパージする工程、
（ｅ−１）シリコンソースガス及びＨＣｌガスを供給することにより、前記ホールの下部に露出した前記第１のシリコン層上に更に第２のシリコン層を形成する工程、
（ｆ−１）前記シリコンソースガス及びＨＣｌガスをパージする工程、
（ｇ−１）窒化ソースガスを供給して、前記ホールの上部に形成された前記第１のシリコン層及び前記第１の酸化シリコン層と、前記ホールの下部に形成された前記第１のシリコン層及び前記第２のシリコン層と、を窒化シリコン層に変換することにより、前記ホール内の全面に第１の窒化シリコン層を形成する工程、
（ｈ−１）前記窒化ソースガスをパージする工程。
ＡＬＤ法による、下記工程（ａ−２）〜（ｈ−２）からなる第２サイクルを１回以上、行うことにより、前記ホールの内壁上の前記第１の窒化シリコン層上に、更に第２の窒化シリコン層を形成する工程と、
（ａ−２）シリコンソースガスを供給して、前記ホールの上部に形成された前記第１の窒化シリコン層上に第３のシリコン層を形成する工程、
（ｂ−２）前記シリコンソースガスをパージする工程、
（ｃ−２）酸化性ガスを供給して、前記第３のシリコン層を第２の酸化シリコン層に変換する工程、
（ｄ−２）前記酸化性ガスをパージする工程、
（ｅ−２）シリコンソースガス及びＨＣｌガスを供給することにより、前記ホールの下部に露出した前記第１の窒化シリコン層上に第４のシリコン層を形成する工程、
（ｆ−２）前記シリコンソースガス及びＨＣｌガスをパージする工程、
（ｇ−２）窒化ソースガスを供給して、前記ホールの上部に形成された前記第２の酸化シリコン層と、前記ホールの下部に形成された前記第４のシリコン層と、を窒化シリコン層に変換することにより、前記第１の窒化シリコン層上に前記第２の窒化シリコン層を形成する工程、
（ｈ−２）前記窒化ソースガスをパージする工程。
を有する半導体装置の製造方法。 Forming a hole in the insulating film;
A step of performing the first cycle consisting of the following steps (a-1) to (h-1) by the ALD method once;
(A-1) A silicon source gas is supplied to form a first silicon layer on the entire surface of the hole, and the thickness of the first silicon layer formed on the hole is lower than the hole. Forming the first silicon layer so as to be thicker than the film thickness of the first silicon layer formed in
(B-1) purging the silicon source gas;
(C-1) supplying an oxidizing gas to convert the surface of the first silicon layer formed on the hole into a first silicon oxide layer;
(D-1) a step of purging the oxidizing gas,
(E-1) a step of forming a second silicon layer on the first silicon layer exposed under the hole by supplying a silicon source gas and HCl gas;
(F-1) purging the silicon source gas and HCl gas;
(G-1) Supplying a nitriding source gas, the first silicon layer and the first silicon oxide layer formed on the top of the hole, and the first silicon formed on the bottom of the hole Forming a first silicon nitride layer over the entire surface of the hole by converting the layer and the second silicon layer into a silicon nitride layer;
(H-1) A step of purging the nitride source gas.
By performing the second cycle consisting of the following steps (a-2) to (h-2) by the ALD method one or more times, the second cycle is further performed on the first silicon nitride layer on the inner wall of the hole. Forming a silicon nitride layer of
(A-2) supplying a silicon source gas to form a third silicon layer on the first silicon nitride layer formed on the hole;
(B-2) purging the silicon source gas;
(C-2) supplying an oxidizing gas to convert the third silicon layer into a second silicon oxide layer;
(D-2) purging the oxidizing gas;
(E-2) forming a fourth silicon layer on the first silicon nitride layer exposed under the hole by supplying a silicon source gas and an HCl gas;
(F-2) purging the silicon source gas and HCl gas;
(G-2) A nitride source gas is supplied to form the second silicon oxide layer formed above the hole and the fourth silicon layer formed below the hole. Forming the second silicon nitride layer on the first silicon nitride layer by converting to
(H-2) A step of purging the nitriding source gas.
A method for manufacturing a semiconductor device comprising:
アスペクト比が１０〜２０のホールを形成する、請求項１に記載の半導体装置の製造方法。 In the step of forming the hole,
The method for manufacturing a semiconductor device according to claim 1, wherein holes having an aspect ratio of 10 to 20 are formed.
前記シリコンソースガスの供給量ＦSiと前記ＨＣｌガスの供給量ＦHClの比であるＦSi：ＦHClは、ＦSi：ＦHCl＝１：１〜３：１である、請求項１又は２に記載の半導体装置の製造方法。 In the step (e-1),
The silicon source and the supply amount F Si of gas is the ratio of the supply amount F HCl of the HCl gas F Si: F HCl is, F Si: F HCl = 1 : 1~3: 1, according to claim 1 or 2 The manufacturing method of the semiconductor device as described in any one of.
前記シリコンソースガスの供給量ＦSiと前記ＨＣｌガスの供給量ＦHClの比であるＦSi：ＦHClは、ＦSi：ＦHCl＝１：１〜３：１である、請求項１〜３の何れか1項に記載の半導体装置の製造方法。 In the step (e-2),
The silicon source and the supply amount F Si of gas is the ratio of the supply amount F HCl of the HCl gas F Si: F HCl is, F Si: F HCl = 1 : 1~3: 1, claims 1 to 3 The method for manufacturing a semiconductor device according to any one of the above.
前記ホール内の窒化シリコン層上に順に、下部電極、容量絶縁膜及び上部電極を形成してキャパシタを得る工程を有する請求項１〜４の何れか１項に記載の半導体装置の製造方法。 After the second cycle,
5. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a lower electrode, a capacitor insulating film, and an upper electrode in order on the silicon nitride layer in the hole to obtain a capacitor.
ＭＯＳ型トランジスタを形成する工程と、
前記ＭＯＳ型トランジスタの第１不純物拡散層に接続されるように、ビット線を形成する工程と、
前記ＭＯＳ型トランジスタの第２不純物拡散層に接続されるように、パッドを形成する工程と、
を有し、
前記ホールを形成する工程において、
前記パッドを露出させるように、前記ホールを形成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成する、請求項１〜５の何れか１項に記載の半導体装置の製造方法。 Prior to the step of forming the hole,
Forming a MOS transistor; and
Forming a bit line so as to be connected to the first impurity diffusion layer of the MOS transistor;
Forming a pad so as to be connected to the second impurity diffusion layer of the MOS transistor;
Have
In the step of forming the hole,
Forming the hole to expose the pad;
The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device constitutes a DRAM (Dynamic Random Access Memory).
前記工程（ａ−１）において、前記ホールの下部に形成された前記第１のシリコン層が１原子層、
前記第１の酸化シリコン層が１分子層、
前記第２のシリコン層が１原子層、
前記第１の窒化シリコン層が２分子層、
前記第３のシリコン層が１原子層、
前記第２の酸化シリコン層が１分子層、
前記第４のシリコン層が１原子層、
前記第２の窒化シリコン層が１分子層、
である、請求項１〜９の何れか１項に記載の半導体装置の製造方法。 In the step (a-1), the first silicon layer formed on the hole is a diatomic layer,
In the step (a-1), the first silicon layer formed under the hole is a single atomic layer,
The first silicon oxide layer is a monomolecular layer;
The second silicon layer is a single atomic layer;
The first silicon nitride layer is a bimolecular layer;
The third silicon layer is a single atomic layer;
The second silicon oxide layer is a monomolecular layer;
The fourth silicon layer is a single atomic layer;
The second silicon nitride layer is a monomolecular layer;
The manufacturing method of the semiconductor device of any one of Claims 1-9 which are these.
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| Application Number | Title | Priority Date | Filing Date |
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| JP2010252751A Pending JP2012104695A (en) | 2010-11-11 | 2010-11-11 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012104695A (en) |
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-
2010
- 2010-11-11 JP JP2010252751A patent/JP2012104695A/en active Pending
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