JP2012199565A

JP2012199565A - 半導体装置

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Publication number: JP2012199565A
Application number: JP2012114122A
Authority: JP
Inventors: Koichi Nagai; 孝一永井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-05-18
Filing date: 2012-05-18
Publication date: 2012-10-18
Anticipated expiration: 2025-06-13
Also published as: JP5582166B2

Abstract

【課題】実動作キャパシタとダミーキャパシタとが形成された半導体装置において、水素・水分、不均一なストレスによる実動作キャパシタの性能劣化を抑制し、ＦｅＲＡＭの寿命特性を向上する。
【解決手段】半導体基板１０上の実動作キャパシタ部２６の下部電極３０と強誘電体膜３２と上部電極３４を有する複数の実動作キャパシタ３６ａと、半導体基板１０上の実動作キャパシタ部２６の外側のダミーキャパシタ部２８の下部電極３０と強誘電体膜３２と上部電極３４を有する複数のダミーキャパシタ３６ｂと、複数の実動作キャパシタ３６ａ上の複数の配線４０と、複数のダミーキャパシタ３６ｂ上の配線４０を有し、ダミーキャパシタ３６ｂのピッチの実動作キャパシタ３６ａのピッチに対する比は、０．９〜１．１の範囲にあり、ダミーキャパシタ３６ｂ上の配線４０のピッチの実動作キャパシタ３６ａ上の配線４０のピッチに対する比は、０．９〜１．１の範囲にある。
【選択図】図６

Description

本発明は、強誘電体キャパシタを有する半導体装置に係り、特に、実動作する強誘電体キャパシタと、実動作しないダミーの強誘電体キャパシタとを有する半導体装置に関する。

近時、キャパシタの誘電体膜として強誘電体膜を用いた強誘電体キャパシタが注目されている。そして、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）の開発が進められている。ＦｅＲＡＭは、電源の供給を停止しても保持された情報が消失しない不揮発性メモリであることに加えて、高集積化が可能である、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れている等の長所を有する。

強誘電体キャパシタを構成する強誘電体膜の材料としては、１０〜３０μＣ／ｃｍ^２程度の大きな残留分極量を有するＰＺＴ（ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。

このような強誘電体膜は、従来より、シリコン酸化膜等の水との親和性の高い層間絶縁膜を介して外部から侵入した水分により、強誘電体特性が劣化することが知られている。すなわち、層間絶縁膜や金属配線を形成する際の高温プロセスにおいて、水分が水素と酸素に分解され水素が強誘電体膜中に侵入すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成される。この酸素欠陥により、強誘電体膜の結晶性が低下する。また、ＦｅＲＡＭの長期間の使用によっても同様に強誘電体膜の結晶性が低下する現象が発生する。こうして強誘電体膜の結晶性が低下すると、強誘電体膜の残留分極量の低下、誘電率の低下等が生じ、強誘電体キャパシタの性能が劣化する。また、強誘電体キャパシタに限らず、トランジスタ等の性能が劣化することもある。

また、ＦｅＲＡＭは圧電素子であるため、素子が受けるストレスによってその特性が変化する。つまり、ＦｅＲＡＭにおいて、強誘電体膜の分極軸方向に応じた情報として記憶された“１”、“０”の状態を反転するためには、上下に動くことが可能な極僅かな空間を必要とする。このため、ＦｅＲＡＭの強誘電体キャパシタが上方から強い圧縮ストレス、又は不均一なストレスを受けると正常に動作しない等の不都合が生じる。

半導体メモリ装置においては、一般的に、実動作しないダミーキャパシタを更に配置することにより、実動作するキャパシタの劣化を抑制することが行われている。例えば、特許文献１には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関して、メモリセル領域の最外周に沿って一様にダミーキャパシタを配置することが開示されている（例えば特許文献１を参照）。

ＦｅＲＡＭに関しては、強誘電体キャパシタを構成する電極の形状、配置等を工夫することにより、強誘電体キャパシタの特性のばらつきを抑制することが行われている（例えば特許文献２を参照）。

また、ＦｅＲＡＭについても、メモリセル領域に形成される強誘電体キャパシタの劣化を抑制することを目的として、メモリセル領域の最外周等にダミーキャパシタを配置することが行われている（例えば特許文献３〜５を参照）
特開平１１−３４５９４６号公報国際公開第９７／４０５３１号パンフレット特開２００４−４７９４３号公報特開２００２−３４３９４２号公報特開２００１−３５８３１２号公報

しかしながら、ＦｅＲＡＭにおいて、メモリセル領域の最外周に単にダミーキャパシタを形成するだけでは、水素・水分により、実動作する強誘電体キャパシタの性能の劣化を確実に防止することは困難であった。

また、従来においては、強誘電体キャパシタに対してその上部から加わるストレスについては、特に考慮されていなかった。このため、強誘電体キャパシタに対してその上部からストレスが不均一に加わり、強誘電体キャパシタの性能が劣化してしまうことがあった。

本発明の目的は、実動作キャパシタとダミーキャパシタとが形成された半導体装置において、水素・水分、不均一なストレスによる実動作キャパシタの性能劣化を抑制し、ＦｅＲＡＭの寿命特性を向上することができる半導体装置を提供することにある。

本発明の一観点によれば、半導体基板上の第１の領域に配列して形成され、第１の下部電極と、前記第１の下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に形成された第１の上部電極とを有する複数の実動作キャパシタと、前記半導体基板上の前記第１の領域の外側に設けられた第２の領域に配列して形成され、第２の下部電極と、前記第２の下部電極上に形成された第２の強誘電体膜と、前記第２の強誘電体膜上に形成された第２の上部電極とを有する複数のダミーキャパシタと、前記複数の実動作キャパシタ上にそれぞれ形成され、前記複数の実動作キャパシタの前記第１の上部電極にそれぞれ接続された複数の第１の配線と、前記複数のダミーキャパシタ上にそれぞれ形成された複数の第２の配線とを有し、前記ダミーキャパシタのピッチの前記実動作キャパシタのピッチに対する比は、０．９〜１．１の範囲にあり、前記第２の配線のピッチの前記第１の配線のピッチに対する比は、０．９〜１．１の範囲にある半導体装置が提供される。

また、本発明の他の観点によれば、半導体基板上の第１の領域に配列して形成され、第１の下部電極と、前記第１の下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に形成された第１の上部電極とを有する複数の実動作キャパシタと、前記半導体基板上の前記第１の領域の外側に設けられた第２の領域に配列して形成され、第２の下部電極と、前記第２の下部電極上に形成された第２の強誘電体膜と、前記第２の強誘電体膜上に形成された第２の上部電極とを有する複数のダミーキャパシタと、前記複数の実動作キャパシタ上にそれぞれ形成され、前記複数の実動作キャパシタの前記第１の上部電極にそれぞれ接続された複数の第１の配線と、前記複数のダミーキャパシタ上にそれぞれ形成された複数の第２の配線とを有する半導体装置が提供される。

本発明によれば、実動作キャパシタ上に形成された配線と同様に、ダミーキャパシタ上にも配線が形成されているので、ダミーキャパシタ上の水素・水分残留量を低減し、実動作キャパシタ部の端部における実動作キャパシタが受ける水素・水分の影響を抑制することができる。また、ダミーキャパシタ上の配線構成を実動作キャパシタ上の配線構成と同様にすることで、実動作キャパシタ部の端部における実動作キャパシタが受けるストレスを均一化することができる。したがって、本発明によれば、水素・水分、不均一なストレスにより実動作キャパシタ部の端部における実動作キャパシタから性能が劣化するのを抑制し、ＦｅＲＡＭの寿命特性を向上することができる。

図１は、本発明の第１実施形態による半導体装置のチップ構成を示す平面図である。図２は、本発明の第１実施形態による半導体装置のメモリセル領域におけるダミーキャパシタ部の配置を示す平面図である。図３は、本発明の第１実施形態による半導体装置のメモリセル領域を示す平面図（その１）である。図４は、本発明の第１実施形態による半導体装置のメモリセル領域を示す平面図（その２）である。図５は、本発明の第１実施形態による半導体装置における強誘電体キャパシタ、配線の構造を示す平面図である。図６は、本発明の第１実施形態による半導体装置における強誘電体キャパシタ、配線の構造を示す断面図である。図７は、ダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの性能劣化のメカニズムを説明する概略図（その１）である。図８は、ダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの性能劣化のメカニズムを説明する概略図（その２）である。図９は、本発明の第１実施形態によるＦｅＲＡＭの寿命特性を評価した結果を示すグラフである。図１０は、従来のＦｅＲＡＭの寿命特性を評価した結果を示すグラフである。図１１は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。図１２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。図１３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。図１４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。図１５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。図１６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。図１７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。図１８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。図１９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。図２０は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。図２１は、本発明の第２実施形態による半導体装置の構造を示す断面図である。図２２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。図２３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。図２４は、本発明の第３実施形態による半導体装置の構造を示す断面図である。図２５は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。図２６は、本発明の第３実施形態の変形例による半導体装置の構造を示す断面図である。図２７は、本発明の第４実施形態による半導体装置の構造を示す平面図である。図２８は、本発明の第５実施形態による半導体装置の構造を示す平面図である。図２９は、本発明の第５実施形態による半導体装置の構造を示す平面図である。図３０は、実動作キャパシタの配列に対するダミーキャパシタの配列のずれを説明する平面図である。

１０…半導体基板
１２…ＦｅＲＡＭチップ領域
１４…スクライブ領域
１６…メモリセル領域
１８…周辺回路領域
２０…ロジック回路領域
２２…周辺回路領域
２４…ボンディングパッド
２６…実動作キャパシタ部
２８…ダミーキャパシタ部
３０…下部電極
３２…強誘電体膜
３４…上部電極
３６…強誘電体キャパシタ
３６ａ…実動作キャパシタ
３６ｂ…ダミーキャパシタ
３８…コンタクトホール
４０…配線
４２…プラグ部
４４…配線
４６…コンタクトホール
４８…配線
５０…プラグ部
５２…素子分離領域
５４…ウェル
５４ａ、５４ｂ…ウェル
５６…ゲート絶縁膜
５８…ゲート電極
５９…サイドウォール絶縁膜
６０…ソース／ドレイン領域
６２…トランジスタ
６４…層間絶縁膜
６６…層間絶縁膜
６８…コンタクトホール
７０…コンタクトプラグ
７２…配線
７４…層間絶縁膜
７４ａ、７４ｃ…絶縁膜
７４ｂ…水素・水分拡散防止膜
７６…コンタクトホール
７８…コンタクトプラグ
８０…コンタクトホール
８２…コンタクトプラグ
８４…コンタクトホール
８６…コンタクトプラグ
８８…フォトレジスト膜
９０…フォトレジスト膜
９２…フォトレジスト膜
９４…フォトレジスト膜
９４ａ…開口部
９６…シリコン窒化酸化膜
９８…フォトレジスト膜
９８ａ、９８ｂ…開口部
１００…積層膜
１０２…フォトレジスト膜
１０４…フォトレジスト膜
１０６…コンタクトプラグ
１０８…コンタクトプラグ
１１０…タングステン膜
１１２…シリコン酸化膜
１１４…シリコン窒化酸化膜
１１６…シリコン酸化膜
１１８…層間絶縁膜
１２０…水素・水分拡散防止膜
１２２…コンタクトホール
１２４…コンタクトプラグ
１２６…イリジウム膜
１２８…シリコン窒化酸化膜
１３０…水素・水分拡散防止膜
１３２…シリコン酸化膜
１３４…水素・水分拡散防止膜
１３６…シリコン酸化膜
１３８…層間絶縁膜
１４０…コンタクトホール
１４２…コンタクトプラグ
１４４…配線
１４６…シリコン酸化膜
１４８…水素・水分拡散防止膜
１５０…シリコン酸化膜
１５２…層間絶縁膜
１５４…コンタクトホール
１５６…コンタクトプラグ
１５８…配線
１６０…シリコン酸化膜
１６２…水素・水分拡散防止膜
１６４…シリコン酸化膜

［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図２０を用いて説明する。

はじめに、本実施形態による半導体装置の構造について図１乃至図１０を用いて説明する。

まず、本実施形態による半導体装置のチップ構成について図１を用いて説明する。図１は本実施形態による半導体装置のチップ構成を示す平面図である。

図示するように、半導体基板１０に、複数のＦｅＲＡＭチップ領域１２が形成されている。隣接するＦｅＲＡＭチップ領域１２間には、各ＦｅＲＡＭチップ領域１２をＦｅＲＡＭチップに個片化するための切断領域であるスクライブ領域１４が設けられている。

ＦｅＲＡＭチップ領域１２には、メモリセル領域１６とその周辺回路領域１８、及びロジック回路領域２０とその周辺回路領域２２が設けられている。また、ＦｅＲＡＭチップ領域１２の周縁部には、チップ回路と外部回路とを接続するためのボンディングパッド２４が設けられている。なお、ボンディングパッド２４は、ＦｅＲＡＭのパッケージの種類等に応じて、四角形状のＦｅＲＡＭチップ領域１２周縁部のすべての辺にわたって形成されていてもよいし、対向する一組の辺にのみ形成されていてもよい。

本実施形態による半導体装置では、メモリセル領域１６において、ダミーキャパシタが形成されたダミーキャパシタ部が配置されている。メモリセル領域１６におけるダミーキャパシタ部の配置について図２を用いて説明する。図２は、本実施形態による半導体装置のメモリセル領域におけるダミーキャパシタ部の配置を示す平面図である。

図示するように、メモリセル領域１６には、実動作してＦｅＲＡＭとしての情報の記憶に関与する強誘電体キャパシタ（実動作キャパシタ）が形成された実動作キャパシタ部２６がアレイ状に配列されている。実動作キャパシタ部２６の配列の外周には、実動作せずにＦｅＲＡＭとしての情報の記憶に関与しない強誘電体キャパシタ（ダミーキャパシタ）が形成されたダミーキャパシタ部２８が配置されている。

次に、このように実動作キャパシタ部２６とダミーキャパシタ部２８とが形成されたメモリセル領域１６の平面構成について図３及び図４を用いて説明する。図３は本実施形態による半導体装置のメモリセル領域を示す平面図、図４は図３の一部を拡大して示した平面図である。

図３及び図４に示すように、メモリセル領域１６においては、半導体基板１０上に層間絶縁膜を介して下部電極３０が帯状に形成されている。帯状の下部電極３０上には、その長手方向に沿って、強誘電体膜３２が帯状に形成されている。強誘電体膜３２上には、その長手方向に間隔をおいて矩形状の上部電極３４が複数形成されている。強誘電体膜３２の幅方向には、２つずつの上部電極３４が形成されている。こうして、１本の下部電極３０上に、上部電極３４の数だけ、下部電極３０と強誘電体膜３２と上部電極３４とにより構成されるプレーナー型の強誘電体キャパシタ３６が形成されている。

このように強誘電体キャパシタ３６が形成されたメモリセル領域１６において、図３に示すように、ダミーキャパシタ部２８に囲まれた実動作キャパシタ部２６内に位置する強誘電体キャパシタ３６は、ＦｅＲＡＭのメモリセルを構成し、実動作して情報の記憶に関与する実動作キャパシタ３６ａとなっている。ダミーキャパシタ部２８における強誘電体キャパシタ３６は、実動作せずに情報の記憶に関与しないダミーキャパシタ３６ｂとなっている。実動作キャパシタ３６ａとダミーキャパシタ３６ｂとは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。

強誘電体キャパシタ３６の上方には、層間絶縁膜に形成されたコンタクトホール３８を介して上部電極３４に接続された配線４０が形成されている。コンタクトホール３８内には、配線４０のプラグ部４２が埋め込まれている。実動作キャパシタ３６ａの上方に形成された配線４０及びそのプラグ部４２と、ダミーキャパシタ３６ｂの上方に形成された配線４０及びそのプラグ部４２とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。

配線４０と同層には、ビット線が接続される配線４４が形成されている。なお、ビット線は、配線４４よりも上層に形成される。

下部電極３０上の層間絶縁膜には、下部電極３０に達するコンタクトホール４６が形成されている。コンタクトホール４６内には、下部電極３０と配線とを接続するためのプラグ部５０が埋め込まれている。

次に、本実施形態による半導体装置における実動作キャパシタ及びダミーキャパシタの構造、並びにこれらに対して配置された配線の構造について、図５及び図６を用いて詳述する。図５は本実施形態による半導体装置における実動作キャパシタ等の構造を示す平面図、図６は本実施形態による半導体装置における実動作キャパシタ等の構造を示す断面図である。なお、図５及び図６では、実動作キャパシタと、ダミーキャパシタとが共通の下部電極、共通の強誘電体膜を用いて構成されている場合を示している。

メモリセル領域１６における半導体基板１０には、実動作キャパシタ３６ａが形成された実動作キャパシタ部２６と、ダミーキャパシタ３６ｂが形成されたダミーキャパシタ部２８とが設けられている。

例えばシリコンよりなる半導体基板１０上に、素子領域を画定する素子分離領域５２が形成されている。素子分離領域５２が形成された半導体基板１０内には、ウェル５４が形成されている。

ウェル５４が形成された半導体基板１０上には、ゲート絶縁膜５６を介してゲート電極５８が形成されている。ゲート電極５８の側壁部分には、サイドウォール絶縁膜５９が形成されている。ゲート電極５８の両側には、ソース／ドレイン領域６０が形成されている。こうして、半導体基板１０上に、ゲート電極５８とソース／ドレイン領域６０とを有するトランジスタ６２が構成されている。

トランジスタ６２が形成された半導体基板１０上には、層間絶縁膜６４が形成されている。

層間絶縁膜６４上には、実動作キャパシタ３６ａとダミーキャパシタ３６ｂとに共通する下部電極３０が形成されている。下部電極３０は、帯状に形成されている。

実動作キャパシタ部２６及びダミーキャパシタ部２８における下部電極３０上には、実動作キャパシタ３６ａとダミーキャパシタ３６ｂとに共通する強誘電体膜３２が形成されている。強誘電体膜３２は、帯状の下部電極３０の長手方向に沿って帯状に形成されている。

帯状の強誘電体膜３２上には、その長手方向に間隔をおいて矩形状の上部電極３４が複数形成されている。強誘電体膜３２の幅方向には、２つずつの上部電極３４が形成されている。こうして、実動作キャパシタ部２６においては、下部電極３０と強誘電体膜３２と上部電極３４とにより構成される実動作キャパシタ３６ａが形成されている。また、ダミーキャパシタ部２８においては、下部電極３０と強誘電体膜３２と上部電極３４とにより構成されるダミーキャパシタ３６ｂが形成されている。実動作キャパシタ３６ａとダミーキャパシタ３６ｂとは、半導体基板１０からみて互いに同じ高さに形成されている。

実動作キャパシタ３６ａの上部電極３４と、ダミーキャパシタ３６ｂの上部電極３４とは、図５に示すように、互いに、ほぼ同一平面形状、ほぼ同一面積に形成され、ほぼ同一ピッチで配列されている。すなわち、実動作キャパシタ３６ａとダミーキャパシタ３６ｂとは、互いに、ほぼ同一平面形状、ほぼ同一面積に形成され、ほぼ同一ピッチで配列されている。

実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂが形成された層間絶縁膜６４上には、層間絶縁膜６６が形成されている。

実動作キャパシタ部２６における層間絶縁膜６６には、実動作キャパシタ３６ａの上部電極３４に達するコンタクトホール３８が形成されている。また、ダミーキャパシタ部２８における層間絶縁膜６６には、ダミーキャパシタ３６ｂの上部電極３４に達するコンタクトホール３８が形成されている。

また、層間絶縁膜６６には、下部電極３０に達するコンタクトホール４６が形成されている。

また、層間絶縁膜６４、６６には、ソース／ドレイン領域６０に達するコンタクトホール６８が形成されている。

実動作キャパシタ部２６における層間絶縁膜６６上には、コンタクトホール３８を介して実動作キャパシタ３６ａの上部電極３４に接続された配線４０が形成されている。配線４０は、コンタクトホール３８内に埋め込まれ、実動作キャパシタ３６ａの上部電極３４に接続されたプラグ部４２を一体的に有している。

同様に、ダミーキャパシタ部２８における層間絶縁膜６６上には、コンタクトホール３８を介してダミーキャパシタ３６ｂの上部電極３４に接続された配線４０が形成されている。配線４０は、コンタクトホール３８内に埋め込まれ、ダミーキャパシタ３６ｂの上部電極３４に接続されたプラグ部４２を一体的に有している。

実動作キャパシタ３６ａの上部電極３４に接続された配線４０と、ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０とは、半導体基板１０からみて互いに同じ高さに形成されている。実動作キャパシタ３６ａの上部電極３４に接続された配線４０のプラグ部４２と、ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０のプラグ部４２とも、半導体基板１０からみて互いに同じ高さに形成されている。

図５に示すように、実動作キャパシタ３６ａの上部電極３４に接続された配線４０と、ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。より具体的には、配線４０は、矩形状の平面形状を有しており、その長手方向が、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの配列方向（紙面左右方向）に直交するように配置されている。また、実動作キャパシタ３６ａの上部電極３４に接続された配線４０のプラグ部４２と、ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０のプラグ部４２とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。プラグ部４２は、矩形状の平面形状を有している。

また、層間絶縁膜６６上には、コンタクトホール４６を介して下部電極３０に接続された配線４８が形成されている。配線４８は、コンタクトホール４６内に埋め込まれ、下部電極３０に接続されたプラグ部５０を一体的に有している。

また、層間絶縁膜６４、６６に形成されたコンタクトホール６８内には、ソース／ドレイン領域６０に接続されたコンタクトプラグ７０が埋め込まれている。コンタクトプラグ７０上及び層間絶縁膜６６上には、コンタクトプラグ７０に接続された配線７２が形成されている。

配線４０、４８、７２が形成された層間絶縁膜６６上には、層間絶縁膜７４が形成されている。

実動作キャパシタ部２６における層間絶縁膜７４には、配線４０に達するコンタクトホール７６が形成されている。コンタクトホール７６内には、配線４０に接続されたコンタクトプラグ７８が埋め込まれている。

なお、ダミーキャパシタ部２８においては、配線４０に接続されたコンタクトプラグ７８は形成されていない。このため、ダミーキャパシタ３６ｂの上部電極３４に電気的に接続された配線４０は、他の配線からは電気的に孤立したダミー配線となっている。

また、層間絶縁膜７４には、配線４８に達するコンタクトホール８０が形成されている。コンタクトホール８０内には、配線４８に接続されたコンタクトプラグ８２が埋め込まれている。

また、層間絶縁膜７４には、配線７２に達するコンタクトホール８４が形成されている。コンタクトホール８４内には、配線７２に接続されたコンタクトプラグ８６が埋め込まれている。

層間絶縁膜７４上には、ＦｅＲＡＭの設計に応じた配線層が適宜形成されている。

こうして、本実施形態による半導体装置が構成されている。

本実施形態による半導体装置は、実動作キャパシタ３６ａ上に形成された配線４０と同様に、ダミーキャパシタ３６ｂ上にも配線４０が形成されていることに主たる特徴の一つがある。

強誘電体キャパシタは、水素・水分の影響によりその性能が劣化してしまうことが知られている。このため、一般的に、ＦｅＲＡＭにおいては、実動作キャパシタの配列の最外周にダミーキャパシタを配置することで、シリコン酸化膜等の層間絶縁膜中に残留する水素・水分によって実動作キャパシタの性能が劣化するのを抑制することが行われている。

しかしながら、単にダミーキャパシタを配置しただけでは、配列の最外周に位置する実動作キャパシタから徐々に性能が劣化する現象が発生してしまっていた。このような現象の主たる原因として、ダミーキャパシタ上には配線が形成されていないことが考えられる。以下、ダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの性能劣化のメカニズムについて図７及び図８を用いて説明する。図７及び図８はダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの劣化のメカニズムを説明する概略図である。

図７は、ダミーキャパシタ上に配線が形成されていない場合における実動作キャパシタ部及びダミーキャパシタ部を示す平面図である。図示するように、実動作キャパシタ部２６においては、図５に示す場合と同様に、実動作キャパシタ３６ａ上に、その上部電極３４に接続された配線４０が形成されている。これに対して、ダミーキャパシタ３６ｂ上には、その上部電極３４に接続された配線４０は形成されていない。

このような場合において、図中「Ａ」を付した実動作キャパシタ３６ａを中心として円形で囲まれた領域では、配線４０及びプラグ部４２が図の紙面左右対称に形成されている。これに対して、図中「Ｂ」、「Ｃ」を付した実動作キャパシタ３６ａを中心として円形で囲まれた領域では、配線４０及びプラグ部４２が図の紙面左右対称に形成されていない。

このように、ダミーキャパシタ３６ｂ上に配線が形成されていない場合、実動作キャパシタ部２６の端部では、実動作キャパシタ３６ａの上方の配線構造は不均一なものとなっている。この結果、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａは、不均一なストレスを受け、性能が劣化することとなる。

また、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａは、ダミーキャパシタ３６ｂ上に配線４０が形成されていないために、以下に述べるように、層間絶縁膜中の水素・水分の影響を受け易くなっている。

図８は、ダミーキャパシタ上に配線が形成されていない場合における実動作キャパシタ部及びダミーキャパシタ部を示す断面図である。なお、図８では、図６に示す場合と異なり、実動作キャパシタ３６ａ、ダミーキャパシタ３６ｂ毎に、下部電極３０、強誘電体膜３２がパターニングされている場合を示している。

図示するように、ダミーキャパシタ３６ｂ上のプラグ部４２、配線４０が形成されていない部分には、層間絶縁膜６６、７４が形成されている。このため、ダミーキャパシタ３６ｂの上方には、実動作キャパシタ３６ｂの上方と比較して大体積の層間絶縁膜６６、７４が存在している。このため、ダミーキャパシタ３６ｂの上方には、実動作キャパシタ３６ｂの上方と比較して層間絶縁膜６６、７４中に残留する水素・水分も多くなっている。図中、層間絶縁膜６６、７４中に残留する水素・水分を●印で模式的に示している。

この結果、実動作キャパシタ部２６の端部に位置する実動作キャパシタ３６ａは、ダミーキャパシタ部２８側から水素・水分の影響を受け易くなっている。

上述のように、ダミーキャパシタ３６ｂ上に配線４０が形成されていない場合には、不均一なストレス、ダミーキャパシタ部２８側からの水素・水分の影響により、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａから性能が劣化すると考えられる。

これに対して、本実施形態による半導体装置では、実動作キャパシタ３６ａ上に形成された配線４０と同様に、ダミーキャパシタ３６ｂ上に、プラグ部４２を有する配線４０が形成されている。このため、実動作キャパシタ３６ａの上方と同様に、ダミーキャパシタ３６ｂの上方の層間絶縁膜６６、７４の体積が低減されている。この結果、ダミーキャパシタ３６ｂ上の水素・水分残留量が低減されている。したがって、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａが、ダミーキャパシタ部２８側から受ける水素・水分の影響を抑制することができる。これにより、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａから性能が劣化するのを抑制することができる。

さらに、本実施形態による半導体装置では、実動作キャパシタ３６ａの上部電極３４に接続された配線４０と、ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０とが、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。また、実動作キャパシタ３６ａの上部電極３４に接続された配線４０のプラグ部４２と、ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０のプラグ部４２とが、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。したがって、実動作キャパシタ３６ａ上の水素・水分残留量と、ダミーキャパシタ３６ｂ上の水素・水分残留量とを均一に低減することができる。また、このようにダミーキャパシタ３６ｂ上の配線構成を実動作キャパシタ３６ａ上の配線構成と同様にすることで、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａが受けるストレスを均一化することができる。これにより、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａから性能が劣化するのを更に確実に抑制することができる。

こうして、本実施形態によれば、実動作キャパシタ部２６の端部における実動作キャパシタ３６ａから性能が劣化するのを確実に抑制することができるので、ＦｅＲＡＭの寿命特性を向上することができる。

図９は、本実施形態によるＦｅＲＡＭの寿命特性を評価した結果を示すグラフである。図１０は、ダミーキャパシタ上に配線を形成していない従来のＦｅＲＡＭの寿命特性を評価した結果を示すグラフである。各グラフの横軸及び縦軸はメモリセル領域のアドレスを示している。また、不良が発生したアドレスを▲印で示している。

従来のＦｅＲＡＭでは、図１１に示すグラフから明らかなようにメモリセル領域の最外周のアドレスに不良が発生した。

これに対し、本実施形態によるＦｅＲＡＭでは、従来のＦｅＲＡＭにおいて不良が発生した時点において不良は発生しなかった。これにより、本実施形態によれば、ＦｅＲＡＭの寿命特性を大幅に向上することができることが確認された。

なお、特許文献３には、メモリセル領域内に縦横に形成された複数の実動作キャパシタと、メモリセル領域の四隅又は外周にダミーキャパシタが形成された半導体装置が開示されている。特許文献３では、ダミーキャパシタ上に配線が形成されているが、本願発明のように実動作キャパシタ上の配線と同様には形成されていない。このため、特許文献３に記載された技術では、実動作キャパシタ上の水素・水分残留量と、ダミーキャパシタ上の水素・水分残留量とを均一に低減することは不可能である。さらに、実動作キャパシタの配列の端部は、不均一なストレスを受けることとなる。したがって、特許文献３に記載された技術では、実動作キャパシタ部の端部における実動作キャパシタから性能が劣化するのを抑制することは困難である。

また、特許文献４には、メモリセル領域の外部の接続領域及び周辺回路領域にダミーキャパシタが形成された半導体メモリ装置が開示されている。特許文献４では、接続領域及び周辺回路領域におけるダミーキャパシタ上に配線が形成されている。しかしながら、ダミーキャパシタ上の配線構成と、メモリセル領域における強誘電体キャパシタ上の配線構成との関係については一切開示も示唆もされていない。そもそも、特許文献４に記載された技術は、ダミーキャパシタの下部電極とシリコン基板とを接続することにより、両者の間の熱伝達を行うことを目的とするものであり、本願発明の技術とは本質的に異なるものである。

また、特許文献５には、実メモリセルアレイの周囲にビット線コンタクトをしないダミー強誘電体メモリセルを備えた半導体記憶装置が開示されている。また、特許文献５には、ダミービット線等のダミー配線に関して記載がなされている。しかしながら、ダミー強誘電体メモリセルはビット線コンタクトをしないことから、ダミーキャパシタの上部電極と配線とを接続するプラグ部は形成されていないと考えられる。このため、特許文献５に記載された技術では、ダミーキャパシタ上の水素・水分残留量を十分に低減することは困難である。また、特許文献５にはダミー配線の配置に関する詳細までは記載されていない。したがって、特許文献５に記載された技術では、実メモリセルアレイの端部におけるキャパシタが受けるストレスを均一にすることも困難である。

次に、本実施形態による半導体装置の製造方法について図１１乃至図２０を用いて説明する。図１１乃至図２０は本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、トランジスタが形成された半導体基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６４を形成する。層間絶縁膜６４を形成した後、例えばＣＭＰ法により、層間絶縁膜６４の表面を平坦化する（図１１（ａ）参照）。

次いで、層間絶縁膜６４上に、例えばスパッタ法により、強誘電体キャパシタの下部電極となる導電膜３０を形成する。導電膜３０としては、例えばチタン膜と白金膜とを順次積層してなる積層膜を形成する。

次いで、導電膜３０上に、例えばスパッタ法により、例えばＰＺＴ膜よりなる強誘電体膜３２を形成する。

次いで、強誘電体膜３２上に、例えばスパッタ法により、強誘電体キャパシタの上部電極となる導電膜３４を形成する（図１１（ｂ）参照）。導電膜３４としては、例えば酸化イリジウム膜と白金膜とを順次積層してなる積層膜を形成する。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜８８を形成する。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜８８を上部電極の平面形状にパターニングする。

次いで、フォトレジスト膜８８をマスクとして、導電膜３４をエッチングする。こうして、実動作キャパシタ部２６及びダミーキャパシタ部２８に、導電膜よりなる上部電極３４が形成される（図１２（ａ）参照）。この後、フォトレジスト膜８８を除去する。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜９０を形成する。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜９０を、実動作キャパシタ３６ａとダミーキャパシタ３６ｂとに共通する強誘電体膜３２の平面形状にパターニングする。

次いで、フォトレジスト膜９０をマスクとして、強誘電体膜３２をエッチングする（図１２（ｂ）参照）。この後、フォトレジスト膜９０を除去する。

次いで、全面に、例えばスピンコート法により、フォトレジスト膜９２を形成する。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜９２を、実動作キャパシタ３６ａとダミーキャパシタ３６ｂとに共通する下部電極３０の平面形状にパターニングする。

次いで、フォトレジスト膜９２をマスクとして、導電膜３０をエッチングする。こうして、導電膜よりなる下部電極３０が形成される（図１１３（ａ）参照）。この後、フォトレジスト膜９２を除去する。

こうして、実動作キャパシタ部２６において、下部電極３０と強誘電体膜３２と上部電極３４とにより構成される実動作キャパシタ３６ａが形成され、ダミー作キャパシタ部２８において、下部電極３０と強誘電体膜３２と上部電極３４とにより構成されるダミーキャパシタ３６ｂが形成される。

次いで、例えばプラズマＴＥＯＳＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する（図１３（ｂ）参照）。層間絶縁膜６６を形成した後、例えばＣＭＰ法により、層間絶縁膜６６の表面を平坦化する（図１４（ａ）参照）。

次いで、全面に、スピンコート法により、フォトレジスト膜９４を形成する。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜９４に、ソース／ドレイン領域６０に達するコンタクトホール６８の形成予定領域を露出する開口部９４ａを形成する。

次いで、フォトレジスト膜９４をマスクとして、層間絶縁膜６６、６４をエッチングする。こうして、ソース／ドレイン領域６０に達するコンタクトホール６８が形成される（図１４（ｂ）参照）。この後、フォトレジスト膜９４を除去する。

次いで、全面に、例えばＣＶＤ法により、例えばタングステン膜７０を堆積する（図１５（ａ）参照）。

次いで、例えばＣＭＰ法により層間絶縁膜６６上のタングステン膜７０をポリッシュバックし、コンタクトホール６８内に埋め込まれたコンタクトプラグ７０を形成する。

次いで、全面に、例えばＣＶＤ法により、シリコン窒化酸化膜（ＳｉＯＮ膜）９６を堆積する（図１５（ｂ）参照）。

次いで、全面に、スピンコート法により、フォトレジスト膜９８を形成する。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜９８に、上部電極３４に達するコンタクトホール３８の形成予定領域を露出する開口部９８ａ、及び下部電極３０に達するコンタクトホール４６の形成予定領域を露出する開口部９８ｂを形成する。

次いで、フォトレジスト膜９８をマスクとして、シリコン窒化酸化膜９６及び層間絶縁膜６６をエッチングする。こうして、層間絶縁膜６６に、上部電極３４に達するコンタクトホール３８、及び下部電極３０に達するコンタクトホール４６が形成される（図１６（ａ）参照）。この後、フォトレジスト膜９８を除去する。

次いで、シリコン窒化酸化膜９６をエッチバックし、シリコン窒化酸化膜９６を除去する（図１６（ｂ）参照）。

次いで、コンタクトホール３８、４６が形成された層間絶縁膜６６上に、例えばスパッタ法により、例えばＴｉＮ膜とＡｌＣｕ合金膜とＴｉＮ膜とを順次積層してなる積層膜１００を堆積する（図１７（ａ）参照）。電極を構成する白金膜とＡｌＣｕ合金膜との間にＴｉＮ膜を形成することにより、白金とアルミニウムとが反応するのを防止することができる。

次いで、全面に、スピンコート法により、フォトレジスト膜１０２を形成する。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜１０２を、配線４０、４８、７２の平面形状にパターニングする。

次いで、フォトレジスト膜１０２をマスクとして、積層膜１００をエッチングする。こうして、積層膜１００よりなる配線４０、４８、７２が形成される（図１７（ｂ）参照）。実動作キャパシタ部２６における配線４０は、コンタクトホール３８を介して実動作キャパシタ３６ａの上部電極３４に接続される。ダミーキャパシタ部２８における配線４０は、コンタクトホール３８を介してダミーキャパシタ３６ｂの上部電極３４に接続される。配線４８は、コンタクトホール４６を介して下部電極３０に接続される。配線７２は、コンタクトプラグ７０に接続される。

次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７４を形成する。層間絶縁膜７４を形成した後、例えばＣＭＰ法により、層間絶縁膜７４の表面を平坦化する（図１８参照）。

次いで、全面に、スピンコート法により、フォトレジスト膜１０４を形成する。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜１０４に、実動作キャパシタ部２６における配線４０に達するコンタクトホール４６の形成予定領域を露出する開口部１０４ａ、配線４８に達するコンタクトホール８０の形成予定領域を露出する開口部１０４ｂ、及び配線７２に達するコンタクトホール８４の形成予定領域を露出する開口部１０４ｃを形成する。なお、ダミーキャパシタ部２８には、フォトレジスト膜１０４を残存させる。

次いで、フォトレジスト膜１０４をマスクとして、層間絶縁膜７４をエッチングする。こうして、層間絶縁膜７４に、実動作キャパシタ部２６における配線４０に達するコンタクトホール７６、配線４８に達するコンタクトホール８０、及び配線７２に達するコンタクトホール８４が形成される（図１９参照）。この後、フォトレジスト膜１０４を除去する。

次いで、全面に例えばＣＶＤ法により例えばタングステン膜を堆積した後、例えばＣＭＰ法により層間絶縁膜７４上のタングステン膜をポリッシュバックし、コンタクトホール７６内に埋め込まれたコンタクトプラグ７８、コンタクトホール８０内に埋め込まれたコンタクトプラグ８２、及びコンタクトプラグ８４内に埋め込まれたコンタクトプラグ８６を形成する。実動作キャパシタ部２６においては、配線４０に接続されたコンタクトプラグ７６が形成されるが、ダミーキャパシタ部２８においては、配線４０に接続されたコンタクトプラグは形成されない。このため、ダミーキャパシタ部２８において、ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０は、他の配線からは電気的に孤立したものとなる。

この後、層間絶縁膜７４上に、ＦｅＲＡＭの設計に応じた配線層を適宜形成し、本実施形態による半導体装置を完成する。

［第２実施形態］
本発明の第２実施形態による半導体装置及び製造方法について図２１乃至図２３を用いて説明する。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、上部電極３４上に形成された配線４０と、配線４０と上部電極３４とを接続するコンタクトプラグ１０６とが互いに別個独立に形成されている点で、第１実施形態による半導体装置と異なっている。

以下、本実施形態による半導体装置の構造について図２１を用いて説明する。図２１は本実施形態による半導体装置の構造を示す断面図である。

実動作キャパシタ部２６におけるコンタクトホール３８内には、実動作キャパシタ３６ａの上部電極３４に接続されたコンタクトプラグ１０６が埋め込まれている。また、ダミーキャパシタ部２８におけるコンタクトホール３８内には、ダミーキャパシタ３６ｂの上部電極３４に接続されたコンタクトプラグ１０６が埋め込まれている。

また、コンタクトホール４６内には、下部電極３０に接続されたコンタクトプラグ１０８が埋め込まれている。

実動作キャパシタ部２６におけるコンタクトプラグ１０６上及び層間絶縁膜６６上には、コンタクトプラグ１０６に接続された配線４０が形成されている。

同様に、ダミーキャパシタ部２８におけるコンタクトプラグ１０６上及び層間絶縁膜６６上には、コンタクトプラグ１０６に接続された配線４０が形成されている。

第１実施形態による半導体装置と同様に、実動作キャパシタ３６ａの上部電極３４にコンタクトプラグ１０６を介して接続された配線４０と、ダミーキャパシタ３６ｂの上部電極３４にコンタクトプラグ１０６を介して接続された配線４０とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。また、実動作キャパシタ３６ａの上部電極３４に接続されたコンタクトプラグ１０６と、ダミーキャパシタ３６ｂの上部電極３４に接続されたコンタクトプラグ１０６とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。コンタクトプラグ１０６は、矩形状の平面形状を有している。

また、コンタクトプラグ１０８上及び層間絶縁膜６６上には、コンタクトプラグ１０８に接続された配線４８が形成されている。

このように、上部電極３４上に形成された配線４０と、配線４０と上部電極３４とを接続するコンタクトプラグ１０６とが互いに別個独立に形成されていてもよい。

次に、本実施形態による半導体装置の製造方法について図２２及び図２３を用いて説明する。図２２及び図２３は本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図１１（ａ）乃至図１６（ｂ）に示す半導体装置の製造方法と同様にして、コンタクトホール３８、４６までを形成する。

次いで、コンタクトホール３８、４６が形成された層間絶縁膜６６上に、例えばＣＶＤ法により、例えばタングステン膜１１０を堆積する（図２２（ａ）参照）。

次いで、例えばＣＭＰ法により層間絶縁膜６６上のタングステン膜１１０をポリッシュバックし、コンタクトホール３８内に埋め込まれたコンタクトプラグ１０６、及びコンタクトホール４６内に埋め込まれたコンタクトプラグ１０８を形成する（図２２（ｂ）参照）。

次いで、コンタクトプラグ１０６、１０８が埋め込まれた層間絶縁膜６６上に、例えばスパッタ法により、例えばＴｉＮ膜とＡｌＣｕ合金膜とＴｉＮ膜とを順次積層してなる積層膜１００を堆積する（図２３（ａ）参照）。

次いで、フォトリソグラフィ技術及びドライエッチングにより、積層膜１００をパターニングする。こうして、積層膜１００よりなる配線４０、４８、７２が形成される（図２３（ｂ）参照）。実動作キャパシタ部２６における配線４０は、コンタクトプラグ１０６を介して実動作キャパシタ３６ａの上部電極３４に接続される。ダミーキャパシタ部２８における配線４０は、コンタクトプラグ１０６を介してダミーキャパシタ３６ｂの上部電極３４に接続される。配線４８は、コンタクトプラグ１０８を介して下部電極３０に接続される。

以後の工程は、図１８乃至図２０に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。

［第３実施形態］
本発明の第３実施形態による半導体装置及び製造方法について図２４及び図２５を用いて説明する。なお、第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、層間絶縁膜７４が、絶縁膜７４ａと、水素・水分拡散防止膜７４ｂと、絶縁膜７４ｃとを順次積層してなる積層膜により構成されている点で、第１実施形態による半導体装置と異なっている。

以下、本実施形態による半導体装置の構造について図２４を用いて説明する。図２４は本実施形態による半導体装置の構造を示す断面図である。

配線４０、４８、７２に形成された層間絶縁膜６６上には、シリコン酸化膜よりなる絶縁膜７４ａが形成されている。絶縁膜７４ａの表面は平坦化されている。

絶縁膜７４ａ上には、水素・水分拡散防止膜７４ｂが形成されている。水素・水分拡散防止膜７４ｂとしては、例えば酸化アルミニウム膜が用いられている。なお、水素・水分拡散防止膜７４ｂは、酸化アルミニウム膜に限定されるものではない。水素・水分の拡散を防止する機能を有する膜を、水素拡散防止膜として適宜用いることができる。

水素・水分拡散防止膜７４ｂ上には、シリコン酸化膜よりなる絶縁膜７４ｃが形成されている。

こうして、配線４０、４８、７２に形成された層間絶縁膜６６上に、絶縁膜７４ａと、水素・水分拡散防止膜７４ｂと、絶縁膜７４ｃとを順次積層してなる層間絶縁膜７６が形成されている。

このように、本実施形態による半導体装置は、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの上方に、水素・水分拡散防止膜７４ｂが形成されていることに特徴がある。

水素・水分拡散防止膜７４ｂを形成することにより、層間絶縁膜７４として用いられるシリコン酸化膜等の水との親和性の高い絶縁膜の体積を低減することができる。したがって、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂ上の層間絶縁膜７４中の水素・水分残留量を低減することができる。また、水素・水分拡散防止膜７４ｂにより、上方から強誘電体膜３２に水素・水分が達するのが防止される。こうして、水素・水分による実動作キャパシタ３６ａの性能劣化を更に確実に抑制し、ＦｅＲＡＭの寿命特性を更に向上することができる。

次に、本実施形態による半導体装置の製造方法について図２５を用いて説明する。図２５は本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、図１１（ａ）乃至図１７（ｂ）に示す半導体装置の製造方法と同様にして、配線４０、４８、７２までを形成した後、マスクとして用いたフォトレジスト膜１０２を除去する。

次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜よりなる絶縁膜７４ａを堆積する。絶縁膜７４ａを堆積した後、例えばＣＭＰ法により、絶縁膜７４ａの表面を平坦化する。

次いで、絶縁膜７４ａ上に、例えばスパッタ法又はＣＶＤ法により、水素・水分拡散防止膜７４ｂを形成する（図２５（ａ）参照）。水素・水分拡散防止膜７４ｂとしては、例えば酸化アルミニウム膜を形成する。

次いで、水素・水分拡散防止膜４ｂ上に、例えばＣＶＤ法により、シリコン酸化膜よりなる絶縁膜７４ｃを堆積する。

こうして、絶縁膜７４ａと、水素・水分拡散防止膜７４ｂと、絶縁膜７４ｃとを順次積層してなる層間絶縁膜７４が形成される（図２５（ｂ）参照）。

以後の工程は、図１９乃至図２０に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。

なお、本実施形態では、配線４０、４８、７２上に水素・水分拡散防止膜７４ｂを形成する場合について説明したが、上部電極３４と配線４０との間に、水素・水分拡散防止膜７４ｂと同様の水素・水分拡散防止膜６６ｂを更に形成してもよい。すなわち、図２６に示すように、層間絶縁膜６６を、絶縁膜６６ａと水素・水分拡散防止膜６６ｂと絶縁膜６６ｃとを順次積層してなる積層膜により構成し、上部電極３４と配線４０との間に、水素・水分拡散防止膜６６ｂを更に形成してもよい。こうして、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂ上に複数層の水素・水分拡散防止膜６６ｂ、７４ｂを形成することにより、水素・水分による実動作キャパシタ３６ａの性能劣化を更に確実に抑制し、ＦｅＲＡＭの寿命特性を更に向上することができる。なお、水素・水分拡散防止膜７４ｂを形成せずに、水素・水分拡散防止膜６６ｂを形成してもよい。

また、本実施形態では、図６に示す第１実施形態による半導体装置において、水素・水分拡散防止膜７４ｂを形成する場合について説明したが、第２実施形態による半導体装置においても同様に水素・水分拡散防止膜７４ｂを形成することができる。

［第４実施形態］
本発明の第４実施形態による半導体装置について図２７を用いて説明する。なお、第１乃至第３実施形態による半導体装置と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、実動作キャパシタ部２６における配線４０とダミーキャパシタ部２８における配線４０とが、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの配列方向に対して、互いに同方向に同角度だけ傾斜して配置されている点で異なっている。

以下、本実施形態による半導体装置の構造について図２７を用いて説明する。図２７は本実施形態による半導体装置の構造を示す平面図である。

図示するように、図５に示す第１実施形態による半導体装置と同様に、実動作キャパシタ部２６において、下部電極３０と強誘電体膜３２と上部電極３４とにより構成される実動作キャパシタ３６ａが形成されている。また、ダミーキャパシタ部２８において、下部電極３０と強誘電体膜３２と上部電極３４とにより構成されるダミーキャパシタ３６ｂが形成されている。実動作キャパシタ３６ａとダミーキャパシタ３６ｂとは、互いに、ほぼ同一平面形状、ほぼ同一面積に形成され、ほぼ同一ピッチで配列されている。

実動作キャパシタ３６ａの上部電極３４に接続された配線４０は、矩形状の平面形状を有し、その長手方向が、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの配列方向（紙面左右方向）に対して所定の角度だけ傾斜して配置されている。

ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０も、矩形状の平面形状を有し、その長手方向が、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの配列方向（紙面左右方向）に対して所定の角度だけ傾斜して配置されている。ダミーキャパシタ３６ｂの上部電極３４に接続された配線４０の傾斜方向及び傾斜角度は、実動作キャパシタ３６ａの上部電極３４に接続された配線４０と同じになっている。

このように、実動作キャパシタ部２６における配線４０とダミーキャパシタ部２８における配線４０とを、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの配列方向に対して、互いに同方向に同角度だけ傾斜して配置してもよい。

［第５実施形態］
本発明の第５実施形態による半導体装置について図２８及び図２９を用いて説明する。なお、第１乃至第４実施形態による半導体装置と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

第１乃至第４実施形態による半導体装置においては、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂがプレーナー型の強誘電体キャパシタにより構成されていた。これに対し、本実施形態による半導体装置は、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂを、スタック型の強誘電体キャパシタにより構成したものである。

以下、本実施形態による半導体装置の構造について図２８及び図２９を用いて説明する。図２８は本実施形態による半導体装置の構造を示す平面図、図２９は本実施形態による半導体装置の構造を示す断面図である。

図２８に示すように、実動作キャパシタ部２６には、スタック型の実動作キャパシタ３６ａが配列されている。実動作キャパシタ部２６を囲むダミーキャパシタ部２８には、スタック型のダミーキャパシタ３６ｂが配列されている。実動作キャパシタ３６ａとダミーキャパシタ３６ｂとは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。

実動作キャパシタ３６ａの上方には、層間絶縁膜に形成されたコンタクトホール３８を介して実動作キャパシタ３６ａの上部電極３４に接続された配線４０が形成されている。コンタクトホール３８内には、配線４０と上部電極３４とを接続するコンタクトプラグ１０６が埋め込まれている。

同様に、ダミーキャパシタ３６ｂの上方には、層間絶縁膜に形成されたコンタクトホール３８を介してダミーキャパシタ３６ｂの上部電極３４に接続された配線４０が形成されている。コンタクトホール３８内には、配線４０と上部電極３４とを接続するコンタクトプラグ１０６が埋め込まれている。

実動作キャパシタ３６ａの上方に形成された配線４０と、ダミーキャパシタ３６ｂの上方に形成された配線４０とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。また、実動作キャパシタ３６ａの上部電極３４に接続されたコンタクトプラグ１０６と、ダミーキャパシタ３６ｂの上部電極３４に接続されたコンタクトプラグ１０６とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。

次に、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂを構成するスタック型の強誘電体キャパシタ３６の構造について図２９を用いて説明する。

図示するように、例えばシリコンよりなる半導体基板１０上に、素子領域を画定する素子分離領域５２が形成されている。素子分離領域５２が形成された半導体基板１０内には、ウェル５４ａ、５４ｂが形成されている。

ウェル５４が形成された半導体基板１０上には、ゲート絶縁膜５６を介してゲート電極５８が形成されている。ゲート電極５８上には、シリコン酸化膜１１２が形成されている。ゲート電極５８及びシリコン酸化膜１１２の側壁部分には、サイドウォール絶縁膜５９が形成されている。ゲート電極５８の両側には、ソース／ドレイン領域６０が形成されている。こうして、半導体基板１０上に、ゲート電極５８とソース／ドレイン領域６０とを有するトランジスタ６２が構成されている。

トランジスタ６２が形成された半導体基板１０上には、シリコン窒化酸化膜１１４と、シリコン酸化膜１１６とを順次積層してなる層間絶縁膜１１８が形成されている。層間絶縁膜１１８の表面は平坦化されている。

層間絶縁膜１１８上には、水分及び水素の拡散を防止する機能を有する水素・水分拡散防止膜１２０が形成されている。

水素・水分拡散防止膜１２０及び層間絶縁膜１１８には、ソース／ドレイン領域６０に達するコンタクトホール１２２が形成されている。

コンタクトホール１２２内には、タングステンよりなるコンタクトプラグ１２４が埋め込まれている。

水素・水分拡散防止膜１２０上には、コンタクトプラグ１２４に電気的に接続されたイリジウム膜１２６が形成されている。

イリジウム膜１２６上には、強誘電体キャパシタ３６の下部電極３０が形成されている。

下部電極３０上には、強誘電体キャパシタ３６の強誘電体膜３２が形成されている。強誘電体膜３２としては、例えばＰＺＴ膜が用いられている。

強誘電体膜３２上には、強誘電体キャパシタ３６の上部電極３４が形成されている。

積層されている上部電極３４、強誘電体膜３２、下部電極３０、及びイリジウム膜１２６は、エッチングにより一括してパターニングされ、互いにほぼ同じ平面形状を有している。

こうして、下部電極３０と強誘電体膜３２と上部電極３４とからなるスタック型の強誘電体キャパシタ３６が構成されている。強誘電体キャパシタ３６の下部電極３０は、イリジウム膜１２６を介してコンタクトプラグ１２４に電気的に接続されている。

層間絶縁膜１１８のイリジウム膜１２６が形成されていない領域上には、イリジウム膜１２６と同程度の膜厚或いはイリジウム膜１２６よりも薄い膜厚のシリコン窒化酸化膜１２８が形成されている。なお、シリコン窒化酸化膜１２８に代えて、シリコン酸化膜を形成してもよい。

強誘電体キャパシタ３６上及びシリコン窒化酸化膜１２８上には、水分及び水素の拡散を防止する機能を有する水素・水分拡散防止膜１３０が形成されている。水素・水分拡散防止膜１３０としては、例えば酸化アルミニウム膜が用いられている。

水素・水分拡散防止膜１３０上にはシリコン酸化膜１３２が形成され、シリコン酸化膜１３２により強誘電体キャパシタ３６が埋め込まれている。シリコン酸化膜１３２の表面は平坦化されている。

平坦化されたシリコン酸化膜１３２上には、水分及び水素の拡散を防止する機能を有する平坦な水素・水分拡散防止膜１３４が形成されている。水素・水分拡散防止膜１３４としては、例えば酸化アルミニウム膜が用いられている。

水素・水分拡散防止膜１３４上には、シリコン酸化膜１３６が形成されている。

こうして、シリコン窒化酸化膜１２８、水素・水分拡散防止膜１３０、シリコン酸化膜１３２、水素・水分拡散防止膜１３４、及びシリコン酸化膜１３６により層間絶縁膜１３８が構成されている。

シリコン酸化膜１３６、水素・水分拡散防止膜１３４、シリコン酸化膜１３２及び水素・水分拡散防止膜１３０には、強誘電体キャパシタ３６の上部電極３４に達するコンタクトホール３８が形成されている。また、シリコン酸化膜１３６、水素・水分拡散防止膜１３４、シリコン酸化膜１３２、水素・水分拡散防止膜１３０、及びシリコン窒化酸化膜１２８には、コンタクトプラグ１２４に達するコンタクトホール１４０が形成されている。

コンタクトホール３８内には、強誘電体キャパシタ３６の上部電極３４に接続されたコンタクトプラグ１０６が埋め込まれている。コンタクトホール１４０内には、コンタクトプラグ１２４に接続されたコンタクトプラグ１４２が埋め込まれている。

シリコン酸化膜１３６上には、コンタクトプラグ１０６に接続された配線４０と、コンタクトプラグ１４２に接続された配線１４４とが形成されている。

配線４０、１４４が形成されたシリコン酸化膜１３６上にはシリコン酸化膜１４６が形成され、シリコン酸化膜１４６により配線４０、１４４が埋め込まれている。シリコン酸化膜１４６の表面は平坦化されている。

平坦化されたシリコン酸化膜１４６上には、水分及び水素の拡散を防止する機能を有する平坦な水素・水分拡散防止膜１４８が形成されている。水素・水分拡散防止膜１４８としては、例えば酸化アルミニウム膜が用いられている。

水素・水分拡散防止膜１４８上には、シリコン酸化膜１５０が形成されている。

こうして、シリコン酸化膜１４６、水素・水分拡散防止膜１４８、及びシリコン酸化膜１５０により層間絶縁膜１５２が構成されている。

シリコン酸化膜１５０、水素・水分拡散防止膜１４８、及びシリコン酸化膜１４６には、配線１４４に達するコンタクトホール１５４が形成されている。

コンタクトホール１５４内には、配線１４４に接続されたコンタクトプラグ１５６が埋め込まれている。

シリコン酸化膜１５０上には、コンタクトプラグ１５６に接続された配線１５８が形成されている。

配線１５８が形成されたシリコン酸化膜１５０上にはシリコン酸化膜１６０が形成され、シリコン酸化膜１６０により配線１５８が埋め込まれている。シリコン酸化膜１６０の表面は平坦化されている。

平坦化されたシリコン酸化膜１６０上には、水分及び水素の拡散を防止する機能を有する平坦な水素・水分拡散防止膜１６２が形成されている。水素・水分拡散防止膜１６２としては、例えば酸化アルミニウム膜が用いられている。

水素・水分拡散防止膜１６２上には、シリコン酸化膜１６４が形成されている。

シリコン酸化膜１６４から上部には、ＦｅＲＡＭの設計に応じた配線層が適宜形成されている。

このようなスタック型の強誘電体キャパシタ３６により、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂを構成してもよい。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、メモリセル領域１６にダミーキャパシタ部２８を設ける場合について説明したが、メモリセル領域１６以外の領域にダミーキャパシタ部２８を設けてもよい。例えば、上記と同様のダミーキャパシタ部２８を、ロジック回路領域２０、周辺回路領域１８、２２等に設けてもよい。

また、上記実施形態では、ダミーキャパシタ３６ｂのピッチが実動作キャパシタ３６ａのピッチと同一である場合について説明したが、ダミーキャパシタ３６ｂのピッチは、実動作キャパシタ３６ａのピッチと必ずしも同一である必要はない。例えば、ダミーキャパシタ３６ｂのピッチの実動作キャパシタ３６ａのピッチに対する比が、０．９〜１．１の範囲にあればよい。

また、上記実施形態では、ダミーキャパシタ３６ｂの面積が実動作キャパシタ３６ａの面積と同一である場合について説明したが、ダミーキャパシタ３６ｂの面積は、実動作キャパシタ３６ａの面積と必ずしも同一である必要はない。例えば、ダミーキャパシタ３６ｂの面積の実動作キャパシタ３６ａの面積に対する比が、０．９〜１．１の範囲にあればよい。

また、上記実施形態では、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの平面形状が矩形状である場合について説明したが、実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの平面形状は矩形状に限定されるものではない。実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの平面形状は、例えば、六角形等の多角形状、円形状であってもよい。

また、上記実施形態では、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６のピッチが、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６のピッチと同一である場合について説明したが、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６のピッチは、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６のピッチと必ずしも同一である必要はない。例えば、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６のピッチの実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６のピッチに対する比が、０．９〜１．１の範囲にあればよい。

また、上記実施形態では、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６の面積が、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６の面積と同一である場合について説明したが、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６の面積は、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６の面積と必ずしも同一である必要はない。例えば、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６の面積の実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６の面積に対する比が、０．９〜１．１の範囲にあればよい。

また、上記実施形態では、実動作キャパシタ部２６及びダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６の平面形状が矩形状である場合について説明したが、プラグ部４２又はコンタクトプラグ１０６の平面形状は矩形状に限定されるものではない。プラグ部４２又はコンタクトプラグ１０６の平面形状は、例えば、六角形等の多角形状、円形状であってもよい。

また、上記実施形態では、ダミーキャパシタ部２８における配線４０のピッチが、実動作キャパシタ部２６における配線４０のピッチと同一である場合について説明したが、ダミーキャパシタ部２８における配線４０のピッチは、実動作キャパシタ部２６における配線４０のピッチと必ずしも同一である必要はない。例えば、実動作キャパシタ部２６における配線４０のピッチの実動作キャパシタ部２６における配線４０のピッチに対する比が、０．９〜１．１の範囲にあればよい。

また、上記実施形態では、ダミーキャパシタ部２８における配線４０の面積が、実動作キャパシタ部２６における配線４０の面積と同一である場合について説明したが、ダミーキャパシタ部２８における配線４０の面積は、実動作キャパシタ部２６における配線４０の面積と必ずしも同一である必要はない。例えば、ダミーキャパシタ部２８における配線４０の面積の実動作キャパシタ部２６における配線４０の面積に対する比が、０．９〜１．１の範囲にあればよい。

また、上記実施形態では、実動作キャパシタ部２６及びダミーキャパシタ部２８における配線４０の平面形状が矩形状である場合について説明したが、配線４０の平面形状は矩形状に限定されるものではない。配線４０の平面形状は、例えば、六角形等の多角形状、円形状であってもよい。

また、上記実施形態では、例えば図３乃至図５に示すように、ダミーキャパシタ３６ｂの配列が、実動作キャパシタ３６ａの配列とずれることなく配置されている場合について説明したが、ダミーキャパシタ３６ｂの配列が、実動作キャパシタ３６ａの配列と必ずしもずれることなく配置されている必要はない。

図３０は、ダミーキャパシタ３６ｂの配列が、実動作キャパシタ３６ａの配列とずれて配置された場合を示す平面図である。図３０（ａ）は実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの平面形状が矩形状の場合、図３０（ｂ）は実動作キャパシタ３６ａ及びダミーキャパシタ３６ｂの平面形状が円形状の場合を示している。

図３０（ａ）及び図３０（ｂ）に示すように、Ｄ１方向に配列されたダミーキャパシタ３６ｂがＤ１方向に直交するＤ２方向にずれた場合、このＤ２方向のずれは、実動作キャパシタ３６ａのＤ２方向の幅の例えば１０％以下であればよい。換言すれば、Ｄ１方向に配列されたダミーキャパシタ３６ｂの平面形状の重心が、実動作キャパシタ３６ａの平面形状の重心を通るＤ１方向の直線Ｌから、Ｄ２方向に、実動作キャパシタ３６ａのＤ２方向の幅の例えば１０％以下の距離に位置していればよい。なお、ダミーキャパシタ３６ｂのＤ１方向のずれについても同様に考えることができる。

同様に、上記実施形態では、例えば図３乃至図５に示すように、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６の配列が、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６の配列とずれることなく配置されている場合について説明したが、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６の配列が、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６の配列と必ずしもずれることなく配置されている必要はない。図３０に示す場合と同様に、Ｄ１方向に配列されたダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６がＤ２方向にずれた場合、このＤ２方向のずれは、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６のＤ２方向の幅の例えば１０％以下であればよい。換言すれば、Ｄ１方向に配列されたダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６の平面形状の重心が、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６の平面形状の重心を通るＤ１方向の直線から、Ｄ２方向に、実動作キャパシタ部２６におけるプラグ部４２又はコンタクトプラグ１０６のＤ２方向の幅の例えば１０％以下の距離に位置していればよい。なお、ダミーキャパシタ部２８におけるプラグ部４２又はコンタクトプラグ１０６のＤ１方向のずれについても同様に考えることができる。

同様に、上記実施形態では、例えば図３乃至図５に示すように、ダミーキャパシタ部２８における配線４０の配列が、実動作キャパシタ部２６における配線４０の配列とずれることなく配置されている場合について説明したが、ダミーキャパシタ部２８における配線４０の配列が、実動作キャパシタ部２６における配線４０の配列と必ずしもずれることなく配置されている必要はない。図３０に示す場合と同様に、Ｄ１方向に配列されたダミーキャパシタ部２８における配線４０がＤ２方向にずれた場合、このＤ２方向のずれは、実動作キャパシタ部２６における配線４０のＤ２方向の幅の例えば１０％以下であればよい。換言すれば、Ｄ１方向に配列されたダミーキャパシタ部２８における配線４０の平面形状の重心が、実動作キャパシタ部２６における配線４０の平面形状の重心を通るＤ１方向の直線から、Ｄ２方向に、実動作キャパシタ部２６における配線４０のＤ２方向の幅の例えば１０％以下の距離に位置していればよい。なお、ダミーキャパシタ部２８における配線４０のＤ１方向のずれについても同様に考えることができる。

また、上記実施形態では、ダミーキャパシタ部２８における配線４０が、プラグ部４２又はコンタクトプラグ１０６を介してダミーキャパシタ３６ｂの上部電極３４に接続されている場合について説明したが、ダミーキャパシタ部２８における配線４０は、必ずしも上部電極３４に接続されている必要はない。例えば、第２実施形態による半導体装置において、コンタクトプラグ１０６を形成しない構成としてもよい。

本発明による半導体装置は、ＦｅＲＡＭの寿命特性を向上するのに有用である。

図１は、本発明の第１実施形態による半導体装置のチップ構成を示す平面図である。図２は、本発明の第１実施形態による半導体装置のメモリセル領域におけるダミーキャパシタ部の配置を示す平面図である。図３は、本発明の第１実施形態による半導体装置のメモリセル領域を示す平面図（その１）である。図４は、本発明の第１実施形態による半導体装置のメモリセル領域を示す平面図（その２）である。図５は、本発明の第１実施形態による半導体装置における強誘電体キャパシタ、配線の構造を示す平面図である。図６は、本発明の第１実施形態による半導体装置における強誘電体キャパシタ、配線の構造を示す断面図である。図７は、ダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの性能劣化のメカニズムを説明する概略図（その１）である。図８は、ダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの性能劣化のメカニズムを説明する概略図（その２）である。図９は、本発明の第１実施形態によるＦｅＲＡＭの寿命特性を評価した結果を示すグラフである。図１０は、従来のＦｅＲＡＭの寿命特性を評価した結果を示すグラフである。図１１は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。図１２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。図１３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。図１４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。図１５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。図１６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。図１７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。図１８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。図１９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。図２０は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。図２１は、本発明の第２実施形態による半導体装置の構造を示す断面図である。図２２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。図２３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。図２４は、本発明の第３実施形態による半導体装置の構造を示す断面図である。図２５は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。図２６は、本発明の第３実施形態の変形例による半導体装置の構造を示す断面図である。図２７は、本発明の第４実施形態による半導体装置の構造を示す平面図である。図２８は、本発明の第５実施形態による半導体装置の構造を示す平面図である。図２９は、本発明の第５実施形態による半導体装置の構造を示す断面図である。図３０は、実動作キャパシタの配列に対するダミーキャパシタの配列のずれを説明する平面図である。

図示するように、ダミーキャパシタ３６ｂ上のプラグ部４２、配線４０が形成されていない部分には、層間絶縁膜６６、７４が形成されている。このため、ダミーキャパシタ３６ｂの上方には、実動作キャパシタ３６ａの上方と比較して大体積の層間絶縁膜６６、７４が存在している。このため、ダミーキャパシタ３６ｂの上方には、実動作キャパシタ３６ａの上方と比較して層間絶縁膜６６、７４中に残留する水素・水分も多くなっている。図中、層間絶縁膜６６、７４中に残留する水素・水分を●印で模式的に示している。

従来のＦｅＲＡＭでは、図１０に示すグラフから明らかなようにメモリセル領域の最外周のアドレスに不良が発生した。

次いで、フォトリソグラフィ技術を用い、フォトレジスト膜１０４に、実動作キャパシタ部２６における配線４０に達するコンタクトホール７６の形成予定領域を露出する開口部１０４ａ、配線４８に達するコンタクトホール８０の形成予定領域を露出する開口部１０４ｂ、及び配線７２に達するコンタクトホール８４の形成予定領域を露出する開口部１０４ｃを形成する。なお、ダミーキャパシタ部２８には、フォトレジスト膜１０４を残存させる。

ウェル５４ａ、５４ｂが形成された半導体基板１０上には、ゲート絶縁膜５６を介してゲート電極５８が形成されている。ゲート電極５８上には、シリコン酸化膜１１２が形成されている。ゲート電極５８及びシリコン酸化膜１１２の側壁部分には、サイドウォール絶縁膜５９が形成されている。ゲート電極５８の両側には、ソース／ドレイン領域６０が形成されている。こうして、半導体基板１０上に、ゲート電極５８とソース／ドレイン領域６０とを有するトランジスタ６２が構成されている。

Claims

半導体基板上の第１の領域に配列して形成され、第１の下部電極と、前記第１の下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に形成された第１の上部電極とを有する複数の実動作キャパシタと、
前記半導体基板上の前記第１の領域の外側に設けられた第２の領域に配列して形成され、第２の下部電極と、前記第２の下部電極上に形成された第２の強誘電体膜と、前記第２の強誘電体膜上に形成された第２の上部電極とを有する複数のダミーキャパシタと、
前記複数の実動作キャパシタ上にそれぞれ形成され、前記複数の実動作キャパシタの前記第１の上部電極にそれぞれ接続された複数の第１の配線と、
前記複数のダミーキャパシタ上にそれぞれ形成された複数の第２の配線とを有し、
前記ダミーキャパシタのピッチの前記実動作キャパシタのピッチに対する比は、０．９〜１．１の範囲にあり、
前記第２の配線のピッチの前記第１の配線のピッチに対する比は、０．９〜１．１の範囲にある
ことを特徴とする半導体装置。
請求の範囲第１項記載の半導体装置において、
前記第２の領域は、前記第１の領域の周囲に設けられている
ことを特徴とする半導体装置。
請求の範囲第１項又は第２項記載の半導体装置において、
前記第１の下部電極と前記第２の下部電極とは、同一の導電膜よりなる
ことを特徴とする半導体装置。
請求の範囲第１項又は第２項記載の半導体装置において、
前記第１の下部電極と前記第２の下部電極とは、互いに別個に形成されている
ことを特徴とする半導体装置。
請求の範囲第１項乃至第４項のいずれか１項に記載の半導体装置において、
前記ダミーキャパシタは、メモリセル領域以外の領域にも形成されている
ことを特徴とする半導体装置。
請求の範囲第１項乃至第５項のいずれか１項に記載の半導体装置において、
前記ダミーキャパシタの面積の前記実動作キャパシタの面積に対する比は、０．９〜１．１の範囲にある
ことを特徴とする半導体装置。
請求の範囲第１項乃至第６項のいずれか１項に記載の半導体装置において、
前記ダミーキャパシタの平面形状は、前記実動作キャパシタの平面形状と同一である
ことを特徴とする半導体装置。
請求の範囲第１項乃至第７項のいずれか１項に記載の半導体装置において、
第１の方向に配列された前記ダミーキャパシタの平面形状の重心は、前記実動作キャパシタの平面形状の重心を通る前記第１の方向の直線から、前記第１の方向に直交する前記第２の方向に、前記実動作キャパシタの前記第２の方向の幅の１０％以下の距離に位置する
ことを特徴とする半導体装置。
請求の範囲第１項乃至第８項のいずれか１項に記載の半導体装置において、
前記第２の配線の面積の前記第１の配線の面積に対する比は、０．９〜１．１の範囲にある
ことを特徴とする半導体装置。
請求の範囲第１項乃至第９項のいずれか１項に記載の半導体装置において、
前記第２の配線の平面形状は、前記第１の配線の平面形状と同一である
ことを特徴とする半導体装置。
請求の範囲第１項乃至第１０項のいずれか１項に記載の半導体装置において、
第３の方向に配列された前記第２の配線の平面形状の重心は、前記第１の配線の平面形状の重心を通る前記第３の方向の直線から、前記第３の方向に直交する前記第４の方向に、前記第１の配線の前記第４の方向の幅の１０％以下の距離に位置する
ことを特徴とする半導体装置。
請求の範囲第１項乃至第１１項のいずれか１項に記載の半導体装置において、
前記複数の実動作キャパシタの前記第１の上部電極と前記複数の第１の配線との間のそれぞれに形成され、前記第１の上部電極と前記第１の配線とをそれぞれ接続する複数の第１のプラグ部を更に有する
ことを特徴とする半導体装置。
請求の範囲第１２項のいずれか１項に記載の半導体装置において、
前記複数のダミーキャパシタの前記第２の上部電極と前記複数の第２の配線との間のそれぞれに形成され、前記第２の上部電極と前記第２の配線とをそれぞれ接続する複数の第２のプラグ部を更に有する
ことを特徴とする半導体装置。
請求の範囲第１３記載の半導体装置において、
前記第２のプラグ部の面積の前記第１のプラグ部の面積に対する比は、０．９〜１．１の範囲にある
ことを特徴とする半導体装置。
請求の範囲第１３項又は第１４項記載の半導体装置において、
前記第２のプラグ部の平面形状は、前記第１のプラグ部の平面形状と同一である
ことを特徴とする半導体装置。
請求の範囲第１３項乃至第１５項のいずれか１項に記載の半導体装置において、
第５の方向に配列された前記第２のプラグ部の平面形状の重心は、前記第１のプラグ部の平面形状の重心を通る前記第５の方向の直線から、前記第５の方向に直交する前記第６の方向に、前記第１のプラグ部の前記第６の方向の幅の１０％以下の距離に位置する
ことを特徴とする半導体装置。
請求の範囲第１３項乃至第１６項のいずれか１項に記載の半導体装置において、
前記第１のプラグ部と前記第２のプラグ部とは、前記半導体基板からみて互いに同じ高さに形成されている
ことを特徴とする半導体装置。
請求の範囲第１項乃至第１７項のいずれか１項に記載の半導体装置において、
前記実動作キャパシタと前記ダミーキャパシタとは、前記半導体基板からみて同じ高さに形成されている
ことを特徴とする半導体装置。
請求の範囲第１項乃至第１８項のいずれか１項に記載の半導体装置において、
前記第１の配線と前記第２の配線とは、前記半導体基板からみて同じ高さに形成されている
ことを特徴とする半導体装置。
半導体基板上の第１の領域に配列して形成され、第１の下部電極と、前記第１の下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に形成された第１の上部電極とを有する複数の実動作キャパシタと、
前記半導体基板上の前記第１の領域の外側に設けられた第２の領域に配列して形成され、第２の下部電極と、前記第２の下部電極上に形成された第２の強誘電体膜と、前記第２の強誘電体膜上に形成された第２の上部電極とを有する複数のダミーキャパシタと、
前記複数の実動作キャパシタ上にそれぞれ形成され、前記複数の実動作キャパシタの前記第１の上部電極にそれぞれ接続された複数の第１の配線と、
前記複数のダミーキャパシタ上にそれぞれ形成された複数の第２の配線と
を有することを特徴とする半導体装置。