JP2012160238A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高速アクセス時に初めて不良となるアドレスを救済する。
【解決手段】メモリセルアレイ１０１に含まれる不良メモリセルを置換するための冗長回路１０２，１０３と、不良メモリセルのアドレスを記憶する電気ヒューズ回路１４２と、メモリセルアレイ１０１から読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路１０７ａと、第１の動作モードにおいては判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給し、第２の動作モードにおいては判定信号Ｐ／Ｆに関わらず外部から供給されるデータマスク信号ＤＭが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給する解析回路１４３と、を備える。本発明によれば、高速アクセス時に初めて不良となるアドレスについても正しく救済することが可能となる。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、不良のあるメモリセルを冗長セルによって置換可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリには多数のメモリセルが含まれているが、製造条件などの影響により、一部のメモリセルが不良となることは避けられない。このような半導体メモリであっても良品として出荷するために、不良のあるメモリセルを冗長セルによって置換する冗長救済技術が必須である。

冗長救済技術においては、まずウェハ状態の半導体メモリに対して動作試験を行い、不良のあるメモリセルのアドレス（欠陥アドレス）が検出される。そして、検出されたアドレスを当該半導体メモリに設けられた光学ヒューズにプログラムする。光学ヒューズとは、例えばレーザービームなどの照射によって切断可能なヒューズであり、一旦切断すると再び導通状態に戻すことはできないため、情報を不揮発的かつ不可逆的に記憶することが可能である。そして、光学ヒューズにプログラムされたアドレスに対してアクセスが要求されると、不良のあるメモリセルの代わりに冗長セル（代替セル）に対して代替アクセスが行われ、これにより当該アドレスが救済されることになる。

メモリセルの不良は主にウェハ段階（ウェハに複数の回路を形成する製造工程であり、所謂、前工程）で発生するため、光学ヒューズを用いた置換によってほとんどの不良が救済される。しかしながら、光学ヒューズを用いて置換を行った後に、パッケージング時の熱負荷などによって、後工程において新たな不良が発生することがある。このような不良はもはや光学ヒューズを用いて救済することができない。

この問題を解決する方法として、特許文献１及び２には、光学ヒューズを用いた置換と電気ヒューズを用いた置換を併用可能な半導体装置が提案されている。

しかしながら、後工程で使用するテスタには高速動作が要求されることから、ウェハ段階で使用する低速なテスタのように、大容量の解析用メモリを搭載することは現実的でない。このため、後工程において発生した不良をテスタ側で解析するためには、同時にテスト可能な半導体装置の数を減らすなどの必要が生じ、生産効率が大幅に低下するという問題があった。

一方、特許文献３には、検出された複数の不良メモリセルが同じラインに位置している場合、個々のビット不良ではなくライン不良と判定することによって、不良メモリセルに関する情報量を圧縮する方法が記載されている。

特開２００２−２５２８９号公報 特開２００７−３２８９１４号公報 特開２００１−５２４９７号公報

しかしながら、特許文献３に記載の方法では、複数のビット不良をライン不良として取り扱うだけであることから、最終的に得られる情報量については削減できるものの、アドレスの解析時に必要となる作業領域、すなわち、解析用メモリの記憶容量についてはほとんど削減することができない。なぜならば、検出される不良メモリセルの順番によってはライン不良と判定されるまでに多くのビット不良に関する情報を保持しておく必要があるからである。

本発明者らは、不良アドレスを解析する解析回路を搭載した半導体装置を提案した。これによれば、解析用メモリに必要な記憶容量を大幅に削減できることから、解析用メモリについても当該半導体装置の内部に搭載することが可能となる。但し、この場合には、テスト時における動作速度が解析回路及び解析用メモリの動作速度によって制限されることになる。半導体装置のアドレスの中には、低速アクセス時には不良とならず、高速アクセス時に初めて不良となるアドレスが存在することがあり、内部の解析回路及び解析用メモリを用いた動作テストだけでは、このような不良を発見できないおそれがある。したがって、このような不良を発見し、冗長セルによる置換を行うことが望ましいと考えられる。本発明は、このような技術的知見に基づきなされたものである。

本発明の一側面による半導体装置は、メモリセルアレイと、前記メモリセルアレイに含まれる不良メモリセルを置換するための冗長回路と、前記不良メモリセルのアドレスを記憶する電気ヒューズ回路と、前記メモリセルアレイから読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路と、第１の動作モードにおいては前記判定信号が活性化している場合に与えられたアドレス信号を前記電気ヒューズ回路に供給し、第２の動作モードにおいては前記判定信号に関わらず外部から供給される選択信号が活性化している場合に与えられたアドレス信号を前記電気ヒューズ回路に供給する解析回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、不良のあるワード線を含む複数のワード線と、不良のあるビット線を含む複数のビット線と、不良のあるワード線の代わりに使用する複数の冗長ワード線と、不良のあるビット線の代わりに使用する複数の冗長ビット線とを含むメモリセルアレイと、不良のある第１のワード線のアドレス及び不良のある第１のビット線のアドレスを記憶する光学ヒューズ回路と、不良のある第２のワード線のアドレス及び不良のある第２のビット線のアドレスを記憶する電気ヒューズ回路と、前記第１のワード線が前記冗長ワード線に置換され、且つ、前記第１のビット線が前記冗長ビット線に置換された状態で、前記メモリセルアレイから読み出されるテストデータに基づいて前記第２のワード線及び前記第２のビット線のアドレスを解析する解析回路と、を備え、前記解析回路は、前記第１及び第２のワード線が前記冗長ワード線に置換され、且つ、前記第１及び第２のビット線が前記冗長ビット線に置換された状態で、不良のある第３のワード線のアドレス又は不良のある第３のビット線のアドレスを外部から受け、これを前記電気ヒューズ回路に供給することを特徴とする。

本発明による半導体装置の製造方法は、ウェハ状態のメモリデバイスに対して第１の動作テストを行う工程と、前記第１の動作テストによって検出された不良メモリセルのアドレスを解析することによって第１の不良ワード線及び第１の不良ビット線を特定する工程と、前記第１の不良ワード線及び前記第１の不良ビット線を前記ウェハ状態でそれぞれ第１の冗長ワード線及び第１の冗長ビット線に１次置換する工程と、前記ウェハを切断することによって前記メモリデバイスが個片化されたメモリチップを取り出す工程と、少なくとも前記メモリチップを含む１又は２以上の半導体チップをパッケージングする工程と、パッケージングされた半導体装置に対して第２の動作テストを行う工程と、前記第２の動作テストによって検出された不良メモリセルのアドレスを解析することによって第２の不良ワード線及び第２の不良ビット線を特定する工程と、前記第２の不良ワード線及び前記第２の不良ビット線をそれぞれ第２の冗長ワード線及び第２の冗長ビット線に２次置換する工程と、前記２次置換が行われた半導体装置に対して第３の動作テストを行う工程と、前記第３の動作テストによって検出された不良メモリセルのアドレスを解析することによって第３の不良ワード線又は第３の不良ビット線を特定する工程と、前記第３の不良ワード線又は前記第３の不良ビット線をそれぞれ第３の冗長ワード線又は第３の冗長ビット線に３次置換する工程と、を備え、前記第２の動作テストによって検出された不良メモリセルのアドレス解析を前記半導体装置に設けられた解析回路によって行い、前記第３の動作テストによって検出された不良メモリセルのアドレス解析を前記半導体装置に接続された外部テスタによって行うことを特徴とする。

本発明によれば、内部の解析回路によって解析された不良アドレスだけでなく、外部のテスタによって解析された不良アドレスについても救済される。このため、高速なテスタを用いることにより、高速アクセス時に初めて不良となるアドレスについても正しく救済することが可能となる。

本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。 救済制御回路１４０の機能を説明するための模式図であり、（ａ）はワード線の置換に関する部分を示し、（ｂ）はビット線の置換に関する部分を示している。 半導体装置１００と外部テスタ２００との接続関係を示す模式図である。 解析回路１４３に含まれるモード選択回路１４３ａの回路図である。 半導体装置１００の製造工程を大まかに示すフローチャートである。 解析用メモリ１４４に格納される不良解析データのデータ構造を説明するための模式図である。 エラーパターン情報Ｄの種類とこれらに対応するエラーアドレス情報Ｘ０，Ｙ０，Ｘ１，Ｙ１，Ｚの定義を説明するための図である。 ３ビットのデータによってエラーパターン情報Ｄを表現する一例を示す図である。 複数のメモリマットからなる救済単位アレイの構成を示す図である。 不良のあるワード線を冗長ワード線に置換する例を示す図である。 不良のあるビット線を冗長ビット線に置換する例を示す図である。 不良メモリセルのアドレス解析の第１の具体例を示す図であり、（ａ）は不良メモリセルの配置及びその検出順序を示し、（ｂ）は不良メモリセルが検出されるごとに不良解析データが更新される課程を示している。 不良メモリセルのアドレス解析の第２の具体例を示す図であり、（ａ）は不良メモリセルの配置及びその検出順序を示し、（ｂ）は不良メモリセルが検出されるごとに不良解析データが更新される課程を示している。 解析回路１４３の動作を説明するためのフローチャートである。 解析回路１４３の内部で生成される内部信号及び現在のエラーパターン情報Ｄと、生成されるコマンドとの関係を示す図である。 既に発見された不良メモリセルと新たに発見された不良メモリセルとの種々の位置関係を示す図である。 コマンドの種類と生成される制御フラグとの関係を説明するための図である。 コマンドの種類と不良解析データＦＭＩ＜ｉ＞の更新内容との関係を説明するための図である。 コマンドの種類と不良解析データＦＭＩ＜ｉＮｕｌｌ＞の更新内容との関係を説明するための図である。 ３次救済時における外部テスタ２００及び解析回路１４３の動作を説明するためのフローチャートである。 複数の半導体装置１００に対する３次救済を並列に行う方法を説明するための模式的なブロック図である。 複数の半導体装置１００に対する３次救済を並列に行う場合の動作を説明するためのフローチャートである。 本発明の好ましい第２の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２４（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 図２４（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。 図２４（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。 各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。 半導体装置１０の回路構成を示すブロック図である。 コアチップＣＣ０〜ＣＣ７に含まれる不良セルの置換方法を説明するためのフローチャートである。 図３０に示したステップＳ５５，Ｓ５６（２次救済）の動作をより詳細に説明するためのフローチャートである。 図３０に示したステップＳ５７，Ｓ５８（３次救済）の動作をより詳細に説明するためのフローチャートである。 電気ヒューズ回路８３にプログラムされた置換データのロード動作を説明するためのフローチャートである。 電気ヒューズ回路８３の構成をより詳細に示すブロック図である。 不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。 不良アドレスラッチ回路５６の構成をより詳細に示す別のブロック図である。 電気ヒューズ回路８３及び不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。 光学ヒューズ回路５５の選択順序と、電気ヒューズ回路８３の選択順序との関係を説明するための図である。 アドレス比較回路５１ａ及び選択回路５６ｅの一例を示す回路図である。 アドレス比較回路５１ａ及び選択回路５６ｅの他の例を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。

本実施形態による半導体装置１００はワンチップに集積された半導体メモリであり、図１に示すように、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されたメモリセルアレイ１０１を備えている。メモリセルアレイ１０１は、複数のワード線ＷＬと複数のビット線ＢＬを含み、その交点にメモリセルＭＣが配置される。図１においては、簡単のため１本のワード線ＷＬ、１本のビット線ＢＬ及びこれらの交点に配置された１個のメモリセルＭＣのみを図示している。

メモリセルアレイ１０１に含まれる複数のワード線のうち、不良のあるワード線は、ロウ冗長回路１０２に含まれる冗長ワード線に置換される。また、メモリセルアレイ１０１に含まれる複数のビット線のうち、不良のあるビット線は、カラム冗長回路１０３に含まれる冗長ビット線に置換される。ここで、不良のあるワード線とは、ワード線自体に不良がある場合のみならず、ワード線そのものには不良がないものの当該ワード線により選択される１又は２以上のメモリセルに不良がある場合を含む。同様に、不良のあるビット線とは、ビット線自体に不良がある場合のみならず、ビット線そのものには不良がないものの当該ビット線に接続される１又は２以上のメモリセルに不良がある場合を含む。

メモリセルアレイ１０１に対するロウアクセスは、ロウデコーダ１０４によって行われる。ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤをデコードし、デコード結果に基づいて、メモリセルアレイ１０１に含まれるいずれかのワード線を選択する。また、ロウデコーダ１０４は、ロウアドレス制御回路１１０から供給されるロウアドレスＸＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のワード線の代わりに、ロウ冗長回路１０２内の冗長ワード線に対して代替アクセスを行う。

一方、メモリセルアレイ１０１に対するカラムアクセスは、カラムデコーダ１０５によって行われる。カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤをデコードし、デコード結果に基づいて、カラム制御回路１０７に含まれるいずれかのカラムスイッチを選択する。カラムスイッチは、センスアンプ列１０６に含まれるいずれかのセンスアンプをカラム制御回路１０７に接続するためのスイッチであり、いずれかのスイッチが導通状態になると、対応するセンスアンプを介して所定のビット線とカラム制御回路１０７とが接続される。また、カラムデコーダ１０５は、カラムアドレス制御回路１１１から供給されるカラムアドレスＹＡＤＤが救済制御回路１４０に保持された不良アドレスと一致した場合には、メモリセルアレイ１０１内のビット線の代わりに、カラム冗長回路１０３内の冗長ビット線に対して代替アクセスを行う。

ロウアドレス制御回路１１０及びカラムアドレス制御回路１１１には、アドレス端子１１２及びアドレスバッファ１１３を介して、アドレスＡ０〜Ａ１５及びバンクアドレスＢＡ０〜ＢＡ２が供給される。アドレスＡ０〜Ａ１５は、ロウアドレスＸＡＤＤ又はカラムアドレスＹＡＤＤとして用いられる部分であり、バンクアドレスＢＡ０〜ＢＡ２は、バンクＢＡＮＫ０〜ＢＡＮＫ７の選択に用いられる部分である。

また、半導体装置１００には、アドレス端子１１２の他に、コマンド端子１２０、コントロール端子１２１及びクロック端子１２２が設けられている。

コマンド端子１２０は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳが入力される端子群であり、コマンド端子１２０に入力されたこれらのコマンド信号は、コマンドバッファ１２３を介して、コマンドデコーダ１２４及びモードレジスタ１２５に供給される。コマンドデコーダ１２４は、コマンド信号をデコードすることによって内部コマンドを生成し、これをコントロールロジック１２７などに供給する回路である。また、モードレジスタ１２５は、アドレスＡ０〜Ａ１５を用いて設定値を書き換え可能なレジスタであり、その設定値はコントロールロジック１２７などに供給される。

コントロール端子１２１は、データマスク信号ＤＭ、オンダイターミネーション信号ＯＤＴ及びリセット信号／ＲＥＳＥＴが入力される端子と、キャリブレーション端子ＺＱからなる端子群である。コントロール端子１２１に入力されたこれらのコントロール信号は、コントロールバッファ１２６を介して、コントロールロジック１２７に供給される。コントロールロジック１２７は、コントロール信号、内部コマンド及びモードレジスタ１２５の設定値に基づいて、各種制御信号を生成する回路である。生成される制御信号は、ロウアドレス制御回路１１０、カラムアドレス制御回路１１１及びデータコントロール回路１０８に供給され、これら回路ブロックの動作を制御する。また、データマスク信号ＤＭは後述する解析回路１４３にも供給される。

クロック端子１２２は、クロック信号ＣＫ、反転クロック信号／ＣＫ及びクロックイネーブル信号ＣＫＥが入力される端子群であり、クロック端子１２２に入力されたこれらのクロック信号は、クロックバッファ１２８を介して、クロック生成回路１２９に供給される。クロック生成回路１２９は、これらクロック信号に基づいて内部クロック信号を生成する回路であり、生成された内部クロック信号は各種回路ブロックに供給される。内部クロックの一部はＤＬＬ回路１３０に供給される。ＤＬＬ回路１３０は、内部クロック信号に基づいて位相制御された出力用クロックを生成する回路であり、生成された出力用クロックはデータコントロール回路１０８及び入出力バッファ１０９に供給される。

データコントロール回路１０８は、カラム制御回路１０７を介してパラレルに出力されるリードデータをラッチし、これをシリアル変換して入出力バッファ１０９に供給するとともに、入出力バッファ１０９を介してシリアルに入力されたライトデータをラッチし、これをパラレル変換してカラム制御回路１０７に供給する回路である。入出力バッファ１０９は、データ系端子１３１に接続されている。データ系端子１３１は、データ入出力端子ＤＱ０〜ＤＱ７及びデータストローブ端子ＤＱＳ，／ＤＱＳからなる。データ入出力端子ＤＱ０〜ＤＱ７は、リードデータの出力及びライトデータの入力を行う端子であり、データストローブ端子ＤＱＳ，／ＤＱＳは相補のデータストローブ信号を入出力する端子である。

かかる構成により、コマンド端子１２０を介してリードコマンドが入力された場合、アドレスＡ０〜Ａ１５及びバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してリード動作が行われ、読み出されたリードデータがデータ入出力端子ＤＱ０〜ＤＱ７を介して出力される。一方、コマンド端子１２０を介してライトコマンドが入力された場合、アドレスＡ０〜Ａ１５及びバンクアドレスＢＡ０〜ＢＡ２により特定されるメモリセルに対してライト動作が行われ、データ入出力端子ＤＱ０〜ＤＱ７を介して入力されたライトデータが書き込まれる。そして、これらリード動作及びライト動作において、アクセス先のメモリセルが不良メモリセルである場合には、ロウ冗長回路１０２又はカラム冗長回路１０３に対して代替アクセスが行われる。上述の通り、不良メモリセルのアドレスは、救済制御回路１４０に保持されている。

救済制御回路１４０に保持される不良アドレスは、光学ヒューズ回路１４１及び電気ヒューズ回路１４２から転送される。光学ヒューズ回路１４１は、レーザービームの照射によってヒューズ素子を切断することにより情報を記憶する回路である。また、電気ヒューズ回路１４２は、ヒューズ素子に高電圧を印加することによって情報を記憶する回路である。電気ヒューズ回路１４２を構成するヒューズ素子としては、特に限定されるものではないが、アンチヒューズ素子を用いることが好ましい。アンチヒューズ素子は、高電圧の印加によって絶縁膜を絶縁破壊することによって情報を記憶する素子である。

図２は救済制御回路１４０の機能を説明するための模式図であり、（ａ）はワード線の置換に関する部分を示し、（ｂ）はビット線の置換に関する部分を示している。

図２（ａ）に示すように、救済制御回路１４０には一対のラッチ回路１５１，１５２が設けられており、いずれかのラッチ回路１５１，１５２に保持された不良アドレスが選択回路１５３によって選択される。ラッチ回路１５１は、光学ヒューズ回路１４１から読み出された不良アドレスがラッチされる回路であり、ラッチ回路１５２は、電気ヒューズ回路１４２から読み出された不良アドレスがラッチされる回路である。選択回路１５３によって選択された不良アドレスは、ロウデコーダ１０４に含まれる判定回路１０４ａに供給される。判定回路１０４ａは、救済制御回路１４０から供給される不良アドレスＲＸＡＤＤと、アクセスが要求されたロウアドレスＸＡＤＤとを比較する回路であり、両者が一致するとヒット信号ＨＩＴＸを活性化させる。ロウアドレスＸＡＤＤはデコーダ回路１０４ｂにも供給される。そして、ヒット信号ＨＩＴＸが活性化していない場合には、デコーダ回路１０４ｂによるデコードの結果に基づいて所定のワード線ＷＬが選択され、ヒット信号ＨＩＴＸが活性化している場合には、デコーダ回路１０４ｂによるデコードの結果に関わらず、冗長ワード線ＲＷＬが選択される。これにより、不良のあるワード線ＷＬが冗長ワード線ＲＷＬに置換される。

ビット線の置換についても同様であり、図２（ｂ）に示すように、選択回路１５６によって選択されたいずれかのラッチ回路１５４，１５５の出力がロウデコーダ１０５に含まれる判定回路１０５ａに供給される。判定回路１０５ａは、救済制御回路１４０から供給される不良アドレスＲＹＡＤＤと、アクセスが要求されたカラムアドレスＹＡＤＤとを比較する回路であり、両者が一致するとヒット信号ＨＩＴＹを活性化させる。そして、ヒット信号ＨＩＴＹが活性化していない場合には、デコーダ回路１０５ｂによるデコードの結果に基づいて所定のカラム選択線ＹＳが選択され、ヒット信号ＨＩＴＹが活性化している場合には、デコーダ回路１０５ｂによるデコードの結果に関わらず、冗長カラム選択線ＲＹＳが選択される。これにより、カラム選択線ＹＳに対応する不良のあるビット線が、冗長カラム選択線ＲＹＳに対応する冗長ビット線に置換される。

このように、本実施形態による半導体装置１００においては、一つの冗長ワード線を光学ヒューズ回路１４１でも電気ヒューズ回路１４２でも使用することができる。同様に、一つの冗長ビット線を光学ヒューズ回路１４１でも電気ヒューズ回路１４２でも使用することができる。もちろん、同じ冗長ワード線又は同じ冗長ビット線を光学ヒューズ回路１４１と電気ヒューズ回路１４２で同時に使用することはできない。冗長ワード線及び冗長ビット線は、光学ヒューズ回路１４１による１次救済で使用され、１次救済にて使用されなかった残余の冗長ワード線及び冗長ビット線が電気ヒューズ回路１４２による２次救済又は３次救済で使用される。

２次救済における不良メモリセルの検出、すなわちテストデータの正誤判定は、カラム制御回路１０７内に設けられたデータ判定回路１０７ａによって行われ、判定の結果得られる判定信号Ｐ／Ｆが解析回路１４３に供給される。判定信号Ｐ／Ｆは、読み出されたデータにエラーが含まれていない場合には「パス」を示し、読み出されたデータにエラーが含まれている場合には「フェイル」を示す。

解析回路１４３は、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良メモリセルのアドレスを特定し、既に検出された不良メモリセルのアドレスとの関係を解析する。解析回路１４３の動作については後述する。解析回路１４３による解析作業には、解析用メモリ１４４が用いられる。特に限定されるものではないが、解析用メモリ１４４はＳＲＡＭからなり、その記憶容量は、数キロビット程度で足りる。これは、後述するように解析回路１４３の解析方法に特徴があり、使用する作業領域が非常に少ないからである。解析回路１４３には、判定信号Ｐ／Ｆ及びアドレスの他、内部クロック信号、内部コマンド及びＤＦＴ回路１４５からの制御信号が供給される。

ＤＦＴ回路１４５から解析回路１４３に供給される制御信号には、モード選択信号ＰＴが含まれる。モード選択信号ＰＴは、２次救済を行う場合にはローレベルとなり、３次救済を行う場合にはハイレベルとなる信号である。

３次救済における不良メモリセルの検出は、図３に示すように半導体装置１００に接続された外部テスタ２００によって行われ、判定の結果、不良であると判定されたアドレスはアドレス端子１１２を介して供給される。３次救済において不良アドレスが供給される際には、データマスク信号ＤＭが用いられる。これは、一つの外部テスタ２００を用いて複数の半導体装置１００に対して３次救済を並列に実行可能とするためである。具体的には、データマスク信号ＤＭがハイレベルである期間において外部テスタ２００から供給されるアドレスが不良アドレスである。このようにして外部テスタ２００から供給される不良アドレスは、解析回路１４３を介して解析用メモリ１４４に供給される。

図４は、解析回路１４３に含まれるモード選択回路１４３ａの回路図である。

図４に示すように、解析回路１４３に含まれるモード選択回路１４３ａは、データマスク信号ＤＭ、モード選択信号ＰＴ及び判定信号Ｐ／Ｆを受けて判定信号ＰＦＲを生成する論理回路からなる。図４に示す回路構成により、モード選択信号ＰＴがローレベルである場合には、判定信号ＰＦＲの値は判定信号Ｐ／Ｆの値と一致する。これは、２次救済を行う場合の動作モードである。この場合、データマスク信号ＤＭの論理レベルは無関係となる。一方、モード選択信号ＰＴがハイレベルである場合には、判定信号ＰＦＲの値はデータマスク信号ＤＭの値と一致する。これは、３次救済を行う場合の動作モードである。この場合、判定信号Ｐ／Ｆの論理レベルは無関係となる。

判定信号ＰＦＲは、解析回路１４３に供給されるアドレス信号を不良アドレスとして認識するための制御信号である。したがって、２次救済を行う場合（モード選択信号ＰＴ＝ロー）には判定信号Ｐ／Ｆに応答して不良アドレスが取り込まれ、３次救済を行う場合（モード選択信号ＰＴ＝ハイ）にはデータマスク信号ＤＭに応答して不良アドレスが取り込まれる。

図５は、本実施形態による半導体装置１００の製造工程を大まかに示すフローチャートである。

まず、前工程（拡散工程）によってウェハ状態のメモリデバイスを作製し（ステップＳ１）、ウェハ状態のメモリデバイスに対して動作テストを行う（ステップＳ２）。ステップＳ２の動作テストは、ウェハ状態で不良メモリセルのアドレスを検出するテストであり、大容量の解析用メモリを搭載した低速なテスタを用いて複数のメモリデバイスに対して並列に実行される。これによって検出された不良メモリセルのアドレスはテスタ内で解析され、これによって不良ワード線及び不良ビット線が特定される（ステップＳ３）。そして、レーザトリマーを用いて不良ワード線のアドレス及び不良ビット線のアドレスを光学ヒューズ回路１４１に書き込む。これによって、不良ワード線及び不良ビット線が冗長ワード線及び冗長ビット線に置換される（ステップＳ４）。以上により、１次救済がなされたウェハ状態のメモリデバイスが完成する。

次に、ウェハをダイシングすることによってメモリデバイスが個片化されたメモリチップを取り出し（ステップＳ５）、これをパッケージングすることによって半導体装置１００を得る（ステップＳ６）。ステップＳ５，Ｓ６はいわゆる後工程に属する工程であり、パッケージング時の熱負荷などによって、新たな不良メモリセルが発生することがある。パッケージング後であるため、このような不良はもはや光学ヒューズ回路１４１を用いて救済することはできない。パッケージング後の不良は、次のように電気ヒューズ回路１４２を用いて救済される。

まず、パッケージングされた半導体装置１００に対して動作テストを行い、不良メモリセルのアドレスを検出する（ステップＳ７）。かかるテストは、モードレジスタ１２５に２次救済用のテストモードを設定した状態でテストデータの書き込み及び読み出しを行い、得られる判定信号Ｐ／Ｆを解析回路１４３に出力することにより行う。具体的には、判定信号Ｐ／Ｆがフェイルを示している場合、アクセスされたアドレスを参照することによって、不良ワード線及び不良ビット線を特定する（ステップＳ８）。このとき、解析回路１４３は、不良メモリセルが検出されるたびに、エラーパターン情報及びエラーアドレス情報を更新する。エラーパターン情報及びエラーアドレス情報は、解析用メモリ１４４に格納される。

そして、最終的に得られたエラーパターン情報及びエラーアドレス情報から不良ワード線のアドレス及び不良ビット線のアドレスを特定し、これを電気ヒューズ回路１４２に書き込む。これにより、不良ワード線及び不良ビット線が冗長ワード線及び冗長ビット線に置換される（ステップＳ９）。以上により、２次救済が完了した半導体装置１００が完成する。

但し、２次救済における動作テストを設計上の最高アクセス速度で行うことは困難であり、データ判定回路１０７ａ、解析回路１４３及び解析用メモリ１４４の動作速度によって制限される。２次救済時におけるアクセス速度は、１次救済時におけるアクセス速度に比べると十分に高速であるが、設計上の最高アクセス速度よりは低速である。このため、２次救済における動作テストでは不良とならないものの、それよりも高速にアクセスした場合に初めて不良となるようなアドレスが稀に存在する場合、２次救済ではこのようなアドレスを救済することができない。この点を考慮し、本実施形態では２次救済を行った後、さらに３次救済を行う。

３次救済においては、２次救済が完了した半導体装置１００に対して動作テストを行い、不良メモリセルのアドレスを検出する（ステップＳ８０）。かかるテストは、モードレジスタ１２５に３次救済用のテストモードを設定した状態でテストデータの書き込み及び読み出しを行い、得られるリードデータＤＱを図３に示す外部テスタ２００によって評価することにより不良アドレスの解析を行う（ステップＳ８１）。つまり、３次救済におけるアクセス条件は通常動作時におけるアクセス条件と同じであり、したがって、設計上の最高速度でアクセスすることが可能である。そして、不良アドレスの解析が完了すると、外部テスタ２００はアドレス信号及びデータマスク信号ＤＭを用いて不良アドレスを半導体装置１００に入力する。これにより、不良ワード線又は不良ビット線が冗長ワード線又は冗長ビット線に置換される（ステップＳ８２）。以上により、３次救済が完了した半導体装置１００が完成する。

尚、３次救済において発見される不良アドレスは非常に少なく、ほとんどの場合ゼロであり、発見されても１アドレスのみであることが大部分である。しかも、３次救済において発見される不良アドレスは散発的なビット不良がほとんどであり、ワード線やビット線の不良はほとんど検出されない。これは、ワード線やビット線の不良については、１次救済及び２次救済において既に発見され、置換されているからである。したがって、３次救済において発見されたビット不良は、当該メモリセルに対応するワード線又はビット線を置換することにより救済すればよい。

このように、３次救済においては検出される不良アドレスの数が非常に少ないため、使用する外部テスタ２００に大容量の高速メモリを搭載する必要はなく、不良アドレスを最大でも数アドレス分記憶可能であれば足りる。

このように、本実施形態においては、ウェハ状態で１次救済を行うとともに、パッケージング後に２次救済及び３次救済を行っている。そして、半導体装置１００に設けられた冗長ワード線及び冗長ビット線は、１次救済、２次救済及び３次救済のいずれでも使用できることから、２次救済専用の冗長回路や３次救済専用の冗長回路を設ける必要がない。しかも、２次救済においては、不良メモリセルのアドレス解析を半導体装置１００の内部に設けられた解析回路１４３及び解析用メモリ１４４を用いて行っていることから、外部テスタなどにこれらの機能を持たせる必要がない。また、３次救済においては、不良メモリセルのアドレス解析を半導体装置１００に接続された外部テスタ２００を用いて行っていることから、高速アクセス時にのみ発生する不良セルを置換することが可能となる。

さらに、２次救済においては、不良メモリセルが検出されるたびに、エラーパターン情報及びエラーアドレス情報を更新していることから、その都度不良メモリセルのアドレスをそのまま記録する方法と比べて解析用メモリ１４４に必要な記憶容量が大幅に減少する。以下、解析回路１４３によるエラーパターン情報及びエラーアドレス情報の更新動作について詳細に説明する。

図６は、解析用メモリ１４４に格納される不良解析データのデータ構造を説明するための模式図である。

図６に示すように、解析用メモリ１４４には複数の不良解析データＦＭＩ＜０＞〜ＦＭＩ＜Ｎ＞が格納される。これら不良解析データＦＭＩ＜０＞〜ＦＭＩ＜Ｎ＞は、それぞれエラーパターン情報Ｄと、エラーアドレス情報Ｘ０，Ｙ０，Ｘ１，Ｙ１，Ｚからなる。以下の説明においては、ｊ番目の不良解析データＦＭＩ＜ｊ＞の内容を
ＦＭＩ＜ｊ＞＝｛Ｄ，Ｘ０，Ｙ０，Ｘ１，Ｙ１，Ｚ｝
と表記することがある。

エラーパターン情報Ｄとは、１又は２以上の不良メモリセルの相対的な配置関係を示す情報である。また、エラーアドレス情報Ｘ０，Ｙ０，Ｘ１，Ｙ１，Ｚとは、エラーパターン情報Ｄに関連づけられ不良メモリセルの少なくとも一部のアドレスを示す情報である。以下、エラーパターン情報Ｄと、エラーアドレス情報Ｘ０，Ｙ０，Ｘ１，Ｙ１，Ｚについて詳細に説明する。

図７は、エラーパターン情報Ｄの種類とこれらに対応するエラーアドレス情報Ｘ０，Ｙ０，Ｘ１，Ｙ１，Ｚの定義を説明するための図である。

図７に示すように、エラーパターン情報Ｄは８つのパターンのいずれかに設定される。第１のパターンは「Ｎｕｌｌ」パターンと呼ばれるパターンであり、不良メモリセルが割り当てられていない場合に設定される。つまり、当該不良解析データＦＭＩが未使用であることを示すパターンである。

第２のパターンは「Ｓｎ」パターンと呼ばれるパターンであり、１個の不良メモリセルが割り当てられている場合に設定される。この場合、エラーアドレス情報のうち、アドレスＸ０には当該不良メモリセルのロウアドレスが設定され、アドレスＹ０には当該不良メモリセルのカラムアドレスが設定される。アドレスＸ１及びアドレスＹ１は使用されない。アドレスＺには当該不良メモリセルが属するメモリマットのアドレスが設定される。

第３のパターンは「Ｂｘ」パターンと呼ばれるパターンであり、同じロウアドレスに属する２個の不良メモリセルが割り当てられている場合に設定される。この場合、エラーアドレス情報のうち、アドレスＸ０，Ｙ０には一方の不良メモリセル１のロウアドレス及びカラムアドレスがそれぞれ設定され、アドレスＸ１，Ｙ１には他方の不良メモリセル２のロウアドレス及びカラムアドレスがそれぞれ設定される。アドレスＺにはこれら不良メモリセルが属するメモリマットのアドレスが設定される。第４のパターンは「Ｂｙ」パターンと呼ばれるパターンであり、同じカラムアドレスに属する２個の不良メモリセルが割り当てられている場合に設定される。エラーアドレス情報の定義は、Ｂｘパターンの場合と同じである。

第５のパターンは「Ｔｒ」パターンと呼ばれるパターンであり、３個の不良メモリセルがＬ字型に配置されている場合に設定される。具体的には、図７に示すように、不良メモリセル１と不良メモリセル３のロウアドレスが同じであり、且つ、不良メモリセル１と不良メモリセル２のカラムアドレスが同じである場合である。この場合、エラーアドレス情報のうち、アドレスＸ０，Ｙ０には不良メモリセル１のロウアドレス及びカラムアドレスがそれぞれ設定され、アドレスＸ１には不良メモリセル２のロウアドレスが設定され、アドレスＹ１には不良メモリセル３のカラムアドレスが設定される。アドレスＺにはこれら不良メモリセルが属するメモリマットのアドレスが設定される。

第６のパターンは「Ｓｑ」パターンと呼ばれるパターンであり、４個の不良メモリセルが四角形に配置されている場合に設定される。具体的には、図７に示すようにＴｒパターンに不良メモリセル４が追加され、不良メモリセル２と不良メモリセル４のロウアドレスが同じであり、且つ、不良メモリセル３と不良メモリセル４のカラムアドレスが同じである場合である。この場合、エラーアドレス情報のうち、アドレスＸ０，Ｙ０には不良メモリセル１のロウアドレス及びカラムアドレスがそれぞれ設定され、アドレスＸ１，Ｙ１には不良メモリセル４のロウアドレス及びカラムアドレスがそれぞれ設定される。つまり、対角線の位置にある不良メモリセル１，４のアドレスが設定されることになる。アドレスＺにはこれら不良メモリセルが属するメモリマットのアドレスが設定される。

第７のパターンは「Ｃｘ」パターンと呼ばれるパターンであり、同じロウアドレスに属する３個以上の不良メモリセルがライン状に割り当てられている場合に設定される。この場合、エラーアドレス情報のうち、アドレスＸ０，Ｙ０には最もカラムアドレスの値が小さい不良メモリセル１のロウアドレス及びカラムアドレスがそれぞれ設定され、アドレスＸ１，Ｙ１には最もカラムアドレスの値が大きい不良メモリセル３のロウアドレス及びカラムアドレスがそれぞれ設定される。つまり、これら不良メモリセル１，３に挟まれた不良メモリセル２のアドレスは省略されることになる。アドレスＺにはこれら不良メモリセルが属するメモリマットのアドレスが設定される。

第８のパターンは「Ｃｙ」パターンと呼ばれるパターンであり、同じカラムアドレスに属する３個以上の不良メモリセルがライン状に割り当てられている場合に設定される。この場合、エラーアドレス情報のうち、アドレスＸ０，Ｙ０には最もロウムアドレスの値が小さい不良メモリセル１のロウアドレス及びカラムアドレスがそれぞれ設定され、アドレスＸ１，Ｙ１には最もロウムアドレスの値が大きい不良メモリセル３のロウアドレス及びカラムアドレスがそれぞれ設定される。つまり、これら不良メモリセル１，３に挟まれた不良メモリセル２のアドレスは省略されることになる。アドレスＺにはこれら不良メモリセルが属するメモリマットのアドレスが設定される。

このように、エラーパターン情報Ｄは８つのパターンのいずれかに設定されることから、エラーパターン情報Ｄのビット数としては３ビットで足りる。図８は３ビットのデータによってエラーパターン情報Ｄを表現する一例を示す図である。一方、エラーアドレス情報のうち、アドレスＸ０，Ｘ１についてはロウアドレスを特定するのに必要なビット数が割り当てられ、アドレスＹ０，Ｙ１についてはカラムアドレスを特定するのに必要なビット数が割り当てられる。さらに、アドレスＺについては、メモリマットを特定するのに必要なビット数が割り当てられる。ここで、アドレスＺを用いる必要性について説明する。

図９は、複数のメモリマットからなる救済単位アレイの構成を示す図である。

図９においては、１つのメモリマットが一つのマス目で示されている。メモリマットとは、１つのビット線に割り当てられたワード線の範囲、すなわちロウアドレスの範囲と、１つのワード線に割り当てられたビット線の範囲、すなわちカラムアドレスの範囲によって規定される領域である。図９に示す例では、１つのメモリマットに５１２本のワード線と１０２４本のビット線が割り当てられている。したがって、１つのメモリマットの記憶容量は５１２Ｋビットである。また、図９に示すメモリマットのうち、ハッチングの施されたメモリマットは、８本の冗長ワード線が追加されたメモリマットである。さらに、各メモリマットには、４８本の冗長ビット線が追加されている。このようなメモリマットがロウ方向に３２マット、カラム方向に８マット設けられているため、合計で２５６個のマットによって１つの救済単位アレイが構成されることになる。したがって、冗長メモリセルを含めた救済単位アレイのビット数は１６４４８×８５７６ビットであり、１２８Ｍビットのアレイとして用いられる。１２８Ｍビットの救済単位アレイは、１Ｇビットのメモリチップであれば１バンク分に相当し、２Ｇビットのメモリチップであれば１／２バンク分に相当する。

救済単位アレイ内においては、メモリマットを超えて不良ワード線のフレキシブルな置換が可能である。具体的には、図１０に示すように、ワード線ＷＬ０に不良がある場合、当該ワード線ＷＬ０が属するメモリマットに冗長ワード線が備えられていなくても、他のメモリマットに備えられた冗長ワード線ＲＷＬ０に置換することができる。

一方、不良ビット線については、各メモリマットに冗長ビット線が含まれていることから、図１１に示すように、不良ビット線ＢＬ０が当該メモリマット内の冗長ビット線ＲＢＬ０に置換される。ここで、ＤＤＲ（Double Data Rate）３型のＳＤＲＡＭにおいては、１回のアクセスで８アドレス分のデータをメモリセルアレイから同時に入出力する、いわゆる８ビットプリフェッチ方式が採用されており、救済制御回路１４０の回路構成を簡単にするために、１アドレスでも不良があれば８アドレス分のデータを全て置換する構成が主に採用される。したがって、一つのメモリマットに４８本の冗長ビット線が含まれているが、実際に救済可能なアドレスは６アドレス（＝４８／８）となる。また、図１１に示す例では、外部との間で同時に入出力するデータのビット数が８ビット（ＤＱ０〜ＤＱ７）であり、救済制御回路１４０の回路構成を簡単にするため、１ビットでも不良があればこれら８ビットを全て置換する構成が採用されることが多い。

以上が救済単位アレイの構成である。このように、１つのメモリマットには５１２本のワード線と１０２４本のビット線が含まれていることから、メモリマット内においてワード線を特定するために必要なロウアドレスは９ビット（Ｘ０〜Ｘ８）であり、メモリマット内においてビット線を特定するために必要なカラムアドレスは１０ビット（Ｙ０〜Ｙ９）である。しかしながら、ＤＤＲ３型のＳＤＲＡＭのように、１回のアクセスで８アドレス分のデータがプリフェッチされる方式においては、当該８アドレスの特定に必要な下位３ビット（Ｙ０〜Ｙ２）については、メモリマット上のアクセスには使用されない。したがって、実際にメモリマット内においてビット線を特定するために必要なカラムアドレスは７ビット（Ｙ３〜Ｙ９）となる。カラムアドレスの下位３ビット（Ｙ０〜Ｙ２）は、データコントロール回路１０８にて使用される。

本実施形態においては、１つのエラーパターン情報Ｄに関連づけられる複数の不良メモリセルが同じメモリマット内に存在することが必要である。このメモリマットを特定するための情報が、エラーアドレス情報に含まれるアドレスＺである。アドレスＺは、ロウアドレスの上位５ビット（Ｘ９〜Ｘ１３）である。アドレスＺは一つの不良解析データＦＭＩのパーティションを示すアドレスであり、したがって、不良アドレスの解析もパーティションの内部で行われ、パーティションを越える事は無い。

このように、エラーアドレス情報を構成する各アドレスのうち、アドレスＸ０，Ｘ１はそれぞれロウアドレスＸ０〜Ｘ８からなる９ビットであり、アドレスＹ０，Ｙ１はそれぞれカラムアドレスＹ３〜Ｙ９からなる７ビットであり、アドレスＺはロウアドレスＸ９〜Ｘ１３からなる５ビットである。したがって、エラーアドレス情報のビット数は３７ビットである。上述の通り、エラーパターン情報Ｄのビット数は３ビットであることから、一つの不良解析データＦＭＩに必要なビット数は４０ビットで足りる。したがって、例えば１バンク当たり不良解析データＦＭＩを８つ設ける場合には、解析用メモリ１４４の記憶容量は１バンク当たり３２０ビットとなる。

このように、本実施形態では、一つのメモリマット内における不良メモリセルの相対的な配置関係をエラーパターン情報Ｄによって表現し、且つ、エラーパターンごとにエラーアドレスを最小限のビット数で表現していることから、解析用メモリ１４４に必要なビット数が非常に少なくてすむ。

一例として、あるメモリマット（Ｚ＝０）内に存在する不良メモリセルのパターンが図１２（ａ）に示すパターンである場合、２つの不良解析データＦＭＩ＜０＞，＜１＞を使用すれば足りる。この場合、不良解析データＦＭＩ＜０＞，＜１＞の値は、図１２（ｂ）の最終課程（ステップＳ３９）に表記されているように、
ＦＭＩ＜０＞＝｛ｃｙ，４，３，Ｅ，３，０｝
ＦＭＩ＜１＞＝｛ｃｘ，６，６，６，Ｃ，０｝
となる。上記の値が得られる課程については後述する。

他の例として、あるメモリマット（Ｚ＝０）内に存在する不良メモリセルのパターンが図１３（ａ）に示すパターンである場合、３つの不良解析データＦＭＩ＜０＞，＜１＞，＜２＞を使用すれば足りる。この場合、不良解析データＦＭＩ＜０＞，＜１＞，＜２＞の値は、図１３（ｂ）の最終課程（ステップＳ４９）に表記されているように、
ＦＭＩ＜０＞＝｛ｃｘ，４，１，４，Ｄ，０｝
ＦＭＩ＜１＞＝｛ｃｘ，７，１，７，Ｂ，０｝
ＦＭＩ＜２＞＝｛ｓｎ，１，１，０，０，０｝
となる。上記の値が得られる課程についても後述する。

図１４は、２次救済時における解析回路１４３の動作を説明するためのフローチャートであり、図５に示したフローチャートのステップＳ７，Ｓ８に対応する。

まず、テストモードにエントリーする（ステップＳ１０）。これにより、カラム制御回路１０７内のデータ判定回路１０７ａが活性化し、判定信号Ｐ／Ｆを出力するモードに切り替えられる。また、解析用メモリ１４４の内容、不良解析データＦＭＩのインデックスｉ及び未使用の不良解析データＦＭＩのインデックスｉＮｕｌｌが初期化される（ステップＳ１１）。次に、テストパターンの書き込み及び読み出しを行うことによって動作テストを行う（ステップＳ１２）。かかる動作テストは、判定信号Ｐ／Ｆがパスを示している限り、アドレスを変化させながら次々と行う（ステップＳ１３〜Ｓ１５）。

一方、判定信号Ｐ／Ｆがフェイルを示した場合（ステップＳ１３：Ｆａｉｌ）、現在選択されている不良解析データＦＭＩ＜ｉ＞をロードし（ステップＳ２０）、コマンドを発行する（ステップＳ２１）。初期状態において選択されている不良解析データはＦＭＩ＜０＞である。コマンドの詳細については後述する。その結果、発行されるコマンドがＥｘｉｔコマンドであれば（ステップＳ２２：Ｙｅｓ）、フェイルを示したアドレスは不良解析データＦＭＩ＜ｉ＞に既に包含されていることから、ステップＳ１４に戻る。一方、発行されるコマンドがＥｘｉｔコマンドではなく（ステップＳ２２：Ｎｏ）、且つ、Ｎｏｐコマンドでもなければ（ステップＳ２３：Ｎｏ）、更新コマンドを発行すべきか否かを判定する（ステップＳ２４）。更新コマンドには複数のコマンドが存在するが、これについても後述する。

その結果、更新コマンドを発行する場合には（ステップＳ２４：Ｙｅｓ）、コマンドの種類に応じ、現在の不良解析データＦＭＩ＜ｉ＞の内容を更新する（ステップＳ２５）。不良解析データＦＭＩ＜ｉ＞の更新においては、必要に応じ、別の不良解析データＦＭＩ＜ｉＮｕｌｌ＞も使用する。この場合、１つのエラーパターン情報Ｄによって表現されていたエラーパターンが、２つのエラーパターン情報Ｄによって表現されることになる。２つのエラーパターンのうち、一方は不良解析データＦＭＩ＜ｉ＞を更新することによって記録され、他方は未使用の不良解析データＦＭＩ＜ｉＮｕｌｌ＞に新規に記録される。また、必要に応じ、不良解析データＦＭＩ＜０＞〜＜ｎ＞の並び替えも行う。その後、ステップＳ１４に戻る。

これに対し、発行されるコマンドがＮｏｐコマンドであるケースは（ステップＳ２３：Ｙｅｓ）、現在選択されている不良解析データＦＭＩ＜ｉ＞に対する更新は不要であり、次の不良解析データＦＭＩ＜ｉ＋１＞との比較を行う。この場合は、不良解析データＦＭＩ＜ｉ＋１＞を選択し（ステップＳ２７）、ステップＳ２０に戻る。但し、ｉ＝Ｎである場合（ステップＳ２６：Ｙｅｓ）には、未使用の不良解析データＦＭＩが存在しないことを意味するため、救済不能と判定される（ステップＳ２８）。

上記の動作を判定信号Ｐ／Ｆがフェイルを示すたびに実行し、全てのアドレスに対するテストが完了すれば（ステップＳ１４：Ｙｅｓ）、一連のテスト動作を終了する。テストパターンについては任意のパターンを用いることが可能であり、かつ複数のテストパターンを用いて動作テストを行っても構わない。実際には、選別工程で高い不良率が得られるテストをピックアップして、当該テストを行う前に図１４に示す工程、並びに、置換動作（ステップＳ９）を行うことが望ましい。

次に、解析回路１４３内で生成される各種コマンドについて説明する。

図１５は、解析回路１４３の内部で生成される内部信号及び現在のエラーパターン情報Ｄと、生成されるコマンドとの関係を示す図である。図１５において「Ｄ」は現在のエラーパターン情報である。また、「ｘｅｑ０」、「ｙｅｑ０」、「ｘｅｑ１」、「ｙｅｑ１」、「ｚｅｑ」は新たに発見された不良メモリセルのアドレス、つまり、判定信号Ｐ／Ｆがフェイルを示した際のアドレスが、それぞれエラーアドレス情報を構成するアドレスＸ０，Ｙ０，Ｘ１，Ｙ１，Ｚと一致した場合，又は、一致したと見なされる場合に、ハイレベル（論理値１）となる内部信号である。また、「Ｏｖｆ」はオーバーフロー信号であり、これがハイレベルを示している場合には、強制的にｅｘｉｔコマンドが発行される。また、内部信号ｚｅｑがローレベルである場合には、発見された不良メモリセルが当該メモリマットとは異なるメモリマットに属しているため、強制的にｎｏｐコマンドが発行される。

まず、エラーパターン情報Ｄが「Ｎｕｌｌ」である場合に不良メモリセルが発見されると、ｎｕｌｌ＿ｔｏ＿ｓｎコマンドが発行される。ｎｕｌｌ＿ｔｏ＿ｓｎコマンドとは、エラーパターン情報ＤをＮｕｌｌパターンからＳｎパターンに変化させるコマンドである。

エラーパターン情報Ｄが「Ｓｎ」である場合に同じメモリマットに不良メモリセルが発見されると（ｚｅｑ＝１）、そのアドレスに応じて異なるコマンドが発行される。具体的には、図１６（ａ）に示すように、現在のエラーパターン情報Ｄ（＝Ｓｎ）が不良メモリセルＭＣ０を示している場合、これに関連づけられたアドレスＸ０と同じロウアドレスの不良メモリセルＭＣ１が検出されると、内部信号ｘｅｑ０がハイレベルとなり、ｓｎ＿ｔｏ＿ｂｘコマンドが発行される。ｓｎ＿ｔｏ＿ｂｘコマンドとは、エラーパターン情報ＤをＳｎパターンからＢｘパターンに変化させるコマンドである。また、アドレスＹ０と同じカラムアドレスの不良メモリセルＭＣ２が検出されると、内部信号ｙｅｑ０がハイレベルとなり、ｓｎ＿ｔｏ＿ｂｙコマンドが発行される。ｓｎ＿ｔｏ＿ｂｙコマンドとは、エラーパターン情報ＤをＳｎパターンからＢｙパターンに変化させるコマンドである。

これに対し、エラーパターン情報Ｄが「Ｓｎ」である場合において、内部信号ｘｅｑ０，ｙｅｑ０のいずれも活性化しない場合には、図１６（ａ）に示すように、発見された不良メモリセルＭＣ３が不良メモリセルＭＣ０に対して斜めの位置にあることを意味する。この場合、同じ不良解析データＦＭＩにこれら不良メモリセルの情報を集約することはできないため、ｎｏｐコマンドが発行される。また、内部信号ｘｅｑ１，ｙｅｑ１の両方が活性化した場合には、同じ不良メモリセルＭＣ０が再び検出されたことを意味するため、ｅｘｉｔコマンドが発行される。同じ不良メモリセルが再検出された場合は、常にｅｘｉｔコマンドが発行されるため、以下重複する説明は省略する。

エラーパターン情報Ｄが「Ｂｘ」である場合に同じメモリマットに不良メモリセルが発見されると（ｚｅｑ＝１）、そのアドレスに応じて異なるコマンドが発行される。具体的には、図１６（ｂ）に示すように、現在のエラーパターン情報Ｄ（＝Ｂｘ）が不良メモリセルＭＣ０，ＭＣ１を示している場合、これに関連づけられたアドレスＸ０と同じロウアドレスの不良メモリセルＭＣ２が検出されると、内部信号ｘｅｑ１がハイレベルとなり、ｂｘ＿ｔｏ＿ｃｘコマンドが発行される。ｂｘ＿ｔｏ＿ｃｘコマンドとは、エラーパターン情報ＤをＢｘパターンからＣｘパターンに変化させるコマンドである。また、アドレスＹ０と同じカラムアドレスの不良メモリセルＭＣ３が検出されると、内部信号ｙｅｑ０がハイレベルとなり、ｂｘ＿ｔｏ＿ｔｒ１コマンドが発行される。ｂｘ＿ｔｏ＿ｔｒ１コマンドとは、エラーパターン情報ＤをＢｘパターンからＴｒパターンに変化させるコマンドの一種である。さらに、アドレスＹ１と同じカラムアドレスの不良メモリセルＭＣ４が検出されると、内部信号ｙｅｑ１がハイレベルとなり、ｂｘ＿ｔｏ＿ｔｒ２コマンドが発行される。ｂｘ＿ｔｏ＿ｔｒ２コマンドとは、エラーパターン情報ＤをＢｘパターンからＴｒパターンに変化させるコマンドの一種である。

これに対し、エラーパターン情報Ｄが「Ｂｘ」である場合において、内部信号ｘｅｑ０，ｙｅｑ０，ｙｅｑ１のいずれも活性化しない場合には、図１６（ｂ）に示すように、発見された不良メモリセルＭＣ５がエラーアドレス情報Ｘ０，Ｙ０，Ｙ１のいずれとも無関係であることを意味する。この場合、同じ不良解析データＦＭＩにこれら不良メモリセルの情報を集約することはできないため、ｎｏｐコマンドが発行される。ｅｘｉｔコマンドが発行されるケースについては上述の通りである。

エラーパターン情報Ｄが「Ｂｙ」である場合に同じメモリマットに不良メモリセルが発見された場合の動作は、エラーパターン情報Ｄが「Ｂｘ」である場合と同様である。

エラーパターン情報Ｄが「Ｔｒ」である場合に同じメモリマットに不良メモリセルが発見されると（ｚｅｑ＝１）、そのアドレスに応じて異なるコマンドが発行される。具体的には、図１６（ｃ）に示すように、現在のエラーパターン情報Ｄ（＝Ｔｒ）が不良メモリセルＭＣ０〜ＭＣ２を示している場合、これに関連づけられたアドレスＸ１，Ｙ１により特定される不良メモリセルＭＣ３が検出されると、内部信号ｘｅｑ１，ｙｅｑ１がハイレベルとなり、ｔｒ＿ｔｏ＿ｓｑコマンドが発行される。ｔｒ＿ｔｏ＿ｓｑコマンドとは、エラーパターン情報ＤをＴｒパターンからＳｑパターンに変化させるコマンドである。また、アドレスＸ０と同じロウアドレスの不良メモリセルＭＣ４が検出されると、内部信号ｘｅｑ０がハイレベルとなり、ｔｒ＿ｔｏ＿ｓｎｃｘコマンドが発行される。ｔｒ＿ｔｏ＿ｓｎｃｘコマンドとは、エラーパターン情報ＤをＴｒパターンからＣｘパターンに変化させるとともに、新たな不良解析データＦＭＩを使用し、そのエラーパターン情報ＤをＳｎパターンに設定するコマンドである。さらに、アドレスＹ０と同じカラムアドレスの不良メモリセルＭＣ５が検出されると、内部信号ｙｅｑ０がハイレベルとなり、ｔｒ＿ｔｏ＿ｓｎｃｙコマンドが発行される。ｔｒ＿ｔｏ＿ｓｎｃｙコマンドとは、エラーパターン情報ＤをＴｒパターンからＣｙパターンに変化させるとともに、新たな不良解析データＦＭＩを使用し、そのエラーパターン情報ＤをＳｎパターンに設定するコマンドである。

これに対し、エラーパターン情報Ｄが「Ｔｒ」である場合において、内部信号ｘｅｑ０，ｙｅｑ０のいずれも活性化せず、且つ、内部信号ｘｅｑ１，ｙｅｑ１の少なくとも一方が活性化しない場合には、図１６（ｃ）に示すように、発見された不良メモリセルＭＣ６がエラーアドレス情報Ｘ０，Ｙ０のいずれとも無関係であり、且つ、メモリセルＭＣ３の位置にもないことを意味する。この場合、同じ不良解析データＦＭＩにこれら不良メモリセルの情報を集約することはできないため、ｎｏｐコマンドが発行される。ｅｘｉｔコマンドが発行されるケースについては上述の通りである。

エラーパターン情報Ｄが「Ｓｑ」である場合に同じメモリマットに不良メモリセルが発見されると（ｚｅｑ＝１）、そのアドレスに応じて異なるコマンドが発行される。具体的には、図１６（ｄ）に示すように、現在のエラーパターン情報Ｄ（＝Ｓｑ）が不良メモリセルＭＣ０〜ＭＣ３を示している場合、アドレスＸ０又はＸ１と同じロウアドレスの不良メモリセルＭＣ４又はＭＣ５が検出されると、内部信号ｘｅｑ０又はｘｅｑ１がハイレベルとなり、ｓｑ＿ｔｏ＿ｂｘｃｘ１コマンド又はｓｑ＿ｔｏ＿ｂｘｃｘ２コマンドが発行される。ｓｑ＿ｔｏ＿ｂｘｃｘ１コマンド及びｓｑ＿ｔｏ＿ｂｘｃｘ２コマンドとは、エラーパターン情報ＤをＳｑパターンからＣｘパターンに変化させるとともに、新たな不良解析データＦＭＩを使用し、そのエラーパターン情報ＤをＢｘパターンに設定するコマンドである。また、アドレスＹ０又はＹ１と同じカラムアドレスの不良メモリセルＭＣ６又はＭＣ７が検出されると、内部信号ｙｅｑ０又はｙｅｑ１がハイレベルとなり、ｓｑ＿ｔｏ＿ｂｘｃｙ１コマンド又はｓｑ＿ｔｏ＿ｂｘｃｙ２コマンドが発行される。ｓｑ＿ｔｏ＿ｂｘｃｙ１コマンド及びｓｑ＿ｔｏ＿ｂｘｃｙ２コマンドとは、エラーパターン情報ＤをＳｑパターンからＣｙパターンに変化させるとともに、新たな不良解析データＦＭＩを使用し、そのエラーパターン情報ＤをＢｙパターンに設定するコマンドである。

これに対し、エラーパターン情報Ｄが「Ｓｑ」である場合において、内部信号ｘｅｑ０，ｙｅｑ０，ｘｅｑ１，ｙｅｑ１のいずれも活性化しない場合には、図１６（ｄ）に示すように、発見された不良メモリセルＭＣ８がエラーアドレス情報Ｘ０，Ｙ０，Ｘ１，Ｙ１のいずれとも無関係であることを意味する。この場合、同じ不良解析データＦＭＩにこれら不良メモリセルの情報を集約することはできないため、ｎｏｐコマンドが発行される。ｅｘｉｔコマンドが発行されるケースについては上述の通りである。

エラーパターン情報Ｄが「Ｃｘ」である場合に同じメモリマットに不良メモリセルが発見されると（ｚｅｑ＝１）、そのアドレスに応じて異なるコマンドが発行される。具体的には、図１６（ｅ）に示すように、現在の不良解析データＦＭＩが不良メモリセルＭＣ０〜ＭＣ２を示している場合、アドレスＸ０と同じロウアドレスの不良メモリセルＭＣ３又はＭＣ４が検出されると、内部信号ｘｅｑ０がハイレベルとなり、ｃｘ＿ｔｏ＿ｃｘコマンドが発行される。ｃｘ＿ｔｏ＿ｃｘコマンドとは、エラーパターン情報ＤをＣｘのまま維持するコマンドである。図１６（ｅ）に示すメモリセルＭＣ３は、カラムアドレスがメモリセルＭＣ０のカラムアドレスＹｍｉｎとメモリセルＭＣ２のカラムアドレスＹｍａｘとの間に含まれるケースを示している。一方、図１６（ｅ）に示すメモリセルＭＣ４は、カラムアドレスがメモリセルＭＣ０のカラムアドレスＹｍｉｎとメモリセルＭＣ２のカラムアドレスＹｍａｘとの間に含まれないケースを示している。メモリセルＭＣ４のように、カラムアドレスＹｍｉｎとＹｍａｘの範囲外にある不良メモリセルが検出された場合には、後述するように、エラーアドレス情報が書き換えられる。

これに対し、エラーパターン情報Ｄが「Ｃｘ」である場合において、内部信号ｘｅｑ０が活性化しない場合には、図１６（ｅ）に示すように、発見された不良メモリセルＭＣ４がエラーアドレス情報Ｘ０と無関係であることを意味する。この場合、同じ不良解析データＦＭＩにこれら不良メモリセルの情報を集約することはできないため、ｎｏｐコマンドが発行される。ｅｘｉｔコマンドが発行されるケースについては上述の通りである。

エラーパターン情報Ｄが「Ｃｙ」である場合に不良メモリセルが発見された場合の動作は、エラーパターン情報Ｄが「Ｃｘ」である場合と同様である。

図１７は、コマンドの種類と生成される制御フラグとの関係を説明するための図である。

図１７に示すように、制御フラグは４種類設けられている。１つ目の制御フラグはインクリメントフラグｉＮｕｌｌ＿ｉｎｃであり、これが活性化すると、未使用の不良解析データＦＭＩを示すインデックスｉＮｕｌｌは、ｉＮｕｌｌ＋１にインクリメントされる。２つ目の制御フラグは分割フラグＦＭＩａ＿ｍｏｄｉｆｙであり、これが活性化すると、未使用の不良解析データＦＭＩ＜ｉＮｕｌｌ＞に対する更新が行われる。これらインクリメントフラグｉＮｕｌｌ＿ｉｎｃ及び分割フラグＦＭＩａ＿ｍｏｄｉｆｙは、ｔｒ＿ｔｏ＿ｓｎｃｘコマンド，ｔｒ＿ｔｏ＿ｓｎｃｙコマンド，ｓｑ＿ｔｏ＿ｂｘｃｘ１コマンド，ｓｑ＿ｔｏ＿ｂｘｃｘ２コマンド，ｓｑ＿ｔｏ＿ｂｘｃｙ１コマンド，ｓｑ＿ｔｏ＿ｂｘｃｙ２コマンドが発行された場合に活性化する。また、インクリメントフラグｉＮｕｌｌ＿ｉｎｃは、ｎｕｌｌ＿ｔｏ＿ｓｎコマンドが発行された場合にも活性化する。

３つ目の制御フラグは更新フラグＦＭＩ＿ｍｏｄｉｆｙであり、これが活性化すると、現在の不良解析データＦＭＩ＜ｉ＞に対する更新が行われる。更新フラグＦＭＩ＿ｍｏｄｉｆｙは、ｅｘｉｔコマンド及びｎｏｐコマンドを除く全てのコマンドに応答して活性化される。

４つ目の制御フラグはリオーダーフラグＲｅＯｒｄｅｒであり、これが活性化すると、不良解析データの並び替えが行われ、現在の不良解析データＦＭＩ＜ｉ＞が下位に繰り下げられる。リオーダーフラグＲｅＯｒｄｅｒは、分割フラグＦＭＩａ＿ｍｏｄｉｆｙが活性化される場合の他、ｂｘ＿ｔｏ＿ｃｘコマンド又はｂｙ＿ｔｏ＿ｃｙコマンドが発行された場合に活性化される。

図１８は、コマンドの種類と不良解析データＦＭＩ＜ｉ＞の更新内容との関係を説明するための図である。不良解析データＦＭＩ＜ｉ＞が更新されるのは、更新フラグＦＭＩ＿ｍｏｄｉｆｙが活性化した場合である。上述の通り、更新フラグＦＭＩ＿ｍｏｄｉｆｙは、ｅｘｉｔコマンド及びｎｏｐコマンドを除く全てのコマンドに応答して活性化される。

図１８において、「Ｄ＿ｎｅｘｔ」と表記しているのは更新後のエラーパターン情報Ｄを示す。また、「Ｘ０＿ｎｅｘｔ」、「Ｙ０＿ｎｅｘｔ」、「Ｘ１＿ｎｅｘｔ」、「Ｙ１＿ｎｅｘｔ」及び「Ｚ＿ｎｅｘｔ」、と表記しているのは、それぞれ更新後のアドレスＸ０、Ｙ０，Ｘ１，Ｙ１，Ｚを示す。また、「ＸＣ」，「ＹＣ」，「ＺＣ」とは、発見された不良メモリセルのロウアドレス、カラムアドレス及びメモリマットアドレスをそれぞれ示す。「Ｘｍｉｎ」，「Ｘｍａｘ」とは、当該不良解析データに含まれるロウアドレスのうち、最も値の小さいアドレス及び最も値の大きいアドレスをそれぞれ示す。同様に、「Ｙｍｉｎ」，「Ｙｍａｘ」とは、当該不良解析データに含まれるカラムアドレスのうち、最も値の小さいアドレス及び最も値の大きいアドレスをそれぞれ示す。

まず、ｎｕｌｌ＿ｔｏ＿ｓｎコマンドが発行された場合には、エラーパターン情報Ｄが「Ｓｎ」に更新されるとともに、当該不良メモリセルのロウアドレスＸＣ及びカラムアドレスＹＣがアドレスＸ０，Ｙ０に書き込まれる。また、アドレスＸ１，Ｙ１は、従前の値のまま更新されない。図１８において、「Ｘ１」，「Ｙ１」と表記されているのは、従前の「Ｘ１」，「Ｙ１」の値が与えられるとの意味である。「Ｘ０」，「Ｙ０」についても同様である。

ｓｎ＿ｔｏ＿ｂｘコマンドが発行された場合には、エラーパターン情報Ｄが「Ｂｘ」に更新されるとともに、当該不良メモリセルのロウアドレスＸＣ及びカラムアドレスＹＣがアドレスＸ１，Ｙ１に書き込まれる。アドレスＸ０，Ｙ０は、従前の値のまま更新されない。同様に、ｓｎ＿ｔｏ＿ｂｙコマンドが発行された場合には、エラーパターン情報Ｄが「Ｂｙ」に更新されるとともに、当該不良メモリセルのロウアドレスＸＣ及びカラムアドレスＹＣがアドレスＸ１，Ｙ１に書き込まれる。アドレスＸ０，Ｙ０は、従前の値のまま更新されない。

ｂｘ＿ｔｏ＿ｃｘコマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｘ」に更新されるとともに、アドレスＹ０，Ｙ１にそれぞれカラムアドレスの最小値Ｙｍｉｎ及びカラムアドレスの最大値Ｙｍａｘが書き込まれる。アドレスＸ０，Ｘ１は、従前の値のまま更新されない。同様に、ｂｙ＿ｔｏ＿ｃｙコマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｙ」に更新されるとともに、アドレスＸ０，Ｘ１にそれぞれロウアドレスの最小値Ｘｍｉｎ及びロウアドレスの最大値Ｘｍａｘが書き込まれる。アドレスＹ０，Ｙ１は、従前の値のまま更新されない。

ｂｘ＿ｔｏ＿ｔｒ１コマンドが発行された場合には、エラーパターン情報Ｄが「Ｔｒ」に更新されるとともに、当該不良メモリセルのロウアドレスＸＣがアドレスＸ１に書き込まれる。アドレスＸ０，Ｙ０，Ｙ１は、従前の値のまま更新されない。同様に、ｂｙ＿ｔｏ＿ｔｒ１コマンドが発行された場合には、エラーパターン情報Ｄが「Ｔｒ」に更新されるとともに、当該不良メモリセルのカラムアドレスＹＣがアドレスＹ１に書き込まれる。アドレスＸ０，Ｘ１，Ｙ０は、従前の値のまま更新されない。

ｂｘ＿ｔｏ＿ｔｒ２コマンドが発行された場合には、エラーパターン情報Ｄが「Ｔｒ」に更新されるとともに、当該不良メモリセルのロウアドレスＸＣがアドレスＸ１に書き込まれる。さらに、アドレスＸ０，Ｙ０，Ｙ１にはそれぞれ従前のアドレスＸ１，Ｙ１，Ｙ０の値が上書きされる。同様に、ｂｙ＿ｔｏ＿ｔｒ２コマンドが発行された場合には、エラーパターン情報Ｄが「Ｔｒ」に更新されるとともに、当該不良メモリセルのカラムアドレスＹＣがアドレスＹ１に書き込まれる。さらに、アドレスＸ０，Ｘ１，Ｙ０にはそれぞれ従前のアドレスＸ１，Ｙ１，Ｘ０の値が上書きされる。

ｔｒ＿ｔｏ＿ｓｎｃｘコマンド又はｓｑ＿ｔｏ＿ｂｘｃｘ１コマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｘ」に更新されるとともに、当該不良メモリセルのロウアドレスＸＣがアドレスＸ１に書き込まれ、アドレスＹ０，Ｙ１にそれぞれカラムアドレスの最小値Ｙｍｉｎ及びカラムアドレスの最大値Ｙｍａｘが書き込まれる。アドレスＸ０は、従前の値のまま更新されない。同様に、ｔｒ＿ｔｏ＿ｓｎｃｙコマンド又はｓｑ＿ｔｏ＿ｂｘｃｙ１コマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｙ」に更新されるとともに、当該不良メモリセルのカラムアドレスＹＣがアドレスＹ１に書き込まれ、アドレスＸ０，Ｘ１にそれぞれロウアドレスの最小値Ｘｍｉｎ及びロウアドレスの最大値Ｘｍａｘが書き込まれる。アドレスＹ０は、従前の値のまま更新されない。

ｔｒ＿ｔｏ＿ｓｑコマンドが発行された場合には、エラーパターン情報Ｄが「Ｓｑ」に更新される。アドレスＸ０，Ｙ０，Ｘ１，Ｙ１は、従前の値のまま更新されない。

ｓｑ＿ｔｏ＿ｂｘｃｘ２コマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｘ」に更新されるとともに、当該不良メモリセルのロウアドレスＸＣがアドレスＸ０に書き込まれ、アドレスＹ０，Ｙ１にそれぞれカラムアドレスの最小値Ｙｍｉｎ及びカラムアドレスの最大値Ｙｍａｘが書き込まれる。アドレスＸ１は、従前の値のまま更新されない。同様に、ｓｑ＿ｔｏ＿ｂｙｃｙ２コマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｙ」に更新されるとともに、当該不良メモリセルのカラムアドレスＹＣがアドレスＹ０に書き込まれ、アドレスＸ０，Ｘ１にそれぞれロウアドレスの最小値Ｘｍｉｎ及びロウアドレスの最大値Ｘｍａｘが書き込まれる。アドレスＹ１は、従前の値のまま更新されない。

ｃｘ＿ｔｏ＿ｃｘコマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｘ」のまま維持されるとともに、アドレスＹ０，Ｙ１にそれぞれカラムアドレスの最小値Ｙｍｉｎ及びカラムアドレスの最大値Ｙｍａｘが書き込まれる。アドレスＸ０，Ｘ１は、従前の値のまま更新されない。同様に、ｃｙ＿ｔｏ＿ｃｙコマンドが発行された場合には、エラーパターン情報Ｄが「Ｃｙ」のまま維持されるとともに、アドレスＸ０，Ｘ１にそれぞれロウアドレスの最小値Ｘｍｉｎ及びロウアドレスの最大値Ｘｍａｘが書き込まれる。アドレスＹ０，Ｙ１は、従前の値のまま更新されない。

図１９は、コマンドの種類と不良解析データＦＭＩ＜ｉＮｕｌｌ＞の更新内容との関係を説明するための図である。不良解析データＦＭＩ＜ｉＮｕｌｌ＞が更新されるのは、分割フラグＦＭＩａ＿ｍｏｄｉｆｙが活性化した場合である。

図１９において、「Ｄａ＿ｎｅｘｔ」とは不良解析データＦＭＩ＜ｉＮｕｌｌ＞に書き込まれるエラーパターン情報Ｄを示す。また、「Ｘ０ａ＿ｎｅｘｔ」、「Ｙ０ａ＿ｎｅｘｔ」、「Ｘ１ａ＿ｎｅｘｔ」、「Ｙ１ａ＿ｎｅｘｔ」及び「Ｚａ＿ｎｅｘｔ」、とは、それぞれ不良解析データＦＭＩ＜ｉＮｕｌｌ＞に書き込まれるアドレスＸ０、Ｙ０，Ｘ１，Ｙ１，Ｚを示す。また、「Ｘ０」，「Ｙ０」，「Ｘ１」，「Ｙ１」とは、現在の不良解析データ＜ｉ＞のアドレスＸ０、Ｙ０，Ｘ１，Ｙ１をそれぞれ示す。

まず、ｔｒ＿ｔｏ＿ｓｎｃｘコマンドが発行された場合には、エラーパターン情報Ｄが「Ｓｎ」に設定されるとともに、現在の不良解析データ＜ｉ＞のアドレスＸ１，Ｙ０がそれぞれアドレスＸ０，Ｙ０に書き込まれる。同様に、ｔｒ＿ｔｏ＿ｓｎｃｙコマンドが発行された場合には、エラーパターン情報Ｄが「Ｓｎ」に設定されるとともに、現在の不良解析データ＜ｉ＞のアドレスＸ０，Ｙ１がそれぞれアドレスＸ０，Ｙ０に書き込まれる。

また、ｓｑ＿ｔｏ＿ｂｘｃｘ１コマンドが発行された場合には、エラーパターン情報Ｄが「Ｂｘ」に設定されるとともに、現在の不良解析データ＜ｉ＞のアドレスＸ１，Ｙ０，Ｘ１，Ｙ１がそれぞれアドレスＸ０，Ｙ０，Ｘ１，Ｙ１に書き込まれる。同様に、ｓｑ＿ｔｏ＿ｂｘｃｘ２コマンドが発行された場合には、エラーパターン情報Ｄが「Ｂｘ」に設定されるとともに、現在の不良解析データ＜ｉ＞のアドレスＸ０，Ｙ０，Ｘ０，Ｙ１がそれぞれアドレスＸ０，Ｙ０，Ｘ１，Ｙ１に書き込まれる。

ｓｑ＿ｔｏ＿ｂｙｃｙ１コマンドが発行された場合には、エラーパターン情報Ｄが「Ｂｙ」に設定されるとともに、現在の不良解析データ＜ｉ＞のアドレスＸ０，Ｙ１，Ｘ１，Ｙ１がそれぞれアドレスＸ０，Ｙ０，Ｘ１，Ｙ１に書き込まれる。同様に、ｓｑ＿ｔｏ＿ｂｙｃｙ２コマンドが発行された場合には、エラーパターン情報Ｄが「Ｂｙ」に設定されるとともに、現在の不良解析データ＜ｉ＞のアドレスＸ０，Ｙ０，Ｘ１，Ｙ０がそれぞれアドレスＸ０，Ｙ０，Ｘ１，Ｙ１に書き込まれる。

以上が２次救済時における解析回路１４３の動作である。特に限定されるものではないが、解析回路１４３による上記の動作はロジック回路を用いてハードウェア的に行うことが好ましい。

次に、不良メモリセルが検出されるたびに不良解析データが更新される様子について、具体例を用いて説明する。

図１２は第１の具体例であり、（ａ）は不良メモリセルの配置及びその検出順序を示し、（ｂ）は不良メモリセルが検出されるごとに不良解析データが更新される課程を示している。本例では、解析用メモリ１４４に８つの不良解析データＦＭＩ＜０＞〜ＦＭＩ＜７＞が設けられている。

図１２（ａ）に示すように、初期状態においては全ての不良解析データＦＭＩ＜０＞〜ＦＭＩ＜７＞がリセットされている（ステップＳ３０）。そして、１つ目の不良メモリセル（ＸＡＤＤ＝４，ＹＡＤＤ＝３）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｓｎ，４，３，０，０，０｝
に設定される（ステップＳ３１）。つまり、この時点ではいわゆるシングルビット不良（Ｓｎ不良）として取り扱われる。

次に、２つ目の不良メモリセル（ＸＡＤＤ＝７，ＹＡＤＤ＝３）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｂｙ，４，３，７，３，０｝
に設定される（ステップＳ３２）。つまり、シングルビット不良（Ｓｎ不良）がカラムアドレスの一致した２ビット不良（Ｂｙ不良）に更新される。

３つ目の不良メモリセル（ＸＡＤＤ＝Ｂ，ＹＡＤＤ＝３）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｃｙ，４，３，Ｂ，３，０｝
に設定される（ステップＳ３３）。つまり、２ビット不良（Ｂｙ不良）がカラム方向のライン不良（Ｃｙ不良）に更新される。

４つ目の不良メモリセル（ＸＡＤＤ＝Ｄ，ＹＡＤＤ＝３）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｃｙ，４，３，Ｄ，３，０｝
に設定され（ステップＳ３４）、５つ目の不良メモリセル（ＸＡＤＤ＝Ｅ，ＹＡＤＤ＝３）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｃｙ，４，３，Ｅ，３，０｝
に設定される（ステップＳ３５）。この場合、カラム方向のライン不良（Ｃｙ不良）であることには変化がないが、そのアドレス情報が更新される。

６つ目の不良メモリセル（ＸＡＤＤ＝６，ＹＡＤＤ＝６）が検出されると、新たな不良解析データＦＭＩ＜１＞が使用され、その値は、
ＦＭＩ＜１＞＝｛ｓｎ，６，６，０，０，０｝
に設定される（ステップＳ３６）。つまり、カラム方向のライン不良（Ｃｙ不良）にシングルビット不良（Ｓｎ不良）が追加される。

７つ目の不良メモリセル（ＸＡＤＤ＝６，ＹＡＤＤ＝８）が検出されると、不良解析データＦＭＩ＜１＞の値は、
ＦＭＩ＜１＞＝｛Ｂｘ，６，６，６，８，０｝
に設定される（ステップＳ３７）。つまり、シングルビット不良（Ｓｎ不良）がロウアドレスの一致した２ビット不良（Ｂｘ不良）に更新される。

８つ目の不良メモリセル（ＸＡＤＤ＝６，ＹＡＤＤ＝９）が検出されると、不良解析データＦＭＩ＜１＞の値は、
ＦＭＩ＜１＞＝｛Ｃｘ，６，６，６，９，０｝
に設定される（ステップＳ３８）。つまり、２ビット不良（Ｂｘ不良）がロウ方向のライン不良（Ｃｘ不良）に更新される。

そして、９つ目の不良メモリセル（ＸＡＤＤ＝６，ＹＡＤＤ＝Ｃ）が検出されると、不良解析データＦＭＩ＜１＞の値は、
ＦＭＩ＜１＞＝｛Ｃｘ，６，６，６，Ｃ，０｝
に設定される（ステップＳ３９）。この場合、ロウ方向のライン不良（Ｃｘ不良）であることには変化がないが、そのアドレス情報が更新される。

以上の課程により、解析用メモリ１４４に格納される不良解析データは、
ＦＭＩ＜０＞＝｛ｃｙ，４，３，Ｅ，３，０｝
ＦＭＩ＜１＞＝｛ｃｘ，６，６，６，Ｃ，０｝
の２つとなる。

この場合、ＸＡＤＤ＝６を不良ワード線、ＹＡＤＤ＝３を不良ビット線とし、これらをそれぞれ冗長ワード線及び冗長ビット線に置換すればよい。つまり、図５に示すステップＳ９においては、電気ヒューズ回路１４２にＸＡＤＤ＝６，ＹＡＤＤ＝３の情報を書き込めばよい。

図１３は第２の具体例であり、（ａ）は不良メモリセルの配置及びその検出順序を示し、（ｂ）は不良メモリセルが検出されるごとに不良解析データが更新される課程を示している。本例においても、解析用メモリ１４４に８つの不良解析データＦＭＩ＜０＞〜ＦＭＩ＜７＞が設けられている。

図１３（ａ）に示すように、初期状態においては全ての不良解析データＦＭＩ＜０＞〜ＦＭＩ＜７＞がリセットされている（ステップＳ４０）。そして、１つ目の不良メモリセル（ＸＡＤＤ＝１，ＹＡＤＤ＝１）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｓｎ，１，１，０，０，０｝
に設定される（ステップＳ４１）。つまり、この時点ではいわゆるシングルビット不良（Ｓｎ不良）として取り扱われる。

次に、２つ目の不良メモリセル（ＸＡＤＤ＝４，ＹＡＤＤ＝４）が検出されると、新たな不良解析データＦＭＩ＜１＞が使用され、その値は、
ＦＭＩ＜１＞＝｛ｓｎ，４，４，０，０，０｝
に設定される（ステップＳ４２）。つまり、シングルビット不良（Ｓｎ不良）にもう一つのシングルビット不良（Ｓｎ不良）が追加される。

３つ目の不良メモリセル（ＸＡＤＤ＝７，ＹＡＤＤ＝４）が検出されると、不良解析データＦＭＩ＜１＞の値は、
ＦＭＩ＜１＞＝｛Ｂｙ，４，４，７，４，０｝
に設定される（ステップＳ４３）。つまり、一方のシングルビット不良（Ｓｎ不良）がロウアドレスの一致した２ビット不良（Ｂｘ不良）に更新される。

４つ目の不良メモリセル（ＸＡＤＤ＝４，ＹＡＤＤ＝７）が検出されると、不良解析データＦＭＩ＜１＞の値は、
ＦＭＩ＜１＞＝｛Ｔｒ，４，４，７，７，０｝
に設定される（ステップＳ４４）。つまり、２ビット不良（Ｂｘ不良）がＬ字型の３ビット不良（Ｔｒ不良）に更新される。

５つ目の不良メモリセル（ＸＡＤＤ＝７，ＹＡＤＤ＝７）が検出されると、不良解析データＦＭＩ＜１＞の値は、
ＦＭＩ＜１＞＝｛Ｓｑ，４，４，７，７，０｝
に設定される（ステップＳ４５）。つまり、Ｌ字型の３ビット不良（Ｔｒ不良）が四角形の４ビット不良（Ｓｑ不良）に更新される。

６つ目の不良メモリセル（ＸＡＤＤ＝７，ＹＡＤＤ＝Ｂ）が検出されると、新たな不良解析データＦＭＩ＜２＞が使用されるとともに、リオーダーフラグＲｅＯｒｄｅｒによって不良解析データの並べ替えが行われ、
ＦＭＩ＜０＞＝｛Ｃｘ，７，４，７，Ｂ，０｝
ＦＭＩ＜１＞＝｛Ｓｎ，１，１，０，０，０｝
ＦＭＩ＜２＞＝｛Ｂｘ，４，４，４，７，０｝
に設定される（ステップＳ４６）。つまり、四角形の４ビット不良（Ｓｑ不良）が２ビット不良（Ｂｘ不良）とロウ方向のライン不良（Ｃｘ不良）に分割される。

７つ目の不良メモリセル（ＸＡＤＤ＝７，ＹＡＤＤ＝１）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｃｘ，７，１，７，Ｂ，０｝
に設定される（ステップＳ４７）。この場合、ロウ方向のライン不良（Ｃｘ不良）であることには変化がないが、そのアドレス情報が更新される。

８つ目の不良メモリセル（ＸＡＤＤ＝４，ＹＡＤＤ＝Ｄ）が検出されると、リオーダーフラグＲｅＯｒｄｅｒによって不良解析データの並べ替えが行われ、
ＦＭＩ＜０＞＝｛Ｃｘ，４，４，４，Ｄ，０｝
ＦＭＩ＜１＞＝｛Ｃｘ，７，１，７，Ｂ，０｝
ＦＭＩ＜２＞＝｛Ｓｎ，１，１，０，０，０｝
に設定される（ステップＳ４８）。つまり、２ビット不良（Ｂｘ不良）がロウ方向のライン不良（Ｃｘ不良）に更新される。

そして、９つ目の不良メモリセル（ＸＡＤＤ＝４，ＹＡＤＤ＝１）が検出されると、不良解析データＦＭＩ＜０＞の値は、
ＦＭＩ＜０＞＝｛Ｃｘ，４，１，４，Ｄ，０｝
に設定される（ステップＳ４９）。この場合、ロウ方向のライン不良（Ｃｘ不良）であることには変化がないが、そのアドレス情報が更新される。

以上の課程により、解析用メモリ１４４に格納される不良解析データは、
ＦＭＩ＜０＞＝｛Ｃｘ，４，１，４，Ｄ，０｝
ＦＭＩ＜１＞＝｛Ｃｘ，７，１，７，Ｂ，０｝
ＦＭＩ＜２＞＝｛Ｓｎ，１，１，０，０，０｝
の３つとなる。

この場合、ＸＡＤＤ＝４，７を不良ワード線とし、且つ、ＸＡＤＤ＝１又はＹＡＤＤ１を不良ワード線又は不良ビット線として、これらをそれぞれ冗長ワード線等に置換すればよい。つまり、図５に示すステップＳ９においては、電気ヒューズ回路１４２に例えばＸＡＤＤ＝１，４，７の情報を書き込めばよい。

以上説明したように、本実施形態によれば、パッケージング後の２次救済において不良メモリセルが検出されるたびに、エラーパターン情報及びエラーアドレス情報を更新していることから、解析に必要な作業メモリの容量が大幅に減少する。これにより、半導体装置１００の内部に解析用メモリ１４４を搭載することが可能となることから、２次救済に用いる外部テスタに解析用メモリを設ける必要がなくなる。

特に、図１３に示した第２の具体例のように、発見される不良メモリセルのアドレスがランダムである場合、特許文献３に記載された方式では作業領域となる解析用メモリに大きな容量が必要となるが、本実施形態の方式によれば、発見される不良メモリセルのアドレスがランダムであっても、比較的小さい作業領域しか使用しないことから、解析用メモリ１４４の記憶容量を小さく設計することが可能となる。

図２０は、３次救済時における外部テスタ２００及び解析回路１４３の動作を説明するためのフローチャートであり、図５に示したフローチャートのステップＳ８０〜Ｓ８２に対応する。

まず、外部テスタ２００を用いて動作テストを行う（ステップＳ９０）。かかる動作テストは、実使用時における動作と同じ速度で半導体装置１００をアクセスすることにより行う。つまり、設計上の最高速度でライト動作を行った後、最高速度でリード動作を行う。外部テスタ２００は、このような動作テストの結果得られるリードデータＤＱを期待値（つまりライトデータ）と比較することにより、不良アドレスが存在するか否かを評価する（ステップＳ９１）。

その結果、不良アドレスが存在しない場合には（ステップＳ９１：ＮＯ）、処理を終了する。これに対し、不良アドレスが存在する場合（ステップＳ９１：ＹＥＳ）、外部テスタ２００からテストコマンドを発行することにより、半導体装置１００を３次救済用のテストモードにエントリーさせる（ステップＳ９２）。これにより、解析回路１４３に供給されるモード選択信号ＰＴはハイレベルとなり、解析回路１４３はデータマスク信号ＤＭに基づいて不良アドレスを受け付け可能な動作モードとなる。

次に、外部テスタ２００はデータマスク信号ＤＭをハイレベルとし（ステップＳ９３）、検出された不良アドレスを半導体装置１００に入力する（ステップＳ９５）。アドレスの入力方法はリードアクセス時と同様であり、アクティブコマンド（ＡＣＴ）に同期してバンクアドレスＢＡ及びロウアドレスＸＡＤＤを入力するとともに、リードコマンド（ＲＥＡＤ）に同期してカラムアドレスＹＡＤＤを入力する。そして、このような処理を発見された全ての不良アドレスに対して実行した後（ステップＳ９６：ＮＯ）、半導体装置１００に対して電気ヒューズへの書き込みコマンドを発行する（ステップＳ９７）。その結果、解析回路１４３を介して解析用メモリ１４４に格納された不良アドレスが電気ヒューズ回路１４２に書き込まれる。

以上により３次救済が完了する。このように、３次救済は、１次救済及び２次救済が完了した後、高速な外部テスタ２００を用いて行われる。このため、高速アクセス時にのみ発現する不良を発見できるとともに、このような不良が存在するアドレスを救済することが可能となる。上述の通り、３次救済において不良アドレスが発見されるケースは稀であることから、外部テスタ２００に大容量の解析用メモリを搭載する必要もない。

図２１は、複数の半導体装置１００に対する３次救済を並列に行う方法を説明するための模式的なブロック図である。

図２１に示すように、複数の半導体装置１００に対して３次救済を並列に行う場合、各半導体装置１００のアドレス端子１１２、コマンド端子１２０、コントロール端子１２１及びクロック端子１２２を外部テスタ２００に共通接続する。一方、データ系端子１３１については、半導体装置１００ごとに個別の配線を用いて外部テスタ２００に接続する。この状態で動作テストを行うと、各半導体装置１００は互いに同じ動作を行う。しかしながら、各半導体装置１００に存在し得る不良アドレスは互いに異なるため、各半導体装置１００は不良のあるアドレスがアクセスされる度に誤ったリードデータＤＱを出力する。リードデータＤＱは各半導体装置１００に個別の配線を介して外部テスタ２００に供給されるため、外部テスタ２００は半導体装置１００ごとに不良アドレスを検出することができる。

図２２は、複数の半導体装置１００に対する３次救済を並列に行う場合の動作を説明するためのフローチャートである。

まず、３次救済の対象となる複数の半導体装置１００と外部テスタ２００を図２１に示すように接続し、並列に動作テストを行う（ステップＳ９０）。かかる動作テストは、設計上の最高速度で行う。そして外部テスタ２００は、不良のある半導体装置１００が存在するか否かを評価する（ステップＳ９１ａ）。

その結果、不良のある半導体装置１００が存在しない場合には（ステップＳ９１ａ：ＮＯ）、処理を終了する。これに対し、不良のある半導体装置１００が存在する場合（ステップＳ９１ａ：ＹＥＳ）、外部テスタ２００からテストコマンドを発行することにより、全ての半導体装置１００を３次救済用のテストモードにエントリーさせる（ステップＳ９２）。

次に、外部テスタ２００は不良のある半導体装置１００の一つに対し、データマスク信号ＤＭをハイレベルとし（ステップＳ９３ａ）、検出された不良アドレスを出力する（ステップＳ９５）。かかる不良アドレスは全ての半導体装置１００に入力されるが、これが有効となるのはデータマスク信号ＤＭがハイレベルである半導体装置１００に限られるため、データマスク信号ＤＭがローレベルである他の半導体装置１００においては無視される。このような処理を当該半導体装置１００において発見された全ての不良アドレスに対して実行した後（ステップＳ９６：ＮＯ）、電気ヒューズへの書き込みコマンドを発行する（ステップＳ９７）。その結果、解析回路１４３を介して解析用メモリ１４４に格納された不良アドレスが電気ヒューズ回路１４２に書き込まれる。

以上の処理を不良の発見された全ての半導体装置１００に対して個々に実行し、全ての半導体装置１００に対して上記の処理が完了すると（ステップＳ９９：ＮＯ）、一連の３次救済が完了する。このように、本実施形態では、データマスク信号ＤＭを用いてデバイスの選択を行っていることから、複数の半導体装置１００に対して３次救済を並列に実行することができる。

次に、本発明の好ましい第２の実施形態について説明する。本実施形態は、積層された複数の半導体チップが同じパッケージにパッケージングされた積層型の半導体装置に本発明を適用した例である。

図２３は、本発明の好ましい第２の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図２３に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。

コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。

一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。

インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図２３には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。

図２３に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。

コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図２３に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２４（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２４（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。

これに対し、一部の貫通電極ＴＳＶについては、図２４（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。

さらに他の一部の貫通電極ＴＳＶについては、図２４（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。

このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２４（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２４（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２４（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２４（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２４（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。

図２５は、図２４（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。

図２５に示すように、貫通電極ＴＳＶ１はシリコン基板１８０及びその表面の層間絶縁膜１８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング１８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図２５に示す例では絶縁リング１８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板１８０との間の静電容量が低減されている。

シリコン基板１８０の裏面側における貫通電極ＴＳＶ１の端部１８３は、裏面バンプ１８４で覆われている。裏面バンプ１８４は、下層のコアチップに設けられた表面バンプ１８５と接する電極である。表面バンプ１８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部１８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ１８５と裏面バンプ１８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図２６は、図２４（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。

図２６に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図２５に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２４に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２４に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。

図２７は、図２４（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。

図２７に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図２７では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図２８に示すように循環的に接続される。図２８において実線で示しているのは表面バンプ１８５であり、破線で示しているのは裏面バンプ１８４である。図２８に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ１８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ１８４−０〜１８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。

図２９は、半導体装置１０の回路構成を示すブロック図である。

図２９に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｆ、アドレス端子１３ａ〜１３ｃ、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、電源端子１７ａ，１７ｂ及びデータマスク端子１８が含まれている。これら外部端子のうち、電源端子１７ａ，１７ｂを除く外部信号端子は、全てインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。

まず、これら外部端子とフロントエンド機能を有するインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。

クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するためのものである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。

コマンド端子１２ａ〜１２ｆは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、オンダイターミネーション信号ＯＤＴ、及びリセット信号／ＲＥＳＥＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コントロールロジック３２に供給される。コントロールロジック３２には、レイテンシコントローラ３２ａ及びコマンドデコーダ３２ｂが含まれており、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶバッファ３４及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。

アドレス端子１３ａはバンクアドレスＢＡ０〜ＢＡ２が供給される端子であり、アドレス端子１３ｂはアドレス信号Ａ０〜Ａ（Ｎ−３）が供給される端子であり、アドレス端子１３ｃはアドレス信号ＡＮ〜Ａ（Ｎ−２）が供給される端子である。供給されたアドレス信号Ａ０〜ＡＮ，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、コントロールロジック３２及び層アドレスバッファ４８に供給される。層アドレスバッファ４８は、貫通電極ＴＳＶ１を介して層アドレス（レイヤ情報）ＥＸＡをコアチップＣＣ０〜ＣＣ７に共通に供給する役割を果たす。また、モードレジスタセットにエントリーしている場合には、コントロールロジック３２に供給されたアドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、バンクアドレスＢＡ０〜ＢＡ２については、コントロールロジック３２によってデコードされ、これにより得られるバンク選択信号がＦＩＦＯ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。

データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ７の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。さらに、データマスク端子１８は、データマスク信号ＤＭが供給される端子である。これらデータ入出力端子１４、データストローブ端子１５ａ，１５ｂ及びデータマスク端子１８は、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。データマスク端子１８を介して供給されるデータマスク信号ＤＭは、解析回路８２ａにも供給される。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ７及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コントロールロジック３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。

キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コントロールロジック３２よりキャリブレーション信号ＺＱＣが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。

入出力バッファ回路２３は、ＦＩＦＯ回路２５に接続されている。ＦＩＦＯ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路部（不図示）とマルチプレクサ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、ＦＩＦＯ回路２５と入出力バッファ回路２３との間はシリアル接続であり、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。ＦＩＦＯ回路２５が出力するパラレルなライトデータは、ＴＳＶバッファ２６を介してコアチップＣＣ０〜ＣＣ７に供給され、コアチップＣＣ０〜ＣＣ７から出力されるパラレルなリードデータは、ＴＳＶバッファ２６を介してＦＩＦＯ回路２５に供給される。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。

このように、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。

更に、ＦＩＦＯ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップＩＦを試験することを意味する。インターフェースチップＩＦに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、ＦＩＦＯ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。

電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。

層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は８個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を８ビット（ＤＱ０〜ＤＱ７）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、例えば４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。

また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２４（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。

さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶ３を介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２４（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。

さらに、インターフェースチップＩＦには、電気ヒューズ回路８３が設けられている。電気ヒューズ回路８３は、アセンブリ後に発見された不良を冗長回路によって置換するために必要な情報が記憶される回路である。電気ヒューズ回路８３に記憶される情報としては、少なくとも、貫通電極ＴＳＶの不良に関する情報と、コアチップＣＣ０〜ＣＣ７内のメモリセルの不良に関する情報が含まれる。貫通電極ＴＳＶの不良については、ＴＳＶバッファ２６，３４によって他の貫通電極ＴＳＶに置換することによって救済されるが、これに関しては本発明の要旨と直接関係がないため、詳細な説明は省略する。貫通電極ＴＳＶの不良は、ＤＦＴ回路８１を用いて検出され、電気ヒューズ回路８３にプログラムされる。

電気ヒューズ回路８３には、置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスが記憶される。置換先となる冗長ワード線又は冗長ビット線は、当該コアチップＣＣ０〜ＣＣ７に含まれる冗長ワード線又は冗長ビット線が使用される。

電気ヒューズ回路８３に記憶される情報のうちメモリセルの不良アドレスに関する情報は、シリアライザ８４によってシリアルデータＡＬＤにシリアル変換された後、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に転送される。図２９に示すように、不良アドレスの転送は、ＴＳＶ自体の不良によって転送不能となることを防止すべく、複数の貫通電極ＴＳＶが並列に用いられている。その他、置換できない貫通電極ＴＳＶを使用する信号、例えば、層アドレスＥＸＡや後述する判定信号Ｐ／Ｆなどに対しても、複数の貫通電極ＴＳＶが並列に用いられる。

電気ヒューズ回路８３へのプログラムは、解析回路８２ａ及び解析用メモリ８２ｂを用いて行われる。解析回路８２ａ及び解析用メモリ８２ｂは、それぞれ図１に示した解析回路１４３及び解析用メモリ１４４に相当する。解析回路８２ａはＤＦＴ回路３７の出力である信号ＦＥＮＴにより活性化され、２次救済時（モード選択信号ＰＴ＝ロー）においては、コントロールロジック３２より供給されるアドレスと、コアチップＣＣ０〜ＣＣ７より供給される判定信号Ｐ／Ｆに基づき、不良のあるメモリセルの出現パターンを解析する。解析は、不良のあるメモリセルをワード線単位又はビット線単位で置換した場合に、もっとも効率よく置換可能なパターンを特定する。このことは、電気ヒューズ回路８３により記憶されるアドレスがメモリセル単位のアドレスではなく、ワード線単位又はビット線単位のアドレスであることを意味する。ワード線単位又はビット線単位での置換は、コアチップＣＣ０〜ＣＣ７の製造時においてウェハ状態で行われ、ウェハ状態での置換に用いられなかった残余の冗長ワード線又は冗長ビット線が電気ヒューズ回路８３によって使用されることになる。よって、解析回路８２ａは、フェイルメモリ・リペア・アナライザである。また、解析回路８２ａは、３次救済時（モード選択信号ＰＴ＝ハイ）においては、データマスク信号ＤＭがハイレベルである期間にコントロールロジック３２より供給されるアドレスを解析用メモリ８２ｂに出力する。モード選択信号ＰＴは、ＤＦＴ回路３７より出力される。

一方、電気ヒューズ回路８３にプログラムされた情報の読み出しは、ロード回路８５を用いて行われる。ロード回路８５は、電気ヒューズ回路８３にプログラムされた情報の読み出しを行うとともに、タイミング信号ＡＬＦＬ，ＡＬＣＫを生成することにより、シリアライザ８４とコアチップＣＣ０〜ＣＣ７との同期を取る役割を果たす。

以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。

図２９に示すように、バックエンド機能を有するコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに非排他制御で独立に動作することができる。半導体装置１０の外部（半導体装置１０を制御する外部のコントローラ）からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。但し、半導体装置１０の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２９においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。

メモリセルアレイ５０には、複数の冗長ワード線ＲＷＬに接続された冗長セルＲＭＣからなるロウ冗長アレイ５０ａと、複数の冗長ビット線ＲＢＬに接続された冗長セルＲＭＣからなるカラム冗長アレイ５０ｂを有している。ロウ冗長アレイ５０ａは、アクセスが要求されたメモリセルが不良ワード線に属している場合に代替アクセスされ、カラム冗長アレイ５０ｂは、アクセスが要求されたメモリセルが不良ビット線に属している場合に代替アクセスされる。このような代替アクセスは、上述した電気ヒューズ回路８３又は後述する光学ヒューズ回路５５，５７に記憶されたアドレスに対してアクセスが要求された場合に行われる。

ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。

ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶ１を介して供給されるアドレス信号は、ＴＳＶレシーバ３５及びコントロールロジック６３を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３から内部リフレッシュコマンドが発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。

ロウデコーダ５１には、図示しないアドレス比較回路が含まれており、ロウ制御回路６１より供給されるロウアドレスと不良アドレスラッチ回路５６に保持されたアドレスとの比較を行う。不良アドレスラッチ回路５６は、光学ヒューズ回路５５から読み出された不良ロウアドレスをラッチする回路である。不良アドレスラッチ回路５６には、光学ヒューズ回路５５から読み出された不良ロウアドレスをラッチする回路のみならず、電気ヒューズ回路８３から読み出された不良ロウアドレスをラッチする回路も含まれている。そして、ロウデコーダ５１による比較の結果、両アドレスが一致した場合には、ロウアドレスが示すワード線の代わりに、ロウ冗長アレイ５０ａに含まれる冗長ワード線に対してアクセスを行う。これに対し、両アドレスが不一致である場合には、ロウアドレスが示すワード線をそのままアクセスする。

光学ヒューズ回路５５には複数のヒューズセットが含まれており、各ヒューズセットがロウ冗長アレイ５０ａ内の複数の冗長ワード線にそれぞれ対応している。つまり、あるヒューズセットにあるロウアドレスがプログラムされている場合、当該ロウアドレスに対するアクセスが要求されると、当該ヒューズセットに対応づけられた冗長ワード線に対してアクセスが行われる。さらに、光学ヒューズ回路５５に含まれる一部のヒューズセットについては、電気ヒューズ回路８３に含まれるヒューズセットと一対一に対応している。したがって、光学ヒューズ回路５５に含まれる一部のヒューズセットによって置換先として指定される冗長ワード線は、電気ヒューズ回路８３に含まれるヒューズセットによっても置換先として指定され得る。ただし、光学ヒューズ回路５５と電気ヒューズ回路８３が競合することはなく、一つの冗長ワード線は、光学ヒューズ回路５５に含まれるヒューズセット及び電気ヒューズ回路８３に含まれるヒューズセットのいずれか一方によって置換先として使用される。

カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。

カラムデコーダ５２には、図示しないアドレス比較回路が含まれており、カラム制御回路６２より供給されるカラムアドレスと不良アドレスラッチ回路５８に保持されたアドレスとの比較を行う。不良アドレスラッチ回路５８は、光学ヒューズ回路５７から読み出された不良カラムアドレスをラッチする回路である。不良アドレスラッチ回路５８には、光学ヒューズ回路５５から読み出された不良カラムアドレスをラッチする回路のみならず、電気ヒューズ回路８３から読み出された不良カラムアドレスをラッチする回路も含まれている。そして、カラムデコーダ５２による比較の結果、両アドレスが一致した場合には、カラムアドレスが示すビット線の代わりに、カラム冗長アレイ５０ｂに含まれる冗長ビット線に対してアクセスを行う。これに対し、両アドレスが不一致である場合には、カラムアドレスが示すビット線をそのままアクセスする。ビット線へのアクセスは、センス回路５３内の対応するセンスアンプＳＡを選択することにより行う。

光学ヒューズ回路５７には複数のヒューズセットが含まれており、各ヒューズセットがカラム冗長アレイ５０ｂ内の複数の冗長ビット線にそれぞれ対応している。つまり、あるヒューズセットにあるカラムアドレスがプログラムされている場合、当該カラムアドレスに対するアクセスが要求されると、当該ヒューズセットに対応づけられた冗長ビット線に対してアクセスが行われる。さらに、光学ヒューズ回路５７に含まれる一部のヒューズセットについては、電気ヒューズ回路８３に含まれるヒューズセットと一対一に対応している。したがって、光学ヒューズ回路５５に含まれる一部のヒューズセットによって置換先として指定される冗長ビット線は、電気ヒューズ回路８３に含まれるヒューズセットによっても置換先として指定され得る。ただし、光学ヒューズ回路５７と電気ヒューズ回路８３が競合することはなく、一つの冗長ビット線は、光学ヒューズ回路５７に含まれるヒューズセット及び電気ヒューズ回路８３に含まれるヒューズセットのいずれか一方によって置換先として使用される。

カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶバッファ２７及びＴＳＶを介してパラレルに接続される。また、データコントロール回路５４には、テスト動作時におけるパス／フェイル判定を行い、そのパス／フェイル判定の結果を判定信号Ｐ／Ｆとして出力するテスト回路５４ａが含まれる。

コントロールロジック回路６３は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるアドレス信号の一部である層アドレスＥＸＡと、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。インターフェースチップＩＦから供給される層アドレスＥＸＡは、入力レシーバ４９を介してコアチップＣＣ０〜ＣＣ７に入力される。

層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２４（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。

層アドレス発生回路４６には、不活性化回路３６から不良チップ信号ＤＥＦ２が供給される。不活性化回路３６は、貫通電極ＴＳＶ３を介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦ１が供給されると活性化する回路である。不良チップ信号ＤＥＦ１は、図２４（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦ１は、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦ２はコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦ２が活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。

また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。

さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７２が設けられている。内部電圧発生回路７２には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７２はこれを受けて各種内部電圧を生成する。内部電圧発生回路７２により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。

以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。

テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。

テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路２９及びテスト用のＦＩＦＯ回路２８も設けられている。テスト時においては、コアチップＣＣ０〜ＣＣ７に含まれるＤＦＴ回路６６が用いられる。

以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、例えば１Ｇｂのコアチップが８枚積層された構成を有していることから、この場合、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。但し、本発明においてコアチップの記憶容量については特に限定されない。

次に、コアチップＣＣ０〜ＣＣ７に含まれる不良セルの置換方法について説明する。

不良セルの置換は、半導体装置１０の製造段階において３回行われる。１回目はウェハプロセスにおいて行われ、２回目及び３回目はアセンブリプロセスにおいて行われる。ウェハプロセスにおける置換は、ウェハプロセスで発生した欠陥をリペアするために、光学ヒューズ５５，５７を用いて行われ、アセンブリプロセスにおける置換は、アセンブリプロセスで発生した欠陥をリペアするために、電気ヒューズ回路８３を用いて行われる。つまり、ウェハプロセスにおける置換では、当該コアチップＣＣ０〜ＣＣ７自体に不良アドレスが記憶されるのに対し、アセンブリプロセスにおける置換では、インターフェースチップＩＦに不良アドレスが記憶される。

図３０は、コアチップＣＣ０〜ＣＣ７に含まれる不良セルの置換方法を説明するためのフローチャートである。

まず、ウェハ状態のコアチップＣＣ０〜ＣＣ７に対して動作テストを行い、不良アドレスを検出する（ステップＳ５０）。検出された不良アドレスは半導体装置１０外のテスタ内で解析され、置換データが特定される。置換データとは、置換元のワード線又はビット線と、置換先のワード線又はビット線を特定する情報である。置換元のワード線又はビット線はロウアドレス又はカラムアドレスによって特定され、置換先のワード線又はビット線は光学ヒューズ回路５５，５７内の使用するヒューズセットのアドレスによって特定される。

次に、置換データに基づき、光学ヒューズ回路５５，５７に対するプログラムを行う（ステップＳ５１）。具体的には、レーザトリマーを用いてレーザービームを照射することにより、光学ヒューズ回路５５，５７に含まれる所定のヒューズセットに置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスをプログラムする。ステップＳ５０，Ｓ５１は１次救済に相当する。このようにしてウェハプロセスにおける置換作業が完了すると、ウェハが個片化される（ステップＳ５２）。一方、インターフェースチップＩＦについては、コアチップＣＣ０〜ＣＣ７とは別工程で作製する（ステップＳ５３）

次に、個片化されたコアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦを互いに積層し、図２３に示すようにパッケージングする（ステップＳ５４）。パッケージングした後、２回目の動作テストを行い、不良アドレスを検出する（ステップＳ５５）。積層するコアチップＣＣ０〜ＣＣ７は、ウェハ状態で行った１回目の動作テスト及びこれに基づいた不良セルの置換によってすべてのアドレスが正常にアクセス可能であることが保証されているが、パッケージング時に生じる負荷やバーインテストによる負荷によって、新たな不良アドレスが生じている可能性がある。２回目の動作テストは、このような１回目の動作テストの終了後に生じた新たな不良アドレスを検出し、これを救済するために行う。２回目の動作テストは、解析回路８２ａ及び解析用メモリ８２ｂを用いて行う。

次に、検出された不良アドレスに基づき、電気ヒューズ回路８３に対するプログラムを行う（ステップＳ５６）。具体的には、電気ヒューズ回路８３に含まれる電気ヒューズコントローラ（後述）を用いて高電圧を印可することにより、電気ヒューズ回路８３に含まれるヒューズセットに置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスをプログラムする。ステップＳ５５，Ｓ５６は２次救済に相当する。

２次救済が完了した後、３回目の動作テストを行い、不良アドレスを検出する（ステップＳ５７）。２次救済が完了した半導体装置１０は、拡散工程にて生じた不良アドレス及びアセンブリ工程にて生じた不良アドレスが救済されているが、１次救済及び２次救済における動作テストは設計上の最高速度でアクセスした結果ではないため、高速アクセスを行った場合にのみ発現する不良アドレスが存在する可能性がある。３回目の動作テストは、このような未発見の不良アドレスを検出し、これを救済するために行う。３回目の動作テストは、外部テスタ２００を用いて行う。

次に、検出された不良アドレスに基づき、電気ヒューズ回路８３に対するプログラムを行う（ステップＳ５８）。かかる工程は、２次救済と同様であり、電気ヒューズコントローラを用いて高電圧を印可することにより、電気ヒューズ回路８３に含まれるヒューズセットに置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスをプログラムする。ステップＳ５７，Ｓ５８は２次救済に相当する。これにより、一連の置換動作が完了し、半導体装置１０が良品として出荷される。

図３１は、図３０に示したステップＳ５５，Ｓ５６（２次救済）の動作をより詳細に説明するためのフローチャートである。

まず、コアチップＣＣ０〜ＣＣ７のいずれかを選択し（ステップＳ６０）、動作テストを行う（ステップＳ６１）。動作テストにおけるパス／フェイル判定は、当該コアチップＣＣ０〜ＣＣ７内のデータコントロール回路５４（テスト回路５４ａ）によって行われる。その結果得られる判定信号Ｐ／Ｆは、貫通電極ＴＳＶ１を介してインターフェースチップＩＦ内の解析回路８２ａに転送され、解析回路８２ａによって解析される（ステップＳ６２）。解析回路８２ａは、発見された全ての不良セルをより少ない数の冗長ワード線又は冗長ビット線によって置換できるよう、不良アドレスの解析を行うことによって、置換データを生成する。具体的な解析方法については、第１の実施形態において詳細に説明したとおりである。置換データに含まれる置換先のワード線又はビット線に関する情報は、電気ヒューズ回路８３内の使用するヒューズセットのアドレスによって特定される。

解析の結果、全てのヒューズセットを使用しても置換を行うことができない場合（ステップＳ６３：ＮＯ）、当該半導体装置１０は不良品として取り扱われる（ステップＳ６７）。さらに、電気ヒューズ回路８３内のヒューズセットを使用して置換を行うことができる場合であっても、電気ヒューズ回路８３内の使用すべきヒューズセットが、すでに光学ヒューズ回路５５，５７内のすでに使用されているヒューズセットに割り当てられている場合にも（ステップＳ６４：ＮＯ）、当該半導体装置１０は不良品として取り扱われる（ステップＳ６７）。これらのいずれでもない場合は、電気ヒューズ回路８３内の所定のヒューズセットに対して、置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスをプログラムする（ステップＳ６５）。これにより、当該コアチップにおいて新たに生じた不良アドレスが救済される。

そして、このような動作を全てのコアチップＣＣ０〜ＣＣ７に対して順次行い、全てのコアチップＣＣ０〜ＣＣ７に対して上記の動作が完了すると（ステップＳ６６：ＹＥＳ）、２次救済が完了する。

図３２は、図３０に示したステップＳ５７，Ｓ５８（３次救済）の動作をより詳細に説明するためのフローチャートである。

まず、３次救済の対象となる複数の半導体装置１０と外部テスタ２００を図２１に示すように接続し、並列に動作テストを行う（ステップＳ９０）。かかる動作テストは、設計上の最高速度で行う。そして外部テスタ２００は、不良のある半導体装置１０が存在するか否かを評価する（ステップＳ９１ａ）。

その結果、不良のある半導体装置１０が存在しない場合には（ステップＳ９１ａ：ＮＯ）、処理を終了する。これに対し、不良のある半導体装置１０が存在する場合（ステップＳ９１ａ：ＹＥＳ）、外部テスタ２００からテストコマンドを発行することにより、全ての半導体装置１０を３次救済用のテストモードにエントリーさせる（ステップＳ９２）。

次に、外部テスタ２００は不良のある半導体装置１０の一つに対し、データマスク信号ＤＭをハイレベルとし（ステップＳ９３ａ）、コアチップＣＣ０〜ＣＣ７のいずれかを層アドレスによって選択する（ステップＳ９４）とともに、検出された不良アドレスを出力する（ステップＳ９５）。かかる不良アドレスは全ての半導体装置１０に入力されるが、これが有効となるのはデータマスク信号ＤＭがハイレベルである半導体装置１０に限られるため、データマスク信号ＤＭがローレベルである他の半導体装置１０においては無視される。また、データマスク信号ＤＭがハイレベルである半導体装置１０においても、全てのコアチップＣＣ０〜ＣＣ７に不良アドレスが入力されるが、これが有効となるのは層アドレスにより選択されたコアチップＣＣ０〜ＣＣ７のいずれかに限られるため、他のコアチップにおいては無視される。

このような処理を当該半導体装置１０の当該コアチップにおいて発見された全ての不良アドレスに対して実行した後（ステップＳ９６：ＮＯ）、電気ヒューズへの書き込みコマンドを発行する（ステップＳ９７）。その結果、解析回路８２ａを介して解析用メモリ８２ｂに格納された不良アドレスが電気ヒューズ回路８３に書き込まれる。

以上の処理を不良の発見された全てのコアチップに対して個々に実行し、全てのコアチップに対して上記の処理が完了すると（ステップＳ９８：ＮＯ）、当該半導体装置１０に対する３次救済が完了する。そして、これらの処理を不良の発見された全ての半導体装置１０に対して個々に実行し、全ての半導体装置１０に対して上記の処理が完了すると（ステップＳ９９：ＮＯ）、一連の３次救済が完了する。

以上により一連の置換動作が完了し、半導体装置１０が良品として出荷される。

図３３は、電気ヒューズ回路８３にプログラムされた置換データのロード動作を説明するためのフローチャートである。

置換データのロード動作は、コマンド端子１２ｆに供給されるリセット信号／ＲＥＳＥＴがハイレベルに変化したことに応答して行われる（ステップＳ７１）。リセット信号／ＲＥＳＥＴがハイレベルに変化すると、インターフェースチップＩＦに含まれるロード回路８５が活性化し、電気ヒューズ回路８３にプログラムされた置換データが読み出される（ステップＳ７２）。電気ヒューズ回路８３から読み出された置換データは、シリアライザ８４によってシリアル変換され、ＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に転送される（ステップＳ７３）。シリアライザ８４によって置換データを転送する際には、層アドレスバッファ４８によって層アドレスＥＸＡも同時に転送される。これにより、各コアチップＣＣ０〜ＣＣ７に対して共通に供給される置換データは、層アドレスＥＸＡが示すコアチップに対してのみ有効となり、当該コアチップに含まれる不良アドレスラッチ回路５６，５８にラッチされる。そして、全ての置換データをそれぞれ対応するコアチップＣＣ０〜ＣＣ７に転送完了すると、一連の転送動作が完了する（ステップＳ７４）。

図３４は、電気ヒューズ回路８３の構成をより詳細に示すブロック図である。

図３４に示すように、電気ヒューズ回路８３はバンクごとに設けられている。本実施形態では８バンク構成であることから、電気ヒューズ回路８３は８つの電気ヒューズ回路８３−０〜８３−７に分かれており、それぞれバンク０〜バンク７に対応している。電気ヒューズ回路８３−０〜８３−７はそれぞれ同じ回路構成を有しているため、図３４においては、代表して電気ヒューズ回路８３−０の回路構成のみを図示している。

電気ヒューズ回路８３−０には、それぞれコアチップＣＣ０〜ＣＣ７に割り当てられた複数のヒューズセット８３−００〜８３−０７が含まれている。ヒューズセット８３−００〜８３−０７のそれぞれには、ロウアドレス用及びカラムアドレス用の複数のヒューズセットが含まれている。各ヒューズセットにはそれぞれ対応するコントロール回路８３ａが割り当てられており、電気ヒューズコントローラ８３ｂによる制御のもと、ヒューズセットに対する書き込み及び読み出しが行われる。ヒューズセットに書き込むべきデータ及びヒューズセットから読み出されたデータは、転送制御回路８３ｃを介して送受信される。

各ヒューズセットは、複数の電気ヒューズによって構成されている。電気ヒューズとは、電気的に書き込み可能な記憶素子であり、不揮発性かつ不可逆性のワンタイムＲＯＭであることが好ましい。ワンタイムＲＯＭとしては、高電圧の印可による絶縁破壊（絶縁膜の破壊）の有無によってデータを記憶するアンチヒューズ素子を好ましく用いることができる。

転送制御回路８３ｃを介して読み出されたデータは、シリアライザ８４によってシリアル変換された後、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に転送される。また、電気ヒューズ回路８３に書き込むべきデータは、コントロールロジック３２及び解析用メモリ８２ｂから与えられ、電気ヒューズコントローラ８３ｂによる制御のもと、所定のヒューズセットにプログラムされる。したがって、電気ヒューズコントローラ８３ｂは電気ヒューズセットに対するプログラムを行うプログラム回路として機能する。

図３５は、不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。

図３５に示すように、不良アドレスラッチ回路５６は、光学ヒューズ回路５５から読み出された置換データをラッチするラッチ回路５６ａと、電気ヒューズ回路８３から読み出された置換データをラッチするラッチ回路５６ｂを備えている。ラッチ回路５６ｂの前段には、データコントロール回路５６ｃとデータラッチ回路５６ｄが設けられており、これら回路５６ｃ，５６ｄの制御により、ＴＳＶを介してインターフェースチップＩＦから転送された置換データがラッチ回路５６ｂにラッチされる。

ラッチ回路５６ａの出力とラッチ回路５６ｂの出力は、選択回路５６ｅに供給される。選択回路５６ｅは、ラッチ回路５６ａの出力とラッチ回路５６ｂの出力のいずれか一方を選択する回路であり、選択された置換データがロウデコーダ５１に供給される。選択回路５６ｅによる選択は、後述するフラッグ情報に基づいて行われる。ロウデコーダ５１にはアドレス比較回路５１ａが設けられており、選択回路５６ｅによって選択された置換データとアクセスが要求されたロウアドレスとの比較が行われる。その結果、両者が一致した場合には、ロウアドレスが示すワード線の代わりに、ロウ冗長アレイ５０ａに含まれる冗長ワード線に対してアクセスが行われる。これに対し、両アドレスが不一致である場合には、ロウアドレスが示すワード線をそのままアクセスする。

カラム側の不良アドレスラッチ回路５８についても、上記の不良アドレスラッチ回路５６と同様の回路構成を有しているため、重複する説明は省略する。

上述の通り、インターフェースチップＩＦから転送される置換データは、各コアチップＣＣ０〜ＣＣ７に対して共通に供給されるため、各コアチップＣＣ０〜ＣＣ７は、転送された置換データを取り込むべきか否かを判断するために層アドレスＥＸＡが必要となる。このため、図３６に示すように、置換データを各コアチップＣＣ０〜ＣＣ７に転送する際には、層アドレスＥＸＡも同時に転送される。これにより、各コアチップＣＣ０〜ＣＣ７に対して共通に供給される置換データは、層アドレスＥＸＡが示すコアチップに対してのみ有効となる。つまり、層アドレスＥＸＡが各コアチップＣＣ０〜ＣＣ７に固有の層アドレスＬＩＤと一致した場合のみ、データコントロール回路５６ｃ及びデータラッチ回路５６ｄは有効となり、転送された置換データをラッチ回路５６ｂに対して書き込む処理を行う。一連の転送動作は、インターフェースチップＩＦ内で生成された内部クロック信号ＩＣＬＫに同期して行われる。

図３７は、電気ヒューズ回路８３及び不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。

すでに説明したように、バンクごとに電気ヒューズ回路８３−０〜８３−７に分かれており、各電気ヒューズ回路８３−０〜８３−７はそれぞれコアチップＣＣ０〜ＣＣ７に割り当てられた複数の電気ヒューズセット８３−００〜８３−０７が含まれている。図３７に示すように、電気ヒューズセット８３−００には、Ｘ＋１個のヒューズセットが含まれており、これにより、Ｘ＋１個のロウアドレス（又はカラムアドレス）を記憶することができる。

一方、図３７に示すように、不良アドレスラッチ回路５６にはＮ＋１個のラッチ回路５６ａと、Ｘ＋１個のラッチ回路５６ｂが設けられている。Ｎ＋１個のラッチ回路５６ａは、それぞれ０番目〜Ｎ番目の光学ヒューズセットに対応している。このうち、０番目〜Ｎ−１−Ｘ番目の光学ヒューズセットに対応するラッチ回路５６ａは、ペアとなるラッチ回路５６ｂを有しておらず、したがって、これに対応する選択回路５６ｅは存在しない。

これに対し、０番目〜Ｎ−Ｘ番目の光学ヒューズセットに対応するラッチ回路５６ａには、ペアとなるラッチ回路５６ｂが存在する。具体的には、０番目〜Ｎ−Ｘ番目の光学ヒューズセットには、それぞれＸ番目〜０番目の電気ヒューズセットに対応するラッチ回路５６ｂが割り当てられている。したがって、これらラッチ回路５６ａ，５６ｂに対しては選択回路５６ｅが割り当てられ、いずれか一方の出力が選択される。インターフェースチップＩＦから転送された置換データは、ヒューズ選択回路５６ｓの制御により、指定されたラッチ回路５６ｂにラッチされる。

これらラッチ回路５６ａ，５６ｂの出力はアドレス比較回路５１ａに供給され、アクセスが要求されたアドレスと一致すると、対応する冗長ワード線ＲＷＬに対してアクセスが行われる。

図３８は、光学ヒューズ回路５５の選択順序と、電気ヒューズ回路８３の選択順序との関係を説明するための図である。

すでに説明したように、光学ヒューズ回路５５へのプログラムは図３０に示したステップＳ５１にて行われ、電気ヒューズ回路８３へのプログラムは図３０に示したステップＳ５６，Ｓ５８にて行われる。つまり、光学ヒューズ回路５５へのプログラムが先に行われ、ステップＳ１１にて使用されなかった残余のヒューズセットを電気ヒューズ回路８３にて代替使用する構成である。したがって、光学ヒューズ回路５５により選択される冗長ワード線と電気ヒューズ回路８３により選択される冗長ワード線が競合することは許されない。このような競合を防止し、且つ、残余のヒューズセットを電気ヒューズ回路８３にてより効率よく代替使用すべく、本実施形態では、図３８に示すように、光学ヒューズ回路５５へのプログラムについては０番目の光学ヒューズセットから順次使用し（矢印ＬＦ）、電気ヒューズ回路８３へのプログラムについてはＮ番目の光学ヒューズセットとペアを成す０番目の電気ヒューズセットから順次使用する（矢印ＡＦ）。これにより、残余のヒューズセットを電気ヒューズ回路８３にて効率よく代替使用することが可能となる。

図３９は、アドレス比較回路５１ａ及び選択回路５６ｅの一例を示す回路図である。図３９に示す回路例は、ロウ側への適用が好適である。

図３９に示す例では、ロウアドレスの各ビットＡ０〜Ａ１３に対応する１４個のラッチ回路５６ａと、１４個のラッチ回路５６ｂが設けられており、これらの出力がそれぞれＥＸＮＯＲ回路によってロウアドレスの対応する各ビットと比較される。ラッチ回路５６ａに対応するＥＸＮＯＲ回路の出力はＡＮＤゲート回路によってまとめられ、光学ヒューズヒット信号ＬＦＨＩＴとして出力される。同様に、ラッチ回路５６ｂに対応するＥＸＮＯＲ回路の出力もＡＮＤゲート回路によってまとめられ、電気ヒューズヒット信号ＡＦＨＩＴとして出力される。

これら光学ヒューズヒット信号ＬＦＨＩＴ及び電気ヒューズヒット信号ＡＦＨＩＴは、選択回路５６ｅに供給され、選択信号ＳＥＬによってそのいずれか一方が選択される。選択された信号は、冗長判定信号ＨＩＴとして出力される。選択信号ＳＥＬは、ＡＮＤゲート回路５６ｆによって生成される。ＡＮＤゲート回路５６ｆには、光学ヒューズイネーブル信号ＬＦＥＮがラッチされるラッチ回路５６ａｅの出力と、電気ヒューズイネーブル信号ＡＦＥＮがラッチされるラッチ回路５６ｂｅの出力が供給されている。電気ヒューズイネーブル信号ＡＦＥＮは、対応する電気ヒューズセットが有効であるか否か、つまり、使用しているか否かを示す。また、光学ヒューズイネーブル信号ＬＦＥＮは、対応する光学ヒューズセットが有効であるか否か、つまり、使用しているか否かを示す。

光学ヒューズイネーブル信号ＬＦＥＮは、当該光学ヒューズセットを使用する場合にハイレベルとなる信号であり、電気ヒューズイネーブル信号ＡＦＥＮは、当該電気ヒューズセットを使用する場合にハイレベルとなる信号である。したがって、光学ヒューズセットが使用状態である場合には選択信号ＳＥＬは必ずローレベルとなり、これにより選択回路５６ｅは光学ヒューズヒット信号ＬＦＨＩＴを選択する。これに対し、光学ヒューズセットが不使用状態であり且つ電気ヒューズセットが使用状態である場合には選択信号ＳＥＬがハイレベルとなり、これにより選択回路５６ｅは電気ヒューズヒット信号ＡＦＨＩＴを選択する。

図４０は、アドレス比較回路５１ａ及び選択回路５６ｅの他の例を示す回路図である。図４０に示す回路例は、カラム側への適用が好適である。

図４０に示す例においては、カラムアドレスの各ビットＹ３〜Ｙ９に対応する７個のラッチ回路５６ａと、７個のラッチ回路５６ｂが設けられているが、ビットごとに選択回路５６ｅに入力される点において図３９に示した回路例と相違している。７個の選択回路５６ｅの出力は、それぞれＥＸＮＯＲ回路によって対応する各ビットと比較される。これらＥＸＮＯＲ回路の出力はＡＮＤゲート回路５６ｇによってまとめられ、冗長判定信号ＨＩＴとして出力される。

７個の選択回路５６ｅには、選択信号ＳＥＬが共通に供給される。選択信号ＳＥＬは、ＡＮＤゲート回路５６ｆによって生成される信号であり、図３９を用いて説明したとおり、光学ヒューズセットが使用状態である場合には選択信号ＳＥＬは必ずローレベルとなり、これにより選択回路５６ｅは光学ヒューズ側を選択する。これに対し、光学ヒューズセットが不使用状態であり且つ電気ヒューズセットが使用状態である場合には選択信号ＳＥＬがハイレベルとなり、これにより選択回路５６ｅは電気ヒューズ側を選択する。

さらに、光学ヒューズイネーブル信号ＬＦＥＮがラッチされるラッチ回路５６ａｅの出力と、電気ヒューズイネーブル信号ＡＦＥＮがラッチされるラッチ回路５６ｂｅの出力は、ＯＲゲート回路５６ｈに供給されている。ＯＲゲート回路５６ｈの出力はＡＮＤゲート回路５６ｇに入力されている。これにより、光学ヒューズセット及び電気ヒューズセットがいずれも不使用状態である場合、冗長判定信号ＨＩＴは必ず非活性状態に固定される。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本願の技術思想は、揮発性及び不揮発性の記憶セルに関するコアチップとそのコアチップを制御するインターフェースチップを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の機能を有する半導体装置全般に、本発明を適用することができる。

また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合は、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

４〜６ 内部回路
１０ 半導体装置
１１ａ，１１ｂ クロック端子
１１ｃ クロックイネーブル端子
１２ａ〜１２ｆ コマンド端子
１３ａ〜１３ｃ アドレス端子
１４ データ入出力端子
１５ａ，１５ｂ データストローブ端子
１６ キャリブレーション端子
１７ａ，１７ｂ 電源端子
１８ データマスク端子
２１ クロック発生回路
２２ ＤＬＬ回路
２３ 入出力バッファ回路
２４ キャリブレーション回路
２５，２８ ＦＩＦＯ回路
２６，２７，３４ ＴＳＶバッファ
２９ 入出力回路
３１ コマンド入力バッファ
３２ コントロールロジック
３２ａ レイテンシコントローラ
３２ｂ コマンドデコーダ
３３ 不良チップ情報保持回路
３５ ＴＳＶレシーバ
３６ 不活性化回路
３７ ＤＦＴ回路
４１ アドレス入力バッファ
４２ モードレジスタ
４３ パワーオン検出回路
４４ 層アドレス設定回路
４５ 層アドレスコントロール回路
４６ 層アドレス発生回路
４７ 層アドレス比較回路
４８ 層アドレスバッファ
４９ 入力レシーバ
５０ メモリセルアレイ
５０ａ ロウ冗長アレイ
５０ｂ カラム冗長アレイ
５１ ロウデコーダ
５１ａ アドレス比較回路
５２ カラムデコーダ
５３ センス回路
５４ データコントロール回路
５４ａ テスト回路
５５，５７ 光学ヒューズ回路
５６，５８ 不良アドレスラッチ回路
５６ａ，５６ｂ，５６ａｅ，５６ｂｅ ラッチ回路
５６ｃ データコントロール回路
５６ｄ データラッチ回路
５６ｅ 選択回路
５６ｆ〜５６ｈ ゲート回路
５６ｓ ヒューズ選択回路
５８ 不良アドレスラッチ回路
６１ ロウ制御回路
６１ａ アドレスバッファ
６１ｂ リフレッシュカウンタ
６２ カラム制御回路
６２ａ アドレスバッファ
６２ｂ バーストカウンタ
６３ コントロールロジック
６４ モードレジスタ
６５ コマンドデコーダ
６６ ＤＦＴ回路
７１ パワーオン検出回路
７２ 内部電圧発生回路
８１ ＤＦＴ回路
８２ａ 解析回路
８２ｂ 解析用メモリ
８３ 電気ヒューズ回路
８３−０〜８３−７ ヒューズセット
８３ａ コントロール回路
８３ｂ 電気ヒューズコントローラ
８３ｃ 転送制御回路
８４ シリアライザ
８５ ロード回路
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ 半導体装置
１０１ メモリセルアレイ
１０２ ロウ冗長回路
１０３ カラム冗長回路
１０４ ロウデコーダ
１０４ａ 判定回路
１０４ｂ デコーダ回路
１０５ カラムデコーダ
１０５ａ 判定回路
１０５ｂ デコーダ回路
１０６ センスアンプ列
１０７ カラム制御回路
１０７ａ データ判定回路
１０８ データコントロール回路
１０９ 入出力バッファ
１１０ ロウアドレス制御回路
１１１ カラムアドレス制御回路
１１２ アドレス端子
１１３ アドレスバッファ
１２０ コマンド端子
１２１ コントロール端子
１２２ クロック端子
１２３ コマンドバッファ
１２４ コマンドデコーダ
１２５ モードレジスタ
１２６ コントロールバッファ
１２７ コントロールロジック
１２８ クロックバッファ
１２９ クロック生成回路
１３０ ＤＬＬ回路
１３１ データ系端子
１４０ 救済制御回路
１４１ 光学ヒューズ回路
１４２ 電気ヒューズ回路
１４３ 解析回路
１４３ａ モード選択回路
１４４ 解析用メモリ
１４５ ＤＦＴ回路
１５１，１５２，１５４，１５５ ラッチ回路
１５３，１５６ 選択回路
１８０ シリコン基板
１８１ 層間絶縁膜
１８２ 絶縁リング
１８３ 端部
１８４ 裏面バンプ
１８５ 表面バンプ
１８６ 端部
２００ 外部テスタ
ＣＣ０〜ＣＣ７ コアチップ
ＨＩＴ 冗長判定信号
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＲＢＬ 冗長ビット線
ＲＭＣ 冗長セル
ＲＷＬ 冗長ワード線
ＳＢ 外部端子
ＴＳＶ 貫通電極

Claims (12)

1. メモリセルアレイと、
   前記メモリセルアレイに含まれる不良メモリセルを置換するための冗長回路と、
   前記不良メモリセルのアドレスを記憶する電気ヒューズ回路と、
   前記メモリセルアレイから読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路と、
   第１の動作モードにおいては前記判定信号が活性化している場合に与えられたアドレス信号を前記電気ヒューズ回路に供給し、第２の動作モードにおいては前記判定信号に関わらず外部から供給される選択信号が活性化している場合に与えられたアドレス信号を前記電気ヒューズ回路に供給する解析回路と、を備えることを特徴とする半導体装置。
2. 前記不良メモリセルのアドレスを記憶する光学ヒューズ回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記メモリセルアレイは複数のワード線及び複数のビット線を含み、前記冗長回路はワード線単位又はビット線単位で不良メモリセルを置換することを特徴とする請求項２に記載の半導体装置。
4. 前記解析回路は、前記第１の動作モードにおいては、前記判定信号が活性化する度に前記アドレス信号を解析し、これまでに検出された不良メモリセルのレイアウトを示すエラーパターン情報及びこれまでに検出された不良メモリセルの少なくとも一部のアドレスを示すエラーアドレス情報を更新することにより、置換すべきワード線及び置換すべきビット線のアドレスを特定することを特徴とする請求項３に記載の半導体装置。
5. 前記メモリセルアレイ、前記冗長回路、前記光学ヒューズ回路及び前記データ判定回路が集積されたメモリチップと、前記解析回路及び前記電気ヒューズ回路が集積された制御チップとを備え、前記メモリチップと前記制御チップとが積層され同じパッケージ内にパッケージングされていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記メモリチップを複数備え、前記複数のメモリチップにはそれぞれ複数の貫通電極が設けられており、前記貫通電極を介して前記複数のメモリチップが前記制御チップに共通接続されていることを特徴とする請求項５に記載の半導体装置。
7. 前記制御チップは、前記貫通電極を介して前記電気ヒューズに記憶されたアドレスを前記複数のメモリチップに転送する転送回路を備え、
   前記複数のメモリチップは、前記光学ヒューズ回路から読み出されたアドレスと前記電気ヒューズから読み出され前記転送回路を介して転送されたアドレスのいずれか一方を選択する選択回路を備えている、ことを特徴とする請求項６に記載の半導体装置。
8. 不良のあるワード線を含む複数のワード線と、不良のあるビット線を含む複数のビット線と、不良のあるワード線の代わりに使用する複数の冗長ワード線と、不良のあるビット線の代わりに使用する複数の冗長ビット線とを含むメモリセルアレイと、
   不良のある第１のワード線のアドレス及び不良のある第１のビット線のアドレスを記憶する光学ヒューズ回路と、
   不良のある第２のワード線のアドレス及び不良のある第２のビット線のアドレスを記憶する電気ヒューズ回路と、
   前記第１のワード線が前記冗長ワード線に置換され、且つ、前記第１のビット線が前記冗長ビット線に置換された状態で、前記メモリセルアレイから読み出されるテストデータに基づいて前記第２のワード線及び前記第２のビット線のアドレスを解析する解析回路と、を備え、
   前記解析回路は、前記第１及び第２のワード線が前記冗長ワード線に置換され、且つ、前記第１及び第２のビット線が前記冗長ビット線に置換された状態で、不良のある第３のワード線のアドレス又は不良のある第３のビット線のアドレスを外部から受け、これを前記電気ヒューズ回路に供給することを特徴とする半導体装置。
9. 前記第３のワード又は前記第３のビット線は、前記メモリセルアレイを相対的に高速アクセスした場合には不良が現れ、前記メモリセルアレイを相対的に低速アクセスした場合には不良が現れないことを特徴とする請求項８に記載の半導体装置。
10. ウェハ状態のメモリデバイスに対して第１の動作テストを行う工程と、
    前記第１の動作テストによって検出された不良メモリセルのアドレスを解析することによって第１の不良ワード線及び第１の不良ビット線を特定する工程と、
    前記第１の不良ワード線及び前記第１の不良ビット線を前記ウェハ状態でそれぞれ第１の冗長ワード線及び第１の冗長ビット線に１次置換する工程と、
    前記ウェハを切断することによって前記メモリデバイスが個片化されたメモリチップを取り出す工程と、
    少なくとも前記メモリチップを含む１又は２以上の半導体チップをパッケージングする工程と、
    パッケージングされた半導体装置に対して第２の動作テストを行う工程と、
    前記第２の動作テストによって検出された不良メモリセルのアドレスを解析することによって第２の不良ワード線及び第２の不良ビット線を特定する工程と、
    前記第２の不良ワード線及び前記第２の不良ビット線をそれぞれ第２の冗長ワード線及び第２の冗長ビット線に２次置換する工程と、
    前記２次置換が行われた半導体装置に対して第３の動作テストを行う工程と、
    前記第３の動作テストによって検出された不良メモリセルのアドレスを解析することによって第３の不良ワード線又は第３の不良ビット線を特定する工程と、
    前記第３の不良ワード線又は前記第３の不良ビット線をそれぞれ第３の冗長ワード線又は第３の冗長ビット線に３次置換する工程と、を備え、
    前記第２の動作テストによって検出された不良メモリセルのアドレス解析を前記半導体装置に設けられた解析回路によって行い、
    前記第３の動作テストによって検出された不良メモリセルのアドレス解析を前記半導体装置に接続された外部テスタによって行う、ことを特徴とする半導体装置の製造方法。
11. 前記第２の動作テストは相対的に低速アクセスすることにより行い、前記第３の動作テストは相対的に高速アクセスすることにより行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記解析回路は、前記不良メモリセルが検出されるたびに、これまでに検出された不良メモリセルのレイアウトを示すエラーパターン情報及びこれまでに検出された不良メモリセルの少なくとも一部のアドレスを示すエラーアドレス情報を更新することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。

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