JP2012151230A - 保護素子及び保護素子を備えた半導体装置 - Google Patents
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Abstract
【課題】比較的小さい面積で形成することができ、かつ、素子サイズの微小化が進んでも保護素子として動作させることを可能にする、保護素子を提供する。
【解決手段】半導体基板１に形成された、第１導電型のウェル領域３と、この第１導電型のウェル領域３に隣接して形成された、第２導電型のウェル領域４と、第１導電型のウェル領域３に形成された、第２導電型チャネルのＭＯＳトランジスタと、第１導電型のウェル領域３とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域４とに電気的に接続された第２の配線とを含む保護素子を構成する。
【選択図】図１
【解決手段】半導体基板１に形成された、第１導電型のウェル領域３と、この第１導電型のウェル領域３に隣接して形成された、第２導電型のウェル領域４と、第１導電型のウェル領域３に形成された、第２導電型チャネルのＭＯＳトランジスタと、第１導電型のウェル領域３とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域４とに電気的に接続された第２の配線とを含む保護素子を構成する。
【選択図】図１
Description
本発明は、ＥＳＤ等への対策用の保護素子、並びに、この保護素子を備えた半導体装置に係わる。
ＥＳＤ(Electro Static Discharge；静電気放電)に対する保護素子として、ＧＧＭＯＳ（Gate Grounded MOSFET）構造が広く用いられている。
このＧＧＭＯＳ構造を採用した場合には、出力ドライバー機能と保護素子機能を兼用することにより、チップ面積を小さくできるメリットがある。
このＧＧＭＯＳ構造を採用した場合には、出力ドライバー機能と保護素子機能を兼用することにより、チップ面積を小さくできるメリットがある。
ＧＧＭＯＳを用いた保護素子は、ＥＳＤサージ電流をＭＯＳＦＥＴのドレイン・チャネル・ソース間の寄生バイポーラ動作を利用して受け止め、内部回路を保護する。
この保護素子の動作原理は、ＥＳＤサージ電流によってチャネル基板電位を上昇させて、トリガー電位Ｖｔ１を超えたところで、ソース・チャネル・ドレイン間にバイポーラ電流が流れ始める。保持電圧Ｖｈ以降は、開いたバイポーラ経路にサージ電流が流れる。
この保護素子の動作原理は、ＥＳＤサージ電流によってチャネル基板電位を上昇させて、トリガー電位Ｖｔ１を超えたところで、ソース・チャネル・ドレイン間にバイポーラ電流が流れ始める。保持電圧Ｖｈ以降は、開いたバイポーラ経路にサージ電流が流れる。
ＭＯＳＦＥＴは、スケーリングによって、ゲート絶縁膜の薄膜化やゲート長縮小によりＥＳＤ耐圧が低くなり、ゲート絶縁膜の耐圧ＢＶｏｘは顕著に低くなる。
一方、ＧＧＭＯＳが保護素子としてサージ電流を流す動作点に入るトリガー電位Ｖｔ１は、スケーリングしても低下傾向が緩やかであるため、９０ｎｍ世代を境にＢＶｏｘ＜Ｖｔ１と逆転する。そして、Ｖｔ１が相対的に高くなることから、サージの電位によっては保護素子として動作しにくくなる。
一方、ＧＧＭＯＳが保護素子としてサージ電流を流す動作点に入るトリガー電位Ｖｔ１は、スケーリングしても低下傾向が緩やかであるため、９０ｎｍ世代を境にＢＶｏｘ＜Ｖｔ１と逆転する。そして、Ｖｔ１が相対的に高くなることから、サージの電位によっては保護素子として動作しにくくなる。
このような問題から、９０ｎｍ世代以降は、ＧＧＭＯＳを保護素子として使うことが難しくなってきており、ＢＶｏｘ＜Ｖｔ１とＥＳＤデザインウィンドウに入らないことが課題となっている（非特許文献１のＦｉｇ．１、Ｆｉｇ２を参照)。
ＭＯＳＦＥＴがスケーリングしてもＶｔ１の低下が緩やかな一因は、一般的に、スケーリングに伴いチャネル基板濃度が高くなるため、チャネルの低抵抗化によって基板電流による電位上昇が期待できない点が理由として挙げられる。
ＭＯＳＦＥＴがスケーリングしてもＶｔ１の低下が緩やかな一因は、一般的に、スケーリングに伴いチャネル基板濃度が高くなるため、チャネルの低抵抗化によって基板電流による電位上昇が期待できない点が理由として挙げられる。
６５ｎｍ世代の不具合事例として、ゲート絶縁膜破壊が保護素子のＶｔ１＞ＢＶｏｘの関係の場合に起きていること等が報告されている（非特許文献２を参照）。
また、ＧＧＭＯＳ以外の保護素子の構成として、Ｖｔ１を低く設定できるＤＴＳＣＲ(Diode Triggered Silicon Control Rectifier)等が報告されている（非特許文献１を参照）。
また、ＧＧＭＯＳ以外の保護素子の構成として、Ｖｔ１を低く設定できるＤＴＳＣＲ(Diode Triggered Silicon Control Rectifier)等が報告されている（非特許文献１を参照）。
そこで、９０ｎｍ以下の世代では、ＧＧＭＯＳ構造の保護素子の代わりに、ＲＣ回路やダイオード型の保護素子を設けている。
Mergens. et al,IEEE Transactions on Devices and Materials Reliability,Vol.5 No.3,Sep,pp.532-542,2005
Guido Notermans,"Gate Oxide Protection and ggNMOSTs in 65nm",30th EOS/ESD symposium,proceeding,2008
ＲＣ回路やダイオード型の保護素子は、比較的大きい面積を必要とする。
このため、保護素子を用いた半導体装置において、装置の小型化やレイアウト設計の自由度に対して制約となる。
従って、デザインルールが９０ｎｍ以下に縮小された場合でも、比較的小さい面積で保護素子を形成することが可能な構成が求められる。
このため、保護素子を用いた半導体装置において、装置の小型化やレイアウト設計の自由度に対して制約となる。
従って、デザインルールが９０ｎｍ以下に縮小された場合でも、比較的小さい面積で保護素子を形成することが可能な構成が求められる。
上述した問題の解決のために、本発明においては、比較的小さい面積で形成することができ、かつ、素子サイズの微小化が進んでも保護素子として動作させることを可能にする、保護素子を提供するものである。また、この保護素子を備えた半導体装置を提供するものである。
本発明の保護素子は、半導体基板と、この半導体基板に形成された、第１導電型のウェル領域と、半導体基板に、第１導電型のウェル領域に隣接して形成された、第２導電型のウェル領域とを含む。
また、第１導電型のウェル領域に形成された、第２導電型チャネルのＭＯＳトランジスタを含む。
さらに、第１導電型のウェル領域とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域とに電気的に接続された第２の配線とを含む。
また、第１導電型のウェル領域に形成された、第２導電型チャネルのＭＯＳトランジスタを含む。
さらに、第１導電型のウェル領域とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域とに電気的に接続された第２の配線とを含む。
本発明の半導体装置は、回路素子と、この回路素子に接続され、上記本発明の保護素子の構成である保護素子とを備えたものである。
上述の本発明の保護素子の構成によれば、ＭＯＳトランジスタが形成された第１導電型のウェル領域に隣接して、第２導電型のウェル領域が形成され、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域とが第２の配線に電気的に接続されている。
これにより、第２の配線からサージ入力が入ったときに、ＭＯＳトランジスタのドレイン領域からだけでなく、第１導電型のウェル領域と第２導電型のウェル領域とのＰＮ接合面からも、キャリアを注入することができる。
従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位を低くして、保護素子を速く動作させることができる。
これにより、第２の配線からサージ入力が入ったときに、ＭＯＳトランジスタのドレイン領域からだけでなく、第１導電型のウェル領域と第２導電型のウェル領域とのＰＮ接合面からも、キャリアを注入することができる。
従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位を低くして、保護素子を速く動作させることができる。
上述の本発明の半導体装置の構成によれば、回路素子に本発明の保護素子を接続しているので、保護素子を速く動作させることができ、サージ入力から回路素子を保護することができる。
上述の本発明によれば、トリガー電位を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。
また、ＭＯＳトランジスタを含む第１導電型のウェル領域と、隣接する第２導電型のウェル領域との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することができる。
また、ＭＯＳトランジスタを含む第１導電型のウェル領域と、隣接する第２導電型のウェル領域との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することができる。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．変形例
５．応用例
６．実験
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．変形例
５．応用例
６．実験
＜１．第１の実施の形態＞
第１の実施の形態の保護素子の概略構成図（断面図）を、図１に示す。
本実施の形態の保護素子は、ＥＳＤ等への対策用の保護素子となるものである。
第１の実施の形態の保護素子の概略構成図（断面図）を、図１に示す。
本実施の形態の保護素子は、ＥＳＤ等への対策用の保護素子となるものである。
図１に示すように、半導体基板１の表面からある程度の深さに、第２導電型、ここではＮ型の埋め込み領域２が形成されている。このＮ型の埋め込み領域２の上に、第１導電型のウェル領域、ここではＰｗｅｌｌ領域３が形成されており、Ｐｗｅｌｌ領域３の表面の右側の部分に、第２導電型チャネル、ここではＮ型チャネルのＭＯＳＦＥＴ（電界効果型ＭＯＳトランジスタ）が形成されている。
Ｎ型チャネルのＭＯＳＦＥＴは、Ｎ型のソース・ドレイン領域６と、その間のＰ型のチャネル領域７と、チャネル領域７の表面の左右に形成されたＮ型のＬＤＤ領域８と、半導体基板１の表面上に形成された、ゲート絶縁膜１０及びゲート電極１１から成る。
Ｎ型チャネルのＭＯＳＦＥＴは、Ｎ型のソース・ドレイン領域６と、その間のＰ型のチャネル領域７と、チャネル領域７の表面の左右に形成されたＮ型のＬＤＤ領域８と、半導体基板１の表面上に形成された、ゲート絶縁膜１０及びゲート電極１１から成る。
また、Ｐｗｅｌｌ領域３の右の半導体基板１には、Ｎ型の埋め込み領域２と半導体基板１の表面とを電気的に接続するための、第２導電型のウェル領域、ここではＮｗｅｌｌ領域４が形成されている。
Ｐｗｅｌｌ領域３、ＭＯＳＦＥＴ、Ｎｗｅｌｌ領域４のそれぞれの周囲には、半導体基板１に埋め込まれたフィールド酸化膜から成る素子分離層５が形成されている。
さらに、Ｐｗｅｌｌ領域３、ＭＯＳＦＥＴのソース・ドレイン領域６、Ｎｗｅｌｌ領域４のそれぞれの表面には、金属シリサイドから成るシリサイド層９が形成されている。ゲート電極１１の上部にも、同様の金属シリサイドから成るシリサイド層１２が形成されている。
ゲート電極１１及びシリサイド層１２の側壁には、絶縁層から成るサイドウォール１３が形成されている。
Ｐｗｅｌｌ領域３、ＭＯＳＦＥＴ、Ｎｗｅｌｌ領域４のそれぞれの周囲には、半導体基板１に埋め込まれたフィールド酸化膜から成る素子分離層５が形成されている。
さらに、Ｐｗｅｌｌ領域３、ＭＯＳＦＥＴのソース・ドレイン領域６、Ｎｗｅｌｌ領域４のそれぞれの表面には、金属シリサイドから成るシリサイド層９が形成されている。ゲート電極１１の上部にも、同様の金属シリサイドから成るシリサイド層１２が形成されている。
ゲート電極１１及びシリサイド層１２の側壁には、絶縁層から成るサイドウォール１３が形成されている。
Ｐｗｅｌｌ領域３及びＮｗｅｌｌ領域４とゲート電極１１との上のシリサイド層９，１２には、層間絶縁層１５内に埋め込まれたプラグ層１４が接続されている。
そして、プラグ層１４に接続して、層間絶縁層１５上に、配線層１６が形成されている。この配線層１６は、左右に２つ形成されている。左の配線層１６（第１の配線）は、Ｐｗｅｌｌ領域３と、ＭＯＳＦＥＴのソース領域と、ゲート電極１１とに、電気的に接続されている。右の配線層１６（第２の配線）は、ＭＯＳＦＥＴのドレイン領域と、Ｎｗｅｌｌ領域４とに、電気的に接続されている。
そして、プラグ層１４に接続して、層間絶縁層１５上に、配線層１６が形成されている。この配線層１６は、左右に２つ形成されている。左の配線層１６（第１の配線）は、Ｐｗｅｌｌ領域３と、ＭＯＳＦＥＴのソース領域と、ゲート電極１１とに、電気的に接続されている。右の配線層１６（第２の配線）は、ＭＯＳＦＥＴのドレイン領域と、Ｎｗｅｌｌ領域４とに、電気的に接続されている。
さらに、例えば、２つの配線層１６のうち、左の配線層１６（第１の配線）を接地端子（グラウンド端子）に接続し、右の配線層１６（第２の配線）を入出力端子に接続する。
このように、左の配線層１６（第１の配線）及び右の配線層１６（第２の配線）を、接地端子や入出力端子等の、保護素子と保護素子の外部とを電気的に接続する外部端子に電気的に接続する。
このように、左の配線層１６（第１の配線）及び右の配線層１６（第２の配線）を、接地端子や入出力端子等の、保護素子と保護素子の外部とを電気的に接続する外部端子に電気的に接続する。
半導体基板１としては、シリコン基板や、その他の半導体（Ｇｅや化合物半導体等）から成る半導体基板を使用することができる。
シリサイド層９，１２の金属シリサイドを構成する金属としては、ニッケル、コバルト、チタン等を用いることができる。
ゲート電極１１は、ポリシリコン等により形成することができる。
サイドウォール１３の絶縁層としては、ＴＥＯＳ（Tetraethyl orthosilicate）酸化膜等を使用することができる。
プラグ層１４や配線層１６の金属材料としては、タングステン、銅、アルミニウム等を使用することができる。
シリサイド層９，１２の金属シリサイドを構成する金属としては、ニッケル、コバルト、チタン等を用いることができる。
ゲート電極１１は、ポリシリコン等により形成することができる。
サイドウォール１３の絶縁層としては、ＴＥＯＳ（Tetraethyl orthosilicate）酸化膜等を使用することができる。
プラグ層１４や配線層１６の金属材料としては、タングステン、銅、アルミニウム等を使用することができる。
本実施の形態の保護素子では、特に、Ｎｗｅｌｌ領域４と、右の他の配線層１６とを電気的に接続しているので、この配線層１６に接続された端子（パッド）にサージ入力があったときに、配線層１６からＮｗｅｌｌ領域４にキャリアが注入される。そして、Ｎｗｅｌｌ領域４とその下に接続されたＮ型の埋め込み領域２とが同じ導電型であるため、Ｎ型の埋め込み領域２にもキャリアが注入される。
これにより、Ｐｗｅｌｌ領域３に対して、右のＮｗｅｌｌ領域４及び下のＮ型の埋め込み領域２の双方とのＰＮ接合面からキャリアが注入されるので、面積の広いＰＮ接合面から多くのキャリアを注入することができる。このため、より低いドレイン電圧で電流が流れるようになり、トリガー電位Ｖｔ１を下げて、Ｖｔ１＜ＢＶｏｘとすることができる。
これにより、Ｐｗｅｌｌ領域３に対して、右のＮｗｅｌｌ領域４及び下のＮ型の埋め込み領域２の双方とのＰＮ接合面からキャリアが注入されるので、面積の広いＰＮ接合面から多くのキャリアを注入することができる。このため、より低いドレイン電圧で電流が流れるようになり、トリガー電位Ｖｔ１を下げて、Ｖｔ１＜ＢＶｏｘとすることができる。
本実施の形態の保護素子は、例えば、以下に説明するようにして、製造することができる。
半導体基板１としてＮ型シリコン基板を用いて、このＮ型シリコン基板上に、ＳｉＯ２膜２１、Ｓｉ３Ｎ４膜２２を順次堆積する。
その後、表面を覆ってレジスト（図示せず）を形成して、活性領域となる部分が残るようにパターニングを行う。そして、このレジストのパターンをマスクに使用して、Ｓｉ３Ｎ４膜２２、ＳｉＯ２膜２１、シリコン基板１を順次エッチングして、溝（トレンチ領域）２３を形成する。
このとき、シリコン基板は、例えば３５０〜４００ｎｍの深さでエッチングを行う。
Ｓｉ３Ｎ４膜２２が残った領域が後に活性領域となり、トレンチ領域が後に素子分離層となる。
半導体基板１としてＮ型シリコン基板を用いて、このＮ型シリコン基板上に、ＳｉＯ２膜２１、Ｓｉ３Ｎ４膜２２を順次堆積する。
その後、表面を覆ってレジスト（図示せず）を形成して、活性領域となる部分が残るようにパターニングを行う。そして、このレジストのパターンをマスクに使用して、Ｓｉ３Ｎ４膜２２、ＳｉＯ２膜２１、シリコン基板１を順次エッチングして、溝（トレンチ領域）２３を形成する。
このとき、シリコン基板は、例えば３５０〜４００ｎｍの深さでエッチングを行う。
Ｓｉ３Ｎ４膜２２が残った領域が後に活性領域となり、トレンチ領域が後に素子分離層となる。
その後、溝２３をＳｉＯ２層２４で埋め込む。例えば、高密度プラズマＣＶＤ（Chemical Vapor doposition)法を用いて埋め込みを行うことによって、段差被覆性が良好で緻密な膜を形成することが可能である。
続いて、ＣＭＰ（Chemical Mechanical Polish；化学的機械的研磨）法によって研磨を行い、表面を平坦化する。Ｓｉ３Ｎ４膜２２の境界付近の領域では、Ｓｉ３Ｎ４膜２２上のＳｉＯ２層２４が除去できる程度まで研磨を行う。これにより、図２に示すように、溝２３の内部のみにＳｉＯ２層２４が残る。
続いて、ＣＭＰ（Chemical Mechanical Polish；化学的機械的研磨）法によって研磨を行い、表面を平坦化する。Ｓｉ３Ｎ４膜２２の境界付近の領域では、Ｓｉ３Ｎ４膜２２上のＳｉＯ２層２４が除去できる程度まで研磨を行う。これにより、図２に示すように、溝２３の内部のみにＳｉＯ２層２４が残る。
次に、Ｓｉ３Ｎ４膜２２を、例えば熱燐酸により除去して、活性領域を形成する。
続いて、活性領域の表面を例えば１０ｎｍの厚さで酸化して、酸化膜（犠牲酸化膜）２６を形成する。
続いて、活性領域の表面を例えば１０ｎｍの厚さで酸化して、酸化膜（犠牲酸化膜）２６を形成する。
次に、ＮＭＯＳＦＥＴを形成する領域に、Ｐｗｅｌｌ領域３、Ｎ型の埋め込み領域２、ＮＭＯＳＦＥＴのＶｔｈ調整のためのチャネル領域７を、それぞれ形成するためのイオン注入を行う。また、ＮＭＯＳＦＥＴを形成する領域に隣接する領域に、Ｎｗｅｌｌ領域４を形成するためのイオン注入を行う。
Ｐｗｅｌｌ領域３及びチャネル領域７は、例えば、ホウ素を３段階でイオン注入する。各段階のイオン注入は、２００〜３００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２と、１００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２と、２０ｋｅＶ，３×１０１２ａｔｏｍｓ／ｃｍ２等とする。この場合、Ｐｗｅｌｌ領域３は、深さの異なる２段階のイオン注入により形成される。
Ｎ型の埋め込み領域２は、例えば、燐を４００〜５００ｋｅＶ，３×１０１３ａｔｏｍｓ／ｃｍ２で形成する。
Ｎ型の埋め込み領域２と接続するためのＮｗｅｌｌ領域４は、例えば、燐を５０〜２００ｋｅＶ，３×１０１３ａｔｏｍｓ／ｃｍ２でイオン注入して形成する。
このようにして、図３に示すように、Ｎ型の埋め込み領域２、Ｐｗｅｌｌ領域３、Ｎｗｅｌｌ領域４、チャネル領域７を形成することができる。また、図３に示すように、溝の内部に残ったＳｉＯ２層２４から、素子分離層５が形成される。
Ｎ型の埋め込み領域２は、例えば、燐を４００〜５００ｋｅＶ，３×１０１３ａｔｏｍｓ／ｃｍ２で形成する。
Ｎ型の埋め込み領域２と接続するためのＮｗｅｌｌ領域４は、例えば、燐を５０〜２００ｋｅＶ，３×１０１３ａｔｏｍｓ／ｃｍ２でイオン注入して形成する。
このようにして、図３に示すように、Ｎ型の埋め込み領域２、Ｐｗｅｌｌ領域３、Ｎｗｅｌｌ領域４、チャネル領域７を形成することができる。また、図３に示すように、溝の内部に残ったＳｉＯ２層２４から、素子分離層５が形成される。
次に、酸化膜（犠牲酸化膜）２６をフッ酸溶液で剥離する。
その後、ドライ酸化（酸素、７００℃）により、シリコン基板の表面に、ゲート絶縁膜１０となる酸化膜を厚さ７ｎｍ程度に形成する。
次に、減圧ＣＶＤ法により、ポリシリコン層を１５０〜２００ｎｍの厚さで堆積する。減圧ＣＶＤ法の条件は、例えば、ＳｉＨ４を原料ガスとして、堆積温度５８０〜６２０℃とする。
さらに、リソグラフィによって、レジストのパターニングを行った後に、レジストをマスクとして用いた異方性エッチングによって、ポリシリコン層をパターニングして、図４に示すように、ゲート絶縁膜１０上にゲート電極１１を形成する。このとき、例えば、ゲート長が１００ｎｍ〜２５０ｎｍになるようにパターニングする。
その後、ドライ酸化（酸素、７００℃）により、シリコン基板の表面に、ゲート絶縁膜１０となる酸化膜を厚さ７ｎｍ程度に形成する。
次に、減圧ＣＶＤ法により、ポリシリコン層を１５０〜２００ｎｍの厚さで堆積する。減圧ＣＶＤ法の条件は、例えば、ＳｉＨ４を原料ガスとして、堆積温度５８０〜６２０℃とする。
さらに、リソグラフィによって、レジストのパターニングを行った後に、レジストをマスクとして用いた異方性エッチングによって、ポリシリコン層をパターニングして、図４に示すように、ゲート絶縁膜１０上にゲート電極１１を形成する。このとき、例えば、ゲート長が１００ｎｍ〜２５０ｎｍになるようにパターニングする。
続いて、ＮＭＯＳＦＥＴを形成する領域に、例えば、ヒ素を５ｋｅＶ，２×１０１４ａｔｏｍｓ／ｃｍ２でイオン注入することにより、図５に示すように、Ｎ型のＬＤＤ領域８を形成する。
次に、サイドウォールスペーサーを形成するために、例えば、ＣＶＤ法により、ＴＥＯＳ（Tetraethyl orthosilicate)酸化膜を、厚さ１５０〜２００ｎｍで堆積する。
続いて、ＴＥＯＳ酸化膜に対して異方性エッチングを行うことにより、図６に示すように、ゲート電極１１の側壁にサイドウォール１３を形成する。
続いて、ＴＥＯＳ酸化膜に対して異方性エッチングを行うことにより、図６に示すように、ゲート電極１１の側壁にサイドウォール１３を形成する。
次に、ＮＭＯＳＦＥＴを形成する領域に、例えば、燐を１０〜１５ｋｅＶ，１×１０１５〜３×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入を行うことにより、図７に示すように、Ｎ型のソース・ドレイン領域６を形成する。
その後、ＲＴＡ（Rapid Thermal Annealing)法により、１０００℃・５秒の条件で、不純物の活性化を行い、ＭＯＳＦＥＴを形成する。また、ドーパント活性化を促進し拡散を抑制する目的で、Ｓｐｉｋｅ ＲＴＡ法により、１０５０℃，０ｓｅｃでアニールを行うことも可能である。
その後、ＲＴＡ（Rapid Thermal Annealing)法により、１０００℃・５秒の条件で、不純物の活性化を行い、ＭＯＳＦＥＴを形成する。また、ドーパント活性化を促進し拡散を抑制する目的で、Ｓｐｉｋｅ ＲＴＡ法により、１０５０℃，０ｓｅｃでアニールを行うことも可能である。
次に、表面に、シリサイド形成用の金属膜、例えば、ニッケル膜をスパッタ法により膜厚１０ｎｍで堆積する。
次に、４００〜５００℃・３０秒の条件でＲＴＡ法を行い、シリコン（シリコン基板及びゲート電極１１のポリシリコン層）の表面上のみを、シリサイド化する。
その後、Ｈ２ＳＯ４／Ｈ２Ｏ２によって、素子分離層５のフィールド酸化膜上に残った、未反応のニッケルを除去する。
続いて、例えば、５００℃・３０秒のＲＴＡを行うことにより、図８に示すように、半導体基板１の表面に、低抵抗なＮｉＳｉ層から成るシリサイド層９を形成し、ゲート電極１１の上部に、低抵抗なＮｉＳｉ層から成るシリサイド層１２を形成する。
次に、４００〜５００℃・３０秒の条件でＲＴＡ法を行い、シリコン（シリコン基板及びゲート電極１１のポリシリコン層）の表面上のみを、シリサイド化する。
その後、Ｈ２ＳＯ４／Ｈ２Ｏ２によって、素子分離層５のフィールド酸化膜上に残った、未反応のニッケルを除去する。
続いて、例えば、５００℃・３０秒のＲＴＡを行うことにより、図８に示すように、半導体基板１の表面に、低抵抗なＮｉＳｉ層から成るシリサイド層９を形成し、ゲート電極１１の上部に、低抵抗なＮｉＳｉ層から成るシリサイド層１２を形成する。
なお、ＮｉＰｔを堆積することにより、シリサイド層９，１２として、ＮｉＳｉ２を形成することも可能である。
また、他のコバルトやチタン等の材料を使用しても、シリサイド層９，１２を形成することが可能である。いずれの材料の場合も、ＲＴＡの温度は適宜設定することができる。
また、他のコバルトやチタン等の材料を使用しても、シリサイド層９，１２を形成することが可能である。いずれの材料の場合も、ＲＴＡの温度は適宜設定することができる。
続いて、所望の回路となるように、配線を形成する。
即ち、拡散層（Ｐｗｅｌｌ領域３及びＮｗｅｌｌ領域４）上と、ゲート上との、シリサイド層９，１２に接続して、層間絶縁層１５内に金属材料から成るプラグ層１４を形成する。さらに、プラグ層１４に接続して、層間絶縁層１５上に、配線層１６を形成する。プラグ層１４及び配線層１６の材料としては、タングステン、銅、アルミニウム等の金属材料を使用する。そして、Ｐｗｅｌｌ領域３とＭＯＳＦＥＴのソース領域とゲート電極１１とを、左の配線層１６に電気的に接続して、ＭＯＳＦＥＴのドレイン領域とＮｗｅｌｌ領域４とを右の配線層１６に電気的に接続する。
このようにして、図１に示した保護素子を製造することができる。
即ち、拡散層（Ｐｗｅｌｌ領域３及びＮｗｅｌｌ領域４）上と、ゲート上との、シリサイド層９，１２に接続して、層間絶縁層１５内に金属材料から成るプラグ層１４を形成する。さらに、プラグ層１４に接続して、層間絶縁層１５上に、配線層１６を形成する。プラグ層１４及び配線層１６の材料としては、タングステン、銅、アルミニウム等の金属材料を使用する。そして、Ｐｗｅｌｌ領域３とＭＯＳＦＥＴのソース領域とゲート電極１１とを、左の配線層１６に電気的に接続して、ＭＯＳＦＥＴのドレイン領域とＮｗｅｌｌ領域４とを右の配線層１６に電気的に接続する。
このようにして、図１に示した保護素子を製造することができる。
上述の本実施の形態の保護素子の構成によれば、左右に隣接して形成されたＰｗｅｌｌ領域３及びＮｗｅｌｌ領域４の下に、Ｎ型の埋め込み領域２が形成されている。そして、Ｐｗｅｌｌ領域３に形成されたＮＭＯＳＦＥＴのドレイン領域と、Ｎｗｅｌｌ領域４とが、右の配線層１６に電気的に接続されている。
これにより、右の配線層１６からサージ入力が入ったときに、ＮＭＯＳＦＥＴのドレイン領域からだけでなく、Ｐｗｅｌｌ領域３と、Ｎｗｅｌｌ領域４及びＮ型の埋め込み領域２とのＰＮ接合面からも、キャリアを注入することができる。
従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができる。
このように、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。
これにより、右の配線層１６からサージ入力が入ったときに、ＮＭＯＳＦＥＴのドレイン領域からだけでなく、Ｐｗｅｌｌ領域３と、Ｎｗｅｌｌ領域４及びＮ型の埋め込み領域２とのＰＮ接合面からも、キャリアを注入することができる。
従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができる。
このように、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。
また、本実施の形態の構成によれば、ＭＯＳＦＥＴを含むＰｗｅｌｌ領域３と隣接するＮｗｅｌｌ領域４との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することが可能である。
そして、ＲＣ回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。
そして、ＲＣ回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。
そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
＜２．第２の実施の形態＞
第２の実施の形態の保護素子の概略構成図（断面図）を、図９に示す。
本実施の形態は、第１の実施の形態の構成に対して、各ｗｅｌｌ領域及びＭＯＳＦＥＴの導電型を逆にした構成である。即ち、第１導電型をＮ型として、第２導電型をＰ型として、Ｎｗｅｌｌ領域にＰＭＯＳＦＥＴを形成し、Ｎｗｅｌｌ領域に隣接してＰｗｅｌｌ領域を形成する。
第２の実施の形態の保護素子の概略構成図（断面図）を、図９に示す。
本実施の形態は、第１の実施の形態の構成に対して、各ｗｅｌｌ領域及びＭＯＳＦＥＴの導電型を逆にした構成である。即ち、第１導電型をＮ型として、第２導電型をＰ型として、Ｎｗｅｌｌ領域にＰＭＯＳＦＥＴを形成し、Ｎｗｅｌｌ領域に隣接してＰｗｅｌｌ領域を形成する。
本実施の形態では、図９に示すように、半導体基板１にＰ型の埋め込み領域１７を形成して、その上に、Ｎｗｅｌｌ領域１８とＰｗｅｌｌ領域１９とを形成し、Ｎｗｅｌｌ領域１８にＰＭＯＳＦＥＴを形成する。ＭＯＳＦＥＴのソース・ドレイン領域６及びＬＤＤ領域８は、第１の実施の形態ではＮ型であったが、本実施の形態ではＰ型とする。ＭＯＳＦＥＴのチャネル領域７は、第１の実施の形態ではＰ型であったが、本実施の形態ではＮ型とする。
さらに、例えば、２つの配線層１６のうち、ソース領域及びゲート電極１１に電気的に接続された左の配線層１６（第１の配線）を入出力端子に接続し、ドレイン領域及びＰｗｅｌｌ領域１９に接続された右の配線層１６（第２の配線）を電源端子に接続する。
このように、左の配線層１６（第１の配線）及び右の配線層１６（第２の配線）を、入出力端子や電源端子等の、保護素子と保護素子の外部とを電気的に接続する外部端子に電気的に接続する。
このように、左の配線層１６（第１の配線）及び右の配線層１６（第２の配線）を、入出力端子や電源端子等の、保護素子と保護素子の外部とを電気的に接続する外部端子に電気的に接続する。
その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
上述の本実施の形態の保護素子の構成によれば、左右に隣接して形成されたＮｗｅｌｌ領域１８及びＰｗｅｌｌ領域１９の下に、Ｐ型の埋め込み領域１７が形成されている。そして、Ｎｗｅｌｌ領域１８に形成されたＰＭＯＳＦＥＴのドレイン領域と、Ｐｗｅｌｌ領域１９とが、右の配線層１６に電気的に接続されている。
これにより、右の配線層１６からサージ入力が入ったときに、ＰＭＯＳＦＥＴのドレイン領域からだけでなく、Ｎｗｅｌｌ領域１８と、Ｐｗｅｌｌ領域１９及びＰ型の埋め込み領域１７とのＰＮ接合面からも、キャリアを注入することができる。
従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができる。
このように、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。
これにより、右の配線層１６からサージ入力が入ったときに、ＰＭＯＳＦＥＴのドレイン領域からだけでなく、Ｎｗｅｌｌ領域１８と、Ｐｗｅｌｌ領域１９及びＰ型の埋め込み領域１７とのＰＮ接合面からも、キャリアを注入することができる。
従って、注入されるキャリアの量が大幅に増えるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができる。
このように、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。
また、本実施の形態の構成によれば、ＭＯＳＦＥＴを含むＮｗｅｌｌ領域１８と隣接するＮｗｅｌｌ領域１９との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することが可能である。
そして、ＲＣ回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。
そして、ＲＣ回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。
そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
＜３．第３の実施の形態＞
第３の実施の形態の保護素子の概略構成図（断面図）を、図１０に示す。
本実施の形態は、ＰＮ接合の界面の面積を広くして、キャリアを注入しやすくした構成である。
第３の実施の形態の保護素子の概略構成図（断面図）を、図１０に示す。
本実施の形態は、ＰＮ接合の界面の面積を広くして、キャリアを注入しやすくした構成である。
本実施の形態では、図１０に示すように、Ｐｗｅｌｌ領域３とＮ型の埋め込み領域２との界面に凹凸を設けている。これにより、ＰＮ接合の界面の面積を広くして、キャリアを注入しやすくすることができる。
その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
本実施の形態の保護素子は、例えば、以下に説明するようにして、製造することができる。
まず、Ｎ型の埋め込み領域２を、第１の実施の形態と比較して、やや厚めに形成する。
次に、Ｐｗｅｌｌ領域３を、２段階のイオン注入（例えば、２００〜３００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２と、１００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２）により形成する。ただし、２段階の深い方のイオン注入（例えば、２００〜３００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２）の際に、ＰＮ接合面を増やしたい箇所では、レジストマスクを使用する。そして、図１１の製造工程図に示すように、Ｎｗｅｌｌ領域２にＰ型不純物が注入されてＰｗｅｌｌ領域３に変わる部分３Ａと、注入されずにＮｗｅｌｌ領域２のままの部分とを、それぞれ形成する。図１１において、破線の下の部分のＰｗｅｌｌ領域３Ａは、２段階の深い方のイオン注入で形成したものであり、破線の上の部分のＰｗｅｌｌ領域３Ｂは、２段階の浅い方のイオン注入で形成したものである。
このようにして、図１０に示したように、Ｐｗｅｌｌ領域３とＮ型の埋め込み領域２との界面に凹凸を設けることができる。
まず、Ｎ型の埋め込み領域２を、第１の実施の形態と比較して、やや厚めに形成する。
次に、Ｐｗｅｌｌ領域３を、２段階のイオン注入（例えば、２００〜３００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２と、１００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２）により形成する。ただし、２段階の深い方のイオン注入（例えば、２００〜３００ｋｅＶ，２×１０１３ａｔｏｍｓ／ｃｍ２）の際に、ＰＮ接合面を増やしたい箇所では、レジストマスクを使用する。そして、図１１の製造工程図に示すように、Ｎｗｅｌｌ領域２にＰ型不純物が注入されてＰｗｅｌｌ領域３に変わる部分３Ａと、注入されずにＮｗｅｌｌ領域２のままの部分とを、それぞれ形成する。図１１において、破線の下の部分のＰｗｅｌｌ領域３Ａは、２段階の深い方のイオン注入で形成したものであり、破線の上の部分のＰｗｅｌｌ領域３Ｂは、２段階の浅い方のイオン注入で形成したものである。
このようにして、図１０に示したように、Ｐｗｅｌｌ領域３とＮ型の埋め込み領域２との界面に凹凸を設けることができる。
上述の本実施の形態の構成によれば、左右に隣接して形成されたＰｗｅｌｌ領域３及びＮｗｅｌｌ領域４の下に、Ｎ型の埋め込み領域２が形成されている。そして、Ｐｗｅｌｌ領域３に形成されたＮＭＯＳＦＥＴのドレイン領域と、Ｎｗｅｌｌ領域４とが、右の配線層１６に電気的に接続されている。
従って、第１の実施の形態と同様に、注入されるキャリアの量を大幅に増やすことができるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができる。
このように、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。
従って、第１の実施の形態と同様に、注入されるキャリアの量を大幅に増やすことができるので、サージ入力が入ったときの電位上昇が速くなり、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができる。
このように、トリガー電位Ｖｔ１を低くして、保護素子を速く動作させることができるため、素子サイズの微小化が進んでも保護素子として動作させることが可能になる。そして、例えば、保護素子が接続された内部回路のゲート絶縁膜の破壊耐圧に至る前に保護素子を動作させて、内部回路を保護することができる。
また、本実施の形態の構成によれば、ＭＯＳＦＥＴを含むＰｗｅｌｌ領域３と隣接するＮｗｅｌｌ領域４との範囲で保護素子を構成することができるので、比較的小さい面積で保護素子を形成することが可能である。
そして、ＲＣ回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。
そして、ＲＣ回路やダイオード型の保護素子と比較して、保護素子の面積を低減することも可能になる。
さらにまた、本実施の形態の構成によれば、Ｐｗｅｌｌ領域３とＮ型の埋め込み領域２との界面に凹凸を設けている。これにより、ＰＮ接合の界面の面積を広くして、キャリアを注入しやすくすることができるので、さらにサージ入力が入ったときの電位上昇を速くして、トリガー電位Ｖｔ１を低減し、保護素子を速く動作させることができる。
そして、本実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
例えば、半導体装置を構成する回路素子の周囲に、本実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
なお、図９に示した、ＰＭＯＳＦＥＴを有する第２の実施の形態の構成に、第３の実施の形態のＰＮ接合の界面に凹凸を設けた構成を適用することも可能である。即ち、図９のＮｗｅｌｌ領域１８とＰ型の埋め込み領域１７との界面に凹凸を設けて、ＰＮ接合の界面の面積を広くすることが可能である。
また、ＰＮ接合の界面に凹凸を設ける場合、凹凸の向きは図１０の向き（左右方向に凹凸を有する構成）に限定されない。例えば、図１０の前後方向に凹凸を有する構成としても構わない。
＜４．変形例＞
上述の各実施の形態では、Ｎ型の埋め込み領域２やＰ型の埋め込み領域１７を、その上のｗｅｌｌ領域３及び４，１８及び１９を合わせたパターンよりも広い平面パターンに形成していた。
これに対して、Ｎ型の埋め込み領域２やＰ型の埋め込み領域１７を、その上のｗｅｌｌ領域３及び４，１８及び１９を合わせたパターンとほぼ同じ平面パターンに形成しても良い。
上述の各実施の形態では、Ｎ型の埋め込み領域２やＰ型の埋め込み領域１７を、その上のｗｅｌｌ領域３及び４，１８及び１９を合わせたパターンよりも広い平面パターンに形成していた。
これに対して、Ｎ型の埋め込み領域２やＰ型の埋め込み領域１７を、その上のｗｅｌｌ領域３及び４，１８及び１９を合わせたパターンとほぼ同じ平面パターンに形成しても良い。
また、Ｎ型の埋め込み領域２やＰ型の埋め込み領域１７は、回路素子にも保護素子と同様の深さ及び不純物濃度を有する埋め込み領域を設けることが可能である。
そして、この構成を作製する際には、保護素子の埋め込み領域と回路素子の埋め込み領域とを、同時に形成することが可能である。
ただし、保護素子の埋め込み領域と回路素子の埋め込み領域とが連続して形成されていると、サージ入力があったときに、回路素子の埋め込み領域に不要な電流が流れるおそれがある。
このため、保護素子と回路素子との間で、埋め込み領域を電気的に分離する必要がある。
そして、この構成を作製する際には、保護素子の埋め込み領域と回路素子の埋め込み領域とを、同時に形成することが可能である。
ただし、保護素子の埋め込み領域と回路素子の埋め込み領域とが連続して形成されていると、サージ入力があったときに、回路素子の埋め込み領域に不要な電流が流れるおそれがある。
このため、保護素子と回路素子との間で、埋め込み領域を電気的に分離する必要がある。
両者の埋め込み領域を電気的に分離した構成として、保護素子のすぐ外側で埋め込み領域を分離した構成を、図１２及び図１３の断面図に示す。図１２は、半導体基板１がＮ型であり、Ｎ型の埋め込み領域２を分離する場合を示している。図１３は、半導体基板１がＰ型であり、Ｎ型の埋め込み領域２を分離する場合を示している。
図１２に示す構成では、半導体基板１がＮ型であり、半導体基板１がＮ型の埋め込み領域２と同じ導電型である。このため、Ｎ型の埋め込み領域２を絶縁分離するだけでなく、半導体基板１も絶縁分離しないと、半導体基板１を通じて不要な電流が流れるおそれがある。
そこで、図１２に示す構成では、半導体基板１及びＮ型の埋め込み領域２を貫通するように、トレンチにより形成した孔を埋めた絶縁層２０によって、半導体基板１及びＮ型の埋め込み領域２を分離している。絶縁層２０の材料は、ＳｉＯ２やその他の絶縁材料を使用することができ、素子分離層５と同じ材料としても構わない。
そこで、図１２に示す構成では、半導体基板１及びＮ型の埋め込み領域２を貫通するように、トレンチにより形成した孔を埋めた絶縁層２０によって、半導体基板１及びＮ型の埋め込み領域２を分離している。絶縁層２０の材料は、ＳｉＯ２やその他の絶縁材料を使用することができ、素子分離層５と同じ材料としても構わない。
図１２に示す絶縁層２０を形成する方法としては、例えば、次の方法が考えられる。
まず、半導体基板１に、Ｎ型の埋め込み領域２を貫通するが、半導体基板１の底には達しない非貫通孔をトレンチ加工により形成する。
次に、この非貫通孔を絶縁層２０により埋める。
その後、半導体基板１の裏面側を、絶縁層２０が裏面に露出するまで、削る。
このようにして、半導体基板１及びＮ型の埋め込み領域２を貫通した絶縁層２０を形成して、保護素子と回路素子とを電気的に分離することができる。
まず、半導体基板１に、Ｎ型の埋め込み領域２を貫通するが、半導体基板１の底には達しない非貫通孔をトレンチ加工により形成する。
次に、この非貫通孔を絶縁層２０により埋める。
その後、半導体基板１の裏面側を、絶縁層２０が裏面に露出するまで、削る。
このようにして、半導体基板１及びＮ型の埋め込み領域２を貫通した絶縁層２０を形成して、保護素子と回路素子とを電気的に分離することができる。
図１３に示す構成では、半導体基板１がＰ型であり、半導体基板１がＮ型の埋め込み領域２とは反対の導電型である。このため、半導体基板１を分離しなくても、半導体基板１を通じて不要な電流が流れることがない。
そこで、図１３に示す構成では、Ｎ型の埋め込み領域２を、保護素子と、保護素子の周囲とで、分離されたパターンに形成している。分離されたＮ型の埋め込み領域２の間にはＰ型の半導体基板１があるため、不要な電流が流れない。
そこで、図１３に示す構成では、Ｎ型の埋め込み領域２を、保護素子と、保護素子の周囲とで、分離されたパターンに形成している。分離されたＮ型の埋め込み領域２の間にはＰ型の半導体基板１があるため、不要な電流が流れない。
なお、第２の実施の形態と同様に、Ｐ型の埋め込み領域１７を形成する場合には、半導体基板１とＰ型の埋め込み領域１７の導電型の関係によって、図１２と同様の構成か、或いは、図１３と同様の構成を、選択すれば良い。
Ｎ型の半導体基板１にＰ型の埋め込み領域１７を形成する場合には、導電型が逆であるので、図１３と同様に、Ｐ型の埋め込み領域１７を、保護素子とその周囲とで分離されたパターンに形成する。
Ｐ型の半導体基板１にＰ型の埋め込み領域１７を形成する場合には、導電型が同一であるので、図１２と同様に、Ｐ型の埋め込み領域１７と半導体基板１を貫通する絶縁層２０を形成して、保護素子とその周囲とを分離する。
Ｎ型の半導体基板１にＰ型の埋め込み領域１７を形成する場合には、導電型が逆であるので、図１３と同様に、Ｐ型の埋め込み領域１７を、保護素子とその周囲とで分離されたパターンに形成する。
Ｐ型の半導体基板１にＰ型の埋め込み領域１７を形成する場合には、導電型が同一であるので、図１２と同様に、Ｐ型の埋め込み領域１７と半導体基板１を貫通する絶縁層２０を形成して、保護素子とその周囲とを分離する。
さらにまた、変形例として、図１や図９に示した構成から、埋め込みｗｅｌｌ領域２，１７を除いた構成とすることも可能である。例えば、図１４に断面図を示す構成が考えられる。
この構成とした場合も、図中右側のＮｗｅｌｌ領域４やＰｗｅｌｌ領域１９が配線層１６と電気的に接続されているため、右側のＮｗｅｌｌ領域４やＰｗｅｌｌ領域１９との界面のＰＮ接合面からキャリアを注入することができる。これにより、トリガー電位Ｖｔ１を下げることが可能である。
この構成とした場合も、図中右側のＮｗｅｌｌ領域４やＰｗｅｌｌ領域１９が配線層１６と電気的に接続されているため、右側のＮｗｅｌｌ領域４やＰｗｅｌｌ領域１９との界面のＰＮ接合面からキャリアを注入することができる。これにより、トリガー電位Ｖｔ１を下げることが可能である。
なお、上述したそれぞれの実施の形態や変形例の構成は、構成が矛盾しない限りは、適宜組み合わせることが可能である。
＜５．応用例＞
前述したように、各実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。半導体装置を構成する回路素子の周囲に、各実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
前述したように、各実施の形態の保護素子を用いて、保護素子を備えた半導体装置を構成することができる。半導体装置を構成する回路素子の周囲に、各実施の形態の保護素子を配置して、サージ入力が保護素子に入力されるように構成する。
ここで、回路素子としての内部回路と、保護素子との接続例の回路構成図を、図１５に示す。
図１５に示すように、内部回路３０と端子との間に、２つの保護素子３１，３２を接続している。端子としては、図中上から、Ｖｄｄ端子、Ｉ／Ｏ端子（入出力端子）、グラウンド端子（Ｇｎｄ．）の３つの端子が設けられている。Ｖｄｄ端子及びＩ／Ｏ端子からの各配線に、第１の保護素子３１が接続されており、Ｉ／Ｏ端子及びグラウンド端子からの各配線に、第２の保護素子３２が接続されている。
そして、例えば、第１の保護素子３１と第２の保護素子３２において、図１、図９〜図１４に示した、左の配線層１６（第１の配線）と右の配線層１６（第２の配線）を、回路素子である内部回路３０と、図１５の３つの端子とに電気的に接続する。例えば、第１の保護素子３１の第１の配線をＶｄｄ端子に接続し、第１の保護素子３１の第２の配線及び第２の保護素子３２の第１の配線を入出力端子に接続し、第２の保護素子３２の第２の配線をグラウンド端子に接続する。この場合、３つの端子、即ち、Ｖｄｄ端子、Ｉ／Ｏ端子（入出力端子）、グラウンド端子（Ｇｎｄ．）は、例えば、半導体装置のパッケージもしくはチップと、その外部とを電気的に接続する外部端子に相当する。
図１５に示すように、内部回路３０と端子との間に、２つの保護素子３１，３２を接続している。端子としては、図中上から、Ｖｄｄ端子、Ｉ／Ｏ端子（入出力端子）、グラウンド端子（Ｇｎｄ．）の３つの端子が設けられている。Ｖｄｄ端子及びＩ／Ｏ端子からの各配線に、第１の保護素子３１が接続されており、Ｉ／Ｏ端子及びグラウンド端子からの各配線に、第２の保護素子３２が接続されている。
そして、例えば、第１の保護素子３１と第２の保護素子３２において、図１、図９〜図１４に示した、左の配線層１６（第１の配線）と右の配線層１６（第２の配線）を、回路素子である内部回路３０と、図１５の３つの端子とに電気的に接続する。例えば、第１の保護素子３１の第１の配線をＶｄｄ端子に接続し、第１の保護素子３１の第２の配線及び第２の保護素子３２の第１の配線を入出力端子に接続し、第２の保護素子３２の第２の配線をグラウンド端子に接続する。この場合、３つの端子、即ち、Ｖｄｄ端子、Ｉ／Ｏ端子（入出力端子）、グラウンド端子（Ｇｎｄ．）は、例えば、半導体装置のパッケージもしくはチップと、その外部とを電気的に接続する外部端子に相当する。
第１の保護素子３１と第２の保護素子３２とは、それぞれ図１のようにＮＭＯＳＦＥＴを有する構成と、図９のようにＰＭＯＳＦＥＴを有する構成との、いずれの構成とすることも可能である。
例えば、第１の保護素子３１及び第２の保護素子３２を、共にＮＭＯＳＦＥＴを有する構成とすることができる。この場合、同じ製造工程で２つの保護素子３１，３２の各部を同時に形成することができる。
また例えば、第１の保護素子３１はＰＭＯＳＦＥＴを有する構成として、第２の保護素子３２はＮＭＯＳＦＥＴを有する構成とすることができる。この場合、図１２や図１３に示したようにｗｅｌｌ領域を絶縁分離しなくても、電源からグラウンドまで同電位とならないようにすることができる。
例えば、第１の保護素子３１及び第２の保護素子３２を、共にＮＭＯＳＦＥＴを有する構成とすることができる。この場合、同じ製造工程で２つの保護素子３１，３２の各部を同時に形成することができる。
また例えば、第１の保護素子３１はＰＭＯＳＦＥＴを有する構成として、第２の保護素子３２はＮＭＯＳＦＥＴを有する構成とすることができる。この場合、図１２や図１３に示したようにｗｅｌｌ領域を絶縁分離しなくても、電源からグラウンドまで同電位とならないようにすることができる。
なお、図１５の各端子（Ｖｄｄ，Ｉ／Ｏ，Ｇｎｄ．）の名称は、半導体装置の使用時にそれぞれの端子に供給される電位を示している。
特に、半導体装置の製造時には、各端子がまだ電位的にフローティングの状態となっており、いずれの端子にも、正のサージ入力又は負のサージ入力が入る可能性がある。
特に、半導体装置の製造時には、各端子がまだ電位的にフローティングの状態となっており、いずれの端子にも、正のサージ入力又は負のサージ入力が入る可能性がある。
＜６．実験＞
ここで、実際に保護素子の試料を作製して、特性を調べた。
まず、図１に示した第１の実施の形態の保護素子を作製して、実施例の試料とした。
一方、図１６に示すように、ドレインと接続された配線層１６とＮｗｅｌｌ領域４との間のプラグ層１４を設けないで、ドレイン及び配線層１６とＮｗｅｌｌ領域４とは電気的に接続しない構成とした。その他は実施例と同様にして保護素子を作製し、これを比較例の試料とした。
ここで、実際に保護素子の試料を作製して、特性を調べた。
まず、図１に示した第１の実施の形態の保護素子を作製して、実施例の試料とした。
一方、図１６に示すように、ドレインと接続された配線層１６とＮｗｅｌｌ領域４との間のプラグ層１４を設けないで、ドレイン及び配線層１６とＮｗｅｌｌ領域４とは電気的に接続しない構成とした。その他は実施例と同様にして保護素子を作製し、これを比較例の試料とした。
実施例及び比較例の各試料に対して、それぞれ電気ストレスを与えた。具体的には、ドレイン側の右の配線層１６のパッドにＥＳＤサージを与えて、もう一方のソース及びゲート側の左の配線層１６のパッドはグラウンドレベルに接地した。
そして、ドレイン電圧（ＥＳＤサージの電圧）を変化させて、ＭＯＳＦＥＴのチャネルに流れる電流の変化を調べた。
測定結果として、各試料のドレイン電圧と電流との関係を、図１７に示す。
そして、ドレイン電圧（ＥＳＤサージの電圧）を変化させて、ＭＯＳＦＥＴのチャネルに流れる電流の変化を調べた。
測定結果として、各試料のドレイン電圧と電流との関係を、図１７に示す。
図１７に示すように、比較例（ＧＧＭＯＳ構造）はＶｔ１が１０Ｖ程度であった。これに対して、実施例はＶｔ１が３Ｖ程度と７Ｖ低くなった。
また、比較例では、Ｖｔ１に達した後は、スナップバックしてドレイン電圧が下がるのに対して、実施例では緩やかにドレイン電圧が上昇する。これは、実施例では、キャリアが多く注入されるため、少しずつ降伏が進み、スナップバックを生じないためと考えられる。
また、比較例では、Ｖｔ１に達した後は、スナップバックしてドレイン電圧が下がるのに対して、実施例では緩やかにドレイン電圧が上昇する。これは、実施例では、キャリアが多く注入されるため、少しずつ降伏が進み、スナップバックを生じないためと考えられる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 半導体基板、２ Ｎ型の埋め込み領域、３，１９ Ｐｗｅｌｌ領域、４，１８ Ｎｗｅｌｌ領域、５ 素子分離層、６ ソース・ドレイン領域、７ チャネル領域、８ ＬＤＤ領域、９，１２ シリサイド層、１０ ゲート絶縁膜、１１ ゲート電極、１３ サイドウォール、１４ プラグ層、１５ 層間絶縁層、１６ 配線層、１７ Ｐ型の埋め込み領域、２０ 絶縁層、３０ 内部回路、３１ 第１の保護素子、３２ 第２の保護素子
Claims (12)
- 半導体基板と、
前記半導体基板に形成された、第１導電型のウェル領域と、
前記半導体基板に、前記第１導電型のウェル領域に隣接して形成された、第２導電型のウェル領域と、
前記第１導電型のウェル領域に形成された、第２導電型チャネルのＭＯＳトランジスタと、
前記第１導電型のウェル領域と、前記ＭＯＳトランジスタのソース領域と、前記ＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、
前記ＭＯＳトランジスタのドレイン領域と、前記第２導電型のウェル領域とに電気的に接続された第２の配線とを含む
保護素子。 - 前記第１導電型のウェル領域及び前記第２導電型のウェル領域の下に接続された、第２導電型の埋め込み領域をさらに含む、請求項１に記載の保護素子。
- 前記第１導電型のウェル領域と前記第２導電型の埋め込み領域との接合面に凹凸が形成されている、請求項２に記載の保護素子。
- 前記第１導電型がＰ型であり、前記第２導電型がＮ型である、請求項１に記載の保護素子。
- 前記第１導電型がＮ型であり、前記第２導電型がＰ型である、請求項１に記載の保護素子。
- 前記第１の配線は、接地端子に電気的に接続され、前記第２の配線は、入出力端子に電気的に接続されている、請求項１に記載の保護素子。
- 前記第１の配線は、入出力端子に電気的に接続され、前記第２の配線は、電源端子に電気的に接続されている、請求項１に記載の保護素子。
- 回路素子と、
前記回路素子に接続され、半導体基板と、前記半導体基板に形成された、第１導電型のウェル領域と、前記半導体基板に、前記第１導電型のウェル領域に隣接して形成された、第２導電型のウェル領域と、前記第１導電型のウェル領域に形成された、第２導電型チャネルのＭＯＳトランジスタと、前記第１導電型のウェル領域と、前記ＭＯＳトランジスタのソース領域と、前記ＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、前記ＭＯＳトランジスタのドレイン領域と、前記第２導電型のウェル領域とに電気的に接続された第２の配線とを含む保護素子とを備えた
半導体装置。 - 前記保護素子は、前記第１導電型のウェル領域及び前記第２導電型のウェル領域の下に接続された、第２導電型の埋め込み領域をさらに含む、請求項８に記載の半導体装置。
- 前記半導体基板が第２導電型であり、前記保護素子の周囲に、前記半導体基板及び前記第２導電型の埋め込み領域を貫通して形成され、前記保護素子を絶縁分離する絶縁層をさらに含む、請求項９に記載の半導体装置。
- 前記保護素子の前記第１の配線は、接地端子に電気的に接続され、前記保護素子の前記第２の配線は、入出力端子に電気的に接続されている、請求項８に記載の半導体装置。
- 前記保護素子の前記第１の配線は、入出力端子に電気的に接続され、前記保護素子の前記第２の配線は、電源端子に電気的に接続されている、請求項８に記載の半導体装置。
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|---|---|---|---|
| JP2011007945A JP2012151230A (ja) | 2011-01-18 | 2011-01-18 | 保護素子及び保護素子を備えた半導体装置 |
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| JP2012151230A true JP2012151230A (ja) | 2012-08-09 |
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| JP2011007945A Pending JP2012151230A (ja) | 2011-01-18 | 2011-01-18 | 保護素子及び保護素子を備えた半導体装置 |
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| JP (1) | JP2012151230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015145274A1 (en) * | 2014-03-24 | 2015-10-01 | International Business Machines Corporation | Oxide mediated epitaxial nickel disilicide alloy contact formation |
-
2011
- 2011-01-18 JP JP2011007945A patent/JP2012151230A/ja active Pending
Cited By (3)
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|---|---|---|---|---|
| WO2015145274A1 (en) * | 2014-03-24 | 2015-10-01 | International Business Machines Corporation | Oxide mediated epitaxial nickel disilicide alloy contact formation |
| US9236345B2 (en) | 2014-03-24 | 2016-01-12 | Globalfoundries Inc. | Oxide mediated epitaxial nickel disilicide alloy contact formation |
| US9379012B2 (en) | 2014-03-24 | 2016-06-28 | Globalfoundries Inc. | Oxide mediated epitaxial nickel disilicide alloy contact formation |
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