JP2011223234A - Piezoelectric vibrator, piezoelectric device, through-electrode structure, semiconductor device, and semiconductor package - Google Patents
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Abstract
Description
本発明は、特にＷＣＳＰ構造を応用した圧電振動子、圧電デバイス、貫通電極構造、半導体装置、半導体パッケージに関するものである。 The present invention relates to a piezoelectric vibrator, a piezoelectric device, a through electrode structure, a semiconductor device, and a semiconductor package, in particular, to which a WCSP structure is applied.
近年半導体チップの回路形成面上に樹脂層を形成し、その上に配線を形成し、配線上に外部電極を形成したウエハレベルチップサイズパッケージ（ＷＣＳＰ）と呼ばれるパッケージが開発され、半導体デバイスの小型化・低背化に利用されている。 Recently, a package called a wafer level chip size package (WCSP) in which a resin layer is formed on a circuit formation surface of a semiconductor chip, wiring is formed thereon, and an external electrode is formed on the wiring has been developed. It is used to reduce the height and height.
図８に従来技術に係るＷＣＳＰ構造１００を製造するための基本工程について示す。ＷＣＳＰ構造１００を製造するための基本工程は、まず（１）Ｓｉ等の半導体基板１０２上にＳｉＯ２やＳｉＮ等で保護膜１０４（パッシベーション膜）を積層し、（２）保護膜１０４の上にポリイミド等の絶縁樹脂層１０６をパターニングし、（３）絶縁樹脂層１０６上にＴｉＷ等を材料としたスパッタリングによりシード層１０８を積層し、（４）シード層１０８上にＣｕ等を材料としたスパッタリングにより配線の基層１１０を積層し、（５）配線１１４の配置に対応した位置において配線１１４を形成するためのメッキレジスト１１２をパターニングし、（６）Ｃｕ等を材料として配線の基層１１０上に電界メッキにより配線１１４を積層し、（７）メッキレジスト１１２を剥離して配線の基層１１０の露出した部分をエッチングにより除去し、（８）シード層１０８の露出した部分をエッチングにより除去し、（９）ポリイミド樹脂等を用いた絶縁樹脂層１１６（ソルダーレジスト層）を積層する。なお１層目の上に２層目を積層する場合は、（９）のソルダーレジスト層上において（３）から（９）までの工程を繰り返せばよい。 FIG. 8 shows a basic process for manufacturing the WCSP structure 100 according to the prior art. The basic steps for manufacturing the WCSP structure 100 are as follows: (1) a protective film 104 (passivation film) is laminated on a semiconductor substrate 102 such as Si with SiO 2 or SiN, and (2) on the protective film 104. The insulating resin layer 106 such as polyimide is patterned, (3) the seed layer 108 is laminated on the insulating resin layer 106 by sputtering using TiW or the like, and (4) sputtering using Cu or the like on the seed layer 108. (5) patterning a plating resist 112 for forming the wiring 114 at a position corresponding to the arrangement of the wiring 114, and (6) an electric field on the wiring base layer 110 using Cu or the like as a material. The wiring 114 is laminated by plating, and (7) the plating resist 112 is peeled off and the exposed portion of the wiring base layer 110 is etched. (8) The exposed portion of the seed layer 108 is removed by etching, and (9) an insulating resin layer 116 (solder resist layer) using polyimide resin or the like is laminated. When the second layer is laminated on the first layer, the steps (3) to (9) may be repeated on the solder resist layer (9).
図９に従来技術に係るＷＣＳＰ構造１００の一例を示す。ＷＣＳＰ構造１００は半導体チップ１１８の回路形成面１２０上に積層され、回路形成面１２０上の電極１２２を再配置して半導体チップ１１８を実装する実装基板（不図示）上の電極（不図示）との電気的接続を行うものである。ＷＣＳＰ構造１００は半導体チップ１１８の回路形成面１２０において、ＳｉＯ２やＳｉＮ等で形成され電極１２２を露出するようにパターニングされたパッシベーション層１２４、ポリイミド等で形成され電極１２２を露出するようにパターニングされた１層目の絶縁層１２６、Ｃｕ等の材料を用いてスパッタリング等により形成し回路形成面１２０上の電極１２２と接続する１層目の配線１２８、ポリイミド等で形成され１層目の配線の一部を露出するようにパターニングされた２層目の絶縁層１３０、１層目の配線１２８と電気的に接続し回路形成面１２０上の電極１２２の再配置を行う２層目の配線１３２、の順に積層される。またフェースダウンボンディングを行う場合は、２層目の配線１３２上の適当な位置に半田ボール１３４を接続し、また必要に応じて２層目の配線１３２を樹脂封止するためのソルダーレジスト層１３８を積層している。 FIG. 9 shows an example of a WCSP structure 100 according to the prior art. The WCSP structure 100 is stacked on the circuit forming surface 120 of the semiconductor chip 118, and electrodes (not shown) on a mounting substrate (not shown) on which the semiconductor chip 118 is mounted by rearranging the electrodes 122 on the circuit forming surface 120. The electrical connection is performed. The WCSP structure 100 is formed on the circuit forming surface 120 of the semiconductor chip 118 by a passivation layer 124 formed of SiO 2 or SiN and patterned so as to expose the electrode 122, and formed of polyimide or the like and patterned so as to expose the electrode 122. In addition, the first insulating layer 126, a first layer wiring 128 formed by sputtering or the like using a material such as Cu and connected to the electrode 122 on the circuit formation surface 120, a first layer wiring formed of polyimide or the like A second-layer wiring 132 that is electrically connected to the second-layer insulating layer 130 and the first-layer wiring 128 that are patterned so as to expose a part thereof, and rearranges the electrodes 122 on the circuit formation surface 120; Are stacked in this order. When face-down bonding is performed, a solder ball 134 is connected to an appropriate position on the second-layer wiring 132 and, if necessary, a solder resist layer 138 for resin-sealing the second-layer wiring 132. Are stacked.
ここで、２層目の絶縁層１３０を形成する場合は、１層目の配線１２８の一部を露出させるようにパターニングし、２層目の絶縁層１３０に凹部１３０ａを形成する。そして２層目の配線１３２を形成すると同時に、凹部１３０ａの内壁に形成され第１層の配線１２８及び第２層の配線１３２に接続する貫通配線１３６を形成している。 Here, in the case of forming the second insulating layer 130, patterning is performed so as to expose a part of the first wiring 128, and the recess 130 a is formed in the second insulating layer 130. At the same time as forming the second layer wiring 132, the first layer wiring 128 and the through wiring 136 connected to the second layer wiring 132 are formed on the inner wall of the recess 130a.
上記構成を有することにより、回路形成面１２０上の電極１２２は、１層目の配線１２８、貫通配線１３６、２層目の配線１３２（半田ボール１３４）を介して、実装基板上の電極（不図示）の配置に対応した再配置を行いつつ実装基板上の電極（不図示）と電気的に接続することができる。 With the above configuration, the electrode 122 on the circuit formation surface 120 is connected to the electrode (not-on-chip) on the mounting substrate via the first layer wiring 128, the through wiring 136, and the second layer wiring 132 (solder ball 134). It can be electrically connected to an electrode (not shown) on the mounting substrate while rearranging corresponding to the arrangement shown.
このようなＷＣＳＰ構造を応用して基板上に貫通電極を形成する技術として特許文献１が開示されている。特許文献１に開示された貫通電極は、半導体基板の第１の配線層側の開口径が外部接続端子側の開口径の内径よりも大きくなるようにした拡張部を第１の配線層付近に備えた貫通孔に形成している。この拡張部には貫通孔の内壁面と連続した絶縁層が形成されている。このような構成により貫通孔底部の各部におけるリーク電流の発生や絶縁膜のクラック等を抑制することができる。 Patent Document 1 discloses a technique for forming a through electrode on a substrate by applying such a WCSP structure. The through electrode disclosed in Patent Document 1 has an extended portion in the vicinity of the first wiring layer in which the opening diameter on the first wiring layer side of the semiconductor substrate is larger than the inner diameter of the opening diameter on the external connection terminal side. It is formed in the provided through hole. An insulating layer that is continuous with the inner wall surface of the through hole is formed in the extended portion. With such a configuration, it is possible to suppress the occurrence of leakage current, cracks in the insulating film, and the like at each part of the bottom of the through hole.
しかしながら、ＷＣＳＰ構造の半導体基板を外部の実装基板に実装した場合に実装側の外部電極に対して横方向の応力が作用することがある。そうすると外部電極と電気的に接続している貫通電極の接続部分に応力が集中し歪みが発生して導通不良が生じる虞があった。 However, when a semiconductor substrate having a WCSP structure is mounted on an external mounting substrate, a lateral stress may act on the external electrode on the mounting side. If it does so, stress may concentrate on the connection part of the penetration electrode electrically connected with the external electrode, distortion may generate | occur | produce, and there exists a possibility that a conduction defect may arise.
また半導体基板の実装面（裏面）に形成された振動片用パッド電極を表面に実装する振動片と電気的に接続するため貫通電極を形成していた。しかしながら貫通電極に相当する配線長による抵抗、容量を低減することは困難であった。 In addition, the through electrode is formed to electrically connect the resonator element pad electrode formed on the mounting surface (back surface) of the semiconductor substrate to the resonator element mounted on the surface. However, it has been difficult to reduce resistance and capacitance due to the wiring length corresponding to the through electrode.
そこで上記従来技術の問題点を解決するため、本発明の圧電振動子、圧電デバイス、貫通電極構造、半導体装置、半導体パッケージは、半導体基板の実装側の電極に作用する応力を緩和することを目的としている。 Accordingly, in order to solve the above-described problems of the prior art, the piezoelectric vibrator, the piezoelectric device, the through electrode structure, the semiconductor device, and the semiconductor package of the present invention are intended to relieve stress acting on the electrode on the mounting side of the semiconductor substrate. It is said.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
［適用例１］第１の面と前記第１の面の反対側の第２の面とを有する半導体基板と、前記半導体基板の前記第１の面に設けられた外部電極用パッド電極と、前記半導体基板の前記第２の面に設けられた外部電極と、前記半導体基板を貫通する貫通孔に設けられ、前記外部電極用パッド電極及び前記外部電極に電気的に形成された貫通電極と、前記貫通孔に設けられ、前記貫通電極と前記半導体基板との間に設けられた絶縁層と、前記外部電極用パッド電極に電気的に接続された圧電振動片と、を備え、前記絶縁層の前記第２の面側における厚さは、前記第１の面側における厚さよりも厚いことを特徴とする圧電振動子。
SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following application examples.
Application Example 1 A semiconductor substrate having a first surface and a second surface opposite to the first surface, an external electrode pad electrode provided on the first surface of the semiconductor substrate, An external electrode provided on the second surface of the semiconductor substrate; a through electrode provided in a through-hole penetrating the semiconductor substrate; and electrically formed on the external electrode pad electrode and the external electrode; An insulating layer provided in the through hole and provided between the through electrode and the semiconductor substrate; and a piezoelectric vibrating piece electrically connected to the external electrode pad electrode; The piezoelectric vibrator according to claim 1, wherein a thickness on the second surface side is larger than a thickness on the first surface side.
上記構成により、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側となる第１の面側の絶縁層は薄く形成されているため電極を固定することができる。また外部電極側となる第２の面側の絶縁層は第１の面側における絶縁層の厚さよりも厚く形成されているため応力を吸収する緩衝材として作用する。従って外部電極と貫通電極の接続部分に生じる歪みを抑制することができる。 With the above configuration, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the insulating layer on the first surface side that is the pad electrode side is formed thin, so that the electrode can be fixed. it can. Further, since the insulating layer on the second surface side, which is the external electrode side, is formed thicker than the insulating layer on the first surface side, it acts as a buffer material that absorbs stress. Therefore, the distortion which arises in the connection part of an external electrode and a penetration electrode can be suppressed.
また半導体基板の回路形成面の振動片用パッド電極と振動片の接続電極を直接電気的に接続することができる。このため引き回し配線を用いる必要がなく、最も短い配線長で接続することができる。よって配線に寄生する抵抗、容量を低減して振動子の発振特性の安定化を図ることができる。 Further, the resonator element pad electrode on the circuit forming surface of the semiconductor substrate and the connection electrode of the resonator element can be directly electrically connected. For this reason, it is not necessary to use routing wiring, and connection can be made with the shortest wiring length. Accordingly, it is possible to stabilize the oscillation characteristics of the vibrator by reducing the resistance and capacitance parasitic on the wiring.
［適用例２］前記貫通孔は、前記第２の面における開口が前記第１の面における開口よりも開口面積が大きいことを特徴とする適用例１に記載の圧電振動子。
上記構成により、径大の外部電極側の貫通孔の開口から孔内に絶縁層を容易に形成することができる。また形成した絶縁層のパッド電極側の薄層工程も容易に行なうことができる。
Application Example 2 The piezoelectric vibrator according to Application Example 1, wherein the through hole has an opening area larger in the opening in the second surface than in the first surface.
With the above configuration, the insulating layer can be easily formed in the hole from the opening of the through hole on the large-diameter external electrode side. Further, the thin layer process on the pad electrode side of the formed insulating layer can be easily performed.
［適用例３］前記貫通孔は、前記第１の面から前記第２の面に向かって径大となるテーパ状に形成されていることを特徴とする適用例２に記載の圧電振動子。
上記構成により、貫通電極構造の製造工程において貫通孔の形成工程を簡略化することができる。
[Application Example 3] The piezoelectric vibrator according to Application Example 2, wherein the through hole is formed in a tapered shape having a diameter increasing from the first surface toward the second surface.
With the above configuration, the through hole forming process can be simplified in the manufacturing process of the through electrode structure.
［適用例４］前記貫通孔は、前記第１の面から前記第２の面に向かって径大となる階段状に形成されていることを特徴とする適用例２に記載の圧電振動子。
上記構成により、貫通電極構造の製造工程において貫通孔内に形成する絶縁層と貫通電極の接触面積を拡大することができ、貫通孔内に貫通電極を確実に固定することができる。
Application Example 4 The piezoelectric vibrator according to Application Example 2, wherein the through-hole is formed in a stepped shape having a diameter increasing from the first surface toward the second surface.
With the above configuration, the contact area between the insulating layer and the through electrode formed in the through hole in the manufacturing process of the through electrode structure can be increased, and the through electrode can be fixed securely in the through hole.
［適用例５］前記絶縁層の前記第１の面側における厚さは、前記貫通孔及び前記貫通電極を断面視した場合において、前記第１の面を含む平面における前記絶縁層の厚さであり、前記絶縁層の前記第２の面側における厚さは、前記貫通孔及び前記貫通電極を断面視した場合において、前記第２の面を含む平面における前記絶縁層の厚さであることを特徴とする適用例１ないし適用例４のいずれか一例に記載の圧電振動子。 Application Example 5 The thickness of the insulating layer on the first surface side is the thickness of the insulating layer in a plane including the first surface when the through hole and the through electrode are viewed in cross section. And the thickness of the insulating layer on the second surface side is the thickness of the insulating layer in a plane including the second surface when the through hole and the through electrode are viewed in cross section. The piezoelectric vibrator according to any one of Application Examples 1 to 4, which is a feature.
上記構成により、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側となる第１の面側の絶縁層は薄く形成されているため電極を固定することができる。また外部電極側となる第２の面側の絶縁層は第１の面側における絶縁層の厚さよりも厚く形成されているため応力を吸収する緩衝材として作用する。従って外部電極と貫通電極の接続部分に生じる歪みを抑制した圧電振動子を提供することができる。 With the above configuration, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the insulating layer on the first surface side that is the pad electrode side is formed thin, so that the electrode can be fixed. it can. Further, since the insulating layer on the second surface side, which is the external electrode side, is formed thicker than the insulating layer on the first surface side, it acts as a buffer material that absorbs stress. Therefore, it is possible to provide a piezoelectric vibrator in which distortion generated at the connection portion between the external electrode and the through electrode is suppressed.
［適用例６］適用例１ないし適用例５のいずれか１例に記載の圧電振動子を搭載したことを特徴とする圧電デバイス。
上記構成により、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側となる第１の面側の絶縁層は薄く形成されているため電極を固定することができる。また外部電極側となる第２の面側の絶縁層は第１の面側における絶縁層の厚さよりも厚く形成されているため応力を吸収する緩衝材として作用する。従って外部電極と貫通電極の接続部分に生じる歪みを抑制した圧電デバイスを提供することができる。
[Application Example 6] A piezoelectric device comprising the piezoelectric vibrator according to any one of Application Examples 1 to 5.
With the above configuration, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the insulating layer on the first surface side that is the pad electrode side is formed thin, so that the electrode can be fixed. it can. Further, since the insulating layer on the second surface side, which is the external electrode side, is formed thicker than the insulating layer on the first surface side, it acts as a buffer material that absorbs stress. Accordingly, it is possible to provide a piezoelectric device in which distortion generated at the connection portion between the external electrode and the through electrode is suppressed.
［適用例７］前記半導体装置は、発振回路のパッド電極と前記圧電振動片の接続端子を電気的に接続する再配置配線が形成されていることを特徴とする適用例６に記載の圧電デバイス。
上記構成により、電極の位置や配列を自由に設計することができる。また電極間の接続信頼性を確保するとともに、接続不良を低減した圧電デバイスを提供することができる。
Application Example 7 The piezoelectric device according to Application Example 6, wherein the semiconductor device is provided with a rearrangement wiring that electrically connects a pad electrode of an oscillation circuit and a connection terminal of the piezoelectric vibrating piece. .
With the above configuration, the position and arrangement of the electrodes can be freely designed. Moreover, while ensuring the connection reliability between electrodes, the piezoelectric device which reduced the connection defect can be provided.
［適用例８］第１の面と前記第１の面の反対側の第２の面とを有する半導体基板と、前記半導体基板の前記第１の面に設けられた外部電極用パッド電極と、前記半導体基板の前記第２の面に設けられた外部電極と、前記半導体基板を貫通する貫通孔に設けられ、前記外部電極用パッド電極及び前記外部電極に電気的に形成された貫通電極と、前記貫通孔に設けられ、前記貫通電極と前記半導体基板との間に設けられた絶縁層と、を備え、前記絶縁層の前記第２の面側における厚さは、前記第１の面側における厚さよりも厚いことを特徴とする貫通電極構造。 Application Example 8 A semiconductor substrate having a first surface and a second surface opposite to the first surface, an external electrode pad electrode provided on the first surface of the semiconductor substrate, An external electrode provided on the second surface of the semiconductor substrate; a through electrode provided in a through-hole penetrating the semiconductor substrate; and electrically formed on the external electrode pad electrode and the external electrode; An insulating layer provided in the through hole and provided between the through electrode and the semiconductor substrate, wherein the thickness of the insulating layer on the second surface side is on the first surface side A through electrode structure characterized by being thicker than the thickness.
上記構成により、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側となる第１の面側の絶縁層は薄く形成されているため電極を固定することができる。また外部電極側となる第２の面側の絶縁層は第１の面側における絶縁層の厚さよりも厚く形成されているため応力を吸収する緩衝材として作用する。従って外部電極と貫通電極の接続部分に生じる歪みを抑制した貫通電極構造を提供することができる。 With the above configuration, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the insulating layer on the first surface side that is the pad electrode side is formed thin, so that the electrode can be fixed. it can. Further, since the insulating layer on the second surface side, which is the external electrode side, is formed thicker than the insulating layer on the first surface side, it acts as a buffer material that absorbs stress. Therefore, it is possible to provide a through electrode structure in which distortion generated at the connection portion between the external electrode and the through electrode is suppressed.
また半導体基板の回路形成面の振動片用パッド電極と振動片の接続電極を直接電気的に接続することができる。このため引き回し配線を用いる必要がなく、最も短い配線長で接続することができる。よって配線に寄生する抵抗、容量を低減して振動子の発振特性の安定化を図ることができる。 Further, the resonator element pad electrode on the circuit forming surface of the semiconductor substrate and the connection electrode of the resonator element can be directly electrically connected. For this reason, it is not necessary to use routing wiring, and connection can be made with the shortest wiring length. Accordingly, it is possible to stabilize the oscillation characteristics of the vibrator by reducing the resistance and capacitance parasitic on the wiring.
［適用例９］第１の面と前記第１の面の反対側の第２の面とを有する半導体基板と、前記半導体基板の前記第１の面に設けられた外部電極用パッド電極と、前記半導体基板の前記第２の面に設けられた外部電極と、前記半導体基板を貫通する貫通孔に設けられ、前記外部電極用パッド電極及び前記外部電極に電気的に形成された貫通電極と、前記貫通孔に設けられ、前記貫通電極と前記半導体基板との間に設けられた絶縁層と、を備え、前記絶縁層の前記第２の面側における厚さは、前記第１の面側における厚さよりも厚いことを特徴とする半導体装置。 Application Example 9 A semiconductor substrate having a first surface and a second surface opposite to the first surface, an external electrode pad electrode provided on the first surface of the semiconductor substrate, An external electrode provided on the second surface of the semiconductor substrate; a through electrode provided in a through-hole penetrating the semiconductor substrate; and electrically formed on the external electrode pad electrode and the external electrode; An insulating layer provided in the through hole and provided between the through electrode and the semiconductor substrate, wherein the thickness of the insulating layer on the second surface side is on the first surface side A semiconductor device characterized by being thicker than the thickness.
上記構成により、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側となる第１の面側の絶縁層は薄く形成されているため電極を固定することができる。また外部電極側となる第２の面側の絶縁層は第１の面側における絶縁層の厚さよりも厚く形成されているため応力を吸収する緩衝材として作用する。従って外部電極と貫通電極の接続部分に生じる歪みを抑制した半導体装置を提供することができる。 With the above configuration, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the insulating layer on the first surface side that is the pad electrode side is formed thin, so that the electrode can be fixed. it can. Further, since the insulating layer on the second surface side, which is the external electrode side, is formed thicker than the insulating layer on the first surface side, it acts as a buffer material that absorbs stress. Accordingly, it is possible to provide a semiconductor device in which distortion generated in the connection portion between the external electrode and the through electrode is suppressed.
また半導体基板の回路形成面の振動片用パッド電極と振動片の接続電極を直接電気的に接続することができる。このため引き回し配線を用いる必要がなく、最も短い配線長で接続することができる。よって配線に寄生する抵抗、容量を低減して振動子の発振特性の安定化を図ることができる。 Further, the resonator element pad electrode on the circuit forming surface of the semiconductor substrate and the connection electrode of the resonator element can be directly electrically connected. For this reason, it is not necessary to use routing wiring, and connection can be made with the shortest wiring length. Accordingly, it is possible to stabilize the oscillation characteristics of the vibrator by reducing the resistance and capacitance parasitic on the wiring.
［適用例１０］適用例９に記載の第１の半導体装置と、第２の半導体装置を備え、前記第１の半導体装置の第１のパッド電極と、前記第２の半導体装置の第２のパッド電極を電気的に接続して前記第１の半導体装置上に前記第２の半導体装置を積層させたことを特徴とする半導体パッケージ。 Application Example 10 A first semiconductor device according to Application Example 9 and a second semiconductor device are provided, the first pad electrode of the first semiconductor device, and the second semiconductor device of the second semiconductor device. A semiconductor package, wherein a pad electrode is electrically connected and the second semiconductor device is stacked on the first semiconductor device.
上記構成により、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側となる第１の面側の絶縁層は薄く形成されているため電極を固定することができる。また外部電極側となる第２の面側の絶縁層は第１の面側における絶縁層の厚さよりも厚く形成されているため応力を吸収する緩衝材として作用する。従って外部電極と貫通電極の接続部分に生じる歪みを抑制した半導体パッケージを提供することができる。 With the above configuration, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the insulating layer on the first surface side that is the pad electrode side is formed thin, so that the electrode can be fixed. it can. Further, since the insulating layer on the second surface side, which is the external electrode side, is formed thicker than the insulating layer on the first surface side, it acts as a buffer material that absorbs stress. Accordingly, it is possible to provide a semiconductor package in which distortion generated in the connection portion between the external electrode and the through electrode is suppressed.
本発明の圧電振動子、圧電デバイス、貫通電極構造、半導体装置、半導体パッケージの実施形態を添付の図面を参照しながら以下詳細に説明する。
図１は本実施形態の半導体装置の主要部分の拡大断面図である。図示のように本実施形態の半導体装置１０は、半導体基板２０の一方の主面（第１の面）２２に形成された外部電極用パッド電極３２と、半導体基板２０の他方の主面（第２の面）２４に形成された外部電極５０と、を備え、外部電極５０から前記外部電極用パッド電極３２に向かって貫通する貫通孔内に貫通電極を形成した半導体装置１０であって、貫通電極は前記貫通孔に絶縁層を介して形成され、絶縁層は外部電極５０から外部電極用パッド電極３２に向かって厚みを薄く形成している。
Embodiments of a piezoelectric vibrator, a piezoelectric device, a through electrode structure, a semiconductor device, and a semiconductor package according to the present invention will be described below in detail with reference to the accompanying drawings.
FIG. 1 is an enlarged cross-sectional view of the main part of the semiconductor device of this embodiment. As shown in the figure, the semiconductor device 10 of the present embodiment includes an external electrode pad electrode 32 formed on one main surface (first surface) 22 of the semiconductor substrate 20 and the other main surface (first surface) of the semiconductor substrate 20. A semiconductor device 10 having a through electrode formed in a through hole that penetrates from the external electrode 50 toward the external electrode pad electrode 32. The electrode is formed in the through hole with an insulating layer interposed therebetween, and the insulating layer is formed so as to decrease in thickness from the external electrode 50 toward the external electrode pad electrode 32.
半導体基板２０は、Ｓｉ、ガラス、石英、水晶などで形成されたベアな板材、または集積回路（不図示）がパターニングされたものが用いられる。半導体基板２０は一方の主面２２と他方の主面２４からなり、本実施形態では集積回路を有する半導体基板２０において、集積回路、集積回路の電極、再配置配線が形成された回路形成面を一方の主面２２としている。 As the semiconductor substrate 20, a bare plate material made of Si, glass, quartz, crystal, or the like, or a substrate on which an integrated circuit (not shown) is patterned is used. The semiconductor substrate 20 includes one main surface 22 and the other main surface 24. In this embodiment, the semiconductor substrate 20 having an integrated circuit has a circuit formation surface on which an integrated circuit, electrodes of the integrated circuit, and rearrangement wiring are formed. One main surface 22 is used.
半導体基板２０の一方の主面２２と他方の主面２４にはそれぞれ第１の絶縁層２６、第２の絶縁層２８が形成されている。第１の絶縁層２６は一例として、酸化シリコン（ＳｉＯ２）を用いることができる。第２の絶縁層２８は一例として、エポキシ樹脂、ポリイミド系などの絶縁材料を用いることができる。第１及び第２の絶縁層２６、２８はいずれもパッシベーション膜として用いてもよい。 A first insulating layer 26 and a second insulating layer 28 are formed on one main surface 22 and the other main surface 24 of the semiconductor substrate 20, respectively. For example, silicon oxide (SiO 2 ) can be used for the first insulating layer 26. As an example, the second insulating layer 28 can be made of an insulating material such as epoxy resin or polyimide. Both the first and second insulating layers 26 and 28 may be used as a passivation film.
半導体基板２０の一方の主面２２には、第１の絶縁層２６を介してパッド電極３０が形成されている。パッド電極３０は振動子接続用パッド電極（不図示）と外部電極用パッド電極３２から構成されている。これらのパッド電極３０は主に集積回路の配線形成時に形成することができ、材料としてＡｌ、Ｃｕ、Ａｕ、Ａｇ、Ｔｉ、Ｗ、Ｔｉｗ、ＴｉＮ、Ｎｉ等の導電性材料の単体又は複合材料により、単層又は複合層に形成することができる。なお、集積回路及びパッド電極３０と同時に再配置配線を形成してもよい。 A pad electrode 30 is formed on one main surface 22 of the semiconductor substrate 20 via a first insulating layer 26. The pad electrode 30 includes a transducer connecting pad electrode (not shown) and an external electrode pad electrode 32. These pad electrodes 30 can be formed mainly at the time of forming the wiring of the integrated circuit, and are made of a single material or a composite material of conductive materials such as Al, Cu, Au, Ag, Ti, W, Tiw, TiN, and Ni as materials. It can be formed into a single layer or a composite layer. Note that the rearrangement wiring may be formed simultaneously with the integrated circuit and the pad electrode 30.
貫通電極構造４０は、他方の主面２４から外部電極用パッド電極３２の裏面にかけて形成されている。貫通電極構造４０は、貫通孔４２と第３の絶縁層４４、および貫通電極４６により構成されている。 The through electrode structure 40 is formed from the other main surface 24 to the back surface of the external electrode pad electrode 32. The through electrode structure 40 includes a through hole 42, a third insulating layer 44, and a through electrode 46.
貫通孔４２は半導体基板２０に対し、一方の主面２２から他方の主面２４に向かって径大となるように形成されている。換言すると貫通孔４２は、他方の主面２４の開口が一方の主面２２の開口よりも開口面積を大きく形成している。そして貫通孔４２の側面は、一方の主面２２から他方の主面２４に向かって径大となるテーパ状に形成している。このほか貫通孔４２の側面は、一方の主面２２から他方の主面２４に向かって径大となる階段状に形成することもできる。 The through hole 42 is formed with respect to the semiconductor substrate 20 so as to increase in diameter from one main surface 22 toward the other main surface 24. In other words, in the through hole 42, the opening of the other main surface 24 has a larger opening area than the opening of the one main surface 22. The side surface of the through hole 42 is formed in a tapered shape having a diameter increasing from one main surface 22 toward the other main surface 24. In addition, the side surface of the through hole 42 may be formed in a stepped shape having a diameter increasing from one main surface 22 toward the other main surface 24.
貫通孔４２は、上述したパッド電極３０と垂直方向に重なる位置に形成され、一方の主面２２に形成された第１の絶縁層２６から他方の主面２４に形成された第２の絶縁層２８にかけて、貫通孔４２の内壁面に沿って第３の絶縁層４４が形成されている。第３の絶縁層４４の材料は、第２の絶縁層２８と同様にエポキシ樹脂、ポリイミド系などの絶縁材料を用いることができる。貫通孔４２内の第３の絶縁層４４は、スピンコーティング法、スプレイコーティング法、印刷法などの方法により形成される。これらの方法による第３の絶縁層４４の形成は貫通孔４２における他方の主面２４側から行うため、一方の主面２２から他方の主面２４に向かって径大となるテーパ状に形成したことにより、微小狭隘な貫通孔４２における一方の主面２２側の開口部近傍においても、確実に第３の絶縁層４４を形成することができる。さらに、第２の絶縁層２８及び第３の絶縁層４４は同じ材料を用いてもよい。これによりスピンコーティング法、スプレイコーティング法、印刷法などの方法により第２の絶縁層２８及び第３の絶縁層４４を一括して形成することができる。ここで本実施形態の第３の絶縁層４４は、外部電極５０から外部電極用パッド電極３２に向かって厚みを薄く形成している。換言すると第３の絶縁層４４は、外部電極５０側よりも外部電極用パッド電極３２側の厚みが薄くなるように形成されている。つまり、半導体装置１０を実装基板に実装し外部電極５０に横方向（半導体基板２０の他方の主面２４の面方向）の応力が作用したとき、外部電極用パッド電極３２側の第３の絶縁層４４は薄く形成されているため電極を固定し、外部電極５０側の厚く形成された第３の絶縁層４４は応力を吸収する緩衝材として作用する。 The through hole 42 is formed at a position perpendicular to the pad electrode 30 described above, and the second insulating layer formed on the other main surface 24 from the first insulating layer 26 formed on the one main surface 22. 28, a third insulating layer 44 is formed along the inner wall surface of the through hole 42. As the material of the third insulating layer 44, an insulating material such as epoxy resin or polyimide can be used as in the case of the second insulating layer 28. The third insulating layer 44 in the through hole 42 is formed by a method such as a spin coating method, a spray coating method, or a printing method. The formation of the third insulating layer 44 by these methods is performed from the other main surface 24 side in the through hole 42, so that the third insulating layer 44 is formed in a tapered shape having a diameter increasing from one main surface 22 toward the other main surface 24. Accordingly, the third insulating layer 44 can be reliably formed even in the vicinity of the opening on the one main surface 22 side in the minute narrow through hole 42. Furthermore, the same material may be used for the second insulating layer 28 and the third insulating layer 44. As a result, the second insulating layer 28 and the third insulating layer 44 can be collectively formed by a method such as spin coating, spray coating, or printing. Here, the third insulating layer 44 of the present embodiment is formed so as to be thinner from the external electrode 50 toward the external electrode pad electrode 32. In other words, the third insulating layer 44 is formed so that the thickness on the external electrode pad electrode 32 side is thinner than the external electrode 50 side. That is, when the semiconductor device 10 is mounted on the mounting substrate and a stress in the lateral direction (the surface direction of the other main surface 24 of the semiconductor substrate 20) acts on the external electrode 50, the third insulation on the external electrode pad electrode 32 side. Since the layer 44 is formed thin, the electrode is fixed, and the third insulating layer 44 formed thick on the external electrode 50 side acts as a buffer material that absorbs stress.
貫通孔４２の内部に形成された第３の絶縁層４４の内側には、貫通電極４６が配置されている。貫通電極４６は、一方の主面２２側の開口部では、外部電極用パッド電極３２と電気的に接続し、実装側電極を構成するためのパターンの基点を構成する。一方、他方の主面２４側の開口部では、後述する外部電極５０と電気的に接続されている。このような貫通電極４６の役割としては一方の主面２２に形成したパッド電極３０と、他方の主面２４に形成された外部電極５０との電気的導通を図ることとなる。 A through electrode 46 is disposed inside the third insulating layer 44 formed inside the through hole 42. The through electrode 46 is electrically connected to the external electrode pad electrode 32 in the opening on one main surface 22 side, and forms a base point of a pattern for constituting the mounting side electrode. On the other hand, the opening on the other main surface 24 side is electrically connected to an external electrode 50 described later. The role of the through electrode 46 is to establish electrical continuity between the pad electrode 30 formed on one main surface 22 and the external electrode 50 formed on the other main surface 24.
また半導体基板２０の他方の主面２４には、第２の絶縁層２８を介して外部電極５０が形成されている。外部電極５０は実装先の接続端子と電気的に接続する電極である。外部電極５０は、一方の主面２２に形成された外部電極用パッド電極３２と対向する他方の主面２４に形成される。外部電極５０と外部電極用パッド電極３２は、貫通電極構造４０を介して電気的に接続されている。 In addition, an external electrode 50 is formed on the other main surface 24 of the semiconductor substrate 20 via a second insulating layer 28. The external electrode 50 is an electrode that is electrically connected to the connection terminal of the mounting destination. The external electrode 50 is formed on the other main surface 24 facing the external electrode pad electrode 32 formed on one main surface 22. The external electrode 50 and the external electrode pad electrode 32 are electrically connected through the through electrode structure 40.
半導体基板２０は、目的とする圧電デバイスの配列単位ごとにダイシングして個片化されて半導体チップとなり、圧電デバイスは半導体チップと一体化して形成される。なお本実施形態においては回路形成面に形成されたパッド電極、実装基板に接続する配線等は従来技術で述べたＷＣＳＰ構造の場合と同様なので、説明および図面での記載を省略する。 The semiconductor substrate 20 is diced for each array unit of the target piezoelectric device to be separated into semiconductor chips, and the piezoelectric devices are formed integrally with the semiconductor chip. In the present embodiment, the pad electrodes formed on the circuit formation surface, the wiring connected to the mounting substrate, and the like are the same as in the case of the WCSP structure described in the prior art, so description and description in the drawings are omitted.
上記構成による半導体装置の製造方法の第１実施形態について以下説明する。図２は半導体装置の製造方法の第１実施形態の説明図である。
まず半導体基板２０の一方の主面２２に集積回路（不図示）を形成する。電極パッド３０は集積回路の配線形成時に集積回路の外側領域であって、半導体基板２０の縁辺近傍に形成される。第１の絶縁層２６は、熱酸化、ＣＶＤなどの方法によって形成することができる。集積回路形成後、再配置配線が形成される（図２（Ａ））。
A first embodiment of a method of manufacturing a semiconductor device having the above configuration will be described below. FIG. 2 is an explanatory diagram of a first embodiment of a method for manufacturing a semiconductor device.
First, an integrated circuit (not shown) is formed on one main surface 22 of the semiconductor substrate 20. The electrode pad 30 is formed in the outer region of the integrated circuit when forming the wiring of the integrated circuit and in the vicinity of the edge of the semiconductor substrate 20. The first insulating layer 26 can be formed by a method such as thermal oxidation or CVD. After the integrated circuit is formed, a rearrangement wiring is formed (FIG. 2A).
次に図２（Ｂ）に示すように外部電極用パッド電極３２の裏面に向かって貫通孔４２を形成する。具体的には半導体基板２０の他方の主面２４の一面にレジストマスク（不図示）を形成する。レジストマスクの形成はフォトレジストなどのレジスト材料によるマスクを半導体基板２０上に形成しこれをパターン形成すればよい。レジストマスクのパターニングは所望のパターンに沿ったマスクを利用してレジストマスクを露光、現像することによって形成することができる。そしてレジストマスクの開口（貫通孔の形成箇所）に晒された半導体基板２０をドライエッチングする。ドライエッチングは第１の絶縁層２６が露出するまで行う。これにより貫通孔４２が形成される。 Next, as shown in FIG. 2B, a through hole 42 is formed toward the back surface of the external electrode pad electrode 32. Specifically, a resist mask (not shown) is formed on one surface of the other main surface 24 of the semiconductor substrate 20. The resist mask may be formed by forming a mask of a resist material such as a photoresist on the semiconductor substrate 20 and patterning it. The resist mask can be patterned by exposing and developing the resist mask using a mask along a desired pattern. Then, the semiconductor substrate 20 exposed to the opening of the resist mask (where the through hole is formed) is dry etched. Dry etching is performed until the first insulating layer 26 is exposed. Thereby, the through-hole 42 is formed.
露出した第１の絶縁層２６をドライエッチングして除去する（図２（Ｃ））。貫通孔底面の第１の絶縁層２６をエッチングするボトムエッチングを施す。第１の絶縁層２６をＳｉＯ２とした場合、エッチングはＣＦ系ガスを用いたドライエッチングとすればよい。これにより貫通孔４２の底部に外部電極用パッド電極３２が露出する。図示のように、外部電極用パッド電極３２と貫通孔４２を連通させることができる。 The exposed first insulating layer 26 is removed by dry etching (FIG. 2C). Bottom etching is performed to etch the first insulating layer 26 on the bottom surface of the through hole. If the first insulating layer 26 and SiO 2, the etching may be dry etching using a CF-based gas. As a result, the external electrode pad electrode 32 is exposed at the bottom of the through hole 42. As shown in the drawing, the external electrode pad electrode 32 and the through hole 42 can be communicated with each other.
外部電極用パッド電極３２と連通する貫通孔４２を形成した後、他方の主面２４に形成したレジスト膜（不図示）を剥離して、貫通孔４２の内壁面に対して第３の絶縁層４４、他方の主面２４に対して第２の絶縁層２８を形成する（図２（Ｄ））。第２、第３の絶縁層２８、４４の材料としてはエポキシ樹脂またはポリイミド樹脂などであり、感光性であることが望ましい。具体的には半導体基板その他方の主面２４側からスピンコーティング法、スプレイコーティング法、印刷法などの方法により樹脂材を塗布する。このとき第３の絶縁層４４は、貫通孔４２の底部にも形成される。 After the through hole 42 communicating with the external electrode pad electrode 32 is formed, the resist film (not shown) formed on the other main surface 24 is peeled off, and the third insulating layer is formed on the inner wall surface of the through hole 42. 44. The second insulating layer 28 is formed on the other main surface 24 (FIG. 2D). The material of the second and third insulating layers 28 and 44 is an epoxy resin or a polyimide resin, and is desirably photosensitive. Specifically, the resin material is applied from the other main surface 24 side of the semiconductor substrate by a method such as spin coating, spray coating, or printing. At this time, the third insulating layer 44 is also formed at the bottom of the through hole 42.
次に貫通孔４２の底部及びスクライブラインなどの樹脂材を除去する部分以外の領域をマスクし、紫外線を照射して第２及び第３の絶縁層２８、４４を露光する。露光後、現像処理を行い貫通孔４２底部の第３の絶縁層４４を除去して外部電極用パッド電極３２を露出させる（図２（Ｅ））。このとき底部のマスクの開口径は図２（Ｄ）に示す貫通孔４２の底部に形成された第３の絶縁層４４の開口径ｌよりも長く、図２（Ｅ）に示すように貫通孔４２の内壁面（側面）に一部かかる長さｍに設定している。 Next, the second and third insulating layers 28 and 44 are exposed by irradiating with ultraviolet rays while masking the region other than the bottom of the through hole 42 and the portion from which the resin material such as the scribe line is removed. After the exposure, development processing is performed to remove the third insulating layer 44 at the bottom of the through hole 42 to expose the external electrode pad electrode 32 (FIG. 2E). At this time, the opening diameter of the mask at the bottom is longer than the opening diameter l of the third insulating layer 44 formed at the bottom of the through-hole 42 shown in FIG. 2D, and the through-hole as shown in FIG. The length m is partially set on the inner wall surface (side surface) of 42.
本実施形態における第３の絶縁層４４の第１の面となる一方の主面２２側における厚さｔ１は、貫通孔４２及び貫通電極４６を断面視した場合において、第１の面を含む平面における第３の絶縁層４４の厚さと定義する。また第３の絶縁層４４の第２の面となる他方の主面２４側における厚さｔ２は、貫通孔４２及び貫通電極４６を断面視した場合において、第２の面を含む平面における第３の絶縁層４４の厚さと定義する。 In the present embodiment, the thickness t1 on the one main surface 22 side which is the first surface of the third insulating layer 44 is a plane including the first surface when the through hole 42 and the through electrode 46 are viewed in cross section. The thickness of the third insulating layer 44 in FIG. Further, the thickness t2 on the other main surface 24 side serving as the second surface of the third insulating layer 44 is the third thickness on the plane including the second surface when the through hole 42 and the through electrode 46 are viewed in cross section. The thickness of the insulating layer 44 is defined as follows.
上記構成による貫通孔４２の内部に形成される第３の絶縁層４４の厚みは、半導体基板２０の他方の主面２４を含む平面における第３の絶縁層４４の厚み（ｔ２）よりも、半導体基板２０の一方の主面２２を含む平面における第３の絶縁層４４の厚み（ｔ１）が薄くなるように形成される（ｔ２＞ｔ１）。 The thickness of the third insulating layer 44 formed inside the through hole 42 having the above-described configuration is larger than the thickness (t2) of the third insulating layer 44 in the plane including the other main surface 24 of the semiconductor substrate 20. The third insulating layer 44 is formed such that the thickness (t1) of the third insulating layer 44 in the plane including the one main surface 22 of the substrate 20 is reduced (t2> t1).
次に図２（Ｆ）に示すように、第３の絶縁層４４を形成した貫通孔４２の内部にスパッタと電界メッキを施し、貫通電極４６を形成し、貫通電極構造４０を構成する。具体的には貫通孔４２の内壁に下地膜を形成する。下地膜はＴｉＷやＴｉＮ、Ｔｉ、Ｃｒなどからなるバリア層をスパッタリングにより形成する。さらに、Ｃｕなどからなるシード層をスパッタリングにより形成する。次にシード層を電極として電界メッキ法により、貫通孔４２の内部に導電性材料を充填し、貫通電極構造４０を形成することができる。また同時に半導体基板２０の他方の主面２４にも外部電極５０を形成する。 Next, as shown in FIG. 2 (F), sputtering and electric field plating are applied to the inside of the through hole 42 in which the third insulating layer 44 is formed to form the through electrode 46, thereby forming the through electrode structure 40. Specifically, a base film is formed on the inner wall of the through hole 42. As the base film, a barrier layer made of TiW, TiN, Ti, Cr or the like is formed by sputtering. Further, a seed layer made of Cu or the like is formed by sputtering. Next, the through hole 42 can be filled with a conductive material by electroplating using the seed layer as an electrode to form the through electrode structure 40. At the same time, an external electrode 50 is formed on the other main surface 24 of the semiconductor substrate 20.
このようにウエハ上に複数形成した半導体装置１０を配列単位ごとにダイシングして個片化する。これにより半導体装置１０を形成することができる。
このような本実施形態の半導体装置によれば、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側の絶縁層は薄く形成して電極を固定し、外部電極側の厚く形成された絶縁層は応力を吸収する緩衝材として作用する。従って外部電極と貫通電極構造の接続部分に生じる歪みを抑制することができる。また貫通電極構造の製造工程において貫通孔の形成工程を簡略化することができる。
A plurality of semiconductor devices 10 formed on the wafer in this way are diced into individual units for each array unit. Thereby, the semiconductor device 10 can be formed.
According to such a semiconductor device of this embodiment, when a semiconductor substrate is mounted on a mounting substrate and a lateral stress acts on the external electrode, the pad electrode side insulating layer is formed thin to fix the electrode, The thick insulating layer on the electrode side acts as a buffer material that absorbs stress. Therefore, the distortion which arises in the connection part of an external electrode and a penetration electrode structure can be suppressed. In addition, the through hole forming process can be simplified in the manufacturing process of the through electrode structure.
次に半導体装置の主要部分の製造方法の第２実施形態について以下説明する。図３は半導体装置の製造方法の第２実施形態の説明図である。
変形例の半導体装置１０Ａの主要部分の製造方法は、貫通孔４２Ａを階段状に形成している。具体的に半導体装置１０Ａは、次のように形成している。
Next, a second embodiment of the manufacturing method of the main part of the semiconductor device will be described below. FIG. 3 is an explanatory diagram of a second embodiment of a method for manufacturing a semiconductor device.
In the manufacturing method of the main part of the semiconductor device 10A of the modification, the through hole 42A is formed in a step shape. Specifically, the semiconductor device 10A is formed as follows.
まず半導体基板２０の一方の主面２２に集積回路（不図示）を形成する。集積回路の外側領域であって、半導体基板２０の縁辺近傍に第１の絶縁層２６を介して電極パッド３０、再配置配線を形成する（図３（Ａ））。なお第１の絶縁層２６は、ＣＶＤにより形成することができる。 First, an integrated circuit (not shown) is formed on one main surface 22 of the semiconductor substrate 20. The electrode pad 30 and the rearrangement wiring are formed in the outer region of the integrated circuit and in the vicinity of the edge of the semiconductor substrate 20 through the first insulating layer 26 (FIG. 3A). Note that the first insulating layer 26 can be formed by CVD.
次に図３（Ｂ）、（Ｃ）に示すように外部電極用パッド電極３２の裏面に向かって貫通孔４２Ａとなる第１及び第２の凹部６０、６２を形成する。ここで第１の凹部６０は第２の凹部６２よりも径大であって、内壁面をテーパ状に形成している。一方第２の凹部６２は第１の凹部６０の底面よりも小径であって、円筒状に形成している。 Next, as shown in FIGS. 3B and 3C, first and second recesses 60 and 62 to be the through holes 42 </ b> A are formed toward the back surface of the external electrode pad electrode 32. Here, the first recess 60 is larger in diameter than the second recess 62 and has an inner wall surface tapered. On the other hand, the second recess 62 has a smaller diameter than the bottom surface of the first recess 60 and is formed in a cylindrical shape.
具体的には半導体基板２０の他方の主面２４の一面にレジストマスク（不図示）を形成する。レジストマスクの形成はフォトレジストなどのレジスト材料によるマスクを半導体基板２０上に形成しこれをパターン形成すればよい。レジストマスクのパターニングは所望のパターンに沿ったマスクを利用してレジストマスクを露光、現像することによって形成することができる。そしてレジストマスクの開口（貫通孔の形成箇所）に晒された半導体基板２０を２段階のドライエッチングを行う。第１の凹部６０は第１のドライエッチングにより行う。第１の凹部６０は半導体基板２０を厚み方向に貫通させずに他方の主面２４から所望の深さとなるようにエッチング時間等を調整することにより形成することができる。次に第２の凹部６２を第２のドライエッチングにより行う。第２の凹部６２は、第１の凹部６０の底面に円筒状に形成される。このとき第２の凹部６２の外径は第１の凹部６０の底面よりも小径となるように形成している。第２のドライエッチングは第１の絶縁層２６が露出するまで行う。これにより第１及び第２の凹部６０、６２からなる階段状の貫通孔４２Ａが形成される。 Specifically, a resist mask (not shown) is formed on one surface of the other main surface 24 of the semiconductor substrate 20. The resist mask may be formed by forming a mask of a resist material such as a photoresist on the semiconductor substrate 20 and patterning it. The resist mask can be patterned by exposing and developing the resist mask using a mask along a desired pattern. Then, the semiconductor substrate 20 exposed to the opening of the resist mask (where the through hole is formed) is subjected to two-stage dry etching. The first recess 60 is performed by first dry etching. The first recess 60 can be formed by adjusting an etching time or the like so as to reach a desired depth from the other main surface 24 without penetrating the semiconductor substrate 20 in the thickness direction. Next, the second recess 62 is performed by second dry etching. The second recess 62 is formed in a cylindrical shape on the bottom surface of the first recess 60. At this time, the outer diameter of the second recess 62 is formed to be smaller than the bottom surface of the first recess 60. The second dry etching is performed until the first insulating layer 26 is exposed. As a result, a stepped through hole 42 </ b> A composed of the first and second recesses 60 and 62 is formed.
貫通孔４２Ａ内に露出した第１の絶縁層２６をドライエッチングして除去する（図３（Ｄ））。貫通孔底面の第１の絶縁層２６をエッチングするボトムエッチングを施す。第１の絶縁層２６をＳｉＯ２とした場合、エッチングはＣＦ系ガスを用いたドライエッチングとすればよい。これにより貫通孔４２Ａの底部に外部電極用パッド電極３２が露出する。図示のように、外部電極用パッド電極３２と貫通孔４２Ａを連通させることができる。 The first insulating layer 26 exposed in the through hole 42A is removed by dry etching (FIG. 3D). Bottom etching is performed to etch the first insulating layer 26 on the bottom surface of the through hole. If the first insulating layer 26 and SiO 2, the etching may be dry etching using a CF-based gas. As a result, the external electrode pad electrode 32 is exposed at the bottom of the through hole 42A. As shown in the drawing, the external electrode pad electrode 32 and the through hole 42A can be communicated with each other.
外部電極用パッド電極３２と連通する貫通孔４２Ａを形成した後、他方の主面２４に形成したレジスト膜（不図示）を剥離して、貫通孔４２Ａの内壁面に対して第３の絶縁層４４Ａ、他方の主面２４に対して第２の絶縁層２８を形成する（図３（Ｅ））。第２、第３の絶縁層２８、４４Ａの材料としてはエポキシ樹脂またはポリイミド樹脂などであり、感光性であることが望ましい。具体的には半導体基板その他方の主面２４側からスピンコーティング法、スプレイコーティング法、印刷法などの方法により樹脂材を塗布する。このとき貫通孔４２Ａを構成する第２の凹部６２は第３の絶縁層４４Ａで埋め込まれる。 After forming the through hole 42A communicating with the external electrode pad electrode 32, the resist film (not shown) formed on the other main surface 24 is peeled off, and the third insulating layer is formed on the inner wall surface of the through hole 42A. 44A, the second insulating layer 28 is formed on the other main surface 24 (FIG. 3E). The material of the second and third insulating layers 28 and 44A is an epoxy resin or a polyimide resin, and is desirably photosensitive. Specifically, the resin material is applied from the other main surface 24 side of the semiconductor substrate by a method such as spin coating, spray coating, or printing. At this time, the second recess 62 constituting the through hole 42A is filled with the third insulating layer 44A.
次に貫通孔４２Ａを構成する第２の凹部６２及びスクライブラインなどの樹脂材を除去する部分以外の領域をマスクし、紫外線を照射して第２及び第３の絶縁層２８、４４Ａを露光する。露光後、現像処理を行い第２の凹部６２内の第３の絶縁層４４Ａを除去して外部電極用パッド電極３２を露出させる（図３（Ｆ））。このとき第２の凹部６２のマスクの開口径Ｏは第２の凹部６２の開口径ｎよりも短く設定している。これにより、貫通孔４２Ａの内部に形成される第３の絶縁層４４Ａの厚みは、半導体基板２０の他方の主面２４を含む平面における第３の絶縁層４４Ａの厚み（ｔ２）よりも、半導体基板２０の一方の主面２２を含む平面における第３の絶縁層４４Ａの厚み（ｔ１）が薄くなるように形成される（ｔ２＞ｔ１）。 Next, the second recess 62 constituting the through hole 42A and a region other than the portion from which the resin material is removed, such as a scribe line, are masked, and the second and third insulating layers 28 and 44A are exposed by irradiating ultraviolet rays. . After the exposure, development processing is performed to remove the third insulating layer 44A in the second recess 62 and expose the external electrode pad electrode 32 (FIG. 3F). At this time, the opening diameter O of the mask of the second recess 62 is set shorter than the opening diameter n of the second recess 62. Accordingly, the thickness of the third insulating layer 44A formed inside the through hole 42A is larger than the thickness (t2) of the third insulating layer 44A in the plane including the other main surface 24 of the semiconductor substrate 20. The third insulating layer 44A in the plane including the one main surface 22 of the substrate 20 is formed so that the thickness (t1) is thin (t2> t1).
次に図３（Ｇ）に示すように、第３の絶縁層４４Ａを形成した貫通孔４２Ａの内部にスパッタと電界メッキを施し、貫通電極４６Ａを形成し、貫通電極構造４０Ａを構成する。具体的には貫通孔４２Ａの内壁に下地膜を形成する。下地膜はＴｉＷやＴｉＮ、Ｔｉ、Ｃｒなどからなるバリア層をスパッタリングにより形成する。さらに、Ｃｕなどからなるシード層をスパッタリングにより形成する。次にシード層を電極として電界メッキ法により、貫通孔４２Ａの内部に導電性材料を充填し、貫通電極構造４０Ａを形成することができる。また同時に半導体基板２０の他方の主面２４にも外部電極５０を形成する。 Next, as shown in FIG. 3G, sputtering and electric field plating are performed inside the through hole 42A in which the third insulating layer 44A is formed to form the through electrode 46A, thereby forming the through electrode structure 40A. Specifically, a base film is formed on the inner wall of the through hole 42A. As the base film, a barrier layer made of TiW, TiN, Ti, Cr or the like is formed by sputtering. Further, a seed layer made of Cu or the like is formed by sputtering. Next, a conductive material is filled into the through hole 42A by electroplating using the seed layer as an electrode, and the through electrode structure 40A can be formed. At the same time, an external electrode 50 is formed on the other main surface 24 of the semiconductor substrate 20.
このようにウエハ上に複数形成した半導体基板１０Ａを配列単位ごとにダイシングして個片化する。これにより半導体装置１０Ａを形成することができる。
このような本実施形態の半導体装置によれば、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側の絶縁層は薄く形成して電極を固定し、外部電極側の厚く形成された絶縁層は応力を吸収する緩衝材として作用する。従って外部電極と貫通電極構造の接続部分に生じる歪みを抑制することができる。また貫通電極構造の製造工程において貫通孔内に形成する絶縁層と貫通電極の接触面積を拡大することができ、貫通孔内に貫通電極構造を確実に固定することができる。
A plurality of semiconductor substrates 10A formed on the wafer in this way are diced for each array unit and separated into individual pieces. Thereby, the semiconductor device 10A can be formed.
According to such a semiconductor device of this embodiment, when a semiconductor substrate is mounted on a mounting substrate and a lateral stress acts on the external electrode, the pad electrode side insulating layer is formed thin to fix the electrode, The thick insulating layer on the electrode side acts as a buffer material that absorbs stress. Therefore, the distortion which arises in the connection part of an external electrode and a penetration electrode structure can be suppressed. In addition, the contact area between the insulating layer formed in the through hole and the through electrode in the manufacturing process of the through electrode structure can be increased, and the through electrode structure can be securely fixed in the through hole.
次に本実施形態の半導体装置を用いた圧電振動子について説明する。図４は本実施形態の圧電振動子の説明図である。図示のように本実施形態の圧電振動子７０は、本実施形態の半導体装置１０と、圧電振動片７２と、リッド７４と、を主な構成要件としている。 Next, a piezoelectric vibrator using the semiconductor device of this embodiment will be described. FIG. 4 is an explanatory diagram of the piezoelectric vibrator of this embodiment. As shown in the figure, the piezoelectric vibrator 70 of the present embodiment has the semiconductor device 10 of the present embodiment, the piezoelectric vibrating piece 72, and the lid 74 as main constituent elements.
圧電振動片７２は、水晶振動片素子、音叉型振動片素子、ＡＴ振動片素子、ジャイロ振動片素子などを用いることができる。
リッド７４は、集積回路部品と平面視して略同サイズであって、一方の主面に半導体基板２０上に実装した圧電振動片７２を収容可能な凹部が形成された蓋体である。リッド７４は材料にシリコン、ガラスまたは水晶などを用いることができる。
As the piezoelectric vibrating piece 72, a quartz vibrating piece element, a tuning fork type vibrating piece element, an AT vibrating piece element, a gyro vibrating piece element, or the like can be used.
The lid 74 is a lid that is substantially the same size as the integrated circuit component in plan view, and has a concave portion that can accommodate the piezoelectric vibrating piece 72 mounted on the semiconductor substrate 20 on one main surface. The lid 74 can be made of silicon, glass, quartz, or the like.
上記構成による本実施形態の圧電振動子７０は、図１に示す半導体装置１０上に圧電振動片７２を実装し、半導体装置１０の一方の主面２２に形成されたパッド電極３０を構成する振動片用パッド電極３４と圧電振動片７２の接続電極７６を直に電気的に接続させている。また外部電極用パッド電極３２は貫通電極構造４０を介して外部電極５０と電気的に接続させている。圧電振動片７２を実装した半導体基板２０の一方の主面２２側をリッド７４で気密に封止する。リッド７４は一例として、窒素雰囲気下でシームリング（不図示）を介してシーム溶接により接合封止している。 The piezoelectric vibrator 70 according to the present embodiment having the above-described configuration is a vibration that forms the pad electrode 30 formed on one main surface 22 of the semiconductor device 10 by mounting the piezoelectric vibrating piece 72 on the semiconductor device 10 shown in FIG. The pad electrode 34 for the piece and the connection electrode 76 of the piezoelectric vibrating piece 72 are directly electrically connected. The external electrode pad electrode 32 is electrically connected to the external electrode 50 through the through electrode structure 40. One main surface 22 side of the semiconductor substrate 20 on which the piezoelectric vibrating piece 72 is mounted is hermetically sealed with a lid 74. As an example, the lid 74 is joined and sealed by seam welding through a seam ring (not shown) in a nitrogen atmosphere.
このような本実施形態の圧電振動子によれば、半導体基板の回路形成面の振動片用パッド電極と振動片の接続電極を直接電気的に接続することができる。このため引き回し配線を用いる必要がなく、最も短い配線長で接続することができる。よって配線に寄生する抵抗、容量を低減して振動子の発振特性の安定化を図ることができる。 According to such a piezoelectric vibrator of this embodiment, the resonator element pad electrode on the circuit forming surface of the semiconductor substrate and the connection electrode of the resonator element can be directly electrically connected. For this reason, it is not necessary to use routing wiring, and connection can be made with the shortest wiring length. Accordingly, it is possible to stabilize the oscillation characteristics of the vibrator by reducing the resistance and capacitance parasitic on the wiring.
また集積回路の振動片用パッド電極３４に圧電振動片７２の接続電極７６を直接接続させているため、電極間の配線距離を短くすることができる。これにより圧電振動子の発振特性の安定性を図ることができる。 Further, since the connection electrode 76 of the piezoelectric vibrating piece 72 is directly connected to the vibrating piece pad electrode 34 of the integrated circuit, the wiring distance between the electrodes can be shortened. Thereby, stability of the oscillation characteristics of the piezoelectric vibrator can be achieved.
次に本実施形態の半導体装置を用いた圧電デバイスについて説明する。
図５は本実施形態の圧電デバイスの説明図である。図示のように本実施形態の圧電デバイス８０は、本実施形態の半導体装置１０と、圧電振動子８２とを主な基本構成としている。
Next, a piezoelectric device using the semiconductor device of this embodiment will be described.
FIG. 5 is an explanatory diagram of the piezoelectric device of this embodiment. As shown in the figure, the piezoelectric device 80 of the present embodiment has the semiconductor device 10 of the present embodiment and a piezoelectric vibrator 82 as the main basic configuration.
圧電振動子８２は、パッケージに水晶振動片素子、音叉型振動片素子、ＡＴ振動片素子、ジャイロ振動片素子などを実装したものである。
上記構成による本実施形態の圧電デバイス８０は、図１に示す半導体装置１０上に圧電振動子８２を搭載し、半導体装置１０の一方の主面２２に形成されたパッド電極３０を構成する振動片用パッド電極３４と圧電振動子８２の接続電極８６を直に電気的に接続させている。また外部電極用パッド電極３２は貫通電極構造４０を介して外部電極５０と電気的に接続させている。
The piezoelectric vibrator 82 is a package in which a crystal vibrating piece element, a tuning fork type vibrating piece element, an AT vibrating piece element, a gyro vibrating piece element, or the like is mounted.
The piezoelectric device 80 according to the present embodiment having the above-described configuration has the piezoelectric vibrator 82 mounted on the semiconductor device 10 shown in FIG. The pad electrode 34 and the connection electrode 86 of the piezoelectric vibrator 82 are directly electrically connected. The external electrode pad electrode 32 is electrically connected to the external electrode 50 through the through electrode structure 40.
このような本発明の圧電デバイスによれば、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側となる第１の面側の絶縁層は薄く形成されているため電極を固定することができる。また外部電極側となる第２の面側の絶縁層は第１の面側における絶縁層の厚さよりも厚く形成されているため応力を吸収する緩衝材として作用する。従って外部電極と貫通電極の接続部分に生じる歪みを抑制することができる。 According to the piezoelectric device of the present invention, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the insulating layer on the first surface side that is the pad electrode side is formed thin. Therefore, the electrode can be fixed. Further, since the insulating layer on the second surface side, which is the external electrode side, is formed thicker than the insulating layer on the first surface side, it acts as a buffer material that absorbs stress. Therefore, the distortion which arises in the connection part of an external electrode and a penetration electrode can be suppressed.
半導体基板の回路形成面の振動片用パッド電極と振動片の接続電極を直接電気的に接続することができる。このため引き回し配線を用いる必要がなく、最も短い配線長で接続することができる。よって配線に寄生する抵抗、容量を低減して振動子の発振特性の安定化を図ることができる。 The pad electrode for the resonator element on the circuit forming surface of the semiconductor substrate and the connection electrode of the resonator element can be directly electrically connected. For this reason, it is not necessary to use routing wiring, and connection can be made with the shortest wiring length. Accordingly, it is possible to stabilize the oscillation characteristics of the vibrator by reducing the resistance and capacitance parasitic on the wiring.
次に本実施形態の半導体装置を用いた半導体パッケージについて説明する。
図６は本実施形態の半導体パッケージの説明図である。図示のように本実施形態の半導体パッケージ９０は、図１と同じ構成の半導体装置となる第１の半導体装置９２と、第２の半導体装置９４を主な基本構成としている。
Next, a semiconductor package using the semiconductor device of this embodiment will be described.
FIG. 6 is an explanatory diagram of the semiconductor package of this embodiment. As shown in the figure, the semiconductor package 90 of this embodiment has a first semiconductor device 92 and a second semiconductor device 94 which are semiconductor devices having the same configuration as that shown in FIG.
上記構成による本実施形態の半導体パッケージ９０は、第１の半導体装置９２のパッド電極９５上にバンプ９６を形成し、第１及び第２の半導体装置９２，９４の回路形成面９２ａ、９４ａを互いに向き合わせて、バンプ９６上に導電性接着材９７を塗布して、第２の半導体装置９４のパッド電極９８と電気的に接続させている。また外部電極用パッド電極３２は貫通電極構造４０を介して外部電極５０と電気的に接続させている。なお第１及び第２の半導体装置９２，９４の間のその他の領域にはモールド樹脂層を形成して機械的に固定すればよい。 In the semiconductor package 90 of the present embodiment having the above-described configuration, the bump 96 is formed on the pad electrode 95 of the first semiconductor device 92, and the circuit formation surfaces 92a and 94a of the first and second semiconductor devices 92 and 94 are connected to each other. The conductive adhesive 97 is applied on the bump 96 so as to face each other, and is electrically connected to the pad electrode 98 of the second semiconductor device 94. The external electrode pad electrode 32 is electrically connected to the external electrode 50 through the through electrode structure 40. Note that a mold resin layer may be formed and mechanically fixed in other regions between the first and second semiconductor devices 92 and 94.
上記構成による本発明の半導体パッケージによれば、半導体基板の回路形成面の振動片用パッド電極と振動片の接続電極を直接電気的に接続することができる。このため引き回し配線を用いる必要がなく、最も短い配線長で接続することができる。よって配線に寄生する抵抗、容量を低減して良好な電気特性を得ることができる。また、半導体パッケージ９０が基板実装された際に生じる応力を効果的に緩和することができるため、良好な接続信頼性を得ることができる。 According to the semiconductor package of the present invention configured as described above, the resonator element pad electrode on the circuit forming surface of the semiconductor substrate and the connection electrode of the resonator element can be directly electrically connected. For this reason, it is not necessary to use routing wiring, and connection can be made with the shortest wiring length. Therefore, it is possible to reduce resistance and capacitance parasitic on the wiring and obtain good electrical characteristics. In addition, since the stress generated when the semiconductor package 90 is mounted on the substrate can be effectively relaxed, good connection reliability can be obtained.
図７は本実施形態の半導体装置の変形例の説明図であり、半導体装置の主要部分の拡大断面図である。貫通孔内に形成する絶縁層は、パッド電極側で薄く、外部電極側で厚く形成することができればよい。変形例の半導体装置１０Ｂは、図示のように貫通孔４２Ｂの内壁面がストレート状（筒状）である。第２、第３の絶縁層２８Ｂ、４４Ｂの材料としてはエポキシ樹脂またはポリイミド樹脂などであり、感光性であることが望ましい。具体的には半導体基板２０に貫通孔４２Ｂを形成した後、半導体基板２０の他方の主面２４側からスピンコーティング法、スプレイコーティング法、印刷法などの方法により樹脂材を塗布する。このとき第３の絶縁層４４Ｂは、貫通孔４２Ｂの底部にも形成されるが、貫通孔４２Ｂの一方の主面２２側よりも他方の主面２４側の方が絶縁膜が形成され易いため、一方の主面２２側よりも他方の主面２４側の絶縁層が厚く形成される。 FIG. 7 is an explanatory view of a modification of the semiconductor device of the present embodiment, and is an enlarged cross-sectional view of the main part of the semiconductor device. The insulating layer formed in the through hole only needs to be thin on the pad electrode side and thick on the external electrode side. In the semiconductor device 10B according to the modification, the inner wall surface of the through hole 42B is straight (cylindrical) as illustrated. The material of the second and third insulating layers 28B and 44B is an epoxy resin or a polyimide resin, and is desirably photosensitive. Specifically, after the through hole 42B is formed in the semiconductor substrate 20, a resin material is applied from the other main surface 24 side of the semiconductor substrate 20 by a method such as a spin coating method, a spray coating method, or a printing method. At this time, the third insulating layer 44B is also formed at the bottom of the through hole 42B, but an insulating film is more easily formed on the other main surface 24 side than on the one main surface 22 side of the through hole 42B. The insulating layer on the other main surface 24 side is formed thicker than the one main surface 22 side.
次に貫通孔４２Ｂの底部及びスクライブラインなどの樹脂材を除去する部分以外の領域をマスクし、紫外線を照射して第２及び第３の絶縁層２８Ｂ、４４Ｂを露光する。露光後、現像処理を行い貫通孔４２Ｂ底部の第３の絶縁層４４Ｂを除去して外部電極用パッド電極３２を露出させる。これにより、貫通孔４２Ｂの内部に形成される第３の絶縁層４４Ｂの厚みは、外部電極５０側の厚み（ｔ２）よりも外部電極用パッド電極３２側の厚み（ｔ１）が薄くなるように形成される（ｔ２＞ｔ１）。 Next, the second and third insulating layers 28B and 44B are exposed by irradiating with ultraviolet rays while masking the region other than the bottom of the through hole 42B and the portion from which the resin material such as the scribe line is removed. After the exposure, development processing is performed to remove the third insulating layer 44B at the bottom of the through-hole 42B, and the external electrode pad electrode 32 is exposed. Accordingly, the thickness of the third insulating layer 44B formed inside the through hole 42B is set so that the thickness (t1) on the external electrode pad electrode 32 side is thinner than the thickness (t2) on the external electrode 50 side. Formed (t2> t1).
次に第３の絶縁層４４Ｂを形成した貫通孔４２Ｂの内部にスパッタと電界メッキを施し、貫通電極４６Ｂを形成し、貫通電極構造４０Ｂを構成する。具体的には貫通孔４２Ｂの底部に下地膜を形成する。下地膜はＴｉＷやＴｉＮ、Ｃｒなどからなるバリア層をスパッタリングにより形成する。さらに、Ｃｕなどからなるシード層をスパッタリングにより形成する。次にシード層を電極として電界メッキ法により、貫通孔４２Ｂの内部に導電性材料を充填し、底部の下地層から貫通電極構造４０Ｂを形成することができる。また同時に半導体基板２０の他方の主面２４にも外部電極５０を形成する。 Next, sputtering and electric field plating are performed inside the through hole 42B in which the third insulating layer 44B is formed to form the through electrode 46B, thereby forming the through electrode structure 40B. Specifically, a base film is formed on the bottom of the through hole 42B. As the base film, a barrier layer made of TiW, TiN, Cr or the like is formed by sputtering. Further, a seed layer made of Cu or the like is formed by sputtering. Next, the through hole 42B can be filled with a conductive material by electroplating using the seed layer as an electrode, and the through electrode structure 40B can be formed from the underlying layer on the bottom. At the same time, an external electrode 50 is formed on the other main surface 24 of the semiconductor substrate 20.
このような変形例半導体装置１０Ｂによっても、半導体基板を実装基板に実装し外部電極に横方向の応力が作用したとき、パッド電極側の絶縁層は薄く形成して電極を固定し、外部電極側の厚く形成された絶縁層は応力を吸収する緩衝材として作用する。従って外部電極と貫通電極構造の接続部分に生じる歪みを抑制することができる。また貫通電極構造の製造工程において貫通孔の形成工程を簡略化することができる。 Even in such a modified semiconductor device 10B, when the semiconductor substrate is mounted on the mounting substrate and a lateral stress is applied to the external electrode, the pad electrode side insulating layer is formed thin to fix the electrode, and the external electrode side The thick insulating layer functions as a buffer material that absorbs stress. Therefore, the distortion which arises in the connection part of an external electrode and a penetration electrode structure can be suppressed. In addition, the through hole forming process can be simplified in the manufacturing process of the through electrode structure.
１０、１０Ａ、１０Ｂ………半導体装置、２０………半導体基板、２２………一方の主面、２４………他方の主面、２６………第１の絶縁層、２８………第２の絶縁層、３０………パッド電極、３２………外部電極用パッド電極、３４………振動片用パッド電極、４０、４０Ａ、４０Ｂ………貫通電極構造、４２、４２Ａ、４２Ｂ………貫通孔、４４、４４Ａ、４４Ｂ………第３の絶縁層、４６、４６Ａ、４６Ｂ………貫通電極、５０………外部電極、６０………第１の凹部、６２………第２の凹部、７０………圧電振動子、７２………圧電振動片、７４………リッド、７６………接続電極、８０………圧電デバイス、８２………圧電振動子、８６………接続電極、９０………半導体パッケージ、９２………第１の半導体装置、９４………第２の半導体装置、９５………パッド電極、９６………バンプ、９７………導電性接着材、９８………パッド電極、１００………ＷＣＳＰ構造、１０２………半導体基板、１０４………保護膜、１０６………絶縁樹脂層、１０８………シード層、１１０………配線の基層、１１２………メッキレジスト、１１４………配線、１１６………絶縁樹脂層、１１８………半導体チップ、１２０………回路形成面、１２２………電極、１２４………パッシベーション層、１２６………１層目の絶縁層、１２８………１層目の配線、１３０………２層目の絶縁層、１３２………２層目の配線、１３４………半田ボール、１３６………貫通配線、１３８………ソルダーレジスト層、２００………スパイラル型のインダクタ、２０２………ＳＡＷ素子、２０４………接着材。 DESCRIPTION OF SYMBOLS 10, 10A, 10B ......... Semiconductor device, 20 ......... Semiconductor substrate, 22 ......... One main surface, 24 ......... Other main surface, 26 ......... First insulating layer, 28 ......... Second insulating layer 30... Pad electrode 32... External electrode pad electrode 34... Vibrating piece pad electrode 40, 40 </ b> A, 40 </ b> B ...... Penetration electrode structure 42, 42 </ b> A, 42 </ b> B ......... Through hole, 44, 44A, 44B ......... Third insulating layer, 46, 46A, 46B ......... Through electrode, 50 ......... External electrode, 60 ......... First recess, 62 ... ...... Second concave portion 70... Piezoelectric vibrator 72... Piezoelectric vibrating piece 74 74 Lid 76 Connection electrode 80 Piezoelectric device 82 Piezoelectric vibrator 86... Connection electrode 90... Semiconductor package 92... First semiconductor device 94. Semiconductor device, 95 ......... Pad electrode, 96 ......... Bump, 97 ......... Conductive adhesive, 98 ......... Pad electrode, 100 ......... WCSP structure, 102 ...... Semiconductor substrate, 104 ... ...... Protective film 106... Insulating resin layer 108... Seed layer 110... Wiring base layer 112... Plating resist 114 114 Wiring 116 Insulating resin layer 118 ...... Semiconductor chip, 120... Circuit formation surface, 122... Electrode, 124... Passivation layer, 126... First insulation layer, 128. ... second insulating layer 132 ......... second wiring layer 134 ......... solder ball 136 ... through wiring 138 ... solder resist layer 200 ... spiral inductor 202 ... SAW element, 204 ...... adhesive.
Claims (10)
前記半導体基板の前記第１の面に設けられた外部電極用パッド電極と、
前記半導体基板の前記第２の面に設けられた外部電極と、
前記半導体基板を貫通する貫通孔に設けられ、前記外部電極用パッド電極及び前記外部電極に電気的に形成された貫通電極と、
前記貫通孔に設けられ、前記貫通電極と前記半導体基板との間に設けられた絶縁層と、
前記外部電極用パッド電極に電気的に接続された圧電振動片と、を備え、
前記絶縁層の前記第２の面側における厚さは、前記第１の面側における厚さよりも厚いことを特徴とする圧電振動子。 A semiconductor substrate having a first surface and a second surface opposite to the first surface;
An external electrode pad electrode provided on the first surface of the semiconductor substrate;
An external electrode provided on the second surface of the semiconductor substrate;
A through-electrode provided in a through-hole penetrating the semiconductor substrate, electrically formed in the external electrode pad electrode and the external electrode;
An insulating layer provided in the through hole and provided between the through electrode and the semiconductor substrate;
A piezoelectric vibrating piece electrically connected to the external electrode pad electrode,
The piezoelectric vibrator according to claim 1, wherein a thickness of the insulating layer on the second surface side is larger than a thickness on the first surface side.
前記絶縁層の前記第２の面側における厚さは、前記貫通孔及び前記貫通電極を断面視した場合において、前記第２の面を含む平面における前記絶縁層の厚さであることを特徴とする請求項１ないし請求項４のいずれか一項に記載の圧電振動子。 The thickness of the insulating layer on the first surface side is the thickness of the insulating layer in a plane including the first surface when the through hole and the through electrode are viewed in cross section.
The thickness of the insulating layer on the second surface side is a thickness of the insulating layer in a plane including the second surface when the through hole and the through electrode are viewed in cross section. The piezoelectric vibrator according to any one of claims 1 to 4.
前記半導体基板の前記第１の面に設けられた外部電極用パッド電極と、
前記半導体基板の前記第２の面に設けられた外部電極と、
前記半導体基板を貫通する貫通孔に設けられ、前記外部電極用パッド電極及び前記外部電極に電気的に形成された貫通電極と、
前記貫通孔に設けられ、前記貫通電極と前記半導体基板との間に設けられた絶縁層と、を備え、
前記絶縁層の前記第２の面側における厚さは、前記第１の面側における厚さよりも厚いことを特徴とする貫通電極構造。 A semiconductor substrate having a first surface and a second surface opposite to the first surface;
An external electrode pad electrode provided on the first surface of the semiconductor substrate;
An external electrode provided on the second surface of the semiconductor substrate;
A through-electrode provided in a through-hole penetrating the semiconductor substrate, electrically formed in the external electrode pad electrode and the external electrode;
An insulating layer provided in the through hole and provided between the through electrode and the semiconductor substrate;
The through electrode structure according to claim 1, wherein a thickness of the insulating layer on the second surface side is larger than a thickness on the first surface side.
前記半導体基板の前記第１の面に設けられた外部電極用パッド電極と、
前記半導体基板の前記第２の面に設けられた外部電極と、
前記半導体基板を貫通する貫通孔に設けられ、前記外部電極用パッド電極及び前記外部電極に電気的に形成された貫通電極と、
前記貫通孔に設けられ、前記貫通電極と前記半導体基板との間に設けられた絶縁層と、を備え、
前記絶縁層の前記第２の面側における厚さは、前記第１の面側における厚さよりも厚いことを特徴とする半導体装置。 A semiconductor substrate having a first surface and a second surface opposite to the first surface;
An external electrode pad electrode provided on the first surface of the semiconductor substrate;
An external electrode provided on the second surface of the semiconductor substrate;
A through-electrode provided in a through-hole penetrating the semiconductor substrate, electrically formed in the external electrode pad electrode and the external electrode;
An insulating layer provided in the through hole and provided between the through electrode and the semiconductor substrate;
A thickness of the insulating layer on the second surface side is larger than a thickness on the first surface side.
第２の半導体装置を備え、
前記第１の半導体装置の第１のパッド電極と、前記第２の半導体装置の第２のパッド電極を電気的に接続して前記第１の半導体装置上に前記第２の半導体装置を積層させたことを特徴とする半導体パッケージ。 A first semiconductor device according to claim 9;
A second semiconductor device;
The first pad electrode of the first semiconductor device and the second pad electrode of the second semiconductor device are electrically connected, and the second semiconductor device is stacked on the first semiconductor device. A semiconductor package characterized by that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010089278A JP2011223234A (en) | 2010-04-08 | 2010-04-08 | Piezoelectric vibrator, piezoelectric device, through-electrode structure, semiconductor device, and semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2011223234A true JP2011223234A (en) | 2011-11-04 |
Family
ID=45039655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010089278A Withdrawn JP2011223234A (en) | 2010-04-08 | 2010-04-08 | Piezoelectric vibrator, piezoelectric device, through-electrode structure, semiconductor device, and semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011223234A (en) |
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