JP2011128442A - 表示パネル、表示装置および電子機器 - Google Patents

Abstract

【課題】低コストで高階調を実現することの可能な表示パネル、表示装置、および電子機器を提供する。
【解決手段】複数の画素１３Ｒ、複数の画素１３Ｇ、および複数の画素１３Ｂが、色ごとに列状に配置されると共に、行方向に周期的に配置されている。複数の書込線ＷＳＬおよび複数の電源線ＰＳＬは、２画素行ごとに１つずつ割り当てられている。各信号線ＤＴＬは、１画素列ごとに２つずつ割り当てられている。１画素列ごとに割り当てられた２つの信号線ＤＴＬの一方が、走査線ＷＳＬごとに割り当てられた２つの画素行のうち上側の１画素行に含まれる画素１３に接続されている。１画素列ごとに割り当てられた２つの信号線ＤＴＬの他方が、走査線ＷＳＬごとに割り当てられた２つの画素行のうち下側の１画素行に含まれる第２画素に接続されている。
【選択図】図３

Description

本発明は、画素ごとに配置した発光素子で画像を表示する表示パネル、ならびにそれを備えた表示装置および電子機器に関する。

近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。

有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。

有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子（一般にはＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するものである。

ところで、有機ＥＬ表示装置では、他の表示装置と同様、高階調化および高精細化が要請されている。従来から高階調化に関する様々な方法が開示されている。例えば、高階調を実現するために、ビット数の大きなドライバを用いる方法が様々な文献で開示されている。また、高精細化についても従来から様々な方法が開示されている。例えば、特許文献１では、高精細化に伴う閾値補正時間の不足を解消するために、１列ごとに２本の信号線を配置し、一方の信号線を偶数ラインに割り当て、他方の信号線を奇数ラインに割り当て、偶数ラインと奇数ラインとを時分割で駆動する方法が開示されている。

特開２００８−１５８３０３号公報

ところで、高階調を実現するために、ビット数の大きなドライバを用いた場合には、ドライバのコストが増大してしまうという問題があった。特に、画素数の多いパネルの場合には、多くのドライバが必要となるので、表示装置のコストが高騰してしまうという問題があった。

また、高精細化のためにパネル内の走査線のピッチを狭くしていくと、例えば、図１１に示したように、ゲートドライバ１１０の端子ピッチが、表示パネル１００内の走査線（図示せず）のピッチよりも大きくなってしまい、ゲートドライバ１１０の実装幅Ｗ１が、表示パネル１００の表示領域１００Ａの幅Ｗ２よりも大きくなってしまう。その結果、表示パネル１００において、表示領域１００Ａの周囲に、表示に寄与しない非表示領域１００Ｂが大きく形成されてしまい、表示パネル１００全体を有効利用することができないという問題があった。

本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、低コストで高階調を実現することの可能な表示パネル、表示装置、および電子機器を提供することにある。また、第２の目的は、高精細なパネルにおいてパネル全体を有効利用することの可能な表示パネル、表示装置、および電子機器を提供することにある。

本発明の表示パネルは、行列状に配置された複数の画素と、行状に配置された複数の走査線と、列状に配置された複数の信号線とを備えたものである。各画素は、１つの発光素子および１つの画素回路を有している。複数の走査線は、２つの画素行ごとに１つずつ割り当てられており、複数の信号線は、１つの画素列ごとに２つずつ割り当てられている。画素列ごとに割り当てられた２つの信号線の一方が、走査線ごとに割り当てられた２つの画素行のうち第１画素行に含まれる第１画素に接続されている。画素列ごとに割り当てられた２つの信号線の他方が、走査線ごとに割り当てられた２つの画素行のうち第１画素行とは異なる第２画素行に含まれる第２画素に接続されている。

本発明の表示装置は、上記表示パネルと、上記表示パネルを駆動する駆動部とを備えたものである。本発明の電子機器は、上記表示装置を備えたものである。

本発明の表示パネル、表示装置、および電子機器では、複数の走査線が２つの画素行ごとに１つずつ割り当てられ、複数の信号線が１つの画素列ごとに２つずつ割り当てられている。さらに、画素列ごとに割り当てられた２つの信号線の一方が第１画素行内の第１画素に接続され、他方の信号線が第２画素行内の第２画素に接続されている。これにより、例えば、第１画素および第２画素で１画素を構成することができるので、信号線に接続されるデータドライバの階調数の２倍の階調を実現することができる。また、本発明の表示パネル、表示装置、および電子機器では、走査線の数が画素列の数の半分となっている。これにより、例えば、高精細化により、走査線に接続されるゲートドライバの端子ピッチが、走査線のピッチよりも大きくなる場合であっても、ゲートドライバの実装幅を、表示パネルの表示領域の幅よりも狭くすることができる。

本発明の表示パネル、表示装置、および電子機器によれば、例えば、信号線に接続されるデータドライバの階調数の２倍の階調を実現することができるようにした。これにより、低コストで高階調を実現することができる。また、本発明の表示パネル、表示装置、および電子機器によれば、例えば、ゲートドライバの実装幅を、表示パネルの表示領域の幅よりも狭くすることができるようにした。これにより、高精細なパネルにおいて表示パネル全体を有効利用することができる。

本発明の一実施の形態に係る表示装置の一例を表す構成図である。 図１の各画素の内部構成の一例を表す回路図である。 図１の各画素と駆動回路との接続関係の一例を表す構成図である。 図１の表示パネルの構成の一例を表す上面図である。 図１の表示装置における各種波形の一例を表す波形図である。 図３の接続関係とは異なる接続関係の一例を表す構成図である。 上記実施の形態の表示装置の適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 比較例に係る表示パネルの構成の一例を表す上面図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（図１〜図５）
２．変形例（図６）
３．適用例（図７〜図１１）
４．比較例（図１２）

＜実施の形態＞
（表示装置１の概略構成）
図１は、本発明の一実施の形態に係る表示装置１の全体構成の一例を表したものである。この表示装置１は、表示パネル１０と、駆動回路２０（駆動部）とを備えている。

（表示パネル１０）
表示パネル１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂ（発光素子）が２次元配置された表示領域１０Ａを有している。表示領域１０Ａとは、有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１Ｂは青色光を発する有機ＥＬ素子である。有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂは、例えば、互いに同一サイズの発光素子である。なお、以下では、有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂの総称として有機ＥＬ素子１１を適宜、用いるものとする。

（表示領域１０Ａ）
図２は、表示領域１０Ａ内の回路構成の一例を表したものである。表示領域１０Ａ内には、複数の画素回路１２が個々の有機ＥＬ素子１１と対となって２次元配置されている。なお、本実施の形態では、１つの有機ＥＬ素子１１および１つの画素回路１２が１つの画素１３を構成している。より詳細には、図１に示したように、一対の有機ＥＬ素子１１Ｒおよび画素回路１２が１つの画素１３Ｒ（赤色用の画素）を構成し、一対の有機ＥＬ素子１１Ｇおよび画素回路１２が１つの画素１３Ｇ（緑色用の画素）を構成し、一対の有機ＥＬ素子１１Ｂおよび画素回路１２が１つの画素１３Ｂ（青色用の画素）を構成している。

各画素回路１２は、例えば、駆動トランジスタＴｒ₁、書き込みトランジスタＴｒ₂および保持容量Ｃ_sによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ₁および書き込みトランジスタＴｒ₂は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。駆動トランジスタＴｒ₁または書き込みトランジスタＴｒ₂は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。

表示領域１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書き込みトランジスタＴｒ₂のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各走査線ＷＳＬは、後述の書込線駆動回路２４の出力端（図示せず）と、書き込みトランジスタＴｒ₂のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路２５の出力端（図示せず）と、駆動トランジスタＴｒ₁のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ₂のドレイン電極およびソース電極のうち信号線ＤＴＬに非接続の方（図示せず）は、駆動トランジスタＴｒ₁のゲート電極（図示せず）と、保持容量Ｃ_sの一端に接続されている。駆動トランジスタＴｒ₁のドレイン電極およびソース電極のうち電源線ＰＳＬに非接続の方（図示せず）と保持容量Ｃ_sの他端とが、有機ＥＬ素子１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。

図３は、各画素１３と、駆動回路２０との接続関係の一例を表したものである。なお、図３では、各書込線ＷＳＬおよび各電源線ＰＳＬの末尾にサフィックスが付されている。このサフィックスは、例えば、書込線ＷＳＬおよび各電源線ＰＳＬの走査順番を表している。また、各信号線ＤＴＬの末尾にもサフィックスが付されている。このサフィックスは、信号線ＤＴＬを左側から順に数えたときの順番を表しており、その順番が偶数番目である信号線ＤＴＬは信号線ＤＴＬ_2kと表され、その順番が奇数番目である信号線ＤＴＬは信号線ＤＴＬ_2k-1と表される（図５（Ａ），（Ｂ）参照）。

複数の画素１３Ｒ、複数の画素１３Ｇ、および複数の画素１３Ｂは、色ごとに列状に配置されると共に、行方向に周期的（例えば、１３Ｒ，１３Ｇ，１３Ｂ，１３Ｒ，１３Ｇ，１３Ｂ，…）に配置されている。複数の書込線ＷＳＬは、２ライン（２画素行）ごとに１つずつ割り当てられている。複数の電源線ＰＳＬも、２ライン（２画素行）ごとに１つずつ割り当てられている。複数の電源線ＰＳＬは、書込線ＷＳＬの割り当てられた２ラインごとに１つずつ割り当てられている。

複数の信号線ＤＴＬは、１ライン（１画素列）ごとに２つずつ割り当てられている。１ライン（１画素列）ごとに割り当てられた２つの信号線ＤＴＬの一方（例えば、奇数番目の信号線ＤＴＬ_2k-1）が、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち上側の１ライン（１画素行）に含まれる画素１３（第１画素）に接続されており、例えば、上側から奇数番目のライン（画素行）に含まれる画素１３（第１画素）に接続されている。一方、１ライン（１画素列）ごとに割り当てられた２つの信号線ＤＴＬの他方（例えば、偶数番目の信号線ＤＴＬ_2k）が、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち下側の１ライン（１画素行）に含まれる画素１３（第２画素）に接続されており、例えば、上側から偶数番目のライン（画素行）に含まれる画素１３（第２画素）に接続されている。なお、本実施の形態の「上側の１ライン」または「奇数番目のライン」が本発明の「第１画素行」の一具体例に相当する。また、本実施の形態の「下側の１ライン」または「偶数番目のライン」が本発明の「第２画素行」の一具体例に相当する。

より詳細には、例えば、１番目の信号線ＤＴＬ₁は、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち上側の１ライン（１画素行）に含まれる画素１３Ｒに接続されている。２番目の信号線ＤＴＬ₂は、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち下側の１ライン（１画素行）に含まれる画素１３Ｒに接続されている。信号線ＤＴＬ₁に接続された画素１３Ｒと、信号線ＤＴＬ₂に接続された画素１３Ｒとは、互いに共通する一のライン（１画素列）に配列されており、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）ごとに、赤色の画素ユニット１４Ｒを構成している。

同様に、３番目の信号線ＤＴＬ₃は、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち上側の１ライン（１画素行）に含まれる画素１３Ｇに接続されている。４番目の信号線ＤＴＬ₄は、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち下側の１ライン（１画素行）に含まれる画素１３Ｇに接続されている。信号線ＤＴＬ₃に接続された画素１３Ｇと、信号線ＤＴＬ₄に接続された画素１３Ｇとは、互いに共通する一のライン（１画素列）に配列されており、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）ごとに、緑色の画素ユニット１４Ｇを構成している。

さらに、５番目の信号線ＤＴＬ₅は、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち上側の１ライン（１画素行）に含まれる画素１３Ｂに接続されている。６番目の信号線ＤＴＬ₆は、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）のうち下側の１ライン（１画素行）に含まれる画素１３Ｂに接続されている。信号線ＤＴＬ₅に接続された画素１３Ｂと、信号線ＤＴＬ₆に接続された画素１３Ｂとは、互いに共通する一のライン（１画素列）に配列されており、走査線ＷＳＬごとに割り当てられた２ライン（２つの画素行）ごとに、青色の画素ユニット１４Ｂを構成している。なお、以下では、画素ユニット１４Ｒ，１４Ｇ，１４Ｂの総称として便宜的に、画素ユニット１４を用いるものとする。

そして、上述した画素ユニット１４Ｒ，１４Ｇ，１４Ｂが１つの表示画素１５を構成している。つまり、本実施の形態の表示装置１では、表示画素１５に含まれる画素数が、赤色画素、緑色画素、および青色画素の３つで１つの表示画素をなす通常の表示装置の２倍（６つ）となっている。

（駆動回路２０）
次に、駆動回路２０内の各回路について、図１を参照して説明する。駆動回路２０は、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、および電源線駆動回路２５を有している。

タイミング生成回路２１は、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、および電源線駆動回路２５が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。

映像信号処理回路２２は、外部から入力された映像信号２０Ａに対して所定の補正を行うと共に、補正した後の映像信号２２Ａを信号線駆動回路２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。ここで、映像信号２０Ａが、画素ごとの輝度についての情報を含んで構成されている場合に、映像信号処理回路２２は、例えば、映像信号２２Ａに含まれる画素ごとの輝度についての情報を画素ユニット１４ごとに割り当てるようになっている。例えば、映像信号処理回路２２は、映像信号２２Ａに含まれる一の赤色用の画素の輝度（輝度Ａ）が、一の画素ユニット１４に含まれる２つの赤色用の画素１３Ｒの輝度の和と所定の関係となるように（例えば、等しくなるように）、輝度Ａについての情報から、一の画素ユニット１４に含まれる２つの赤色用の画素１３Ｒに対する輝度についての情報を生成するようになっている。

信号線駆動回路２３は、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａ（信号電圧Ｖ_sig）を各信号線ＤＴＬに印加して、選択対象の画素１３に書き込むものである。つまり、信号線駆動回路２３は、各画素１３に、階調を制御する信号電圧Ｖ_sigを書き込むようになっている。なお、書き込みとは、駆動トランジスタＴｒ₁のゲートに所定の電圧を印加することを指している。信号線駆動回路２３は、各信号線ＤＴＬに対して、書込線駆動回路２４によって選択される２ライン（２画素列）分の画素１３に対応する信号電圧を出力するようになっている。

書込線駆動回路２４は、制御信号２１Ａの入力に応じて（同期して）、複数の走査線ＷＳＬの中から一の走査線ＷＳＬを順次選択するものである。電源線駆動回路２５は、制御信号２１Ａの入力に応じて（同期して）、複数の電源線ＰＳＬに、図示しない電源回路から供給された電源電圧を順次印加して、有機ＥＬ素子１１の発光および消光を制御するものである。

（表示パネル１０の上面構成）
図４は、表示パネル１０の上面構成の一例を表したものである。表示パネル１０は、例えば、駆動パネル３０と封止パネル４０とが封止層（図示せず）を介して貼り合わされた構造となっている。駆動パネル３０の一辺（長辺）には、例えば、図４に示したように、複数の映像信号供給ＴＡＢ５１（フレキシブルプリント配線板）が取り付けられている。駆動パネル３０の他の辺（短辺）には、例えば、走査信号供給ＴＡＢ５２（フレキシブルプリント配線板）が取り付けられている。また、駆動パネル３０の短辺であって、かつ走査信号供給ＴＡＢ５２とは異なる辺には、例えば、電源電圧供給ＴＡＢ５３（フレキシブルプリント配線板）が取り付けられている。映像信号供給ＴＡＢ５１は、信号線駆動回路２３の集積されたＩＣ（第２ドライバＩＣ）をフィルム状の配線基板の開口に中空配線したものである。走査信号供給ＴＡＢ５２は、書込線駆動回路２４の集積されたＩＣ（第１ドライバＩＣ）をフィルム状の配線基板の開口に中空配線したものである。電源電圧供給ＴＡＢ５３は、電源線駆動回路２５の集積されたＩＣをフィルム状の配線基板の開口に中空配線したものである。電源電圧供給ＴＡＢ５３は、電源電圧調整回路２６の出力端（図示せず）に接続されている。アノード信号出力ＴＣＰ５４は、電源電圧調整回路２６の入力端（図示せず）に接続されている。

封止パネル４０は、例えば、有機ＥＬ素子１１を封止する封止基板（図示せず）と、カラーフィルタ（図示せず）とを有している。カラーフィルタは、例えば、封止基板の表面のうち有機ＥＬ素子１１の光が通過する領域に設けられている。カラーフィルタは、例えば、有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂのそれぞれに対応して、赤色用のフィルタ、緑色用のフィルタおよび青色用のフィルタ（図示せず）を有している。

（表示装置１の動作）
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）の一例について説明する。本実施の形態では、駆動トランジスタＴｒ₁の閾値電圧Ｖ_thや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１の発光輝度を一定に保つようにするために、閾値電圧Ｖ_thや移動度μの変動に対する補正動作が組み込まれている。

本実施の形態では、さらに、後述する種々の理由から、２ライン（２画素列）ごとに駆動が行われる。従って、本実施の形態では、２ライン（２画素列）をスキャンするたびに、２ライン（２画素列）分の信号電圧Ｖ_sig（Ｖ_sigA、Ｖ_sigB）が各信号線ＤＴＬに印加される。具体的には、奇数番目の信号線ＤＴＬ_2k-1に対しては、信号電圧Ｖ_sigAが印加され、偶数番目の信号線ＤＴＬ_2kに対しては、信号電圧Ｖ_sigBが印加される。

図５（Ａ）〜（Ｆ）は、表示装置１の２ライン（２画素列）における各種波形の一例を表したものである。図５（Ａ）には、信号線ＤＴＬにＶ_ofs，Ｖ_sig1A，Ｖ_sig2A，Ｖ_sig3Aが周期的に印加され、図５（Ｂ）には、信号線ＤＴＬにＶ_ofs，Ｖ_sig1B，Ｖ_sig2B，Ｖ_sig3Bが周期的に印加されている様子がそれぞれ示されている。なお、Ｖ_sigの末尾に追加された１Ａ，１Ｂにおける１は、１番上の２ライン（２画素列）を指しており、Ｖ_sigの末尾に追加された２Ａ，２Ｂにおける２は、上から２番目の２ライン（２画素列）を指しており、Ｖ_sigの末尾に追加された３Ａ，３Ｂにおける３は、上から３番目の２ライン（２画素列）を指している。

図５（Ｃ）には、書込線ＷＳＬ₁にＶ_on、Ｖ_offが所定のタイミングで印加されている様子がそれぞれ示されている。なお、書込線ＷＳＬ₁の末尾に付された１は、１番上の２ライン（２画素列）に対応する書込線ＷＳＬであることを指している。図５（Ｄ）には、電源線ＰＳＬ₁にＶ_CCL、Ｖ_CCHが所定のタイミングで印加されている様子がそれぞれ示されている。なお、電源線ＰＳＬ₁の末尾に付された１は、１番上の２ライン（２画素列）に対応する電源線ＰＳＬであることを指している。図５（Ｅ），（Ｆ）には、信号線ＤＴＬ_2k-1，ＤＴＬ_2k、書込線ＷＳＬ₁、および電源線ＰＳＬ₁への電圧印加に応じて、駆動トランジスタＴｒ₁のゲート電圧Ｖ_gおよびソース電圧Ｖ_sが時々刻々変化している様子が示されている。

［閾値補正準備期間］
まず、閾値補正の準備を行う。具体的には、電源線駆動回路２５が電源線ＰＳＬ₁の電圧をＶ_ccHからＶ_ccLに下げる（Ｔ₁）。すると、ソース電圧Ｖ_sがＶ_ccLとなり、有機ＥＬ素子１１が消光すると共に、ゲート電圧Ｖ_gが所定の電圧にまで下がる。

［閾値補正期間］
次に、閾値補正を行う。具体的には、信号線ＤＴＬ_2k-1，ＤＴＬ_2kの電圧がＶ_ofsとなっている間に、書込線駆動回路２４が書込線ＷＳＬ₁の電圧をＶ_offからＶ_onに上げたのち（Ｔ₂）、電源線駆動回路２５が電源線ＰＳＬ₁の電圧をＶ_ccLからＶ_ccHに上げる（Ｔ₃）。すると、ゲート電圧Ｖ_gがＶ_ofsとなり、さらに、駆動トランジスタＴｒ₁のドレイン−ソース間に電流Ｉ_dが流れ、ソース電圧Ｖ_sが上昇する。このとき、ソース電圧Ｖ_sが（Ｖ_ofs−Ｖ_th）よりも低い場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ₁がカットオフするまで（電位差Ｖ_gsがＶ_thになるまで）、駆動トランジスタＴｒ₁のドレイン−ソース間に電流Ｉ_dが流れる。その結果、保持容量Ｃ_sがＶ_thに充電され、電位差Ｖ_gsがＶ_thとなる。その後、引き続き、信号線ＤＴＬ_2k-1，ＤＴＬ_2kの電圧がＶ_ofsとなり続けている間に、書込線駆動回路２４が書込線ＷＳＬ₁の電圧をＶ_onからＶ_offに下げる（Ｔ₄）。すると、駆動トランジスタＴｒ₁のゲートがフローティングとなり、閾値補正が停止する。これにより、電位差Ｖ_gsを信号線ＤＴＬ_2k-1，ＤＴＬ_2kの電圧の大きさに拘わらずＶ_thのままで維持することができる。このように、電位差Ｖ_gsをＶ_thに設定することにより、駆動トランジスタＴｒ₁の閾値電圧Ｖ_thが画素回路１２ごとにばらついた場合であっても、有機ＥＬ素子１１の発光輝度がばらつくのをなくすることができる。

［閾値補正停止期間］
その後、閾値補正の停止期間中に、信号線駆動回路２３が信号線ＤＴＬ_2k-1，ＤＴＬ_2kの電圧をＶ_ofsからＶ_sig1A，Ｖ_sig1Bに切り替える。

［書き込み・μ補正期間］
次に、書き込みとμ補正を行う。具体的には、信号線ＤＴＬ_2k-1，ＤＴＬ_2kの電圧がＶ_sig1A，Ｖ_sig1Bとなっている間に、書込線駆動回路２４が書込線ＷＳＬ₁の電圧をＶ_offからＶ_onに上げ（Ｔ₅）、駆動トランジスタＴｒ₁のゲートを信号線ＤＴＬ_2k-1，ＤＴＬ_2kに接続する。すると、駆動トランジスタＴｒ₁のゲート電圧がＶ_sig1A，Ｖ_sig1Bとなる。このとき、有機ＥＬ素子１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１の閾値電圧Ｖ_elよりも小さく、有機ＥＬ素子１１はカットオフしている。そのため、電流Ｉ_dは有機ＥＬ素子１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖ_sがΔＶだけ上昇し、やがて電位差Ｖ_gsがＶ_sig1A＋Ｖ_th−ΔＶ（または、Ｖ_sig1B＋Ｖ_th−ΔＶ）となる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴｒ₁の移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖ_gsを発光前にΔＶだけ小さくすることにより、画素回路１２ごとの移動度μのばらつきを取り除くことができる。

［発光期間］
次に、書込線駆動回路２４が書込線ＷＳＬ₁の電圧をＶ_onからＶ_offに下げる（Ｔ₆）。すると、駆動トランジスタＴｒ₁のゲートがフローティングとなり、駆動トランジスタＴｒ₁のゲート−ソース間の電圧（電位差Ｖ_gs）を一定に維持した状態で、駆動トランジスタＴｒ₁のドレイン−ソース間に電流Ｉ_dが流れる。その結果、ソース電圧Ｖ_sが上昇し、それに連動して駆動トランジスタＴｒ₁のゲートも上昇し、有機ＥＬ素子１１が所望の輝度よりも小さな輝度で発光し始める。

本実施の形態の表示装置１では、上記のようにして、各画素１３において画素回路１２がオンオフ制御され、各画素１３の有機ＥＬ素子１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１０の表示領域１０Ａにおいて画像が表示される。

ところで、有機ＥＬ表示装置において、高階調を実現する方法の１つとして、ビット数の大きなドライバを用いることが考えられる。しかし、そのようにした場合には、ドライバのコストが増大してしまう。特に、画素数の多いパネルの場合には、多くのドライバが必要となるので、表示装置のコストが高騰してしまう。

また、有機ＥＬ表示装置において、高精細を実現する方法の１つとして、パネル内の走査線のピッチを狭くすることが考えられる。しかし、パネル内の走査線のピッチを狭くしていくと、例えば、図１１に示したように、ゲートドライバ１１０の端子ピッチが、表示パネル１００内の走査線（図示せず）のピッチよりも大きくなってしまい、ゲートドライバ１１０の実装幅Ｗ１が、表示パネル１００の表示領域１００Ａの幅Ｗ２よりも大きくなってしまう。その結果、表示パネル１００において、表示領域１００Ａの周囲に、表示に寄与しない非表示領域１００Ｂが大きく形成されてしまい、表示パネル１００全体を有効利用することができない。

一方、本実施の形態では、複数の走査線ＷＳＬが２ライン（２画素行）ごとに１つずつ割り当てられ、複数の信号線ＤＴＬが１ライン（１画素列）ごとに２つずつ割り当てられている。さらに、１ライン（１画素列）ごとに割り当てられた２つの信号線ＤＴＬの一方が走査線ＷＳＬごとに割り当てられた２ライン（２画素行）のうち一方のライン（画素行）に含まれる画素１３に接続され、他方の信号線ＤＴＬが走査線ＷＳＬごとに割り当てられた２ライン（２画素行）のうち他方のライン（画素行）に含まれる画素１３に接続されている。これにより、１ライン（１画素列）ごとに割り当てられた２つの信号線ＤＴＬに接続された複数の画素１３によって１画素（例えば、上述の表示画素１５）を構成することができる。その結果、例えば、信号線駆動回路２３の集積されたＩＣ（信号線ＤＴＬに接続されるデータドライバ）の階調数の２倍の階調を実現することができる。

このように、本実施の形態では、信号線ＤＴＬに接続されるデータドライバの階調数の２倍の階調を実現することができる。これにより、低コストで高階調を実現することができる。例えば、データドライバの階調数が８ビットであった場合に、１６ビットの階調を実現することができる。従って、スペックの低いデータドライバを使用した場合であっても、高画質な映像を表示することができる。

また、本実施の形態では、走査線ＷＳＬの数が画素列の数の半分となっている。これにより、例えば、書込線駆動回路２４の集積されたＩＣ（走査線ＷＳＬに接続されるゲートドライバ）の端子ピッチが、走査線ＷＳＬのピッチよりも大きくなる場合であっても、ゲートドライバの実装幅Ｗ３を、表示パネル１０の表示領域１０Ａの幅Ｗ４よりも狭くすることができる（図４参照）。その結果、表示パネル１０全体を有効利用することができる。

＜変形例＞
（第１の変形例）
上記実施の形態では、各画素１３に、階調を制御する信号電圧Ｖ_sigが書き込まれていたが、例えば、画素ユニット１４に含まれる２つの画素１３のうち、一方の画素１３に信号電圧Ｖ_sigが書き込まれ、他方の画素１３に信号電圧Ｖ_sigとは異なる信号が書き込まれてもよい。例えば、他方の画素１３に対して、色変換に関する信号や、輝度補正に関する信号が書き込まれてもよい。このとき、信号電圧Ｖ_sigとは異なる信号が書き込まれる画素１３に含まれる有機ＥＬ素子１１のサイズは、信号電圧Ｖ_sigが書き込まれる画素１３に含まれる有機ＥＬ素子１１のサイズと異なっていることが好ましいが、そのサイズと同じであってもよい。

（第２の変形例）
また、上記実施の形態では、画素ユニット１４Ｒ，１４Ｇ，１４Ｂが１つの表示画素１５を構成していたが、例えば、図６に示したように、各ライン（画素行）において、画素１３Ｒ，１３Ｇ，１３Ｂが１つの表示画素１５を構成していてもよい。ただし、このようにした場合には、階調数は、信号線ＤＴＬに接続されるデータドライバの階調数と同じになる。しかし、複数の走査線ＷＳＬが２ライン（２画素行）ごとに割り当てられているので、２ライン（２画素行）同時に駆動することは、上記実施の形態と同様、可能である。

ここで、映像信号２０Ａが、画素ごとの輝度についての情報を含んで構成されている場合に、映像信号処理回路２２は、例えば、映像信号２２Ａに含まれる画素ごとの輝度についての情報を画素１３ごとに割り当てるようになっていることが好ましい。この場合には、１ライン（１画素行）ごとに駆動するタイプの表示装置と比べて、ライン数（表示画素行の数）を変更せずに、半分の時間で、１フレーム分の信号書き込みを行うことができる。従って、例えば、表示パネル１０を例えば１２０Ｈｚ程度のハイフレームレートで駆動した場合であっても、駆動トランジスタＴｒ₁の閾値補正と信号書き込みを行う時間を十分に確保することができる。

また、本変形例では、上記実施の形態と同様、走査線ＷＳＬの数が画素列の数の半分となる。これにより、例えば、高精細化により、書込線駆動回路２４の集積されたＩＣ（走査線ＷＳＬに接続されるゲートドライバ）の端子ピッチが、走査線ＷＳＬのピッチよりも大きくなる場合であっても、ゲートドライバの実装幅Ｗ３を、表示パネル１０の表示領域１０Ａの幅Ｗ４よりも狭くすることができる。その結果、高精細なパネルにおいて表示パネル１０全体を有効利用することができる。

＜適用例＞
以下、上記実施の形態等で説明した表示装置１の適用例について説明する。上記実施の形態等の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

（適用例１）
図７は、上記実施の形態等の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態等に係る表示装置１により構成されている。

（適用例２）
図８は、上記実施の形態等の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態等に係る表示装置１により構成されている。

（適用例３）
図９は、上記実施の形態等の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態等に係る表示装置１により構成されている。

（適用例４）
図１０は、上記実施の形態等の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態等に係る表示装置１により構成されている。

（適用例５）
図１１は、上記実施の形態等の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係る表示装置１により構成されている。

以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１２の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１２に追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５のほかに、必要な駆動回路を追加してもよい。

また、上記実施の形態等では、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の駆動をタイミング生成回路２１が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。

また、上記実施の形態等では、画素回路１２が、２Ｔｒ１Ｃの回路構成となっていたが、デュアルゲート型のトランジスタが有機ＥＬ素子１１に直列に接続された回路構成を含んでいるものであれば、２Ｔｒ１Ｃの回路構成以外の回路構成となっていてもよい。

また、上記実施の形態等では、駆動トランジスタＴｒ₁，書き込みトランジスタＴｒ₂は、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている場合が例示されていたが、ｐチャネルトランジスタ（例えばｐチャネルＭＯＳ型のＴＦＴ）により形成されていてもよい。ただし、その場合には、トランジスタＴｒ₂のソースおよびドレインのうち電源線ＰＳＬと未接続の方と保持容量Ｃ_sの他端とを有機ＥＬ素子１１のカソードに接続し、有機ＥＬ素子１１のアノードをＧＮＤなどに接続することが好ましい。

１…表示装置、１０，１００…表示パネル、１０Ａ，１００Ａ…表示領域、１１，１１Ｒ，１１Ｇ，１１Ｂ…有機ＥＬ素子、１２…画素回路、１３，１３Ｒ，１３Ｇ，１３Ｂ…画素、１４，１４Ｒ，１４Ｇ，１４Ｂ…画素ユニット、１５…表示画素、２０…駆動回路、２０Ａ，２２Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２３…信号線駆動回路、２４…書込線駆動回路、２５…電源線駆動回路、３０…駆動パネル、４０…封止パネル、５１…映像信号供給ＴＡＢ、５２…走査信号供給ＴＡＢ、５３…電源電圧供給ＴＡＢ、１００Ｂ…非表示領域、１１０…ゲートドライバ、Ｃ_s…保持容量、ＤＴＬ，ＤＴＬ１〜ＤＴＬ１８…信号線、Ｉ_d…電流、ＧＮＤ…グラウンド線、ＰＳＬ，ＰＳＬ₁，ＰＳＬ₂，ＰＳＬ₃…電源線、Ｔｒ₁…駆動トランジスタ、Ｔｒ₂…書き込みトランジスタ、Ｖ_g…ゲート電圧、Ｖ_gs…電位差、Ｖ_s…ソース電圧、Ｖ_sig，Ｖ_sig1A，Ｖ_sig1B，Ｖ_sig2A，Ｖ_sig2B，Ｖ_sig3A，Ｖ_sig3B…信号電圧、Ｖ_ccH，Ｖ_CCL，Ｖ_off，Ｖ_ofs，Ｖ_on，ΔＶ…電圧、Ｖ_th，Ｖ_el…閾値電圧、Ｗ１…実装幅、Ｗ２…幅、ＷＳＬ，ＷＳＬ₁，ＷＳＬ₂，ＷＳＬ₃…書込線、μ…移動度。

Claims (7)

1. 行列状に配置された複数の画素と、
   行状に配置された複数の走査線と、
   列状に配置され複数の信号線と
   を備え、
   各画素は、１つの発光素子および１つの画素回路を有し、
   前記複数の走査線は、２つの画素行ごとに１つずつ割り当てられ、
   前記複数の信号線は、１つの画素列ごとに２つずつ割り当てられ、
   前記画素列ごとに割り当てられた２つの信号線の一方が、前記走査線ごとに割り当てられた２つの画素行のうち第１画素行に含まれる第１画素に接続され、
   前記画素列ごとに割り当てられた２つの信号線の他方が、前記走査線ごとに割り当てられた２つの画素行のうち第１画素行とは異なる第２画素行に含まれる第２画素に接続されている
   表示パネル。
2. 前記第１画素および前記第２画素は、互いに同一の色を発する発光素子を有する
   請求項１に記載の表示パネル。
3. 前記第１画素および前記第２画素は、互いに同一サイズの発光素子を有する
   請求項１または請求項２に記載の表示パネル。
4. 前記第１画素および前記第２画素は、互いに異なるサイズの発光素子を有する
   請求項１または請求項２に記載の表示パネル。
5. 表示パネルと、
   前記表示パネルを駆動する駆動部と
   を備え、
   前記表示パネルは、行列状に配置された複数の画素と、行状に配置された複数の走査線と、列状に配置され複数の信号線とを有し、
   各画素は、１つの発光素子および１つの画素回路を有し、
   前記複数の走査線は、２つの画素行ごとに１つずつ割り当てられ、
   前記複数の信号線は、１つの画素列ごとに２つずつ割り当てられ、
   前記画素列ごとに割り当てられた２つの信号線の一方が、前記走査線ごとに割り当てられた２つの画素行のうち第１画素行に含まれる第１画素に接続され、
   前記画素列ごとに割り当てられた２つの信号線の他方が、前記走査線ごとに割り当てられた２つの画素行のうち第１画素行とは異なる第２画素行に含まれる第２画素に接続されている
   表示装置。
6. 前記表示パネルに接続されたフレキシブルプリント配線板を備え、
   前記駆動部は、前記複数の走査線に接続された１または複数の第１ドライバＩＣと、前記複数の信号線に接続された１または複数の第２ドライバＩＣとを有し、
   前記第１ドライバＩＣおよび前記第２ドライバＩＣは、前記フレキシブルプリント配線板に支持されている
   請求項５に記載の表示装置。
7. 表示装置を備え、
   前記表示装置は、表示パネルと、前記表示パネルを駆動する駆動部とを有し、
   前記表示パネルは、行列状に配置された複数の画素と、行状に配置された複数の走査線と、列状に配置され複数の信号線とを有し、
   各画素は、１つの発光素子および１つの画素回路を有し、
   前記複数の走査線は、２つの画素行ごとに１つずつ割り当てられ、
   前記複数の信号線は、１つの画素列ごとに２つずつ割り当てられ、
   前記画素列ごとに割り当てられた２つの信号線の一方が、前記走査線ごとに割り当てられた２つの画素行のうち第１画素行に含まれる第１画素に接続され、
   前記画素列ごとに割り当てられた２つの信号線の他方が、前記走査線ごとに割り当てられた２つの画素行のうち第１画素行とは異なる第２画素行に含まれる第２画素に接続されている
   電子機器。

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