Nothing Special   »   [go: up one dir, main page]

JP2011109060A - 半導体パッケージ及び半導体パッケージの製造方法 - Google Patents

半導体パッケージ及び半導体パッケージの製造方法 Download PDF

Info

Publication number
JP2011109060A
JP2011109060A JP2010167116A JP2010167116A JP2011109060A JP 2011109060 A JP2011109060 A JP 2011109060A JP 2010167116 A JP2010167116 A JP 2010167116A JP 2010167116 A JP2010167116 A JP 2010167116A JP 2011109060 A JP2011109060 A JP 2011109060A
Authority
JP
Japan
Prior art keywords
semiconductor package
electrode pattern
circuit board
manufacturing
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010167116A
Other languages
English (en)
Inventor
Joon Seok Kang
ソク カン、ジュン
Young Do Kweon
ド クウェオン、ヨン
Seung Wook Park
ウク パク、スン
Jong Yun Lee
ユン リー、ジョング
Kyung Seob Oh
セオブ オー、キョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2011109060A publication Critical patent/JP2011109060A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】バンプ工程が不要で、製造工程を減らすことができる半導体パッケージ及び半導体パッケージの製造方法を提供する。
【解決手段】半導体パッケージは、内側に収容空間が形成される回路基板１１０と、上記回路基板の収容空間に挿入される半導体チップ１２０と、上記半導体チップの一面にパターン状で形成され、上記回路基板のビア部１１７と直接接触され互いを電気的に連結するための電極パターン部１３０とを含むことができる。
【選択図】図１

Description

本発明は半導体パッケージ及び半導体パッケージの製造方法に関し、より詳細には別途のバンプ工程が不要で、製造工程を減らすことができる半導体パッケージ及びその半導体パッケージの製造方法に関する。
半導体産業における技術開発の主な流れの１つは、半導体素子のサイズを縮小することである。
上記部品の軽薄短小化を実現するためには実装部品の個別のサイズを減らす技術と、複数の個別素子をワンチップ（ｏｎｅ ｃｈｉｐ）化するＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ｃｈｉｐ）技術及び複数の個別素子を１つのパッケージ（ｐａｃｋａｇｅ）に集積するＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術等が必要で、これは再配線（ｒｅｒｏｕｔｉｎｇ）または再配置（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）技術を利用して具現することができる。
従って、このような半導体パッケージは電子部品同士を接続する配線が短縮できる上、高密度の配線化が実現できるという長所がある。また、電子部品の実装により回路基板の表面積を広める上、電気的特性も優れるという長所がある。
特に、エンベディッド型回路基板は半導体チップが基板の表面に実装されるのではなく、その内部にエンベディング（ｅｍｂｅｄｄｉｎｇ）されるため、基板の小型化、高密度化及び高性能化等が可能であり、その需要が次第に増加している。
しかし、このような半導体パッケージは半導体チップの上部に回路基板と連結するための複数の配線工程が必要であり、多くの工程費と工程時間がかかり、このような工程を減らし経済的に利得を得ようとする要求がある。従って、このような問題点を解決する技術が要求されている。
本発明は上述の従来技術の問題を解決するためのもので、その目的はバンプ層を形成させる工程を無くし、製造工程及びその時間を減らすことができる半導体パッケージ及びその半導体パッケージの製造方法を提供することにある。
本発明による半導体パッケージは、内側に収容空間が形成される回路基板と、上記回路基板の収容空間に挿入される半導体チップと、上記半導体チップの一面にパターン状で形成され、上記回路基板のビア部と直接接触され互いを電気的に連結するための電極パターン部とを含むことができる。
また、本発明による半導体パッケージの上記電極パッケージの厚さは、約５〜１５μｍであることを特徴とすることができる。
また、本発明による半導体パッケージの上記半導体チップは、表面に形成され上記電極パターン部を保護するための保護部を含むことを特徴とすることができる。
また、本発明による半導体パッケージの上記保護部は、上記ビア部と接触する上記電極パターン部の部分が外部に露出するように開放されることを特徴とすることができる。
また、本発明による半導体パッケージの上記半導体チップは、表面と上記電極パッケージとの間に形成される絶縁層を含むことを特徴とすることができる。
一方、本発明による半導体パッケージの製造方法は、基板上に絶縁層を形成する段階と、上記絶縁層上に回路を連結するように再配線メッキして電極パターン部を形成する段階と、上記再配線メッキが一部露出するように上記再配線メッキの上部に保護部を形成させて半導体チップを製造する段階と、内側に収容空間が形成された回路基板に上記半導体チップを実装して電気的に連結する段階とを含むことができる。
また、本発明による半導体パッケージの製造方法の上記電極パターン部は、約５〜１５μｍで形成することを特徴とすることができる。
また、本発明による半導体パッケージの製造方法の上記電極パターン部を形成する段階は、銅（Ｃｕ）層を上記絶縁層上にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）して形成する段階を含むことを特徴とすることができる。
また、本発明による半導体パッケージの製造方法の上記回路基板に上記半導体チップを電気的に連結する段階は、上記回路基板から上記電極パッケージの上部まで連結されるビアホールを形成した後に、上記ビアホールに導電物質を充填して電気的に連結されるビア部を形成する段階を含むことを特徴とすることができる。
本発明による半導体パッケージ及び半導体パッケージの製造方法は、上記半導体チップの一面にパターン状で形成され、上記回路基板のビア部と直接接触され互いを電気的に連結するための電極パターン部を含むため、別途のバンプを形成する工程を減らすことができ、これにより工程数の減少及び時間を減らすという効果がある。
本発明の一実施例による半導体パッケージを説明するための断面図である。 図１の半導体パッケージに実装される半導体チップを説明するための断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。
本発明による半導体パッケージ及び半導体パッケージの製造方法は図１から図８を参照してより具体的に説明する。以下では、図面を参照して本発明の具体的な実施例を詳細に説明する。
但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同じ思想の範囲内で他の構成要素を追加、変更、削除等により、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができ、これも本願発明の思想の範囲内に含まれる。
また、各実施例の図面に示す同一または類似する思想の範囲内の機能が同一の構成要素は、同一または類似する参照符号を使用して説明する。
図１は本発明の一実施例による半導体パッケージを説明するための断面図であり、図２は図１の半導体パッケージに実装される半導体チップを説明するための断面図である。
図１及び図２を参照すると、半導体パッケージ１００は回路基板１１０、半導体チップ１２０及び電極パターン部１３０を含むことができる。
回路基板１１０は金属コア１１２に半導体チップ１２０を実装するための収容空間を提供するために少なくとも１つ以上の溝１１３を形成することができる。このとき、溝を形成する方法はドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）またはウェットエッチング（ｗｅｔ ｅｔｃｈｉｎｇ）方法等を使用することができる。
また、上記収容空間に半導体チップ１２０を装着させた後に、その上部に一定の厚さの絶縁部１１４を形成させる。従って、このような工程により回路基板１１０の内部に収容される半導体チップ１２０は封止される。
また、回路基板１１０の表面には、半導体チップ１２０の表面に形成される電極パターン部１３０と電気的に連結するためのビア部１１６が形成されることができる。
ビア部１１６は電極パターン部１３０が外部へ露出するようにビアホール１１７が形成された後に、その内部に導電性物質を充填して形成させることができ、回路基板１１０の表面に形成される回路パターンと電気的に連結されることができる。
このとき、ビアホール１１７を形成させる方法は公知の方法により穿孔することもでき、二酸化炭素を使用するレーザ孔あけ法等を使用することもできる。
半導体チップ１２０は回路基板１１０の収容空間に挿入され、ビア部１１６と電気的に連結されることができる。このとき、半導体チップ１２０は基板ウェーハに複数個が形成されて製造されることができ、このようなチップは能動素子、受動素子またはＩＣチップであることができる。
このとき、半導体チップ１２０の上部には再配線メッキにより電極パターン部１３０が形成されることができ、このような電極パターン部１３０がビア部１１６と電気的に連結されることで、回路基板１１０と電気的に連結される。
電極パターン部１３０は半導体チップ１２０の一面に形成されるが、再配線メッキによりパターン状で形成されることができる。ここで、パターン状とは、電気的に連結するために形成される回路配線のような形状を意味する。
このとき、電極パターン部１３０の厚さは約５〜１５μｍであることを特徴とすることができる。従って、このような厚さで形成される電極パターン部１３０により半導体チップ１２０は電気抵抗が減少することができる。また、このような電極パターン部１３０により電気的な信頼性が向上するという効果がある。
また、一般的に半導体チップ１２０が回路基板１１０と電気的に連結されるときには半導体チップ１２０上に別途のバンプ層を形成させる。しかし、上記の厚さで形成される電極パターン部１３０は直接ビア部１１６が連結されるために電極パターン部１３０そのものがビアホール１１７の製造時に半導体チップ１２０が露出するように形成されないため、電気的な断線効果を除去することができる。
従って、本実施例による半導体パッケージは、このようなバンプ層を製造する工程を省略することができるため、工程数の減少及びその工程時間を減らすことができ、大きな経済的効果を得ることができる。また、このような工程数の減少は半導体パッケージの製造歩留まりを向上させる役割をする。
図３から図８は、本発明の一実施例による半導体パッケージの製造方法を説明するための断面図である。
図３を参照すると、本実施例による半導体パッケージは絶縁材質の基板１２１上に絶縁層１２２を形成させる段階を含むことができる。
このとき、絶縁層１２２は基板１２１上に形成されたパッドが外部に露出するように開放されて形成されることができる。また、絶縁層１２２は感光性材質であることができ、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、ポリベンゾオキサゾール（Ｐｏｌｙｂｅｎｚｏｏｘａｚｏｌｅ）、ベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）及びエポキシ（ｅｐｏｘｙ）から成る群から選ばれた１つまたはそれ以上を含むことができる。しかし、絶縁層１２２の材質はこれに限定されない。
また、図４に図示されたように、上記絶縁層１２２が形成された半導体チップ１２０の一面には銅（Ｃｕ）材質のメッキ層１２３を上記絶縁層上にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）して形成させる段階を含むことができる。
従って、メッキ層１２３は半導体チップ１２０の前面に全体的に形成されることができ、絶縁層１２２が開放された部分にも形成されることができる。
また、図５に図示されたように、フォトレジスト層１２４を半導体チップ１２０の一面に形成させた後に、マスクを利用して電極パターン部１３０が形成される部分のフォトレジスト層１２４を除去する。
また、図６に図示されたように、フォトレジスト層１２４の間には電解メッキ方式により電極パターン部１３０が形成される。このとき、電極パターン部１３０は一般的に電気メッキまたはスパッタリングにより形成されることができる。
このとき、電極パターン部１３０の厚さは約５〜１５μｍであることを特徴とすることができる。従って、このような厚さで形成される電極パターン部１３０によって半導体チップ１２０は電気抵抗が減少することができる。また、このような電極パターン部１３０により電気的な信頼性が向上するという効果がある。
また、図７に図示されたように、電極パターン部１３０が形成されない部分のメッキ層１２３とフォトレジスト層１２４は除去される。このとき、除去する方法はエッチング工程やストリップ（ｓｔｒｉｐ）工程により行われる。
また、図８に図示されたように、電極パターン部１３０が形成された半導体チップ１２０の上部には保護部１４０を形成する。このとき、保護部１４０はシリコン窒化層、シリコン酸化層、シリコン酸窒化層またはこれらの多重層であることができる。従って、保護部１４０により電極パターン部１３０及び他の回路パターンを保護することができる。
また、保護部１４０の一側は、電極パターン部１３０が露出するように開放して形成され、上記開放された部分にはビア部１１６が連結される。
従って、上記のように形成された半導体チップ１２０は、収容空間が設けられる回路基板１１０に実装され半導体パッケージが完成する。このように製造される半導体パッケージはウェーハの厚さを薄くする工程と、ダイシング（ｄｉｃｉｎｇ）工程により１つの製品として完成する。
結果的に、本実施例による半導体パッケージは半導体チップ１２０の上部に別途のバンプ層を必要としないため、バンプ層を製造する工程である銅メッキ層を形成させる工程と、バンプ層を形成させるためのフォトレジスト層を設ける工程と、上記フォトレジスト層にパターンを形成する工程、バンプメッキ工程と、フォトレジスト及び銅メッキ層を除去する工程等を全て省略することができる。
従って、本実施例による半導体パッケージは、その製造工程が非常に単純化し、大きな経済的利益がある。また、このような工程数の減少は半導体パッケージの製造の歩留まりを向上させる大きな役割をする。
１００ 半導体パッケージ
１１０ 回路基板
１１６ ビア部
１１７ ビアホール
１２０ 半導体チップ
１２１ 基板
１２２ 絶縁層
１２３ メッキ層
１２４ フォトレジスト層
１３０ 電極パターン部
１４０ 保護部

Claims (9)

  1. 内側に収容空間が形成される回路基板と、
    上記回路基板の収容空間に挿入される半導体チップと、
    上記半導体チップの一面にパターン状で形成され、上記回路基板のビア部と直接接触されて互いに電気的に連結される電極パターン部と、
    を含む半導体パッケージ。
  2. 上記電極パターン部の厚さは、５〜１５μｍであることを特徴とする請求項１に記載の半導体パッケージ。
  3. 上記半導体チップは、
    表面に形成され上記電極パターン部を保護するための保護部を含むことを特徴とする請求項１または２に記載の半導体パッケージ。
  4. 上記保護部は、
    上記ビア部と接触する上記電極パターン部の部分が外部に露出するように開放されることを特徴とする請求項３に記載の半導体パッケージ。
  5. 上記半導体チップは、
    表面と上記電極パターン部との間に形成される絶縁層を含むことを特徴とする請求項１から４の何れか１項に記載の半導体パッケージ。
  6. 基板上に絶縁層を形成する段階と、
    上記絶縁層上に、内側に収容空間が形成された回路基板と連結するように再配線メッキして電極パターン部を形成する段階と、
    上記電極パターン部が一部露出するように上記再配線メッキの上部に保護部を形成させて半導体チップを製造する段階と、
    前記回路基板に上記半導体チップを実装して電気的に連結する段階と、
    を含む半導体パッケージの製造方法。
  7. 上記電極パターン部は、５〜１５μｍで形成することを特徴とする請求項６に記載の半導体パッケージの製造方法。
  8. 上記電極パターン部を形成する段階は、
    銅（Ｃｕ）層を上記絶縁層上にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）して形成する段階を含むことを特徴とする請求項６または７に記載の半導体パッケージの製造方法。
  9. 上記回路基板に上記半導体チップを電気的に連結する段階は、
    上記回路基板から上記電極パターン部の上部まで連結されるビアホールを形成した後に、上記ビアホールに導電物質を充填して電気的に連結されるビア部を形成する段階を含むことを特徴とする請求項６から８の何れか１項に記載の半導体パッケージの製造方法。
JP2010167116A 2009-11-12 2010-07-26 半導体パッケージ及び半導体パッケージの製造方法 Pending JP2011109060A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2009-0109027 2009-11-12
KR1020090109027A KR101113501B1 (ko) 2009-11-12 2009-11-12 반도체 패키지의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012174235A Division JP2012256919A (ja) 2009-11-12 2012-08-06 半導体パッケージの製造方法

Publications (1)

Publication Number Publication Date
JP2011109060A true JP2011109060A (ja) 2011-06-02

Family

ID=43973556

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010167116A Pending JP2011109060A (ja) 2009-11-12 2010-07-26 半導体パッケージ及び半導体パッケージの製造方法
JP2012174235A Pending JP2012256919A (ja) 2009-11-12 2012-08-06 半導体パッケージの製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012174235A Pending JP2012256919A (ja) 2009-11-12 2012-08-06 半導体パッケージの製造方法

Country Status (3)

Country Link
US (2) US20110108993A1 (ja)
JP (2) JP2011109060A (ja)
KR (1) KR101113501B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214402A (ja) * 2006-02-10 2007-08-23 Cmk Corp 半導体素子及び半導体素子内蔵型プリント配線板
JP2009239247A (ja) * 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100336426C (zh) * 2000-02-25 2007-09-05 揖斐电株式会社 多层印刷电路板以及多层印刷电路板的制造方法
KR20010105641A (ko) * 2000-05-17 2001-11-29 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US6686653B2 (en) * 2000-06-28 2004-02-03 Institut National D'optique Miniature microdevice package and process for making thereof
US6573592B2 (en) * 2001-08-21 2003-06-03 Micron Technology, Inc. Semiconductor die packages with standard ball grid array footprint and method for assembling the same
TWI280641B (en) * 2001-12-28 2007-05-01 Via Tech Inc Chip structure
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US20030160335A1 (en) * 2002-02-27 2003-08-28 Ho-Ming Tong Flip chip interconnection structure and fabrication process thereof
US6939789B2 (en) * 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
KR100546346B1 (ko) * 2003-07-23 2006-01-26 삼성전자주식회사 재배선 범프 형성방법 및 이를 이용한 반도체 칩과 실장구조
JP3904541B2 (ja) * 2003-09-26 2007-04-11 沖電気工業株式会社 半導体装置内蔵基板の製造方法
JP2005150452A (ja) * 2003-11-17 2005-06-09 Fujikura Ltd 半導体パッケージの製造方法
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
JP4907070B2 (ja) * 2004-09-10 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100618892B1 (ko) * 2005-04-13 2006-09-01 삼성전자주식회사 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
US7449365B2 (en) * 2005-11-09 2008-11-11 Broadcom Corporation Wafer-level flipchip package with IC circuit isolation
US7728437B2 (en) * 2005-11-23 2010-06-01 Fairchild Korea Semiconductor, Ltd. Semiconductor package form within an encapsulation
JP2007220803A (ja) * 2006-02-15 2007-08-30 Shinko Electric Ind Co Ltd 多層配線基板及びその接続方法
JP2008124247A (ja) * 2006-11-13 2008-05-29 Toppan Printing Co Ltd 部品内蔵基板及びその製造方法
US7727876B2 (en) * 2006-12-21 2010-06-01 Stats Chippac, Ltd. Semiconductor device and method of protecting passivation layer in a solder bump process
KR20080085380A (ko) * 2007-03-19 2008-09-24 삼성전자주식회사 재배선층을 구비하는 반도체 패키지 및 그의 제조방법
KR100945285B1 (ko) * 2007-09-18 2010-03-03 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
US7667335B2 (en) * 2007-09-20 2010-02-23 Stats Chippac, Ltd. Semiconductor package with passivation island for reducing stress on solder bumps
US20090127686A1 (en) * 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
US8035210B2 (en) * 2007-12-28 2011-10-11 Stats Chippac Ltd. Integrated circuit package system with interposer
KR101478247B1 (ko) * 2008-03-12 2014-12-31 삼성전자주식회사 반도체 패키지 및 이를 이용한 멀티 칩 패키지
US20090230554A1 (en) * 2008-03-13 2009-09-17 Broadcom Corporation Wafer-level redistribution packaging with die-containing openings
US20090294958A1 (en) * 2008-05-30 2009-12-03 Broadcom Corporation Wafer level redistribution using circuit printing technology
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
JP5102726B2 (ja) * 2008-09-08 2012-12-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20100133682A1 (en) * 2008-12-02 2010-06-03 Infineon Technologies Ag Semiconductor device
US8624370B2 (en) * 2009-03-20 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with an interposer and method of manufacture thereof
JP2011146547A (ja) * 2010-01-15 2011-07-28 Murata Mfg Co Ltd 回路モジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214402A (ja) * 2006-02-10 2007-08-23 Cmk Corp 半導体素子及び半導体素子内蔵型プリント配線板
JP2009239247A (ja) * 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法

Also Published As

Publication number Publication date
US20110108993A1 (en) 2011-05-12
US20120295404A1 (en) 2012-11-22
JP2012256919A (ja) 2012-12-27
KR20110052112A (ko) 2011-05-18
KR101113501B1 (ko) 2012-02-29

Similar Documents

Publication Publication Date Title
US11961867B2 (en) Electronic device package and fabricating method thereof
JP4934053B2 (ja) 半導体装置およびその製造方法
CN110085523B (zh) 半导体器件以及其制造方法
US9806050B2 (en) Method of fabricating package structure
US8922013B2 (en) Through via package
US10163860B2 (en) Semiconductor package structure
US8309860B2 (en) Electronic component built-in substrate and method of manufacturing the same
KR101708535B1 (ko) 집적 회로 장치 및 그 제조방법
JP2008182224A (ja) スタック・パッケージ及びスタック・パッケージの製造方法
KR20080046827A (ko) 희생 양극을 갖는 전자 장치의 제조방법 및 그에 의해제조된 전자 장치
KR101060842B1 (ko) 반도체 패키지의 제조 방법
US20120097430A1 (en) Packaging substrate and method of fabricating the same
US20100164092A1 (en) Semiconductor process, and silicon substrate and chip package structure applying the same
JP2009164607A (ja) ボンディングパッド構造物及びその製造方法、並びにボンディングパッド構造物を有する半導体パッケージ
KR100787892B1 (ko) 반도체 패키지 및 그의 제조 방법
KR100826989B1 (ko) 반도체 패키지 및 그의 제조방법
KR20100095901A (ko) 적층형 반도체 패키지
US7193297B2 (en) Semiconductor device, method for manufacturing the same, circuit substrate and electronic device
US10115704B2 (en) Semiconductor device
JP2011109060A (ja) 半導体パッケージ及び半導体パッケージの製造方法
US8603911B2 (en) Semiconductor device and fabrication method thereof
JP4728079B2 (ja) 半導体装置用基板および半導体装置
KR100997792B1 (ko) 반도체 패키지 및 그의 제조방법
KR20120120776A (ko) 관통실리콘비아를 구비한 반도체 패키지 및 그 제조 방법
KR20120022142A (ko) 반도체칩 및 이의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121106