JP2011159795A - 半導体装置およびその作製法 - Google Patents

Abstract

【課題】窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、オーミック接触抵抗を大きく低減し、同時に、ソース電極２からチャネルまでの抵抗（アクセス抵抗）を大きく低減し、その結果として、高速化および低損失化（低消費電力化）が可能となる半導体装置およびその作製法提供すること。
【解決手段】ソース電極２とドレイン電極４とに、それぞれオーミック接触し、チャネル層窒化物半導体よりも小さいバンドギャップを有する再成長窒化物半導体(2)と、前記チャネル層窒化物半導体との間を、再成長組成傾斜窒化物半導体(1)を介して接続することによって、ソース電極２とチャネルとの間、および、ドレイン電極４とチャネルとの間を、それぞれ結ぶ電路中の半導体バンドギャップの不連続が解消されていることを特徴とするヘテロ構造電界効果トランジスタを構成する。
【選択図】図３

Description

本発明は、半導体装置およびその作製法に関し、特に、高温・高出力・高耐圧の超高周波化合物半導体電界効果トランジスタとその作製法に関する。

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor: HFET）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、現在、実用化に向けて盛んに研究が行われている。今後、これらの窒化物半導体HFETの高性能化を行うためには、ソース電極およびドレイン電極と窒化物半導体との間のオーミック接触抵抗を低減し、ソース電極からチャネルまでの抵抗（アクセス抵抗）を低減することによって、素子の高速化・高利得化・低損失化（低消費電力化）を行うことが非常に重要かつ必須である。

現在、実用化が最も進んでいる、障壁層半導体としてAlGaN、チャネル層半導体としてGaNを用いたAlGaN/GaN HFETにおいては、オーミック接触抵抗を低減し、アクセス抵抗を低減するための工夫として、ソース電極およびドレイン電極が形成されるオーミック領域においてAlGaN障壁層半導体が削除され、AlGaN障壁層半導体に替わってチャネル層半導体であるGaN層が積層（再成長）され、ソース電極およびドレイン電極が、AlGaN障壁層上ではなく、バンドギャップのより小さいGaN層上に形成された、再成長オーミック構造が有効であることが知られている（下記非特許文献１参照）。これは、AlGaNよりもバンドギャップの小さいGaNの方が、電極金属との間のオーミック接触抵抗が小さくなり、ソース電極からチャネルまでの抵抗（アクセス抵抗）が小さくなるためである。

上述の再成長オーミック構造を有するAlGaN/GaN HFETにおいて、オーミック接触抵抗をさらに低減するためには、ソース電極およびドレイン電極が形成されるオーミック領域において、GaNではなく、GaNよりもさらにバンドギャップの小さいInGaNがGaNに替わって積層（再成長）された構造を用いて、ソース電極およびドレイン電極をInGaN層上に形成することが有効な手段であるが、一方でこの場合、オーミック領域のInGaN層と、チャネル層として機能する、ゲート電極の下方に存在するGaN層との間に、伝導帯端の不連続が形成され、この伝導帯不連続が電子輸送の障壁となってしまう結果、アクセス抵抗は低減しないために、HFETの特性は向上しない。そこで、窒化物半導体HFETにおいて、オーミック接触抵抗を大きく低減し、同時に、アクセス抵抗を大きく低減し、その結果として、高性能化が可能となる新しいデバイス構造の開発が強く望まれていた。

なお、下記非特許文献１は、再成長オーミック構造を用いたAlGaN/GaN HFETの報告であり、非特許文献２には、AlN、GaN、InN他、各種半導体のバンド・ラインアップ（伝導帯および価電子帯の相対位置）が示され、非特許文献３は、InNにおける表面電荷蓄積の報告である。

N. Maeda et. al., Jpn. J. of Appl. Phys. 44, L646 (2005). C. G. Van de Walle and J. Neugebauer, Nature 423, 626 (2003). H. Lu et. al., Appl. Phys. Lett. 82, 1736 (2003).

本発明は上記の要望に鑑みてなされたものであり、本発明が解決しようとする課題は、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、オーミック接触抵抗を大きく低減し、同時に、ソース電極からチャネルまでの抵抗（アクセス抵抗）を大きく低減し、その結果として、高速化および低損失化（低消費電力化）が可能となる半導体装置およびその作製法を提供することである。

本発明においては、上記課題を解決するために、請求項１に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタである半導体装置において、ソース電極とオーミック接触するソース側窒化物半導体、および、ドレイン電極とオーミック接触するドレイン側窒化物半導体のバンドギャップが、チャネルを形成する窒化物チャネル層半導体のバンドギャップよりも小さく、かつ、前記ソース側窒化物半導体と前記窒化物チャネル層半導体との間、および、前記ドレイン側窒化物半導体と前記窒化物チャネル層半導体との間を、それぞれ、組成が連続的に変化する組成傾斜窒化物半導体を介して接続することによって、前記ソース電極と前記チャネルとの間、および、前記ドレイン電極と前記チャネルとの間を、それぞれ結ぶ電路中の半導体バンドギャップの不連続が解消されていることを特徴とする半導体装置を構成する。

また、本発明においては、請求項２に記載のように、
請求項１に記載の半導体装置において、前記ソース側窒化物半導体およびドレイン側窒化物半導体の組成が、In_XGa_1-XN （ここに、0.46≦X≦1.0 である）で表され、該両窒化物半導体の表面が、前記ゲート電極の下方に存在する窒化物障壁層半導体と前記窒化物チャネル層半導体とのヘテロ界面の位置よりも、0 nm以上10 nm以下の距離だけ上方に位置することを特徴とする半導体装置を構成する。

また、本発明においては、請求項３に記載のように、
請求項１または２に記載の半導体装置を作製する半導体装置の作製法であって、基板上に、窒化物チャネル層半導体と窒化物障壁層半導体とを部分として含む積層構造をエピタキシャル結晶成長法により形成する成長工程と、該成長工程後に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体を形成する位置にある前記積層構造の部分を、ドライ・エッチング法により削除するエッチング工程と、該エッチング工程後に、前記組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体をエピタキシャル結晶成長法により形成する再成長工程とを有することを特徴とする半導体装置の作製法を構成する。

本発明に係る半導体装置、その作製法においては、
ソース電極およびドレイン電極が形成されているオーミック領域の窒化物半導体（ソース側窒化物半導体およびドレイン側窒化物半導体）として、チャネル層半導体よりもバンドギャップの小さい窒化物半導体を用い、かつ、オーミック領域の当該窒化物半導体と、ゲート電極の下方に存在するチャネル層半導体との間に、伝導帯端の不連続（すなわち、バンドギャップの不連続）が存在しないようにすることによって、高速化および低損失化（低消費電力化）が可能となる、高性能の窒化物半導体HFETを実現することが可能となる。

特に、上記のHFETにおいて、ソース電極およびドレイン電極が形成されているオーミック領域の窒化物半導体（ソース側窒化物半導体およびドレイン側窒化物半導体）としてIn_XGa_1-XN （0.46≦X≦1.0）を用い、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）の表面が、ゲート電極の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するようにして、特に高性能のHFETを得ることが可能となる。

窒化物半導体を用いたヘテロ構造電界効果トランジスタの層構造および電極配置を模式的に示す図である。 ソース電極と障壁層半導体との間のオーミック接触抵抗を低減し、ソース電極からチャネルまでの抵抗（アクセス抵抗）を低減するためのHFET構造を示す図である。 本発明による、再成長オーミック構造を有する窒化物半導体を用いたHFETのデバイス構造を模式的に示す図である。 本発明による図３の構造の作用を示すために、ソース電極からチャネルまでのポテンシャル構造を模式的に示した図である。 AlN、GaN、およびInNのバンド構造（伝導帯および価電子帯の位置）を、電荷中性位置（フェルミ準位に相当）に対して示した図である。 窒化物半導体の表面近傍におけるポテンシャル形状を示す図である。 図３に示される構造において、再成長窒化物半導体(2)として、バンドギャップの小さいInN系の窒化物半導体、すわなち、InNをはじめとする、InGaN、InAlNおよびInAlGaNを用いる場合に特に有効な、再成長オーミック構造を有するHFETのデバイス構造を模式的に示した図である。 オーミック領域の再成長窒化物半導体(2)として、バンドギャップの小さいInN系の窒化物半導体が用いられている場合の、ソース電極２からチャネルまでのポテンシャル構造を模式的に示した図である。 図７に示されるソース電極２からゲート電極３までの構造を拡大し、また、電子分布の様子を模式的に示した図である。 本発明の実施例における具体的条件を示す図である。

（１）本発明による基本構造と作用
図１は、窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor: HFET）の層構造および電極配置を模式的に示したもので、窒化物半導体を用いた障壁層半導体／チャネル層半導体へテロ構造１上に、ソース電極２、ゲート電極３、ドレイン電極４が配置され、電界効果トランジスタが構成されている様子が示されている。

図１において、最も一般的な窒化物半導体の層構造は、障壁層半導体としてAlGaN、チャネル層半導体としてGaNが用いられているAlGaN/GaN HFETであるが、障壁層半導体およびチャネル層半導体が、それぞれ障壁層およびチャネル層としての作用を有する条件は、障壁層半導体のバンドギャップがチャネル層半導体のそれよりも大きいことであり、一般にこの条件を満たすヘテロ構造であれば、障壁層半導体およびチャネル層半導体が上記以外の窒化物半導体であっても、電界効果トランジスタのデバイス動作を得ることができる。すなわち、障壁層半導体としてAlN、AlGaN、InAlN、InAlGaN、GaN、InGaN等、また、チャネル層としてGaN、AlGaN、InN、InGaN、InAlN、InAlGaN等を用いて、障壁層半導体のバンドギャップがチャネル層半導体のそれよりも大きい、という条件のもとで、たとえば、AlN/AlGaN、AlGaN/AlGaN、AlGaN/InN、AlGaN/InGaN、GaN/InGaN、GaN/InN、InGaN/InGaN、InGaN/InN、InAlN/InN、InAlN/InGaN、InAlN/InAlN、InAlGaN/InN、InAlGaN/InGaN等の、さまざまな障壁層半導体/チャネル層半導体へテロ構造を構成することが可能である。

図１において、窒化物チャネル層半導体内の障壁層半導体／チャネル層半導体へテロ界面の近傍にはチャネル電子が存在し、これによりトランジスタ動作が実現される。その際に、ソース電極２からチャネルに注入される電子は、窒化物障壁層半導体のエネルギー障壁を乗り越えてチャネルに到達するが、この際の、ソース電極２と障壁層半導体との間のオーミック接触抵抗を低減し、ソース電極２からチャネルまでの抵抗（アクセス抵抗）を低減することが、HFETの高性能化に有効である。

図２は、上述のように、ソース電極２と障壁層半導体との間のオーミック接触抵抗を低減し、ソース電極２からチャネルまでの抵抗（アクセス抵抗）を低減するためのHFET構造、すなわち、ソース電極２およびドレイン電極４が形成されるオーミック領域において障壁層半導体が削除され、障壁層半導体に替わってバンドギャップが障壁層半導体のそれよりも小さい再成長窒化物半導体５が積層され、ソース電極２およびドレイン電極４が、障壁層半導体上ではなく、バンドギャップのより小さい当該の再成長窒化物半導体５上に形成された、再成長オーミック構造を有するHFETの構造を模式的に示したものである。ここで、一般に、ソース電極２にオーミック接触する窒化物半導体５を「ソース側窒化物半導体」と呼び、ドレイン電極４にオーミック接触する窒化物半導体５を「ドレイン側窒化物半導体」と呼ぶ。

ここで、図２の構造において、再成長窒化物半導体５として、チャネル層半導体と同材料の窒化物半導体を用いることにより、素子の高性能化が可能となる。すなわち、この場合の図２のHFET構造を図１のHFET構造と比較すると、図２の構造のHFETにおいては、ソース電極２およびドレイン電極４が、障壁層半導体よりもバンドギャップの小さいチャネル層半導体と同材料の窒化物半導体上に形成されているため、電極金属との間のオーミック接触抵抗が小さくなり、ソース電極２からチャネルまでの抵抗（アクセス抵抗）が図１のHFET構造の場合に比べて小さくなる結果、図２のHFET構造において素子の高性能化が行われる（上記非特許文献１参照）。

図２に示される再成長オーミック構造を有する窒化物半導体を用いたHFETにおいて、オーミック接触抵抗をさらに低減するためには、ソース電極２およびドレイン電極４が形成されるオーミック領域（ソース側窒化物半導体およびレイン側窒化物半導体が形成されている領域）において、再成長窒化物半導体５を、チャネル層半導体と同材料の窒化物半導体ではなく、チャネル層半導体よりもさらにバンドギャップの小さい窒化物半導体が積層（再成長）された構造を用いて、ソース電極２およびドレイン電極４を当該の再成長窒化物半導体５上に形成することが有効な手段であるが、一方でこの場合、オーミック領域の再成長窒化物半導体５と、チャネル層として機能する、ゲート電極３の下方に存在するチャネル層半導体との間に、伝導帯端の不連続（すなわち、バンドギャップの不連続）が形成され、この伝導帯不連続が電子輸送の障壁となってしまう結果、アクセス抵抗は低減しないために、HFETの特性は向上しない。そこで、窒化物半導体HFETにおいて、オーミック接触抵抗を大きく低減し、同時に、アクセス抵抗を大きく低減し、その結果として、高性能化が可能となる新しいデバイス構造の開発が必要とされる。

図３は、上述の目的を達成するための、本発明による、再成長オーミック構造を有する窒化物半導体を用いたHFETのデバイス構造を模式的に示したものである。図３のデバイス構造においては、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体、すなわち、ソース電極とオーミック接触するソース側窒化物半導体、および、ドレイン電極とオーミック接触するドレイン側窒化物半導体として、チャネル層半導体よりもバンドギャップの小さい窒化物半導体（再成長窒化物半導体(2)）が用いられており、かつ、オーミック領域の当該窒化物半導体と、ゲート電極３の下方に存在するチャネル層半導体との間に、伝導帯端の不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている組成傾斜窒化物半導体（再成長組成傾斜窒化物半導体(1)）が用いられている様子が示されている。このように、ソース側窒化物半導体と窒化物チャネル層半導体との間、および、ドレイン側窒化物半導体と窒化物チャネル層半導体との間を、それぞれ、組成傾斜窒化物半導体を介して接続することによって、ソース電極２とチャネルとの間、および、ドレイン電極４とチャネルとの間を、それぞれ結ぶ電路中の半導体バンドギャップの不連続が解消される。

図４は、本発明による図３の構造の作用を示すために、ソース電極２からチャネルまでのポテンシャル構造を模式的に示したもので、(a) 図２の構造において、再成長窒化物半導体５がチャネル層半導体よりもさらにバンドギャップの小さい窒化物半導体により構成された構造と、(b) 図３の構造とで、ソース電極２からチャネルまでのポテンシャル構造を比較したものである。図４には、前記(a)の場合における、再成長窒化物半導体５とチャネル層半導体との間の伝導帯不連続（すなわち、バンドギャップの不連続）が、本発明による(b)の場合には解消されている結果、ソース電極２からチャネルまでのアクセス抵抗が低減される様子が模式的に示されている。したがって、このように、図３に示される本発明によって、HFETの高性能化が可能となる。

（２）InN系オーミック構造と作用
図３に示される本発明において、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体（ソース側窒化物半導体およびドレイン側窒化物半導体(2)）としては、バンドギャップの小さいInN系の窒化物半導体、すわなち、InNをはじめとする、InGaN、InAlNおよびInAlGaNを用いることが、オーミック接触抵抗を低減する上で有利である。その際には、InN系窒化物半導体の以下に記述する特徴を活用しうるように、図３の構造に特別な工夫をすることが非常に有効となる。その構造と作用を以下に説明する。

図５は、AlN、GaN、およびInNのバンド構造（伝導帯および価電子帯の位置）を、電荷中性位置（フェルミ準位に相当）に対して示したもので、AlNおよびGaNにおいては、電荷中性位置が伝導帯と価電子帯の間に存在するのに対して、InNにおいては、電荷中性位置が伝導帯よりも高い位置に存在する様子が示されている（上記非特許文献２参照）。

図６は、窒化物半導体の表面近傍におけるポテンシャル形状を、(a) AlN系半導体あるいはGaN系半導体、すわなち、AlN、AlGaN、あるいはGaN、の場合、および、(b) InN系半導体、すわなち、InN、InGaN、InAlN、あるいはInAlGaNにおいて、In組成が大きく、その結果、伝導帯の位置が電荷中性位置よりも低い位置に存在する場合、の２つの場合に対して示したもので、(a)のAlN系半導体あるいはGaN系半導体においては、表面近傍にエネルギー障壁が形成されているのに対して、(b)のInN系半導体においては、伝導帯の位置が電荷中性位置よりも低い位置に存在する結果、表面近傍には負のエネルギー障壁が形成される様子が示されている。したがって、(a) のAlN系半導体あるいはGaN系半導体においては、表面近傍において電子が空乏するのに対して、(b)のInN系半導体においては、表面に電子が蓄積する。実際、InNの表面においては、高電子濃度の電子が蓄積した、表面電荷蓄積層が形成されていることが実験的にも報告されている（非特許文献３参照）。したがって、InN表面近傍は、低抵抗の伝導層（表面伝導層）として活用可能である。また、当然ながら、表面電荷蓄積層の存在により、InN系半導体上に形成されたオーミック電極においては、オーミック接触抵抗も非常に小さくなる。

図７は、図３に示される本発明による構造において、ソース電極２およびドレイン電極４が形成されているオーミック領域の再成長窒化物半導体(2)として、バンドギャップの小さいInN系の窒化物半導体、すわなち、InNをはじめとする、InGaN、InAlNおよびInAlGaNを用いる場合に特に有効な、再成長オーミック構造を有するHFETのデバイス構造を模式的に示したもので、図３に示される本発明による構造の特別な場合である。図７に示される本発明による構造においては、InN系半導体の表面電荷蓄積層の存在によりオーミック接触抵抗を大きく低減した上で、さらに、表面電荷蓄積層における高電子濃度の効果を活用すべく、当該のInN系半導体(2)の表面位置が、ゲート電極３の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置の近傍（0 nm以上10 nm以下の上方）に存在する構造によって、ソース電極２からチャネルまでのアクセス抵抗を最小限にするための構造となっている様子が示されている。以下に、図７に示される構造の作用をより詳しく説明する。

図８は、本発明の図７に示されるように、ソース電極２およびドレイン電極４が形成されているオーミック領域の再成長窒化物半導体(2)として、バンドギャップの小さいInN系の窒化物半導体が用いられている場合の、ソース電極２からチャネルまでのポテンシャル構造を模式的に示したものである。図８には、InN系半導体の表面電荷蓄積層の存在により、オーミック接触抵抗が大きく低減される様子が示されている（図４(b)と比較）。

図９は、本発明の図７に示されるソース電極２からゲート電極３までの構造を拡大し、また、電子分布の様子を模式的に示したもので、InN系半導体による再成長窒化物半導体(2)の表面に高濃度の電子（表面電荷蓄積層）が分布しており、かつ、ゲート電極３の下方に存在するチャネル層半導体内の、障壁層半導体とチャネル層半導体のヘテロ界面近傍に高濃度のチャネル電子（２次元電子）が存在している様子が示されている。図９に示されるように、本発明においては、再成長InN系半導体(2)の表面位置が、ゲート電極３の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置の近傍（0 nm以上10 nm以下の上方）に存在する構造となっており、上記の両領域での高濃度の電子分布が重なり合い、その結果、ソース電極２からチャネルまでのアクセス抵抗を最小限にするための構造となっている様子が示されている。したがって、このように、図７に示される本発明によって、ソース電極２と半導体層との間のオーミック接触抵抗を低減し、ソース電極２からチャネルまでの抵抗（アクセス抵抗）を低減することが可能となり、HFETの高性能化が可能となり、高性能の窒化物半導体HFETが実現される。

以上で、本発明の構成とその作用がすべて示された。

（３）実施の形態の効果
窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor: HFET）において、オーミック接触抵抗を大きく低減し、同時に、ソース電極２からチャネルまでの抵抗（アクセス抵抗）を大きく低減し、その結果として、高速化および低損失化（低消費電力化）が可能となるデバイス構造によって、高性能の窒化物半導体HFETを実現するために、下記の発明が有効である。

すなわち、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体として、チャネル層半導体よりもバンドギャップの小さい窒化物半導体が用いられており、かつ、オーミック領域の当該窒化物半導体と、ゲート電極３の下方に存在するチャネル層半導体との間に、伝導帯端の不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造を有することを特徴とする窒化物半導体を用いたHFETを用いることによって、高性能の窒化物半導体HFETが実現される。

また特に、上記の構造を有する窒化物半導体を用いたHFETにおいて、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体としてIn_XGa_1-XN （0.46≦X≦1.0）が用いられており、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）の表面位置が、ゲート電極３の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在することを特徴とする、窒化物半導体を用いたHFETを用いることによって、さらに高性能の窒化物半導体HFETが実現される。

図７に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAl_XBGa_1-XBN（0＜XB≦1.0）、チャネル層半導体としてGaN、再成長組成傾斜窒化物半導体(1)としてIn_X1Ga_1-X1N（X1は当該層内で連続的に変化する値で0≦X1≦1.0の範囲内）、再成長窒化物半導体(2)としてIn_X2Ga_1-X2N（X2は当該層内で一定値で0.46≦X2≦1.0の範囲内）としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nにおいては、隣接するチャネル層半導体のGaNおよび再成長窒化物半導体(2)のIn_X2Ga_1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、In_X1Ga_1-X1N/GaN横方向界面においてX1=0、In_X2Ga_1-X2N/In_X1Ga_1-X1N横方向界面においてX1=X2なる設計がなされている。

図１０は、In_XGa_1-XNの伝導帯エネルギー位置のIn組成（X）依存性を示したもので、破線はGaNおよびInNの伝導帯のエネルギー位置から線形近似を用いた依存性（参考）、実線は実験によって実測された依存性であり、0.46≦X≦1.0において、In_XGa_1-XNの伝導帯エネルギー位置が電荷中性点のエネルギー位置よりも低い位置に存在する様子が示されており、したがって、このIn組成領域において表面電荷蓄積層が形成されることが理解できる。このことが、再成長窒化物半導体(2)のIn_X2Ga_1-X2N において0.46≦X≦1.0なるIn組成を用いる理由である。

また、本実施例は、再成長窒化物半導体(2)のIn_X2Ga_1-X2Nの表面位置（再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nの表面位置に等しい）が、ゲート電極３の下方に存在する障壁層半導体のAl_XBGa_1-XBNとチャネル層半導体のGaNとの間のAl_XBGa_1-XBN/GaNヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するように設計されている。これは、再成長窒化物半導体(2)における表面近傍の電子分布を、チャネル電子の電子分布に重ねるために必要とされる条件であり、上記の位置関係が0 nm未満の時は電子分布に重なりがなく、また、10 nmを越える時も電子分布の重なりが小さくなるためである。後者の条件は、再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nおよび再成長窒化物半導体(2)のIn_X2Ga_1-X2Nに、低抵抗化のための電子供給としてドーピングが施されている場合であっても、表面近傍の高濃度電子の分布幅はたかだか10 nm程度であるという状況によるものである。

また、図７において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたIn_X1Ga_1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長窒化物半導体の堆積条件（再成長条件）によって制御することが可能であり、当該In_X1Ga_1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のIn_X2Ga_1-X2NのIn組成X2が大きく、チャネル層のGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計値も一般に大きくなる。

本実施例として、図７において下記の構造を有するHFETを、下記の製造方法によって作製した。

まず、基板上に、窒化物チャネル層半導体と窒化物障壁層半導体とを部分として含む積層構造をエピタキシャル結晶成長法により形成する成長工程として、チャネル層半導体としてGaN、障壁層半導体として層厚10 nmのAl_0.4Ga_0.6Nを用いたAl_0.4Ga_0.6N /GaNヘテロ構造を、MBE法（MBE: Molecular Beam Epitaxy）あるいはMOVPE法（MOVPE: Metal Organic Vapor Phase Epitaxy）等の結晶成長法によってサファイア基板上に成長した。

次に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体を形成する位置にある前記積層構造の部分を、ドライ・エッチング法により削除するエッチング工程として、ソース電極およびドレイン電極が形成されるオーミック領域の層厚10 nmのAl_0.4Ga_0.6Nおよびその下方の層厚40 nmのGaNをドライ・エッチング法により削除した。

次に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体をエピタキシャル結晶成長法により形成する再成長工程として、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0、最終In組成1.0なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚22 nmのInNを同様の結晶成長法によって再成長を行った。その結果、InN表面位置は、ゲート電極の下方に存在するAl_0.4Ga_0.6NとGaNとの間のAl_0.4Ga_0.6N/GaNヘテロ界面の位置よりも、2 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびInN層の再成長の際には、低抵抗化のための電子供給として1×10¹⁹ cm^-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図７の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が220 GHzなる優れた高周波特性が実現された。

ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC（シリコンカーバイド）基板上あるいはSi（シリコン）基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体としてIn_XGa_1-XN （0.46≦X≦1.0）が用いられており、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）と、ゲート電極３の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造（組成傾斜層）を有し、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）の表面位置が、ゲート電極３の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図７に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。

また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体GaNのそれよりも大きい、という条件のもとで、AlN/GaNの他、InAlN/GaN、InAlGaN/GaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図７に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

また、本実施例においては、図７に示されるように、ゲート電極３が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極３と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造（すなわちMIS構造（MIS: Metal-Insulator-Semiconductor））であっても、図７に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

実施例１でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてAl_XCGa_1-XCN（0＜XC＜1.0）を用いた構造。すなわち、図７に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAl_XBGa_1-XBN（0＜XB≦1.0）、チャネル層半導体としてAl_XCGa_1-XCN（0＜XC＜1.0、XC＜XB）、再成長組成傾斜窒化物半導体(1)としてAl_X11Ga_1-X11N /In_X12Ga_1-X12N（X11およびX12は当該層内で連続的に変化する値で0≦X11, X12≦1.0の範囲内）、再成長窒化物半導体(2)としてIn_X2Ga_1-X2N（X2は当該層内で一定値で0.46≦X2≦1.0の範囲内）としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のAl_X11Ga_1-X11N/In_X12Ga_1-X12Nにおいては、隣接するチャネル層半導体のAl_XCGa_1-XCNおよび再成長窒化物半導体層(2)のIn_X2Ga_1-X2N とのいずれの横方向界面においても、また、再成長組成傾斜窒化物半導体(1)のAl_X11Ga_1-X11N/In_X12Ga_1-X12N界面においても、伝導帯の不連続が生じないようにAl組成X11およびIn組成X12が当該層内で連続的に変化させられて組成傾斜が設けられており、Al_X11Ga_1-X11N/Al_XCGa_1-XCN横方向界面においてX11=XC、In_X2Ga_1-X2N/In_X12Ga_1-X12N横方向界面においてX12=X2、また、再成長組成傾斜窒化物半導体(1)のAl_X11Ga_1-X11N /In_X12Ga_1-X12N界面においてX11=X12=0なる設計がなされている。またここで、再成長窒化物半導体層２のIn_X2Ga_1-X2N において0.46≦X≦1.0なるIn組成を用いる理由は、実施例１と全く同様であり、その内容は図１０に示されている。

また、本実施例は、再成長窒化物半導体(2)のIn_X2Ga_1-X2Nの表面位置（再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nの表面位置に等しい）が、ゲート電極３の下方に存在する障壁層半導体のAl_XBGa_1-XBNとチャネル層半導体のAl_XCGa_1-XCNとの間のAl_XBGa_1-XBN/Al_XCGa_1-XCNヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するように設計されている。これは、再成長窒化物半導体(2)における表面近傍の電子分布を、チャネル電子の電子分布に重ねるために必要とされる条件であり、上記の位置関係が0 nm未満の時は電子分布に重なりがなく、また、10 nmを越える時も電子分布の重なりが小さくなるためである。後者の条件は、再成長組成傾斜窒化物半導体(1)のAl_X11Ga_1-X11N/In_X12Ga_1-X12Nおよび再成長窒化物半導体(2)のIn_X2Ga_1-X2Nに、低抵抗化のための電子供給としてドーピングが施されている場合であっても、表面近傍の高濃度電子の分布幅はたかだか10 nm程度であるという状況によるものである。

また、図７において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたAl_X11Ga_1-X11N/In_X12Ga_1-X12N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件（再成長条件）によって制御することが可能であり、当該Al_X11Ga_1-X11N/In_X12Ga_1-X12N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のIn_X2Ga_1-X2NのIn組成X2が大きく、チャネル層のAl_XCGa_1-XCNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。

本実施例として、図７において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例１と同様に、請求項３に記載の成長工程、エッチング工程および再成長工程が用いられている。

まず、チャネル層半導体としてAl_0.1Ga_0.9N、障壁層半導体として層厚10 nmのAl_0.4Ga_0.6Nを用いたAl_0.4Ga_0.6N/Al_0.1Ga_0.9Nヘテロ構造を、MBE法（MBE: Molecular Beam Epitaxy）あるいはMOVPE法（MOVPE: Metal Organic Vapor Phase Epitaxy）等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極２およびドレイン電極４が形成されるオーミック領域の層厚10 nmのAl_0.4Ga_0.6Nおよびその下方の層厚40 nmのAl_0.1Ga_0.9Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜Al_X11Ga_1-X11N/In_X12Ga_1-X12N層を、初期Al組成0.1、最終Al組成0なる線形変化の5 nm組成傾斜AlGaN層、および、初期In組成0、最終In組成1.0なる線形変化の5 nm組成傾斜InGaN層、として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜AlGaN/InGaN層の横方向層厚は5 nmであった。前記の組成傾斜AlGaN/InGaN層の再成長に引き続き、縦方向層厚22 nmのInNを同様の結晶成長法によって再成長を行った。その結果、InN表面位置は、ゲート電極３の下方に存在するAl_0.4Ga_0.6NとGaNとの間のAl_0.4Ga_0.6N/ Al_0.1Ga_0.9Nヘテロ界面の位置よりも、2 nmの上方位置に存在する構造となった。ここで、組成傾斜AlGaN/InGaN層およびInN層の再成長の際には、低抵抗化のための電子供給として1×10¹⁹ cm^-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図７の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が180 GHzなる優れた高周波特性が実現された。

チャネル層にAlGaNが用いられた本実施例２を、チャネル層にGaNが用いられた実施例１と比較すると、高周波特性においては実施例１よりも劣るものの、阻止耐圧が20%増大する、という有利な点が、本実施例２において確認された。

ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC（シリコンカーバイド）基板上あるいはSi（シリコン）基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体としてIn_XGa_1-XN （0.46≦X≦1.0）が用いられており、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）と、ゲート電極３の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造（組成傾斜層）を有し、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）の表面位置が、ゲート電極３の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図７に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。

また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてAlGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体AlGaNのそれよりも大きい、という条件のもとで、AlN/AlGaNの他、InAlN/AlGaN、InAlGaN/AlGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図７に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

また、本実施例においては、図７に示されるように、ゲート電極３が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極３と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造（すなわちMIS構造（MIS: Metal-Insulator-Semiconductor））であっても、図７に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

実施例１でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてIn_XCGa_1-XCN（0＜XC≦1.0）を用いた構造。すなわち、図７に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAl_XBGa_1-XBN（0＜XB≦1.0）、チャネル層半導体としてIn_XCGa_1-XCN（0＜XC≦1.0）、再成長組成傾斜窒化物半導体(1)としてIn_X1Ga_1-X1N（X1は当該層内で連続的に変化する値で0≦X1≦1.0の範囲内）、再成長窒化物半導体(2)としてIn_X2Ga_1-X2N（X2は当該層内で一定値で0.46≦X2≦1.0の範囲内）としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nにおいては、隣接するチャネル層半導体のIn_XCGa_1-XCNおよび再成長窒化物半導体層２のIn_X2Ga_1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、In_X1Ga_1-X1N/In_XCGa_1-XCN横方向界面においてX1=XC、In_X2Ga_1-X2N/In_X1Ga_1-X1N横方向界面においてX1=X2なる設計がなされている。またここで、再成長窒化物半導体層２のIn_X2Ga_1-X2N において0.46≦X≦1.0なるIn組成を用いる理由は、実施例１と全く同様であり、その内容は図１０に示されている。

また、本実施例は、再成長窒化物半導体(2)のIn_X2Ga_1-X2Nの表面位置（再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nの表面位置に等しい）が、ゲート電極３の下方に存在する障壁層半導体のAl_XBGa_1-XBNとチャネル層半導体のIn_XCGa_1-XCNとの間のAl_XBGa_1-XBN/In_XCGa_1-XCNヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在するように設計されている。これは、再成長窒化物半導体(2)における表面近傍の電子分布を、チャネル電子の電子分布に重ねるために必要とされる条件であり、上記の位置関係が0 nm未満の時は電子分布に重なりがなく、また、10 nmを越える時も電子分布の重なりが小さくなるためである。後者の条件は、再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nおよび再成長窒化物半導体(2)のIn_X2Ga_1-X2Nに、低抵抗化のための電子供給としてドーピングが施されている場合であっても、表面近傍の高濃度電子の分布幅はたかだか10 nm程度であるという状況によるものである。

また、図７において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたIn_X1Ga_1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件（再成長条件）によって制御することが可能であり、当該In_X1Ga_1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のIn_X2Ga_1-X2NのIn組成X2が大きく、チャネル層のInGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。

本実施例として、図７において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例１と同様に、請求項３に記載の成長工程、エッチング工程および再成長工程が用いられている。

まず、チャネル層半導体としてIn_0.4Ga_0.6N、障壁層半導体として層厚10 nmのAl_0.4Ga_0.6Nを用いたAl_0.4Ga_0.6N/In_0.2Ga_0.8Nヘテロ構造を、MBE法（MBE: Molecular Beam Epitaxy）あるいはMOVPE法（MOVPE: Metal Organic Vapor Phase Epitaxy）等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極２およびドレイン電極４が形成されるオーミック領域の層厚10 nmのAl_0.4Ga_0.6Nおよびその下方の層厚40 nmのIn_0.2Ga_0.8Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0.2、最終In組成1.0なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚22 nmのInNを同様の結晶成長法によって再成長を行った。その結果、InN表面位置は、ゲート電極３の下方に存在するAl_0.4Ga_0.6NとIn_0.2Ga_0.8Nとの間のAl_0.4Ga_0.6N/In_0.2Ga_0.8Nヘテロ界面の位置よりも、2 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびInN層の再成長の際には、低抵抗化のための電子供給として1×10¹⁹ cm^-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図７の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が240 GHzなる優れた高周波特性が実現された。

チャネル層にInGaNが用いられた本実施例３を、チャネル層にGaNが用いられた実施例１と比較すると、本実施例３においては結晶成長条件のより厳密な制御が必要とされるという不利な点が存在するものの、高周波特性においては実施例１よりも優れているという有利な点が確認された。

ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC（シリコンカーバイド）基板上あるいはSi（シリコン）基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体としてIn_XGa_1-XN （0.46≦X≦1.0）が用いられており、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）と、ゲート電極３の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造（組成傾斜層）を有し、かつ、当該In_XGa_1-XN （0.46≦X≦1.0）の表面位置が、ゲート電極３の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図７に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。

また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてInGaNが用いられているが、障壁層半導体としてAlN、AlGaN、GaN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体InGaNのそれよりも大きい、という条件のもとで、AlN/InGaN、AlGaN/InGaN、GaN/InGaN、InGaN/InGaN、InAlN/InGaN、InAlGaN/InGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図７に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

また、本実施例においては、図７に示されるように、ゲート電極３が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極３と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造（すなわちMIS構造（MIS: Metal-Insulator-Semiconductor））であっても、図７に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

実施例１をその特別な場合として含む下記の構造。すなわち、図３に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAl_XBGa_1-XBN（0＜XB≦1.0）、チャネル層半導体としてGaN、再成長組成傾斜窒化物半導体(1)としてIn_X1Ga_1-X1N（X1は当該層内で連続的に変化する値で0≦X1≦1.0の範囲内）、再成長窒化物半導体(2)としてIn_X2Ga_1-X2N（X2は当該層内で一定値で0＜X2≦1.0の範囲内）としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nにおいては、隣接するチャネル層半導体のGaNおよび再成長窒化物半導体層２のIn_X2Ga_1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、In_X1Ga_1-X1N/GaN横方向界面においてX1=0、In_X2Ga_1-X2N/In_X1Ga_1-X1N横方向界面においてX1=X2なる設計がなされている。

また、図３において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたIn_X1Ga_1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件（再成長条件）によって制御することが可能であり、当該In_X1Ga_1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のIn_X2Ga_1-X2NのIn組成X2が大きく、チャネル層のGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。

本実施例として、図３において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例１と同様に、請求項３に記載の成長工程、エッチング工程および再成長工程が用いられている。

まず、チャネル層半導体としてGaN、障壁層半導体として層厚10 nmのAl_0.4Ga_0.6Nを用いたAl_0.4Ga_0.6N /GaNヘテロ構造を、MBE法（MBE: Molecular Beam Epitaxy）あるいはMOVPE法（MOVPE: Metal Organic Vapor Phase Epitaxy）等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極２およびドレイン電極４が形成されるオーミック領域の層厚10 nmのAl_0.4Ga_0.6Nおよびその下方の層厚20 nmのGaNをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0、最終In組成0.4なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚30 nmのIn_0.4Ga_0.6Nを同様の結晶成長法によって再成長を行った。その結果、In_0.4Ga_0.6Nの表面位置は、ゲート電極３の下方に存在するAl_0.4Ga_0.6Nの表面位置よりも、10 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびIn_0.4Ga_0.6N層の再成長の際には、低抵抗化のための電子供給として1×10¹⁹ cm^-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図３の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が200 GHzなる優れた高周波特性が実現された。

ソース電極２およびドレイン電極４を形成するオーミック領域の窒化物半導体層にIn_0.4Ga_0.6Nが用いられた本実施例４を、対応する窒化物半導体層にInNが用いられ、かつ、その表面位置に特別な条件が付された実施例１と比較すると、高周波特性においては実施例１よりも劣るという不利な点が存在するものの、本実施例４においては、実施例１で必要とされた再成長層厚制御を含む結晶成長条件の厳密な制御が緩和されるという有利な点が存在する。

ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC（シリコンカーバイド）基板上あるいはSi（シリコン）基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体としてIn_XGa_1-XN （0＜X≦1.0）が用いられており、かつ、当該In_XGa_1-XN （0＜X≦1.0）と、ゲート電極３の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造（組成傾斜層）を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。

また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体GaNのそれよりも大きい、という条件のもとで、AlN/GaNの他、InAlN/GaN、InAlGaN/GaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図３に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

また、本実施例においては、図３に示されるように、ゲート電極３が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極３と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造（すなわちMIS構造（MIS: Metal-Insulator-Semiconductor））であっても、図３に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

実施例２をその特別な場合として含む下記の構造で、実施例４でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてAl_XCGa_1-XCN（0<XC<1.0）を用いた構造。すなわち、図３に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAl_XBGa_1-XBN（0＜XB≦1.0）、チャネル層半導体としてAl_XCGa_1-XCN（0<XC<1.0、XC<XB）、再成長組成傾斜窒化物半導体(1)としてAl_X11Ga_1-X11N /In_X12Ga_1-X12N（X11およびX12は当該層内で連続的に変化する値で0≦X11, X12≦1.0の範囲内）、再成長窒化物半導体(2)としてIn_X2Ga_1-X2N（X2は当該層内で一定値で0≦X2≦1.0の範囲内）としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のAl_X11Ga_1-X11N/In_X12Ga_1-X12Nにおいては、隣接するチャネル層半導体のAl_XCGa_1-XCNおよび再成長窒化物半導体層２のIn_X2Ga_1-X2N とのいずれの横方向界面においても、また、再成長組成傾斜窒化物半導体(1)のAl_X11Ga_1-X11N/In_X12Ga_1-X12N界面においても、伝導帯の不連続が生じないようにAl組成X11およびIn組成X12が当該層内で連続的に変化させられて組成傾斜が設けられており、Al_X11Ga_1-X11N/Al_XCGa_1-XCN横方向界面においてX11=XC、In_X2Ga_1-X2N/In_X12Ga_1-X12N横方向界面においてX12=X2、また、再成長組成傾斜窒化物半導体(1)のAl_X11Ga_1-X11N /In_X12Ga_1-X12N界面においてX11=X12=0なる設計がなされている。

また、図３において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたAl_X11Ga_1-X11N/In_X12Ga_1-X12N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件（再成長条件）によって制御することが可能であり、当該Al_X11Ga_1-X11N/In_X12Ga_1-X12N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のIn_X2Ga_1-X2NのIn組成X2が大きく、チャネル層のAl_XCGa_1-XCNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。

本実施例として、図３において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例１と同様に、請求項３に記載の成長工程、エッチング工程および再成長工程が用いられている。

まず、チャネル層半導体としてAl_0.1Ga_0.9N、障壁層半導体として層厚10 nmのAl_0.4Ga_0.6Nを用いたAl_0.4Ga_0.6N/Al_0.1Ga_0.9Nヘテロ構造を、MBE法（MBE: Molecular Beam Epitaxy）あるいはMOVPE法（MOVPE: Metal Organic Vapor Phase Epitaxy）等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極２およびドレイン電極４が形成されるオーミック領域の層厚10 nmのAl_0.4Ga_0.6Nおよびその下方の層厚20 nmのAl_0.1Ga_0.9Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜Al_X11Ga_1-X11N/In_X12Ga_1-X12N層を、初期Al組成0.1、最終Al組成0なる線形変化の5 nm組成傾斜AlGaN層、および、初期In組成0、最終In組成0.4なる線形変化の5 nm組成傾斜InGaN層、として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜AlGaN/InGaN層の横方向層厚は5 nmであった。前記の組成傾斜AlGaN/InGaN層の再成長に引き続き、縦方向層厚30 nmのIn_0.4Ga_0.6Nを同様の結晶成長法によって再成長を行った。その結果、In_0.4Ga_0.6Nの表面位置は、ゲート電極３の下方に存在するAl_0.4Ga_0.6Nの表面位置よりも、10 nmの上方位置に存在する構造となった。ここで、組成傾斜AlGaN/InGaN層およびIn_0.4Ga_0.6N層の再成長の際には、低抵抗化のための電子供給として1×10¹⁹ cm^-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図７の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が160 GHzなる優れた高周波特性が実現された。

ソース電極２およびドレイン電極４を形成するオーミック領域の窒化物半導体層にIn_0.4Ga_0.6Nが用いられた本実施例５を、対応する窒化物半導体層にInNが用いられ、かつ、その表面位置に特別な条件が付された実施例２と比較すると、高周波特性においては実施例２よりも劣るという不利な点が存在するものの、本実施例５においては、実施例２で必要とされた再成長層厚制御を含む結晶成長条件の厳密な制御が緩和されるという有利な点が存在する。

ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC（シリコンカーバイド）基板上あるいはSi（シリコン）基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体としてIn_XGa_1-XN （0≦X≦1.0）が用いられており、かつ、当該In_XGa_1-XN （0≦X≦1.0）と、ゲート電極３の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造（組成傾斜層）を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴を有する構造は、本発明の範囲内である。

また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてAlGaNが用いられているが、障壁層半導体としてAlN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体AlGaNのそれよりも大きい、という条件のもとで、AlN/AlGaNの他、InAlN/AlGaN、InAlGaN/AlGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図３に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

また、本実施例においては、図３に示されるように、ゲート電極３が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極３と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造（すなわちMIS構造（MIS: Metal-Insulator-Semiconductor））であっても、図３に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

実施例３をその特別な場合として含む下記の構造で、実施例4でチャネル層半導体として用いられているGaNの替わりに、チャネル層半導体としてIn_XCGa_1-XCN（0＜XC≦1.0）を用いた構造。すなわち、図３に示される窒化物半導体を用いたHFET構造において、障壁層半導体としてAl_XBGa_1-XBN（0＜XB≦1.0）、チャネル層半導体としてIn_XCGa_1-XCN（0＜XC≦1.0）、再成長組成傾斜窒化物半導体(1)としてIn_X1Ga_1-X1N（X1は当該層内で連続的に変化する値で0＜X1≦1.0の範囲内）、再成長窒化物半導体(2)としてIn_X2Ga_1-X2N（X2は当該層内で一定値で0＜X2≦1.0の範囲内）としたHFET構造。ここで、再成長組成傾斜窒化物半導体(1)のIn_X1Ga_1-X1Nにおいては、隣接するチャネル層半導体のIn_XCGa_1-XCNおよび再成長窒化物半導体層２のIn_X2Ga_1-X2N とのいずれの横方向界面においても、伝導帯の不連続が生じないようにIn組成X1が当該層内で連続的に変化させられて組成傾斜が設けられており、In_X1Ga_1-X1N/In_XCGa_1-XCN横方向界面においてX1=XC、In_X2Ga_1-X2N/In_X1Ga_1-X1N横方向界面においてX1=X2なる設計がなされている。

また、図３において、再成長組成傾斜窒化物半導体(1)の組成傾斜の施されたIn_X1Ga_1-X1N層の横方向層厚と縦方向層厚の大小関係あるいは割合は、当該再成長組成傾斜窒化物半導体の堆積条件（再成長条件）によって制御することが可能であり、当該In_X1Ga_1-X1N層の横方向層厚を1-20 nm程度あるいはそれ以上の層厚に制御することが可能である。ここで、前記の組成傾斜層の横方向層厚は、再成長窒化物半導体(2)のIn_X2Ga_1-X2NのIn組成X2が大きく、チャネル層のInGaNとの、歪、あるいは、伝導帯端の位置の相異が大きい場合には、横方向層厚の設計も一般に大きくなる。

本実施例として、図３において下記の構造を有するHFETを、下記の製造方法によって作製した。この場合にも、実施例１と同様に、請求項３に記載の成長工程、エッチング工程および再成長工程が用いられている。

まず、チャネル層半導体としてIn_0.4Ga_0.6N、障壁層半導体として層厚10 nmのAl_0.4Ga_0.6Nを用いたAl_0.4Ga_0.6N/In_0.2Ga_0.8Nヘテロ構造を、MBE法（MBE: Molecular Beam Epitaxy）あるいはMOVPE法（MOVPE: Metal Organic Vapor Phase Epitaxy）等の結晶成長法によってサファイア基板上に成長した。次に、ソース電極２およびドレイン電極４が形成されるオーミック領域の層厚10 nmのAl_0.4Ga_0.6Nおよびその下方の層厚20 nmのIn_0.2Ga_0.8Nをドライ・エッチング法により削除したのち、縦方向層厚10 nmの組成傾斜InGaNを、初期In組成0.2、最終In組成0.4なる線形変化の組成傾斜InGaN層として、MBE法あるいはMOVPE法等の結晶成長法により再成長を行った。この際の結晶成長条件においては、当該の組成傾斜InGaN層の横方向層厚は5 nmであった。前記の組成傾斜InGaN層の再成長に引き続き、縦方向層厚30 nmのIn_0.4Ga_0.6Nを同様の結晶成長法によって再成長を行った。その結果、In_0.4Ga_0.6Nの表面位置は、ゲート電極３の下方に存在するAl_0.4Ga_0.6Nの表面位置よりも、10 nmの上方位置に存在する構造となった。ここで、組成傾斜InGaN層およびIn_0.4Ga_0.6N層の再成長の際には、低抵抗化のための電子供給として1×10¹⁹ cm^-3なる濃度のSiドーピングを行った。前記の再成長後、HFETの通常の作製法によって、図７の構造を有するHFETを作製したところ、ゲート長0.05 μmのデバイスにおいて、遮断周波数が220 GHzなる優れた高周波特性が実現された。

ソース電極２およびドレイン電極４を形成するオーミック領域の窒化物半導体層にIn_0.4Ga_0.6Nが用いられた本実施例6を、対応する窒化物半導体層にInNが用いられ、かつ、その表面位置に特別な条件が付された実施例3と比較すると、高周波特性においては実施例3よりも劣るという不利な点が存在するものの、本実施例6においては、実施例3で必要とされた再成長層厚制御を含む結晶成長条件の厳密な制御が緩和されるという有利な点が存在する。

ここで、本実施例のチャネル層半導体および障壁層半導体から構成されるヘテロ構造が、サファイア基板上の他、SiC（シリコンカーバイド）基板上あるいはSi（シリコン）基板上、あるいは、これらの基板上に形成されたGaN、AlN、AlGaN、InGaN等のテンプレート基板上、もしくはGaN、AlN、InN、AlGaN、InGaN等の自立基板上等、いかなる基板上に形成されている場合も、ソース電極２およびドレイン電極４が形成されているオーミック領域の窒化物半導体としてIn_XGa_1-XN （0＜X≦1.0）が用いられており、かつ、当該In_XGa_1-XN （0＜X≦1.0）と、ゲート電極３の下方に存在するチャネル層半導体との間に、バンドギャップの不連続が存在しないように、窒化物半導体の組成が連続的に変化させられている層構造（組成傾斜層）を有し、かつ、当該In_XGa_1-XN （0＜X≦1.0）の表面位置が、ゲート電極３の下方に存在する障壁層半導体とチャネル層半導体のヘテロ界面の位置よりも、0 nm以上10 nm以下の上方位置に存在する、図７に示される構造の特徴を有する限り、すべて本発明の範囲内である。また、HFET構造のいかなる部分における、低抵抗化のための電子供給としてのドーピングの有無にかかわらず、上記の本発明の特徴有する構造は、本発明の範囲内である。

また、本実施例においては、障壁層半導体としてAlGaN、チャネル層半導体としてInGaNが用いられているが、障壁層半導体としてAlN、AlGaN、GaN、InAlN、InAlGaNを用いて、障壁層半導体のバンドギャップがチャネル層半導体InGaNのそれよりも大きい、という条件のもとで、AlN/InGaN、AlGaN/InGaN、GaN/InGaN、InGaN/InGaN、InAlN/InGaN、InAlGaN/InGaNなる障壁層半導体/チャネル層半導体へテロ構造が構成されている場合も、図３に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

また、本実施例においては、図３に示されるように、ゲート電極３が障壁層半導体層の直上に形成されているが、デバイス構造として、ゲート電極３と障壁層半導体の間に絶縁膜の挿入されている、いわゆる絶縁ゲート構造（すなわちMIS構造（MIS: Metal-Insulator-Semiconductor））であっても、図３に示される本発明による上述の特徴を有する構造は、すべて本発明の範囲内である。

１：障壁層半導体／チャネル層半導体へテロ構造、２：ソース電極、３：ゲート電極、４：ドレイン電極、５：再成長窒化物半導体。

Claims (3)

1. 窒化物半導体を用いたヘテロ構造電界効果トランジスタである半導体装置において、
   ソース電極とオーミック接触するソース側窒化物半導体、および、ドレイン電極とオーミック接触するドレイン側窒化物半導体のバンドギャップが、チャネルを形成する窒化物チャネル層半導体のバンドギャップよりも小さく、かつ、
   前記ソース側窒化物半導体と前記窒化物チャネル層半導体との間、および、前記ドレイン側窒化物半導体と前記窒化物チャネル層半導体との間を、それぞれ、組成が連続的に変化する組成傾斜窒化物半導体を介して接続することによって、前記ソース電極と前記チャネルとの間、および、前記ドレイン電極と前記チャネルとの間を、それぞれ結ぶ電路中の半導体バンドギャップの不連続が解消されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ソース側窒化物半導体およびドレイン側窒化物半導体の組成が、In_XGa_1-XN （ここに、0.46≦X≦1.0 である）で表され、該両窒化物半導体の表面が、前記ゲート電極の下方に存在する窒化物障壁層半導体と前記窒化物チャネル層半導体とのヘテロ界面の位置よりも、0 nm以上10 nm以下の距離だけ上方に位置することを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置を作製する半導体装置の作製法であって、
   基板上に、窒化物チャネル層半導体と窒化物障壁層半導体とを部分として含む積層構造をエピタキシャル結晶成長法により形成する成長工程と、
   該成長工程後に、組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体を形成する位置にある前記積層構造の部分を、ドライ・エッチング法により削除するエッチング工程と、
   該エッチング工程後に、前記組成傾斜窒化物半導体、ソース側窒化物半導体およびドレイン側窒化物半導体をエピタキシャル結晶成長法により形成する再成長工程とを有することを特徴とする半導体装置の作製法。

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