JP2011082404A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に係り、さらに詳しくは、半導体チップが樹脂基板で封止されて、半導体チップの接続電極に配線層が接続された実装構造の製造に適用できる半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device, and more specifically, a method of manufacturing a semiconductor device applicable to manufacture of a mounting structure in which a semiconductor chip is sealed with a resin substrate and a wiring layer is connected to a connection electrode of the semiconductor chip. About.
従来、半導体チップが樹脂基板で封止されて、半導体チップの接続電極に配線層が接続された構造の半導体装置がある。そのような半導体装置では、半導体チップの接続電極に配線層を直接接続できるので、半導体チップをフリップチップ実装するためのはんだバンプを省略することができ、薄型化を図ることが可能である。 Conventionally, there is a semiconductor device having a structure in which a semiconductor chip is sealed with a resin substrate and a wiring layer is connected to a connection electrode of the semiconductor chip. In such a semiconductor device, since the wiring layer can be directly connected to the connection electrode of the semiconductor chip, solder bumps for flip-chip mounting of the semiconductor chip can be omitted, and the thickness can be reduced.
これにより、半導体装置内の配線経路を短くできることから、インダクタンスを低減できるので、電源特性の向上に有効な構造とすることができる。 Thereby, since the wiring path in the semiconductor device can be shortened, the inductance can be reduced, so that a structure effective for improving the power supply characteristics can be obtained.
そのような半導体装置に類似する技術は、特許文献１及び特許文献２に開示されている。
Techniques similar to such a semiconductor device are disclosed in
後述する関連技術で説明するように、関連技術の半導体装置では、支持体の上に粘着シートを介して半導体チップがその接続電極を下側に向けて仮固定された後に、半導体チップの周囲及び背面側が樹脂で封止される。さらに、支持体及び粘着シートが除去された後に、半導体チップの接続電極に接続されるビルドアップ配線が形成される。 As described in the related art described later, in the related art semiconductor device, after the semiconductor chip is temporarily fixed on the support body with the adhesive electrode facing downward via an adhesive sheet, the periphery of the semiconductor chip and The back side is sealed with resin. Furthermore, after the support and the adhesive sheet are removed, a build-up wiring connected to the connection electrode of the semiconductor chip is formed.
関連技術では、半導体チップを樹脂で封止する際に、半導体チップと粘着シートとの界面から半導体チップの接続電極上に樹脂が染み込んで接続電極が汚染される問題がある。半導体チップの接続電極上に樹脂が染み込むと、ビルドアップ配線を形成する際に染み込んだ樹脂がビアホール内の残渣となりやすいため、半導体チップとビルドアップ配線との接続不良が発生しやすい。 In the related art, when the semiconductor chip is sealed with resin, there is a problem that the resin soaks into the connection electrode of the semiconductor chip from the interface between the semiconductor chip and the adhesive sheet and the connection electrode is contaminated. When the resin soaks onto the connection electrode of the semiconductor chip, the resin soaked when forming the build-up wiring is likely to be a residue in the via hole, so that poor connection between the semiconductor chip and the build-up wiring is likely to occur.
本発明は以上の課題を鑑みて創作されたものであり、不具合が発生することなく、半導体チップの周囲及び背面側を樹脂基板で封止できる半導体装置の製造方法を提供することを目的とする。 The present invention has been created in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device in which the periphery and the back side of a semiconductor chip can be sealed with a resin substrate without causing problems. .
上記課題を解決するため、本発明は、半導体装置の製造方法に係り、支持体の上に、開口部を備えた粘着層を形成する工程と、半導体チップの表面側の接続電極を下側に向けて、前記半導体チップの表面の周縁部を前記粘着層の開口部の外側周辺部に粘着させて仮固定する工程と、前記半導体チップの周囲及び背面側を封止する樹脂基板を形成する工程と、前記支持体及び前記粘着層を除去することにより、前記半導体チップの接続電極を露出させる工程とを有することを特徴とする。 In order to solve the above-described problems, the present invention relates to a method for manufacturing a semiconductor device, a step of forming an adhesive layer having an opening on a support, and a connection electrode on the surface side of the semiconductor chip on the lower side. A step of adhering a peripheral portion of the surface of the semiconductor chip to an outer peripheral portion of the opening portion of the adhesive layer and temporarily fixing, and a step of forming a resin substrate for sealing the periphery and back side of the semiconductor chip And exposing the connection electrodes of the semiconductor chip by removing the support and the adhesive layer.
本発明では、まず、支持体の上に開口部を備えた粘着層を形成し、半導体チップの周縁部を粘着層の開口部の外側周辺部に粘着させて仮固定する。次いで、樹脂を加圧／加熱処理して溶融／硬化させることにより、半導体チップの周囲及び背面側を樹脂基板で封止する。 In the present invention, first, an adhesive layer having an opening is formed on a support, and the peripheral edge of the semiconductor chip is adhered and temporarily fixed to the outer periphery of the opening of the adhesive layer. Next, the periphery and back side of the semiconductor chip are sealed with a resin substrate by applying pressure / heating treatment to melt / cur the resin.
このとき、半導体チップと粘着層との界面から樹脂が染み込むとしても、染込樹脂は半導体チップの周縁部と粘着層との界面から粘着層の開口部の側面に流れてトラップされる。これにより、半導体チップの接続電極が染込樹脂で汚染されることが防止される。 At this time, even if the resin soaks from the interface between the semiconductor chip and the adhesive layer, the soaked resin flows from the interface between the peripheral edge of the semiconductor chip and the adhesive layer to the side surface of the opening of the adhesive layer and is trapped. This prevents the connection electrode of the semiconductor chip from being contaminated with the soaking resin.
また、本発明では、半導体チップの接続電極が表面から突き出る突出接続電極であっても、突出接続電極が粘着層の開口部に配置されて突出接続電極の段差が解消されるので、半導体チップの周縁部を粘着層に密着させることができる。 In the present invention, even if the connection electrode of the semiconductor chip is a protruding connection electrode protruding from the surface, the protruding connection electrode is disposed in the opening of the adhesive layer, and the step of the protruding connection electrode is eliminated. A peripheral part can be stuck to an adhesion layer.
このため、突出接続電極を備えた半導体チップを樹脂基板で封止する場合であっても、染込樹脂は同様に粘着層の開口部の側面に流れてトラップされるので、突出接続電極の先端面（接続部）が染込樹脂で汚染されることが防止される。 For this reason, even when a semiconductor chip provided with a protruding connection electrode is sealed with a resin substrate, the infiltrated resin flows and is trapped on the side surface of the opening of the adhesive layer in the same manner. It is possible to prevent the surface (connection portion) from being contaminated with the infiltrating resin.
このように、半導体チップが樹脂基板で封止される際に染込樹脂による接続電極の汚染が防止されるので、半導体チップの接続電極に接続される配線層を歩留りよく形成することができる。 As described above, since the connection electrode is prevented from being contaminated by the soaking resin when the semiconductor chip is sealed with the resin substrate, the wiring layer connected to the connection electrode of the semiconductor chip can be formed with a high yield.
以上説明したように、本発明では、不具合が発生することなく、半導体チップの周囲及び背面側を樹脂基板で封止することができる。 As described above, according to the present invention, the periphery and back side of the semiconductor chip can be sealed with the resin substrate without causing a problem.
以下、本発明の実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
（関連技術）
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。図１及び図２は関連技術の半導体装置の製造方法を示す図である。
(Related technology)
Prior to describing embodiments of the present invention, problems of related technologies related to the present invention will be described. 1 and 2 are diagrams showing a method of manufacturing a semiconductor device according to related art.
関連技術の半導体装置の製造方法では、図１に示すように、まず、支持体１００の上に粘着シート１２０を介して複数の半導体チップ２００を横方向に並べて配置する。半導体チップ２００はその接続電極２００ａが下側を向いた状態で支持体１００上の粘着シート１２０に仮固定される。
In the related-art semiconductor device manufacturing method, as shown in FIG. 1, first, a plurality of
図１の部分拡大断面図には、図1の平面図の２つの半導体チップ２００の様子が示されている。
The partial enlarged cross-sectional view of FIG. 1 shows the state of the two
続いて、図２（ａ）に示すように、半導体チップ２００が仮固定された支持体１００を下型４００の上に配置する。続いて、支持体１００及び半導体チップ２００の上に粉末樹脂を配置する。さらに、上型４２０によって粉末樹脂を下側に加圧した状態で加熱することにより溶融／硬化させる。これにより、半導体チップ２００の周囲及び背面側が樹脂基板５００で封止される。
Subsequently, as shown in FIG. 2A, the
次いで、図２（ｂ）に示すように、支持体１００及び樹脂基板５００から下型４００及び上型４２０を取り外す。
Next, as shown in FIG. 2B, the
図２（ａ）及び（ｂ）の工程では、半導体チップ２００は粘着シート１２０に仮固定されているだけであり、半導体チップ２００の接続電極２００ａが設けられた素子面Ａと粘着シート１２０とは強固には接着されていない。
In the steps of FIGS. 2A and 2B, the
このため、粉末樹脂を加圧／加熱して溶融／硬化させる際に、半導体チップ２００の素子面Ａと粘着シート１２０との界面から半導体チップ２００の素子面Ａに液状樹脂が染み込みやすい。
For this reason, when the powder resin is pressurized / heated and melted / cured, the liquid resin is likely to penetrate into the element surface A of the
従って、半導体チップ２００の周縁側の接続電極２００ａが染込樹脂Ｒ（図２（ｂ）の太線部）で被覆されて汚染されてしまう（図２（ｂ）の半導体チップ２００の平面図ではハッチング部）。
Therefore, the
特に図示しないが、半導体チップ２００の接続電極２００ａが素子面Ａから突き出る突出接続電極（バンプ電極）となっている場合は、半導体チップ２００の素子面Ａと粘着シート１２０との界面に隙間が生じるので、染込樹脂Ｒの染み込み量がさらに顕著になる。
Although not particularly illustrated, when the
続いて、図２（ｃ）に示すように、樹脂基板５００及び半導体チップ２００から支持体１００及び粘着シート１２０を除去することにより、半導体チップ２００の接続電極２００ａを露出させる。
Subsequently, as illustrated in FIG. 2C, the
その後に、半導体チップ２００及び樹脂基板５００の上に樹脂からなる層間絶縁層６００を形成した後に、層間絶縁層６００をレーザで加工することより、半導体チップ２００の接続電極２００ａに到達するビアホールＶＨを形成する。さらに、ビアホールＶＨを介して半導体チップ２００の接続電極２００ａに接続されるビルドアップ配線７００が形成される。
Thereafter, an
このとき、染込樹脂Ｒは層間絶縁層６００に比べてレーザで加工しにくい特性を有するため、ビアホールＶＨの底部に染込樹脂Ｒが残渣として残りやすい。半導体チップ２００の接続電極２００ａ上に染込樹脂Ｒが残っていると、半導体チップ２００とビルドアップ配線７００との接続不良が発生しやすく、ビルドアップ配線７００の歩留り低下の要因になる。
At this time, since the impregnated resin R has a characteristic that it is difficult to process with a laser as compared with the interlayer insulating
以下に説明する本発明の実施形態は、前述した不具合を解消することができる。 Embodiments of the present invention described below can solve the above-described problems.
（第１の実施の形態）
図３〜図７は本発明の第１実施形態の半導体装置の製造方法を示す図である。本発明の半導体装置は半導体パッケージとも呼称される。
(First embodiment)
3 to 7 are views showing a method of manufacturing the semiconductor device according to the first embodiment of the present invention. The semiconductor device of the present invention is also referred to as a semiconductor package.
本発明の第１実施形態の半導体装置の製造方法では、図３に示すように、まず、平板状の支持体１０の上に、複数の開口部１２ａを備えた厚みが３０〜５０μｍの粘着層１２を形成する。図３の部分拡大断面図には、図３の平面図の粘着層１２の２つの開口部１２ａの様子が示されている。
In the method for manufacturing a semiconductor device according to the first embodiment of the present invention, as shown in FIG. 3, first, an adhesive layer having a plurality of
粘着層１２の開口部１２ａは、支持体１０上の半導体チップが搭載されるチップ搭載領域に対応して配置される。また、粘着層１２の開口部１２ａは、四角状の半導体チップに対応して四角状に形成され、半導体チップの面積より一回り小さい面積で相似形に形成される。
The
開口部１２ａを備えた粘着層１２を支持体１０上に形成する方法としては、シート状の粘着層に予めプレス加工などで開口部を設けておき、開口部が設けられた粘着層を支持体１０の上に貼付してもよい。
As a method of forming the
あるいは、シート状の粘着層を支持体１０の上に貼付した後に、粘着層を加工して開口部を形成してもよい。又は、液状硬化型粘着剤を支持体の上に塗布し、粘着剤を硬化させて粘着層とした後に、粘着層を加工して開口部を形成してもよい。
Or after sticking a sheet-like adhesion layer on the
粘着層１２として、アクリル系、ゴム系、又はシリコーン系などの各種の粘着材料を使用することができる。
Various adhesive materials such as acrylic, rubber, or silicone can be used as the
粘着層１２は、被粘着物を仮固定した後に、被粘着物から引き剥がすことができるものであり、仮接着層と呼ばれることもある。
The
次いで、図４に示すように、表面側の素子面Ａに接続電極２０ａが露出して設けられた半導体チップ２０（ＬＳＩチップ）を用意する。図４の部分拡大断面図には、図４の平面図の２つの半導体チップ２０の様子が示されている。
Next, as shown in FIG. 4, a semiconductor chip 20 (LSI chip) is prepared in which the
半導体チップ２０の素子面Ａでは、接続電極２０ａ以外の領域には不図示の保護絶縁層（パッシベーション膜）が設けられている。
On the element surface A of the
半導体チップ２０は、各チップ領域にトランジスタなどの回路素子とそれらを接続する多層配線が設けられたシリコンウェハ（不図示）が切断されたものであり、半導体チップ２０の接続電極２０ａは多層配線に接続されている。半導体チップ２０としては、例えばＣＰＵなどのロジックＬＳＩが使用され、その厚みは３００〜７００μｍである。
The
図４の例では、半導体チップ２０の接続電極２０ａは素子面Ａ（表面）と同一位置に配置されているが、接続電極２０ａが素子面Ａ（表面）から沈み込んで形成されていてもよい。あるいは、後述する第２実施形態で説明するように、半導体チップ２０の接続電極２０ａが素子面Ａ（表面）から突出していてもよい。
In the example of FIG. 4, the
そして、接続電極２０ａを下側に向けた状態で複数の半導体チップ２０を粘着層１２の開口部１２ａの上にそれぞれ配置する。
Then, the plurality of
このとき、前述したように粘着層１２の開口部１２ａの面積は半導体チップ２０の面積より一回り小さい面積に設定されているため、半導体チップ２０の素子面Ａ（表面）の周縁部が粘着層１２の開口部１２ａの外側周辺部に配置される。
At this time, since the area of the
これにより、半導体チップ２０の周縁部のみが粘着層１２に粘着されて仮固定される。そして、半導体チップ２０の接続電極２０ａと支持体１０との間に隙間（空間）ｃ（粘着層１２の厚みに相当）が設けられた状態となる。
As a result, only the peripheral edge of the
粘着層１２に接触する半導体チップ２０の周縁部は接続電極２０ａが配置されていない非接続領域となっており、その幅ｄは２〜５μｍに設定される。
The peripheral part of the
このようにして、複数の半導体チップ２０は支持体１０上の各チップ搭載領域に位置合わせされた状態で粘着層１２の開口部１２ａの外側周辺部にそれぞれ仮固定される。
In this way, the plurality of
後述するように、支持体１０は半導体チップ２０が樹脂基板で封止された後に除去される。このため、支持体１０として、ウェットエッチングによって容易に除去できる銅板などの金属板が好適に使用される。支持体１０としては、ある程度の剛性を有し、後に除去（剥離）できるものであればよく、金属板以外のものを代用することも可能である。
As will be described later, the
次いで、図５（ａ）に示すように、図４の構造体を下型４０の上に配置し、半導体チップ２０及び粘着層１２の上に樹脂基板を得るための粉末樹脂５０ａを配置する。粉末樹脂５０ａとしては、エポキシ樹脂などの熱硬化性樹脂が使用される。粉末樹脂５０ａには、シリカなどのフィラーが含まれていてもよく、その含有率は例えば８０〜９０％である。
Next, as shown in FIG. 5A, the structure of FIG. 4 is disposed on the
次いで、図５（ｂ）に示すように、粉末樹脂５０ａが１５０〜１７０℃の温度で加熱された上型４２によって下型４０側に加圧される。これにより、粉末樹脂５０ａが溶融／硬化すると同時に、上型４２によって樹脂が成形されて、半導体チップ２０の側面側の周囲から背面側に樹脂基板５０が形成される。
Next, as shown in FIG. 5B, the
樹脂基板５０は、半導体チップ２０の背面上において１００〜３００μｍの厚みをもって形成される。樹脂基板５０は複数の半導体チップ２０を支持する支持基板として機能する。
The
このとき、関連技術で説明したように、半導体チップ２０の素子面Ａと粘着層１２との界面から液状樹脂が染み込みやすい。しかしながら、本実施形態では、半導体チップ２０の素子面Ａ側に染み込む染込樹脂Ｒ（図５（ｂ）の太線部）は、半導体チップ２０の周縁部と粘着層１２のとの界面からから重力によって粘着層１２の開口部１２ａの側面に垂れ流れてトラップされる。
At this time, as described in the related art, the liquid resin is likely to permeate from the interface between the element surface A of the
従って、半導体チップ２０の素子面Ａの接続電極２０ａが染込樹脂Ｒによって汚染されることが防止される。
Therefore, the
また、染込樹脂Ｒの量が多い場合であっても、染込樹脂Ｒは粘着層１２の開口部１２ａの側面から底面に流れるため、半導体チップ２０の接続電極２０ａが染込樹脂Ｒによって汚染されるおそれはない。
Even when the amount of the soaking resin R is large, since the soaking resin R flows from the side surface to the bottom surface of the
なお、粉末樹脂５０ａの代わりに、エポキシ樹脂などの熱硬化性の液状樹脂を塗布し、加圧／加熱処理を行って樹脂基板５０を形成してもよい。あるいは、エポキシ樹脂などの熱硬化性の半硬化状態の樹脂シートを真空雰囲気で貼付し、加圧／加熱処理を行うことにより、樹脂基板５０を得ることも可能である。また、エポキシ樹脂などをトランスファモールド工法で充填して樹脂基板５０を形成してもよい。
Note that the
樹脂基板５０がフィラーを含有している場合は、その熱膨張係数を半導体チップ２０（シリコン）に近似させることができるので、熱応力の発生が抑制されて反りの発生が防止される。
When the
その後に、図５（ｃ）に示すように、支持体１０及び樹脂基板５０から下型４０及び上型４２を取り外す。
Thereafter, as shown in FIG. 5C, the
次いで、図６（ａ）に示すように、支持体１０を除去することにより、粘着層１２及び半導体チップ２０の接続電極２０ａを露出させる。支持体１０として銅板などの金属板が使用される場合は、金属板がウェットエッチングによって除去される。
Next, as shown in FIG. 6A, the
この場合は、半導体チップ２０の接続電極２０ａが腐食されないように、支持体１０のウェットエッチング液に耐性を有する金（Ａｕ）など金属層が接続電極２０ａの最上に形成されている。
In this case, a metal layer such as gold (Au) that is resistant to the wet etching solution of the
さらに、図６（ｂ）に示すように、図６（ａ）の構造体から粘着層１２を引き剥がすことにより、半導体チップ２０の素子面Ａ及び樹脂基板５０の下面を露出させる。このとき、半導体チップ２０の周縁部から粘着層１２の開口部１２ａの側面に付着した染込樹脂Ｒは粘着層１２と共に半導体チップ２０から除去される。
Further, as shown in FIG. 6B, the element surface A of the
このようにして、半導体チップ２０の接続電極２０ａはクリーンな状態で露出する。
In this way, the
あるいは、粘着層１２として熱剥離性粘着剤を使用してもよく、この場合は、加熱を施すことにより、図５（ｃ）の構造体から粘着層１２及び支持板１０を同時に分離して図６（ｂ）の構造を得ることができる。
Alternatively, a heat-peelable pressure-sensitive adhesive may be used as the pressure-
次いで、図６（ｃ）に示すように、図６（ｂ）の構造体を上下反転させて、半導体チップ２０の素子面Ａ（表面）及び樹脂基板５０の上にエポキシやポリイミドなどの樹脂フィルムを貼付するなどして第１層間絶縁層６０を形成する。さらに、レーザによって第１層間絶縁層６０を加工することにより、半導体チップ２０の接続電極２０ａに到達する深さの第１ビアホールＶＨ１を形成する。
Next, as shown in FIG. 6C, the structure of FIG. 6B is turned upside down, and a resin film such as epoxy or polyimide is formed on the element surface A (front surface) of the
このとき、半導体チップ２０の接続電極２０ａ上にはレーザ加工しにくい染込樹脂Ｒが存在しないので、第１ビアホールＶＨ１内に半導体チップ２０の接続電極２０ａを信頼性よく露出させることができる。
At this time, since there is no dye resin R that is difficult to be laser processed on the
なお、感光性のエポキシやポリイミドなどの樹脂から第１層間絶縁層６０を形成し、露光・現像によって第１ビアホールＶＨ１を形成してもよい。
Alternatively, the first
続いて、図６（ｄ）に示すように、第１ビアホールＶＨ１（ビア導体）を介して半導体チップ２０の接続電極２０ａに接続される第１配線層７０を第１層間絶縁層６０の上に形成する。第１ビアホールＶＨ１内には半導体チップ２０の接続電極２０ａが露出しているので、第１配線層７０が半導体チップ２０の接続電極２０ａに信頼性よく電気接続される。
Subsequently, as shown in FIG. 6D, the
第１配線層７０は各種の配線形成方法によって形成することができる。以下に一例としてセミアディティブ法で形成する方法について説明する。まず、第１ビアホールＶＨ１内及び第１層間絶縁層６０の上にスパッタ法や無電解めっきによって銅などからなるシード層（不図示）を形成する。さらに、第１配線層７０が配置される部分に開口部が設けられためっきレジスト（不図示）を形成する。
The
続いて、シード層をめっき給電経路に利用する電解めっきにより、第１ビアホールＶＨ１内及びめっきレジストの開口部に銅などからなる金属めっき層（不図示）を形成する。さらに、めっきレジストを除去した後に、金属めっき層をマスクにしてシード層をエッチングすることにより第１配線層７０が得られる。
Subsequently, a metal plating layer (not shown) made of copper or the like is formed in the first via hole VH1 and in the opening of the plating resist by electrolytic plating using the seed layer as a plating power feeding path. Further, after removing the plating resist, the
本実施形態では、半導体チップ２０がフリップチップ実装によって配線基板に接続されるのではなく、半導体チップ２０の接続電極２０ａに第１配線層７０が直接接続される。従って、フリップチップ実装するための高さの高い（例えば５０〜１００μｍ）はんだバンプなどのバンプ電極を使用する必要がないので、半導体装置の薄型化を図ることができる。
In the present embodiment, the
次いで、図７（ａ）に示すように、同様な方法により、第１配線層７０を被覆する第２層間絶縁層６２を形成した後に、第１配線層７０に到達する第２ビアホールＶＨ２を第２層間絶縁層６２に形成する。さらに、同様な方法により、第２ビアホールＶＨ２（ビア導体）を介して第１配線層７０に接続される第２配線層７２を第２層間絶縁層６２の上に形成する。
Next, as shown in FIG. 7A, after the second
その後に、第２配線層７２の接続部ＣＰ上に開口部６４ａが設けられたソルダレジスト６４を形成する。さらに、必要に応じて、第２配線層７２の接続部ＣＰ上に下から順にニッケル／金めっき層を形成するなどしてコンタクト層（不図示）を形成する。
Thereafter, a solder resist 64 provided with an
その後に、第２配線層７２の接続部ＣＰ上にはんだボールやリードピンなどの外部接続端子を設けてもよいし、接続部ＣＰ自体を外部接続端子としてもよい。
Thereafter, an external connection terminal such as a solder ball or a lead pin may be provided on the connection portion CP of the
これにより、半導体チップ２０の素子面Ａ（表面）及び樹脂基板５０の上に半導体チップ２０の接続電極２０ａに接続される２層のビルドアップ配線ＢＷが形成される。２層のビルドアップ配線ＢＷを例示するが、ｎ層（ｎは１以上の整数）の配線層を任意に形成することができる。
As a result, a two-layer build-up wiring BW connected to the
半導体チップ２０の接続電極２０ａのピッチが第１、第２配線層７０，７２によって所望の広いピッチに変換される。
The pitch of the
さらに、図７（ｂ）に示すように、各半導体チップ２０間の境界部（中間部）のビルドアップ配線ＢＷから樹脂基板５０まで切断することにより、第１実施形態の個々の半導体装置１が得られる。
Further, as shown in FIG. 7B, by cutting from the buildup wiring BW at the boundary portion (intermediate portion) between the semiconductor chips 20 to the
なお、半導体装置１の放熱性を向上させる場合は、図７（ａ）の工程の後に、樹脂基板５０の下面側から樹脂基板５０を研磨することにより、半導体チップ２０の背面を露出させてもよい。その後に、同様に、各半導体チップ２０間の境界部が切断されて個々の半導体装置が得られる。
In order to improve the heat dissipation of the
以上説明したように、本実施形態の半導体装置の製造方法では、支持体１０の上に開口部１２ａを備えた粘着層１２を形成し、半導体チップ２０の周縁部を粘着層１２の開口部１２ａの外側周辺部に粘着させて仮固定する。次いで、粉末樹脂５０ａを加圧／加熱処理して溶融／硬化させることにより、半導体チップ２０の周囲及び背面側を樹脂基板５０で封止する。
As described above, in the method for manufacturing a semiconductor device of this embodiment, the
このとき、半導体チップ２０の素子面Ａと粘着層１２との界面から染込樹脂Ｒが染み込むとしても、染込樹脂Ｒは半導体チップ２０の周縁部から粘着層１２の開口部１２ａの側面に流れてトラップされる。これにより、半導体チップ２０の接続電極２０ａが染込樹脂Ｒで汚染されることが防止される。
At this time, even if the soaking resin R permeates from the interface between the element surface A of the
その後に、支持体１０を除去した後に、粘着層１２を染込樹脂Ｒと共に除去することにより半導体チップ２０の接続電極２０ａを露出させる。
Then, after removing the
このように、半導体チップ２０が樹脂基板５０で封止される際に染込樹脂Ｒによる接続電極２０ａの汚染が防止されるので、半導体チップ２０の接続電極２０ａに接続されるビルドアップ配線ＢＷを歩留りよく形成することができる。
As described above, when the
（第２の実施の形態）
図８〜図１１は本発明の第２実施形態の半導体装置の製造方法を示す図である。
(Second Embodiment)
8 to 11 are views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention.
第２実施形態では、突出接続電極（バンプ電極）を備えた半導体チップが樹脂基板で封止される。第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。 In the second embodiment, a semiconductor chip provided with protruding connection electrodes (bump electrodes) is sealed with a resin substrate. In the second embodiment, detailed description of the same steps as those in the first embodiment is omitted.
第２実施形態の半導体装置の製造方法では、図８に示すように、まず、第１実施形態と同様な方法により、支持体１０の上に複数の開口部１２ａを備えた粘着層１２を形成する。そして、素子面Ａ（表面）から突き出る突出接続電極２０ｂを備えた半導体チップ２０を用意する。突出接続電極２０ｂとしては、例えば金バンプが使用される。
In the semiconductor device manufacturing method of the second embodiment, as shown in FIG. 8, first, the
半導体チップ２０の素子面Ａ側では、突出接続電極２０ｂ以外の領域に不図示の保護絶縁層（パッシベーション膜）が設けられており、突出接続電極２０ｂは保護絶縁層から２０〜５０μｍの高さで突出している。突出接続電極２０ｂは円柱状や四角柱状などで形成される。粘着層１２の厚みは、半導体チップ２０の突出接続電極２０ｂの高さに対応して形成される。
On the element surface A side of the
そして、突出接続電極２０ｂを下側に向けて半導体チップ２０を粘着層１２の開口部１２ａの上に配置する。これにより、第１実施形態と同様に、半導体チップ２０の素子面Ａの周縁部が粘着層１２の開口部１２ａの外側周辺部に粘着されて仮固定される。
Then, the
図８の例では、半導体チップ２０の突出接続電極２０ｂは、その先端面が支持体１０に当接した状態で粘着層１２の開口部１２ａに配置される。この場合は、突出接続電極２０ｂの先端面が平坦面で形成されることが好ましい。
In the example of FIG. 8, the protruding
このように、半導体チップ２０の突出接続電極２０ｂの高さに対応する厚みをもつ粘着層１２の開口部１２ａに半導体チップ２０の突出接続電極２０ｂが配置される。これにより、突出接続電極２０ｂを備えた半導体チップ２０であっても、突出接続電極２０ｂの段差を解消することができ、半導体チップ２０の周縁部を粘着層１２に密着させることができる。
Thus, the protruding
図８の例では、半導体チップ２０の突出接続電極２０ｂの先端面が支持体１０に当接しているが、必ずしも半導体チップ２０の突出接続電極２０ｂの先端面を支持体１０に当接させる必要はない。
In the example of FIG. 8, the tip end surface of the protruding
粘着層１２の厚みを半導体チップ２０の突出接続電極２０ｂの高さと同等以上に設定することにより、半導体チップ２０の突出接続電極２０ｂの段差が解消されて、半導体チップ２０の周縁部が粘着層１２に密着していればよい。つまり、半導体チップ２０の突出接続電極２０ｂの先端面と支持体１０との間に隙間が生じていてもよい。
By setting the thickness of the
次いで、図９（ａ）に示すように、第１実施形態と同様な方法により、図８の構造体を下型４０の上に配置し、半導体チップ２０及び粘着層１２の上に粉末樹脂５０ａを配置する。
Next, as shown in FIG. 9A, the structure of FIG. 8 is placed on the
さらに、図９（ｂ）に示すように、第１実施形態と同様な方法により、粉末樹脂５０ａを上型４２によって下側に加圧しながら加熱する。これにより、粉末樹脂５０ａが溶融／硬化すると同時に、上型４２によって樹脂が成形されて、半導体チップ２０の側面側の周囲から背面側に樹脂基板５０が形成される。
Furthermore, as shown in FIG. 9B, the
このとき、第１実施形態と同様に、半導体チップ２０の素子面Ａ側に染み込む染込樹脂Ｒ（図９（ｂ）の太線部）は、半導体チップ２０の周縁部と粘着層１２との界面から重力によって粘着層１２の開口部１２ａの側面に垂れ流れてトラップされる。従って、半導体チップ２０の突出接続電極２０ｂの先端面（接続部）が染込樹脂Ｒによって汚染されることが防止される。
At this time, as in the first embodiment, the infiltrating resin R (thick line portion in FIG. 9B) that permeates the element surface A side of the
またこのとき、半導体チップ２０の突出接続電極２０ｂの先端面は支持体１０に当接して密着している。従って、染込樹脂Ｒの染込量が多く粘着層１２の開口部１２ａの底面まで流入する場合であっても、染込樹脂Ｒは粘着層１２の開口部１２ａの側面から半導体チップ２０の突出接続電極２０ｂ間を通り底面に流れる。
At this time, the tip end surface of the protruding
従って、染込樹脂Ｒの染込量が多い場合であっても、半導体チップ２０の接続電極２０ａの先端面（接続部）が染込樹脂Ｒで汚染されるおそれはない。
Accordingly, even when the amount of the soaking resin R is large, there is no possibility that the tip surface (connecting portion) of the
なお、半導体チップ２０の突出接続電極２０ｂの先端面と支持体１０との間に隙間が存在する場合は、突出接続電極２０ｂの先端面に染込樹脂Ｒが付着しないように、それらの隙間が染込樹脂Ｒの厚み（例えば２〜３μｍ程度）より大きくなるように設定することが肝要である。
In addition, when a gap exists between the front end surface of the protruding
その後に、図９（ｃ）に示すように、支持体１０及び樹脂基板５０から下型４０及び上型４２を取り外す。
Thereafter, as shown in FIG. 9C, the
次いで、図１０（ａ）に示すように、第１実施形態と同様に、支持体１０を除去することにより、半導体チップ２０の突出接続電極２０ｂ及び粘着層１２を露出させる。
Next, as shown in FIG. 10A, the protruding
さらに、図１０（ｂ）に示すように、図１０（ａ）の構造体から粘着層１２を引き剥がすことにより、半導体チップ２０の素子面Ａ側を完全に露出させる。このとき、半導体チップ２０の周縁部から粘着層１２の開口部１２ａの側面に付着した染込樹脂Ｒは粘着層１２と共に半導体チップ２０から除去される。
Furthermore, as shown in FIG. 10B, the element surface A side of the
このようにして、半導体チップ２０の突出接続電極２０ｂの先端面（接続部）はクリーンな状態で露出する。このとき、仮に、染込樹脂Ｒの量が多い場合に、半導体チップ２０の突出接続電極２０ｂの側面に薄皮の染込樹脂Ｒが付着して残るとしても、その部分は接続部として使用しないので特に問題はない。
In this way, the tip end surface (connection portion) of the protruding
次いで、図１０（ｃ）に示すように、図１０（ｂ）の構造体を上下反転させて、半導体チップ２０の素子面Ａ（表面）及び樹脂基板５０の上に第１層間絶縁層６０を形成する。さらに、レーザによって第１層間絶縁層６０を加工することにより、半導体チップ２０の突出接続電極２０ｂの先端面（接続部）に到達する深さの第１ビアホールＶＨ１を形成する。
Next, as shown in FIG. 10C, the structure of FIG. 10B is turned upside down to form the first
このとき、半導体チップ２０の突出接続電極２０ｂの先端面（接続部）にはレーザ加工しにくい染込樹脂Ｒが存在しないので、第１ビアホールＶＨ１内に半導体チップ２０の突出接続電極２０ｂの先端面（接続部）を信頼性よく露出させることができる。
At this time, since the impregnated resin R that is difficult to be laser-processed does not exist on the tip surface (connecting portion) of the protruding
なお、第１実施形態と同様に、感光性の樹脂から、第１ビアホールＶＨ１が設けられた第１層間絶縁層６０を形成してもよい。
As in the first embodiment, the first
続いて、同じく図１０（ｃ）に示すように、第１ビアホールＶＨ１（ビア導体）を介して半導体チップ２０の突出接続電極２０ｂに接続される第１配線層７０を第１層間絶縁層６０の上に形成する。
10C, the
なお、図１０（ｃ）の工程において、第１ビアホールＶＨ１を形成する代わりに、第１層間絶縁層６０の表面を突出接続電極２０ｂの先端面が露出するまで研磨し、次いで、研磨した第１層間絶縁層６０の表面に突出接続電極２０ｂに接続される第１配線層７０を形成してもよい。
In the step of FIG. 10C, instead of forming the first via hole VH1, the surface of the first
次いで、図１１（ａ）に示すように、第１実施形態と同様な方法により、第１配線層７０に接続される第２配線層７２などを形成することにより、半導体チップ２０の突出接続電極２０ｂに接続される２層のビルドアップ配線ＢＷを形成する。
Next, as shown in FIG. 11A, the protruding wiring electrode of the
さらに、図１１（ｂ）に示すように、各半導体チップ２０間の境界部（中間部）のビルドアップ配線ＢＷから樹脂基板５０まで切断することにより、第２実施形態の個々の半導体装置１ａが得られる。
Further, as shown in FIG. 11B, by cutting from the build-up wiring BW at the boundary portion (intermediate portion) between the semiconductor chips 20 to the
以上説明したように、第２実施形態の半導体装置の製造方法では、まず、支持体１０の上に開口部１２ａを備えた粘着層１２を形成する。そして、半導体チップ２０の突出接続電極２０ｂを粘着層１２の開口部１２ａに配置した状態で半導体チップ２０の周縁部を粘着層１２の開口部１２ａの外側周辺部に粘着させて仮固定する。
As described above, in the semiconductor device manufacturing method according to the second embodiment, first, the
これより、半導体チップ２０の突出接続電極２０ｂの段差が解消されて、半導体チップ２０の周縁部が粘着層１２の開口部１２ａの外側周辺部に密着する。
Thereby, the step of the protruding
続いて、半導体チップ２０の周囲及び背面側を樹脂基板５０で封止する。樹脂基板５０で封止する際に、液状樹脂が半導体チップ２０の素子面Ａと粘着層１２との界面から染み込むとしても、染込樹脂Ｒは半導体チップ２０の周縁部から粘着層１２の開口部１２ａの側面に垂れ流れてトラップされる。
Subsequently, the periphery and back side of the
これにより、半導体チップ２０の突出接続電極２０ｂの先端面（接続部）が染込樹脂Ｒで汚染されることが防止される。従って、半導体チップ２０の突出接続電極２０ｂに接続されるビルドアップ配線ＢＷを歩留りよく形成するができる。
This prevents the tip surface (connecting portion) of the protruding
１，１ａ…半導体装置、１０…支持体、１２…粘着層、１２ａ，６４ａ…開口部、２０…半導体チップ、２０ａ…接続電極、２０ｂ…突出接続電極、４０…下型、４２…上型、５０…樹脂基板、５０ａ…粉末樹脂、６０…第１層間絶縁層、６２…第２層間絶縁層、６４…ソルダレジスト、７０…第１配線層、７２…第２配線層、Ａ…素子面、ｃ…空間、ＣＰ…接続部、ｄ…幅、Ｒ…染込樹脂、ＢＷ…ビルドアップ配線、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール。
DESCRIPTION OF
Claims (6)
半導体チップの表面側の接続電極を下側に向けて、前記半導体チップの表面の周縁部を前記粘着層の開口部の外側周辺部に粘着させて仮固定する工程と、
前記半導体チップの周囲及び背面側を封止する樹脂基板を形成する工程と、
前記支持体及び前記粘着層を除去することにより、前記半導体チップの接続電極を露出させる工程とを有することを特徴とする半導体装置の製造方法。 Forming an adhesive layer with an opening on the support; and
A step of temporarily fixing the peripheral edge of the surface of the semiconductor chip to the outer peripheral part of the opening of the adhesive layer, with the connection electrode on the surface side of the semiconductor chip facing downward;
Forming a resin substrate for sealing the periphery and back side of the semiconductor chip;
And a step of exposing the connection electrode of the semiconductor chip by removing the support and the adhesive layer.
前記半導体チップの表面及び前記樹脂基板の上に、前記半導体チップの前記接続電極に直接接続される配線層を形成する工程をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。 After the step of removing the support,
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming a wiring layer directly connected to the connection electrode of the semiconductor chip on the surface of the semiconductor chip and the resin substrate. .
前記半導体チップを仮固定する工程において、
前記半導体チップの前記突出接続電極が前記粘着層の開口部に配置されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。 The connection electrode of the semiconductor chip is a protruding connection electrode protruding from the surface of the semiconductor chip, and the thickness of the adhesive layer is set to be equal to or higher than the height of the protruding connection electrode,
In the step of temporarily fixing the semiconductor chip,
The method for manufacturing a semiconductor device according to claim 1, wherein the protruding connection electrode of the semiconductor chip is disposed in an opening of the adhesive layer.
前記粘着層に複数の前記開口部が設けられており、
前記粘着層に前記半導体チップを仮固定する工程において、
前記粘着層の前記複数の開口部に複数の前記半導体チップをそれぞれ配置し、
前記配線層を形成する工程の後に、
前記複数の半導体チップ間の境界部を切断することにより、個々の半導体装置を得る工程をさらに有することを特徴とする請求項２に記載の半導体装置の製造方法。 In the step of forming the adhesive layer,
A plurality of the openings are provided in the adhesive layer;
In the step of temporarily fixing the semiconductor chip to the adhesive layer,
A plurality of the semiconductor chips are respectively disposed in the plurality of openings of the adhesive layer,
After the step of forming the wiring layer,
3. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of obtaining individual semiconductor devices by cutting boundary portions between the plurality of semiconductor chips.
前記半導体チップの背面及び前記粘着層の上に熱硬化性の粉末樹脂又は液状樹脂を形成し、加圧／加熱処理によって硬化させる工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。 The step of forming the resin substrate includes:
3. The semiconductor according to claim 1, wherein the semiconductor chip is a step of forming a thermosetting powder resin or liquid resin on the back surface of the semiconductor chip and the adhesive layer and curing the resin by pressure / heating treatment. 4. Device manufacturing method.
前記支持体及び前記粘着層を除去する工程において、前記金属板をウェットエッチングによって除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。 The support is made of a metal plate,
The method for manufacturing a semiconductor device according to claim 1, wherein the metal plate is removed by wet etching in the step of removing the support and the adhesive layer.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013038300A (en) * | 2011-08-10 | 2013-02-21 | Fujitsu Ltd | Electronic device and method for manufacturing the same |
| JP2016039238A (en) * | 2014-08-07 | 2016-03-22 | パナソニックＩｐマネジメント株式会社 | Insulating resin sheet, and circuit board and semiconductor package that use the insulating resin sheet |
-
2009
- 2009-10-09 JP JP2009234752A patent/JP2011082404A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013038300A (en) * | 2011-08-10 | 2013-02-21 | Fujitsu Ltd | Electronic device and method for manufacturing the same |
| JP2016039238A (en) * | 2014-08-07 | 2016-03-22 | パナソニックＩｐマネジメント株式会社 | Insulating resin sheet, and circuit board and semiconductor package that use the insulating resin sheet |
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