JP2010213001A - カレントミラー回路 - Google Patents

Abstract

【課題】出力端子の電圧が低くても、出力端子の入出力電流を一定に保つ。
【解決手段】カレントミラー回路であって、第１の電源に接続され、第１の定電流を出力する第１の定電流回路と、前記第１の電源に接続され、第２の定電流を出力する第２の定電流回路と、前記第１の定電流が流れる第１のトランジスタと、前記第２の定電流が流れる第２のトランジスタと、前記第１のトランジスタと第２の電源との間に、前記第１のトランジスタと直列に接続された第３のトランジスタと、前記第２のトランジスタと前記第２の電源との間に、前記第２のトランジスタと直列に接続された第４のトランジスタとを有する。前記第１及び第２のトランジスタの制御端子は、前記第２の定電流回路と前記第２のトランジスタとが接続されたノードに接続されている。前記第３及び第４のトランジスタの制御端子は、前記第１の定電流回路と前記第１のトランジスタとが接続されたノードに接続されている。
【選択図】図１

Description

本発明は、半導体集積回路等において用いられるカレントミラー回路に関する。

カレントミラー回路は、入力電流に比例した電流を供給する回路として使用されている。近年、カレントミラー回路に対して、出力電流の高精度化や、出力電圧を低電圧にできることが望まれている。出力電圧を低くできることが望まれているのは、低電圧の電源が用いられるようになってきているからである。

図６は、従来のカレントミラー回路の構成例を示す回路図である。このカレントミラー回路は特許文献１に開示されている。図６のカレントミラー回路は、定電流源９１と、ＮＭＯＳトランジスタ９３、９４、９５、９６と、出力端子９７と、バイアス手段９８とを有する。

トランジスタ９３、９４のゲートにはバイアス手段９８が出力するバイアス電圧Ｖｂが与えられ、トランジスタ９５、９６のゲートはトランジスタ９３のドレインに接続されている。定電流源９１が出力する電流Ｉｉｎは直列に接続されたトランジスタ９３、９５を流れ、出力端子９７に流入する電流Ｉｏは直列に接続されたトランジスタ９４、９６を流れる。

出力端子９７の電圧を出力電圧Ｖｏとし、トランジスタ９３〜９６の閾値電圧をＶｔｈとし、トランジスタ９３〜９６のゲート−ソース間電圧をＶｇｓとする（Ｖｇｓ＞Ｖｔｈ）。トランジスタ９４、９６が直列に接続されているので、トランジスタ９３〜９６を飽和領域で動作させるためには、出力電圧Ｖｏの下限を２（Ｖｇｓ−Ｖｔｈ）とすることが必要である。

図７は、図６のカレントミラー回路の出力電圧Ｖｏと出力端子９７に流入する電流Ｉｏとの間の関係を示すグラフである。出力電圧Ｖｏが２（Ｖｇｓ−Ｖｔｈ）以上であれば、電流Ｉｏをほぼ一定の値Ｉｉｎに精度よく保つことができる。
特開平６−１０４７６２号公報

図６のカレントミラー回路が現実的なＣＭＯＳ（complementary metal oxide semiconductor）プロセスによって作成されているとすると、２（Ｖｇｓ−Ｖｔｈ）は２００ｍＶ程度になるが、より低い出力電圧においても電流Ｉｏをほぼ一定に保つことが必要な場合がある。

本発明は、出力端子の電圧が低くても、出力端子の入出力電流を一定に保つカレントミラー回路を提供することを目的とする。

本発明の実施形態によるカレントミラー回路は、第１の電源に接続され、第１の定電流を出力する第１の定電流回路と、前記第１の電源に接続され、第２の定電流を出力する第２の定電流回路と、前記第１の定電流回路に接続され、前記第１の定電流が流れる第１のトランジスタと、前記第２の定電流回路に接続され、前記第２の定電流が流れる第２のトランジスタと、前記第１のトランジスタと第２の電源との間に、前記第１のトランジスタと直列に接続された第３のトランジスタと、前記第２のトランジスタと前記第２の電源との間に、前記第２のトランジスタと直列に接続された第４のトランジスタとを有する。前記第１のトランジスタの制御端子及び前記第２のトランジスタの制御端子は、前記第２の定電流回路と前記第２のトランジスタとが接続されたノードに接続されている。前記第３のトランジスタの制御端子及び前記第４のトランジスタの制御端子は、前記第１の定電流回路と前記第１のトランジスタとが接続されたノードに接続されている。前記第２のトランジスタと前記第４のトランジスタとが接続されたノードが出力端子に接続されている。

これによると、出力端子の電圧が低く、出力端子の入出力電流が流れるトランジスタが非飽和領域で動作する場合であっても、このトランジスタが飽和領域で動作する場合と同様に入出力電流をほぼ一定に保つことができる。

本発明の実施形態によれば、カレントミラー回路の出力端子の電圧が低くても、出力端子の入出力電流をほぼ一定に保つことができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明の実施形態によるカレントミラー回路の構成例を示す回路図である。図１のカレントミラー回路１０は、定電流回路１、２と、ＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタ３、４、５、６とを有している。このカレントミラー回路１０は、例えば単一の半導体基板上に形成される。

定電流回路１は、第１の電源ＶＤＤに接続され、ノードＮ１に定電流Ｉ１を出力する。定電流回路２は、電源ＶＤＤに接続され、ノードＮ２に定電流Ｉ２を出力する。トランジスタ３、４のドレインは、ノードＮ１、Ｎ２にそれぞれ接続されている。トランジスタ３及びトランジスタ４のゲート（制御端子）は、トランジスタ４のドレイン（ノードＮ２）に接続されている。

２つのトランジスタのサイズの比とは、一方のトランジスタＡのゲート長及びゲート幅がそれぞれＬＡ、ＷＡ、他方のトランジスタＢのゲート長及びゲート幅がそれぞれＬＢ、ＷＢであるとき、（ＷＡ／ＬＡ）：（ＷＢ／ＬＢ）である。すなわち、サイズの比は、ＬＡ＝ＬＢの場合にはＷＡ：ＷＢであり、ＷＡ＝ＷＢの場合には（１／ＬＡ）：（１／ＬＢ）である。

以下では例として、トランジスタ３及び４のサイズが等しい場合、すなわち、トランジスタ３及び４が、ほぼ等しいゲート長を有し、かつ、ほぼ等しいゲート幅を有する場合について説明する。

トランジスタ５は、トランジスタ３と第２の電源としてのグラウンドとの間に、トランジスタ３と直列に接続されている。トランジスタ６は、トランジスタ４とグラウンドとの間に、トランジスタ４と直列に接続されている。すなわち、トランジスタ５のドレイン（ノードＮ３）はトランジスタ３のソースに接続され、トランジスタ６のドレインはトランジスタ４のソースに接続され、トランジスタ５、６のソースはグラウンドに接続されている。また、トランジスタ５及びトランジスタ６のゲート（制御端子）は、トランジスタ３のドレイン（ノードＮ１）に接続されている。以上のように構成されているので、トランジスタ３、５には電流Ｉ１が流れ、トランジスタ４には電流Ｉ２が流れる。

トランジスタ４とトランジスタ６とが接続されたノードが出力端子７に接続されている。トランジスタ６のドレインには、出力端子７を経由してカレントミラー回路１０の外部から電流Ｉｏが流入する。トランジスタ６に流れる電流をＩ３とすると、Ｉ２＋Ｉｏ＝Ｉ３の関係がある。

トランジスタ５及び６が等しいゲート長を有し、両者のゲート幅の比は、１：ｎであるとする。すなわち、トランジスタ５とトランジスタ６との間のサイズの比は１：ｎであるとする。また、出力端子７の電圧を出力電圧Ｖｏとする。以下では例として、ｎ＝２の場合について主に説明する。

図２（ａ）は、図１のカレントミラー回路１０の出力電圧Ｖｏと出力端子７に流入する電流Ｉｏとの関係を示すグラフである。図２（ｂ）は、図１のカレントミラー回路１０の出力電圧Ｖｏ及びノードの電圧を示すグラフである。図１のカレントミラー回路１０の動作を、図２を参照しながら説明する。トランジスタ３〜６の閾値電圧をいずれも電圧Ｖｔｈとする。

まず、出力電圧Ｖｏが閾値電圧Ｖｔｈより高い場合について説明する。トランジスタ４のゲート−ソース間電圧Ｖｇｓ４とすると、ノードＮ２の電位Ｖｎ２はＶｏ＋Ｖｇｓ４（＞２Ｖｔｈ）となっている。一方、ノードＮ１の電位Ｖｎ１はトランジスタ５及び６のゲート電位Ｖｇｓ５（≒Ｖｔｈ）に等しいので、トランジスタ３は、ゲート−ソース間電圧がＶｔｈよりも十分大きいオーバードライブされた状態になっており、トランジスタ３のドレイン−ソース間電圧Ｖｄｓ３はほとんどゼロとなっている。すなわち、トランジスタ５のゲート及びドレインがトランジスタ６のゲートに接続されていると言うことができ、トランジスタ５及び６は基本的なカレントミラー回路を構成する。

トランジスタ５に流れる電流Ｉ１とトランジスタ６に流れる電流Ｉ３との間の比（ミラー比）は、トランジスタ５とトランジスタ６とのサイズの比にほぼ等しく、１：ｎとなる。このため、トランジスタ６には電流Ｉ３＝ｎ×Ｉ１が流れ、電流Ｉｏは、Ｉｏ＝Ｉ３−Ｉ１＝（ｎ−１）×Ｉ１となる。例えばｎ＝２の場合には、Ｉｏ＝Ｉ１となる。実際にはチャネル長変調の影響を受けるので、出力電圧Ｖｏが高くなるとミラー比はわずかに大きくなり、図２（ａ）に示されているように、出力電圧Ｖｏの増加に従って電流Ｉｏはわずかに増加する。

出力電圧Ｖｏが閾値電圧Ｖｔ以下に減少する場合には、ノードＮ３の電位Ｖｎ３（すなわち、トランジスタ５のドレイン−ソース間電圧Ｖｄｓ５）が減少するので、トランジスタ３のドレイン−ソース間電圧Ｖｄｓ３＝Ｖｇｓ５−Ｖｄｓ５が増加し、トランジスタ３が飽和領域で動作するので、トランジスタ３及び４のソース電位は等しくなる。トランジスタ５のゲートとトランジスタ６のゲートとが接続されていて、これらは等しい電位にあり、トランジスタ５のソースとトランジスタ６のソースとが接続されていて、これらは等しい電位にあり、更にトランジスタ３及び４のソース電位が等しいのでトランジスタ５及び６のドレイン電位が等しい。トランジスタ５及び６のそれぞれのオン抵抗の逆数比は、トランジスタ５及び６の間のサイズの比に等しい。

このため、出力電圧Ｖｏが低い場合において、トランジスタ５及び６が非飽和領域で動作するにもかかわらず、トランジスタ５及び６に流れる電流の比は、これらのトランジスタのサイズの比１：ｎに精度よく等しくなる。すなわち、トランジスタ６に流れる電流Ｉ３は上述の式と同様に、Ｉ３＝ｎ×Ｉ１となり、電流Ｉｏは、Ｉｏ＝Ｉ３−Ｉ１＝（ｎ−１）×Ｉ１となる。例えばｎ＝２の場合には、Ｉｏ＝Ｉ１となる。

出力電圧Ｖｏが低い場合にはトランジスタ５及び６は非飽和領域において動作する。出力電圧Ｖｏ＝０の場合には電流Ｉｏ＝０となるが、図１のカレントミラー回路１０は、出力電圧Ｖｏが０の近くまで低下しても、電流Ｉｏ＝Ｉ１をほぼ保つことができる。図２（ｂ）に示すように、トランジスタ５のゲート−ソース間電圧Ｖｇｓ５（ノードＮ１の電位Ｖｎ１）は、電圧Ｖｏが電圧Ｖ２以下になると上昇し、トランジスタ５はオン抵抗を小さくするように動作する。本願発明者らは、出力電圧ＶｏをＶ１＝３０ｍＶ程度まで低下させても充分な電流Ｉｏ＝Ｉ１が得られることを確認できた。

以上のように、図１のカレントミラー回路１０によれば、出力電圧Ｖｏを低くするとトランジスタ６は非飽和領域で動作するが、このような場合であっても、出力端子７に流入する電流Ｉｏをほぼ一定に保つことができる。

図３は、２つの定電流回路１及び２の電流比Ｉ１：Ｉ２と、これらの定電流回路に接続されたトランジスタ３及び４のサイズの比とが等しくない場合において、図１のカレントミラー回路１０の出力電圧Ｖｏと出力端子７に流入する電流Ｉｏとの関係を示すグラフである。定電流回路１及び２の電流比Ｉ１：Ｉ２と、トランジスタ３及び４のサイズの比とが等しい場合には、電流Ｉｏは図３のＩＢのようになる。

この場合よりトランジスタ３のゲート幅が小さい場合には、出力電圧Ｖｏが０に近づくと、トランジスタ３のゲート−ソース間電圧Ｖｇｓ３が大きくなり、トランジスタ５のドレイン−ソース間電圧Ｖｄｓ５が小さくなるのでノードＮ１の電位が高くなり、電流ＩｏはＩＢの場合より増加する（図３のＩＡ）。定電流回路１及び２の電流比Ｉ１：Ｉ２と、トランジスタ３及び４のサイズの比とが等しい場合よりトランジスタ３のゲート幅が大きい場合には、出力電圧Ｖｏが０に近づくと、トランジスタ３のゲート−ソース間電圧Ｖｇｓ３が低くなり、電流ＩｏはＩＢの場合より減少する（図３のＩＣ）。

図１のカレントミラー回路１０では、定電流回路１及び２の電流比Ｉ１：Ｉ２と、トランジスタ３及び４のサイズの比とをできるだけ等しく設定することが望ましい。しかし、カレントミラー回路１０によると、電流比Ｉ１：Ｉ２とサイズの比とが等しくなくても、図３のように、出力電圧Ｖｏ＝０の近くまで電流Ｉｏ＝Ｉ１を保つことができる。

図４は、図１のカレントミラー回路１０を用いた差動増幅器の例を示す回路図である。図４の差動増幅器は、図１のカレントミラー回路１０と、増幅部２０とを有している。増幅部２０は、ＮＭＯＳトランジスタ２２、２４、２６、２８と、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ３２、３４、３６、３８とを有している。

図４の差動増幅器は、図１のカレントミラー回路１０を電流源として用いており、トランジスタ２２、２４のソースから、ほぼ一定の電流Ｉｏがトランジスタ６に流れ込んでいる。差動信号を構成する反転信号Ｖ−と非反転信号Ｖ＋とが、反転入力端子２１Ｂに接続されたトランジスタ２２のゲートと、非反転入力端子２１Ａに接続されたトランジスタ２４のゲートとに、それぞれ入力される。出力端子３１に接続されたトランジスタ３８のドレインに出力信号Ｖｏｄが得られる。

トランジスタ３２、３４はカレントミラー回路を構成し、トランジスタ２６、２８は、もう１つのカレントミラー回路を構成している。これらのカレントミラー回路によって、トランジスタ２２の電流に応じた電流がトランジスタ２８に流れ、出力端子３１がプルダウンされる。トランジスタ３６、３８は更に他のカレントミラー回路を構成しており、このカレントミラー回路によって、トランジスタ２４の電流に応じた電流がトランジスタ３８に流れ、出力端子３１がプルアップされる。反転信号Ｖ−に従ってトランジスタ２２の電流が変化し、非反転信号Ｖ＋に従ってトランジスタ２４の電流が変化するので、これらの信号に応じた電圧が出力端子３１に得られる。

図１及び２を参照して説明したように、図１のカレントミラー回路１０によれば、トランジスタ２２、２４のソース電位をほぼゼロにすることができる。このため、反転信号Ｖ−及び非反転信号Ｖ＋の電位がトランジスタ２２、２４の閾値電圧程度であっても、図４の差動増幅器は、ゲインが大きく低下することなく動作可能である。したがって、より低い電位の入力信号を増幅することができる。

図５は、図１のカレントミラー回路１０の変形例の構成を示す回路図である。図５のカレントミラー回路４０は、定電流回路４１、４２と、ＰＭＯＳトランジスタ４３、４４、４５、４６とを有している。このカレントミラー回路４０は、例えば単一の半導体基板上に形成される。定電流回路４１は、ノードＮ１からグラウンドに定電流Ｉ４１を出力する。定電流回路４２は、ノードＮ２からグラウンドに定電流Ｉ４２を出力する。トランジスタ４６のドレインからは、出力端子４７を経由してカレントミラー回路４０の外部に電流Ｉｏが出力される。トランジスタ４６に流れる電流をＩ４３とすると、Ｉ４２＋Ｉｏ＝Ｉ４３の関係がある。

図５のカレントミラー回路４０は、図１のカレントミラー回路１０の電源ＶＤＤとグラウンドとを入れ替えた回路に相当し、定電流回路１、２には定電流回路４１、４２が、ＮＭＯＳトランジスタ３〜６にはＰＭＯＳトランジスタ４３〜４６がそれぞれ対応する。図５のカレントミラー回路４０の動作については、図１のカレントミラー回路１０とほぼ同様に説明することができるので、詳細な説明は省略する。図５のカレントミラー回路４０では、出力電圧Ｖｏが電源電圧ＶＤＤ近くまで上昇しても、電流Ｉｏをほぼ一定に（例えばＩｏ＝Ｉ４１に）保つことができる。

以上の実施形態においては、全てのトランジスタがＭＯＳトランジスタである場合について説明したが、ＭＯＳトランジスタ５、６、４５及び４６に代えてバイポーラトランジスタを用いてもよい。

本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。

以上説明したように、本発明は、カレントミラー回路等について有用である。

本発明の実施形態によるカレントミラー回路の構成例を示す回路図である。 （ａ）は、図１のカレントミラー回路の出力電圧と出力端子に流入する電流との関係を示すグラフである。（ｂ）は、図１のカレントミラー回路の出力電圧及びノードの電圧を示すグラフである。 ２つの定電流回路の電流比と、これらの定電流回路に接続されたトランジスタのサイズの比とが等しくない場合において、図１のカレントミラー回路の出力電圧と出力端子に流入する電流との関係を示すグラフである。 図１のカレントミラー回路を用いた差動増幅器の例を示す回路図である。 図１のカレントミラー回路の変形例の構成を示す回路図である。 従来のカレントミラー回路の構成例を示す回路図である。 図６のカレントミラー回路の出力電圧と出力端子に流入する電流との間の関係を示すグラフである。

１、２、４１、４２ 定電流回路
３〜６ ＮＭＯＳトランジスタ
１０，４０ カレントミラー回路
４３〜４６ ＰＭＯＳトランジスタ

Claims (5)

1. 第１の電源に接続され、第１の定電流を出力する第１の定電流回路と、
   前記第１の電源に接続され、第２の定電流を出力する第２の定電流回路と、
   前記第１の定電流回路に接続され、前記第１の定電流が流れる第１のトランジスタと、
   前記第２の定電流回路に接続され、前記第２の定電流が流れる第２のトランジスタと、
   前記第１のトランジスタと第２の電源との間に、前記第１のトランジスタと直列に接続された第３のトランジスタと、
   前記第２のトランジスタと前記第２の電源との間に、前記第２のトランジスタと直列に接続された第４のトランジスタとを備え、
   前記第１のトランジスタの制御端子及び前記第２のトランジスタの制御端子は、前記第２の定電流回路と前記第２のトランジスタとが接続されたノードに接続され、
   前記第３のトランジスタの制御端子及び前記第４のトランジスタの制御端子は、前記第１の定電流回路と前記第１のトランジスタとが接続されたノードに接続され、
   前記第２のトランジスタと前記第４のトランジスタとが接続されたノードが出力端子に接続されている
   カレントミラー回路。
2. 請求項１に記載のカレントミラー回路において、
   前記第１の定電流と前記第２の定電流との間の比は、前記第１のトランジスタと前記第２のトランジスタとの間のサイズの比に等しい
   カレントミラー回路。
3. 請求項１に記載のカレントミラー回路において、
   前記第４のトランジスタに流れる電流は、前記第２のトランジスタに流れる電流以上である
   カレントミラー回路。
4. 請求項１に記載のカレントミラー回路において、
   前記第１の定電流と前記第２の定電流とは等しい
   カレントミラー回路。
5. 請求項４に記載のカレントミラー回路において、
   前記第３のトランジスタと前記第４のトランジスタとの間のサイズの比は１：２である
   カレントミラー回路。

Images