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JP2010016180A - 半導体装置 - Google Patents

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Abstract

【課題】スイッチング素子において、製造ばらつきに対して所望のサステイン耐量を確保できる半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板１００上に形成された第２導電型の第１拡散領域１０１と、第１拡散領域１０１上に形成された第２拡散領域１０８と、半導体基板１００上で第２拡散領域１０８から所定の間隔離れた第２導電型の第３拡散領域１０３と、半導体基板１００上に、第３拡散領域１０３に隣接し且つ第３拡散領域１０３と電気的に接続された第１導電型の第４拡散領域１０６と、第１拡散領域１０１と第３拡散領域１０３との間の部分上に、絶縁膜１０４及びその上のゲート電極１０５とを備える。第１拡散領域１０１の不純物濃度は、第２拡散領域１０８に電圧を印加した際に、第１拡散領域１０１と半導体基板１００との接合面から拡張する空乏層が第１拡散領域１０１の主たる部分全般に形成される濃度より高い濃度である。
【選択図】図１

Description

本発明は半導体装置に関し、特に、高耐圧半導体スイッチング素子と、その制御回路及び保護回路とが同一の基板上に形成された半導体装置に関する。
電力変換機器、電力制御機器等に用いられる電力用半導体装置において、電流のオン・オフを切り換えるための高耐圧パワートランジスタ等のスイッチング素子と、制御回路及び保護回路とを同一基板上に形成することが行なわれている。これにより、電力用半導体装置の小型・軽量化・高機能化を実現し、オフィス機器、家電製品等の各種電子機器のスイッチング電源分野に広く用いられている。制御回路及び保護回路は、トランジスタ素子等の能動素子と、抵抗素子及び容量素子等とから構成される。
このような電力用半導体装置については、電力損失を極力減少させるため、オン時における電圧降下の少ないことが要望されている。特に高耐圧が要求される分野の場合、ＲＥＳＵＲＦ（REduced SURface Field）構造を利用したトランジスタ等が適している。
以下、従来例として、特許文献１に示すＲＥＳＵＲＦ構造を利用したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）の構成及び動作を説明する。
図１０は、半導体基板上に形成されたＲＥＳＵＲＦＭＯＳＦＥＴの断面構成を示している。
図１０に示すように、半導体装置２１０は、第１導電型のシリコン（Ｓｉ）からなる半導体基板２００を用いて形成されている。
半導体基板２００上には第２導電型の延長ドレイン領域２０１が形成され、該延長ドレイン領域２０１の表面部には、第２導電型のドレイン領域２０２が形成されている。
また、半導体基板２００の表面部において、ドレイン領域２０２との間に延長ドレイン領域２０１を介在させると共に、ドレイン領域２０２から所定の間隔を開けて、第２導電型のソース領域２０３が形成されている。
ドレイン領域２０２と、ソース領域２０３との間に位置する部分の延長ドレイン領域２０１内において、その表面部に、半導体基板２００と電気的に接続された第１導電型の埋め込み領域２０４が形成されている。
また、半導体基板２００の表面部に、ソース領域２０３に対して隣接し且つ電気的に接続された第１導電型のコンタクト領域２０５が形成されている。更に、半導体基板２００の表面部に、ソース領域２０３及びコンタクト領域２０５を囲むと共に、延長ドレイン領域２０１と隣接する第１導電型のウェル領域２０６が形成されている。
また、延長ドレイン領域２０１とソース領域２０３との間の部分のウェル領域２０６上に、シリコン酸化膜からなる絶縁膜２０７が形成され、更にその上に、ポリシリコンからなるゲート電極２０８が形成されている。
以上のように構成された半導体装置２１０において、ドレイン領域２０２とソース領域２０３との間に電圧を印加した状態とし、また、ゲート電極２０８とソース領域２０３との間に、ゲート電極２０８が高電位となるように規定電圧以上の電圧を印加する。このようにすると、ウェル領域２０６におけるゲート電極２０８の直下の領域に強反転状態のチャネルが形成され、該チャネルを通じてドレイン領域２０２とソース領域２０３との間に電流が流れる。以下、このように電流が流れる状態をオン状態と呼ぶ。
また、半導体装置２１０において、ゲート電極２０８とソース領域２０３との間に印加する電圧を前記の規定電圧よりも低くすると、チャネルが消失し、ウェル領域２０６と延長ドレイン領域２０１との間に逆バイアス電圧が印加される。この結果、ウェル領域２０６と延長ドレイン領域２０１との間にｐｎ接合が形成され、ドレイン領域２０２とソース領域２０３との間に電流は流れない。以下、このように電流が流れない状態をオフ状態と呼ぶ。
ここで、図１０に示す半導体装置２１０の場合、ソース領域２０３とドレイン領域２０２との間に位置する部分の延長ドレイン領域２０１内に埋め込み領域２０４が形成されている。このため、ドレイン領域２０２とソース領域２０３との間に高電圧が印加された場合、延長ドレイン領域２０１と半導体基板２００との接合面に空乏層が形成されるのに加え、埋め込み領域２０４と延長ドレイン領域２０１との接合面からも同時に空乏層が形成される。
従って、図１０に示す構造を用いると、埋め込み領域２０４を設けない構造に比べ、延長ドレイン領域２０１の不純物濃度を高くした場合にも延長ドレイン領域２０１における空乏層を維持することができる。このような空乏層により、ドレイン領域２０２とソース領域２０３との間の電位差を負担することができる。
このように、図１０に示すＲＥＳＵＲＦＭＯＳＦＥＴ構造の半導体基板２００は、高耐圧を維持しながら、延長ドレイン領域２０１の不純物濃度を高めることによりドレイン領域２０２とソース領域２０３との間の電気抵抗（オン抵抗）を低減することができる。
特許２５２９７１７号
しかしながら、図１０に示す従来の半導体装置２１０において、サステイン耐量が大幅に低いものが発生することがある。よって、これを解決することが課題となっている。
このような課題に鑑みて、本発明は、電力用半導体装置において、所望の耐圧とサステイン耐量とを共に確保できる半導体装置を提供することを目的とする。
前記の目的を達成するため、本願発明者等はサステイン耐量が低下する原因について検討した。
まず、図１１に、本願発明者等の調査による埋め込み領域２０４を含むドレイン領域２０２の電気伝導率と耐圧との関係（実線）、及び、該電気伝導率と半導体装置２１０のサステイン耐量との関係（破線）を示す。サステイン耐量とは、半導体装置２１０において、オン状態とオフ状態との切り替え時に発生するサージ電圧に対する耐量のことである。
また、ここで言う電気伝導率とは、下記の関係式により定義されるものであり、延長ドレイン領域２０１の不純物濃度と、埋め込み領域２０４の不純物濃度との比率を示す指標である。
電気伝導率σ＝１×１０3 ×（１／RSed - ３／RSb） [μＳ（マイクロジーメンス）]
RSed：埋め込み領域２０４を含む延長ドレイン領域２０１のシート抵抗
RSb ：埋め込み領域２０４のシート抵抗
図１１に示すように、従来例に示す半導体装置２１０の耐圧は、延長ドレイン領域２０１の電気伝導率に依存している。また、該耐圧は、ある所定の値の電気伝導率に対して最大となり、それを外れると低下する。
ここで、電気伝導率は、先に示した通り延長ドレイン領域２０１及び埋め込み領域２０４のシート抵抗によって定義される指標である。
従って、図１１に示す電気伝導率と耐圧との関係は、延長ドレイン領域２０１及び埋め込み領域２０４の不純物濃度が所定の値から外れると耐圧が低下することを示す。このため、従来例である半導体装置２０１の場合、延長ドレイン領域２０１及び埋め込み領域２０４の不純物濃度は、半導体装置２１０の耐圧が最大になるように調整されている。
これに対し、電気伝導率に対するサステイン耐量の関係を本願発明者等が詳細に調査したところ、耐圧が最大となる前記所定の電気伝導率を境界として、これよりも電気伝導率が低くなると、半導体装置２１０のサステイン耐量は大幅に低下することがわかった。これは、図１１にも示されている。
このことは、延長ドレイン領域２０１又は埋め込み領域２０４のシート抵抗がばらついた場合、つまり、延長ドレイン領域２０１又は埋め込み領域２０４の不純物濃度がばらついた場合に、サステイン耐量が大幅に低下するおそれがあることを示している。
以上の知見に基づき、本発明に係る半導体装置は、第１導電型の半導体基板の上に形成された第２導電型の第１拡散領域と、第１拡散領域の表面部に形成された第２拡散領域と、半導体基板の表面部において、第２拡散領域との間に第１拡散領域が介在するように、第２拡散領域から所定の間隔だけ離れた位置に形成された第２導電型の第３拡散領域と、半導体基板の表面部において、第３拡散領域に隣接して形成され且つ第３拡散領域と電気的に接続された第１導電型の第４拡散領域と、第１拡散領域と第３拡散領域との間の部分の上に、絶縁膜を介して形成されたゲート電極とを備え、第１拡散領域の不純物濃度は、所定の濃度に設定されており、所定の濃度は、第２拡散領域に電圧を印加した際に、第１拡散領域と半導体基板との接合面から拡張する空乏層が第１拡散領域の主たる部分全般に形成される濃度よりも高い濃度である。
本発明に係る半導体装置によると、以下に説明する通り、高耐圧を維持すると共に、第１拡散領域における不純物濃度のばらつきに起因するサステイン耐量の低下を抑制することができる。
従来、第１拡散領域の不純物濃度は、第１拡散領域と半導体基板との接合面から拡張する空乏層が第１拡散領域の主たる部分全般に形成される濃度として規定されていた。これは、半導体装置がオフである状態において第２拡散領域に所定の電圧を印加したとき、第１拡散領域内が空乏化されることにより第１拡散領域内の電子及び正孔が除かれ、半導体装置の耐圧が最大になるように設定される濃度である。しかし、このような従来の濃度に設定されている場合、本願発明者らによる新たな知見として図１１に示す通り、濃度のばらつきが生じるとサステイン耐量が大きく低下することがある。
これに対し、本発明の半導体装置の場合、第１拡散領域の不純物濃度を従来よりも高い濃度に設定している。これにより、第１拡散領域の不純物濃度にばらつきが生じたとしても、サステイン耐量の不純物濃度に対する依存性が比較的小さい範囲に不純物濃度を維持することができ、サステイン耐量の大幅な低下を防ぐことができる。
尚、所定の濃度は、半導体装置の耐圧が最大になる濃度よりも高い濃度であることが好ましい。
前記の通り、半導体装置の耐圧が最大になる濃度付近では、濃度のばらつきによりサステイン耐量が大幅に低下することがある。よって、このような濃度よりも高い濃度範囲に第１拡散領域の不純物濃度を設定するのがよい。
また、所定の濃度は、第１拡散領域の不純物濃度の変化に対する半導体装置のサステイン耐量の変化量が小さくなる濃度よりも高い濃度であることが好ましい。
前記の通り、本願発明者等は、第１拡散領域の不純物濃度として従来設定されていた濃度の付近において、不純物濃度の変化に対するサステイン耐量の変化が相対的に大きい領域と、それに比べてサステイン耐量の変化量が小さい領域とが存在することを見出した。そこで、そのような２つの領域の境界となる不純物濃度よりも高い濃度範囲に第１拡散領域の不純物濃度を設定する。これにより、不純物濃度の低下によるサステイン耐量の大幅な低下を抑制することができる。
以上のような本発明の半導体装置は、ＲＥＳＵＲＦ構造を利用した半導体装置全般に利用することができる。その例として、以下にはＭＯＳトランジスタ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を挙げる。
つまり、本発明の半導体装置において、第１拡散領域を延長ドレイン領域とし、第２拡散領域を第２導電型のドレイン領域とし、第３拡散領域をソース領域とし、第４拡散領域をコンタクト領域とするＭＯＳトランジスタが構成されていることが好ましい。
このようなＭＯＳトランジスタは、延長ドレイン領域の不純物濃度を従来規定されていた濃度よりも高く設定されている。これにより、サステイン耐量に関して、延長ドレイン領域における不純物濃度のばらつきの許容範囲が大きくなっている。つまり、ＭＯＳトランジスタを備える半導体装置において、高耐圧を維持しながらサステイン耐量についても確保することができる。
また、本発明の半導体装置において、第１拡散領域をベース領域とし、第２拡散領域を第１導電型のコレクタ領域とし、第３拡散領域をエミッタ領域とし、第４拡散領域をコンタクト領域とする絶縁ゲートバイポーラトランジスタが構成されていることが好ましい。
このようなＩＧＢＴは、ベース領域の不純物濃度を従来規定されていた濃度よりも高く設定されている。これにより、サステイン耐量に関して、ベース領域における不純物濃度のばらつきの許容範囲が大きくなっている。つまり、ＩＧＢＴを備える半導体装置において、高耐圧を維持しながらサステイン耐量についても確保することができる。
また、本発明の半導体装置において、第１拡散領域をベース／延長ドレイン領域とし、第２拡散領域を第１導電型のコレクタ領域と第２導電型のドレイン領域とからなるコレクタ／ドレイン領域とし、第３拡散領域をエミッタ／ソース領域とし、第４拡散領域をコンタクト領域として、ＭＯＳトランジスタと絶縁ゲートバイポーラトランジスタとが共に構成されていることが好ましい。
このように、第２拡散領域の構造を、第１導電型の領域と第２導電型の領域とを有し且つ互いに電気的に接続されている構造とすることにより、前記のＭＯＳトランジスタと前記のＩＧＢＴとを一つの半導体装置に共存させることができる。
本発明の技術分野である高耐圧半導体スイッチング素子において、一般に、動作時に生じる電力損失の軽減が求められる。これに関し、ＭＯＳトランジスタを用いる場合、ＭＯＳトランジスタは動作時の電気抵抗が大きいことから、ＩＧＢＴを用いる場合に比べてオン状態における電力損失が大きくなってしまう。また、ＩＧＢＴを用いる場合、ＭＯＳトランジスタを用いる場合に比べてオン状態とオフ状態とを切り替える際の電力損失が大きくなってしまう。
以上に対し、ＭＯＳトランジスタとＩＧＢＴとを一つの半導体装置に混載させた構造とすると、通常の動作時には電気抵抗の低いＩＧＢＴを利用し、また、オン状態とオフ状態との切り替えの際には、このような切り替え時の電気損失に関して有利なＭＯＳトランジスタを利用することができる。このため、ＭＯＳトランジスタ又はＩＧＢＴのいずれか一方のみを有する構造に比べて、これらの両方を共存させた構造とすることにより、電力損失を低減することができる。
また、第１拡散領域の電気伝導率が、１８０μＳ以上で且つ２１０μＳ以下であることが好ましい。
第１拡散領域の電気伝導率は第１拡散領域の不純物濃度に依存する。本発明の半導体装置における第１拡散領域の電気伝導率がこのような範囲の値となる不純物濃度に設定すると、不純物濃度のばらつきによるサステイン耐量の大幅な低下を抑制し、且つ、従来よりも不純物濃度を高くしたことによる体圧の低下を最小限に抑制することができる。
また、第１拡散領域内に、少なくとも一つの第１導電型の埋め込み領域が配置されていることが好ましい。
このようにすると、第１拡散領域と半導体基板との接合面に加えて、第１拡散領域と埋め込み領域との接合面からも空乏層が拡張する。このため、第１拡散領域の不純物濃度を高くしても、第１拡散領域の空乏化を確実に行なうことができる。特に、第１拡散領域の主たる部分全般の空乏化を行なうことができる。このため、高耐圧を意地死活動作時の電気抵抗を低減することができる。
また、埋込領域は、半導体基板の深さ方向に互いに間隔をおいて複数配置されていることが好ましい。
このようにすると、埋め込み層を設けることによる前記の効果をより顕著に得ることができる。
また、埋込領域を含む前記第１拡散領域の電気伝導率が、１８０μＳ以上で且つ２１０μＳ以下であることが好ましい。
埋め込み層のシート抵抗と第１拡散領域のシート抵抗とに応じて決まる電気伝導率について、このような範囲となっていると、不純物濃度のばらつきによるサステイン耐量の大幅な低下を抑制し、且つ、従来よりも不純物濃度を高くしたことによる体圧の低下を抑制することができる。
本発明の半導体装置によると、第１拡散領域の不純物濃度を第１拡散領域と半導体基板との接合面から拡張する空乏層が第１拡散領域の主たる部分全般に形成されるように規定される濃度、つまり、半導体装置の耐圧が最大になるように設定される濃度よりも濃く設定することにより、第１拡散領域の不純物濃度が製造上ばらついても、所望のサステイン耐量を確保することができる。
（第１の実施形態）
以下に、第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本発明に係る半導体装置１５０、より具体的には半導体基板上に形成されたＲＥＳＵＲＦＭＯＳＦＥＴ構造の断面を模式的に示す図である。
図１に示すように、本実施形態の半導体装置１５０は、不純物濃度が１×１０14ｃｍ-3から１×１０17ｃｍ-3程度のＰ型シリコン（Ｓｉ）からなる半導体基板１００を用いて形成されている。
半導体基板１００の表面部に、Ｎ型延長ドレイン領域１０１と、不純物濃度が１×１０16ｃｍ-3から１×１０17ｃｍ-3程度であるＰ型ウェル領域１０２とが形成されている。
Ｐ型ウェル領域１０２の表面部の一部には、高不純物濃度のＮ型ソース領域１０３が形成されている。Ｎ型延長ドレイン領域１０１とＮ型ソース領域１０３とに挟まれた部分のＰ型ウェル領域１０２の表面上には、酸化シリコン（ＳｉＯ2 ）からなるゲート酸化膜１０４を介してポリシリコンからなるゲート電極１０５が形成されている。
Ｐ型ウェル領域１０２の表面部には、Ｐ型ウェル領域１０２よりも不純物濃度が高い高不純物濃度のＰ型コンタクト領域１０６が形成されている。Ｐ型コンタクト領域１０６及びＮ型ソース領域１０３の表面部には、ＡｌＳｉＣｕ等のアルミニウム合金からなるソース電極１０７が形成されている。ソース電極１０７は、Ｐ型コンタクト領域１０６及びＮ型ソース領域１０３に対して電気的に共通に接続されている。
また、Ｎ型延長ドレイン領域１０１の表面部には、Ｎ型延長ドレイン領域１０１よりも不純物濃度が高い高不純物濃度のＮ型ドレイン領域１０８が形成されている。Ｎ型ドレイン領域１０８は、ゲート電極１０５を挟んでＮ型ソース領域１０３とは反対側に位置する。更に、Ｎ型ドレイン領域１０８上には、ＡｌＳｉＣｕ等のアルミニウム合金からなるドレイン電極１０９が形成され、Ｎ型ドレイン領域１０８と電気的に接続されている。
更に、Ｎ型延長ドレイン領域１０１及びＰ型ウェル領域１０２の表面部には、半導体基板１００上に形成されたトランジスタを分離するための酸化シリコンからなる分離層１１０ａ及び１１０ｂ（これらを合わせて分離層１１０と呼ぶ場合がある）が形成されている。
Ｎ型ソース領域１０３、ゲート電極１０５、Ｐ型コンタクト領域１０６、分離層１１０等を覆うように、酸化シリコンとＢＰＳＧとの積層構造を有する層間絶縁膜１１１が形成されている。該層間絶縁膜１１１により、ゲート電極１０５、ソース電極１０７、ドレイン電極１０９は互いに電気的に分離されている。ゲート電極１０５及びソース電極１０７は、層間絶縁膜１１１を貫通している。
層間絶縁膜１１１上には、ゲート電極１０５とソース電極１０７を覆うように、窒化シリコン（ＳｉＮ）からなる保護膜１１２が形成されている。
ここで、図１０に示すような従来のＲＥＳＵＲＦ構造を有するＭＯＳトランジスタの場合、延長ドレイン領域２０１の不純物濃度は、延長ドレイン領域２０１と半導体基板２００との接合面から拡張する空乏層が、延長ドレイン領域２０１の主たる部分全般に形成される濃度として規定されていた。このような濃度とした場合に、半導体装置の耐圧が最大となるためである。
これに対し、本実施形態の半導体装置１５０の場合、Ｎ型延長ドレイン領域１０１の不純物濃度は、半導体装置の耐圧が最大となる前記の不純物濃度よりも高い濃度に設定している。具体的には、本実施形態の場合、Ｎ型延長ドレイン領域１０１の不純物濃度は０．５〜１．０×１０16ｃｍ-3程度に設定されている。尚、従来の半導体装置の場合、延長ドレイン領域の不純物濃度は例えば０．２〜０．４×１０16ｃｍ-3の範囲としていた。
図２及び図３に、半導体装置１５０のＮ型延長ドレイン領域１０１における電気伝導率とサステイン耐量の関係及び電気伝導率と耐圧との関係を順に示す。尚、従来技術においても説明した通り、電気伝導率はＮ型延長ドレイン領域１０１のシート抵抗により決定される値であり、Ｎ型延長ドレイン領域１０１における不純物濃度を示す指標となる。
また、図２及び３に示す実線の領域は、本実施形態におけるＮ型延長ドレイン領域１０１の不純物濃度に対応する電気伝導率の範囲を示す。ここでは、１８０μＳ以上で且つ２１０μＳ以下の範囲である。これに対し、破線の範囲は、従来使用されてきた不純物濃度に対応する電気伝導率の範囲を示している。
図２に示す通り、従来の濃度範囲とした場合、製造上のばらつき等によってＮ型延長ドレイン領域１０１の電気伝導率が変動すると、サステイン耐量が大幅に低下することがある。つまり、従来の濃度範囲において、サステイン耐量は変動が大きい。
これに対し、本実施形態にて設定している濃度範囲の場合、Ｎ型延長ドレイン領域１０１における不純物濃度がばらつき、電気伝導率が変動したとしても、サステイン耐量が大幅に低下することはない。これは、所定の値を境界として、不純物濃度の変化に対するサステイン耐量の変化が相対的に大きい領域と、それに比べてサステイン耐量の変化量が小さい領域とが存在する点に着目し、サステイン耐量の変化量が比較的小さい範囲に濃度範囲を設定しているからである。この結果、不純物濃度のばらつきに関わらず、高耐圧を維持し且つ所望のサステイン耐量を確保することが可能になる。
更に、図３に示す通り、Ｎ型延長ドレイン領域１０１の不純物濃度を前記の範囲の値とすることにより、Ｎ型延長ドレイン領域１０１の不純物濃度を高めたことによる耐圧低下を最小限に抑えることができる。
以上のように、本実施形態の半導体装置１５０によると、Ｎ型延長ドレイン領域１０１の不純物濃度にばらつきが生じたとしても、高耐圧を維持し、且つ、所望のサステイン容量を確保することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置１５１の断面構成を模式的に示す図である。半導体装置１５１は、半導体基板上に形成された横型構造のＩＧＢＴである。
図４に示す通り、半導体装置１５１は、図１の半導体装置１５０と類似した構造を有する。よって、以下には相違点を詳しく説明し、同じ構成要素には図１と同じ符号を付すことにより詳しい説明を省略する。
まず、図４において、Ｎ型延長ドレイン領域１０１の表面部には、図１におけるＮ型ドレイン領域１０８に変えて、Ｎ型延長ドレイン領域１０１よりも不純物濃度が高い高不純物濃度のＰ型コレクタ領域１１５が形成されている。Ｐ型コレクタ領域１１５上には、図１におけるドレイン電極１０９に代えて、ＡｌＳｉＣｕ等のアルミニウム合金からなるコレクタ電極１１６が形成されている。
また、図１におけるＮ型ソース領域１０３及びソース電極１０７に対し、これらと同じ構成部材を、図４の半導体装置１５１においては、順にエミッタ領域１１３及びエミッタ電極１１４と呼ぶ。つまり、名称だけが異なる。
半導体装置１５１の場合、オン状態において、エミッタ領域１１３からＮ型延長ドレイン領域１０１に向かって電子電流が流れ、該電流がＰ型コンタクト領域１０６、Ｎ型延長ドレイン領域１０１及びＰ型コレクタ領域１１５により構成されるｐｎｐトランジスタのベース電流となる。ベース電流が流れると、Ｐ型コレクタ領域１１５からＮ型延長ドレイン領域１０１に対し、大量の正孔が注入される。この結果、電荷中性条件を満足するために、電子もエミッタ領域１１３からＮ型延長ドレイン領域１０１内に注入される。よって、Ｎ型延長ドレイン領域１０１内における電子濃度及び正孔濃度は共に増加し、Ｐ型コレクタ領域１１５とエミッタ領域１１３との間のオン抵抗は大幅に低下する。
Ｎ型延長ドレイン領域１０１の不純物濃度を従来よりも高い濃度範囲に設定することにより、サステイン容量の低下を避けるという点については、第１の実施形態の場合と同様である。
以上のようにして、横型構造のＩＧＢＴである本実施形態の半導体装置１５１においても、高耐圧且つ所望のサステイン容量を確保することができると共に、第１の実施形態に係る半導体装置１５０に比べてオン抵抗を更に低減することができる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。図５〜図７は、本実施形態における半導体装置１５２の構造を示す図である。半導体装置１５２は、同一の半導体基板上に、図６に模式的な断面を示す横型構造のＭＯＳトランジスタと、図７に模式的な断面を示す横型構造のＩＧＢＴとを、図５に示す平面図のように交互に並べて共存させた構造を有する。尚、図５におけるVI-VI'線による断面が図６に、VII-VII'線による断面が図７に示されている。
ここで、図６に示すＭＯＳトランジスタの構造は、図１に示す第１の実施形態の半導体装置１５０の構造と同様であり、図７に示すＩＧＢＴの構造は、図４に示す第２の実施形態の半導体装置１５１の構造と同様である。
但し、図１におけるＮ型ソース領域１０３及び図４におけるエミッタ領域１１３について、本実施形態では、交互に並ぶＭＯＳトランジスタ及びＩＧＢＴに亘って形成されたエミッタ／ソース領域１１７となっている。エミッタ／ソース領域１１７及びＰ型コンタクト領域１０６上に共通して接続された電極として、ソース電極１０７及びエミッタ電極１１４に代えて、エミッタ／ソース電極１１８が設けられている。
また、Ｎ型延長ドレイン領域１０１よりも不純物濃度が高い高不純物濃度のＮ型ドレイン領域１０８と、Ｐ型コレクタ領域１１５とについては、それぞれ図１と図４とに示すものと同様である。但し、図５に示す通り、本実施形態の半導体装置１５２においてＮ型ドレイン領域１０８とＰ型コレクタ領域１１５とは半導体基板１００の主面方向に交互に並んで配置されており、これらを互いに電気的に接続させるようにコレクタ／ドレイン電極１１９が形成されている。該コレクタ／ドレイン電極１１９は、ＡｌＳｉＣｕ等のアルミニウム合金からなる。
以上に述べた以外の構成要素については、図５〜図７において、図１及び４と同じ符号を付すことにより詳しい説明を省略する。
図５〜図７に示す通り、本実施形態の半導体装置１５２では、Ｎ型延長ドレイン領域１０１の表面部に、Ｎ型ドレイン領域１０８とＰ型コレクタ領域１１５とがコレクタ／ドレイン電極１１９によって電気的に接続された状態に形成されている。このようにして、ＲＥＳＵＲＦ構造を有するＭＯＳトランジスタとＩＧＢＴとの２つのトランジスタが電気的に並列接続された状態に搭載されている。
このため、半導体装置１５２は、通常のオン状態においては導通時電力損失に関して有利なＩＧＢＴを利用すると共に、オン状態とオフ状態との切り替えの際には、切り替え時の電力損失に関して有利なＭＯＳトランジスタを選択的に利用することができる。
従って、本実施形態の半導体装置１５２を用いると、第１の実施形態の半導体装置１５０及び第２の実施形態の半導体装置１５１のいずれに比べても、電力損失を低減することができる。
また、Ｎ型延長ドレイン領域１０１の不純物濃度を従来よりも高い濃度範囲に設定することにより、サステイン容量の低下を避けるという点については、第１の実施形態の場合と同様である。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。図８は、本実施形態の半導体装置１５３の断面構造を模式的に示す図である。
図８に示す半導体装置１５３は、図１に示す第１の実施形態の半導体装置１５０に対し、Ｎ型延長ドレイン領域１０１の表面部に形成されたＰ型埋め込み領域１２０を追加した構造である。Ｐ型埋め込み領域１２０は、厚さが１．０μｍ程度であり且つ不純物濃度が１×１０16ｃｍ-3から１×１０17ｃｍ-3程度である。更に、Ｐ型埋め込み領域１２０は、半導体基板１００と電気的に接続されており、基板面に対してほぼ並行に延びるように形成されている。
他の構成要素については、図１に示すものと同様であるから、同じ符号を用いることにより、詳しい説明を省略する。更に、
Ｎ型延長ドレイン領域１０１の表面部にＰ型埋め込み領域１２０を備えることにより、図８の半導体装置１５３によると、オフ状態においてドレイン電極１０９とソース電極１０７との間に高電圧が加えられた場合、Ｎ型延長ドレイン領域１０１と半導体基板１００との接合面に加え、Ｎ型延長ドレイン領域１０１とＰ型埋め込み領域１２０との接合面からも空乏層が拡張する。このため、Ｎ型延長ドレイン領域１０１の不純物濃度を高くしてもＮ型延長ドレイン領域１０１の全体を空乏化させることができ、ドレイン電極１０９とソース電極１０７との間の電位差を前記の空乏層により負担することができる。
従って、本実施形態の半導体装置１５３は、第１の実施形態の半導体装置１５０に比べてＮ型延長ドレイン領域１０１の不純物濃度を高めることができ、これにより動作時の電気抵抗を低減することができる。
尚、本実施形態の変形例として、図９に示すように、Ｎ型延長ドレイン領域１０１の表面部に代えて、表面から所定の深さの位置にＰ型埋め込み領域１２０を形成することもできる。このようにすると、Ｎ型延長ドレイン領域１０１とＰ型埋め込み領域１２０との接合面の面積が増加する。このため、オフ状態においてドレイン電極１０９とソース電極１０７との間に高電圧が加えられた場合に、前記接合面からの空乏層がより拡張されやすくなる。この結果として、図９に示す半導体装置１５３ａは、図８に示す半導体装置１５３に比べて更にＮ型延長ドレイン領域１０１の不純物濃度を高くすることができ、より電気抵抗を低減することができる。
更に、Ｎ型延長ドレイン領域１０１内に、半導体基板１００と電気的に接続されたＰ型埋め込み領域１２０を、互いに所定の間隔をおいて複数形成しても良い。このようにすると、更にＮ型延長ドレイン領域１０１の不純物濃度を高くすることができ、電気抵抗を更に低減することができる。
また、本実施形態において、例えばＰ型埋め込み領域１２０の不純物濃度が３．０×１０16ｃｍ-3である場合、Ｎ型延長ドレイン領域１０１の不純物濃度は、２．０×１０16ｃｍ-3以上で且つ２．１×１０16ｃｍ-3以下であることが好ましい。このようにすると、Ｎ型延長ドレイン領域１０１の電気伝導率を１８０μＳから２１０μＳの範囲に設定することができる。尚、従来の同様の構造の半導体装置の場合には、Ｎ型延長ドレイン領域の不純物濃度を２．３〜２．５×１０16ｃｍ-3の範囲としていた。
従って、図２及び図３に示すように、Ｎ型延長ドレイン領域１０１の不純物濃度を所定の濃度よりも高くしたことによる半導体装置の耐圧低下を最小限に抑えることができる。
また、本実施形態においては、第１の実施形態に係る半導体装置１５０に対してＰ型埋め込み領域１２０を追加した場合を説明した。しかし、第２の実施形態の半導体装置１５１等についても、Ｎ型延長ドレイン領域１０１内にＰ型埋め込み領域１２０を形成することにより同様の効果を実現することができる。
本発明の半導体装置は、製造時におけるばらつきに対する許容範囲を広げ、高耐圧半導体スイッチング素子の高耐圧を維持しつつ、所望のサステイン耐量を確保することができるため、スイッチング電源装置等に有用である。
図１は、本発明の第１の実施形態に係る半導体装置を示す模式的な構成断面図である。 図２は、本発明の第１の実施形態に係る半導体装置の延長ドレイン領域における電気伝導率とサステイン耐量との関係を示す図である。 図３は、本発明の第１の実施形態に係る半導体装置の延長ドレイン領域における電気伝導率と耐圧との関係を示す図である。 図４は、本発明の第２の実施形態に係る半導体装置を示す模式的な構成断面図である。 図５は、本発明の第３の実施形態に係る半導体装置を示す模式的な平面図である。 図６は、本発明の第３の実施形態に係る半導体装置を示す模式的な断面図であり、図５におけるVI-VI'線による断面を示す。 図７は、本発明の第３の実施形態に係る半導体装置を示す模式的な断面図であり、図５におけるVII-VII'線による断面を示す。 図８は、本発明の第４の実施形態４に係る半導体装置を示す模式的な断面図である。 図９は、本発明の第４の実施形態の変形例に係る半導体装置を示す模式的な断面図である。 図１０は、従来例に係る半導体装置を示す模式的な断面図である。 図１１は、従来例に係る半導体装置の延長ドレイン領域における電気伝導率と、耐圧及びサステイン耐量のそれぞれとの関係を示す図である。
符号の説明
１００ 半導体基板
１０１ 延長ドレイン領域
１０２ Ｐ型ウェル領域
１０３ Ｎ型ソース領域
１０４ ゲート酸化膜
１０５ ゲート電極
１０６ Ｐ型コンタクト領域
１０７ ソース電極
１０８ Ｎ型ドレイン領域
１０９ ドレイン電極
１１０ 分離層
１１０ａ 分離層
１１１ 層間絶縁膜
１１２ 保護膜
１１３ エミッタ領域
１１４ エミッタ電極
１１５ Ｐ型コレクタ領域
１１６ コレクタ電極
１１７ エミッタ／ソース領域
１１８ エミッタ／ソース電極
１１９ コレクタ／ドレイン電極
１２０ Ｐ型埋め込み領域
１５０ 半導体装置
１５１ 半導体装置
１５２ 半導体装置
１５３ 半導体装置
１５３ａ 半導体装置

Claims (10)

  1. 第１導電型の半導体基板の上に形成された第２導電型の第１拡散領域と、
    前記第１拡散領域の表面部に形成された第２拡散領域と、
    前記半導体基板の表面部において、前記第２拡散領域との間に前記第１拡散領域が介在するように、前記第２拡散領域から所定の間隔だけ離れた位置に形成された第２導電型の第３拡散領域と、
    前記半導体基板の表面部において、前記第３拡散領域に隣接して形成され且つ前記第３拡散領域と電気的に接続された第１導電型の第４拡散領域と、
    前記第１拡散領域と前記第３拡散領域との間の部分の上に、絶縁膜を介して形成されたゲート電極とを備え、
    前記第１拡散領域の不純物濃度は、所定の濃度に設定されており、
    前記所定の濃度は、前記第２拡散領域に電圧を印加した際に、前記第１拡散領域と前記半導体基板との接合面から拡張する空乏層が前記第１拡散領域の主たる部分全般に形成される濃度よりも高い濃度であることを特徴とする半導体装置。
  2. 請求項１において、
    前記所定の濃度は、前記半導体装置の耐圧が最大になる濃度よりも高い濃度であることを特徴とする半導体装置。
  3. 請求項１において、
    前記所定の濃度は、前記第１拡散領域の不純物濃度の変化に対する前記半導体装置のサステイン耐量の変化量が小さくなる濃度よりも高い濃度であることを特徴とする半導体装置。
  4. 請求項１〜３のいずれか一つにおいて、
    前記第１拡散領域を延長ドレイン領域とし、
    前記第２拡散領域を第２導電型のドレイン領域とし、
    前記第３拡散領域をソース領域とし、
    前記第４拡散領域をコンタクト領域とするＭＯＳトランジスタが構成されていることを特徴とする半導体装置。
  5. 請求項１〜３のいずれか一つにおいて、
    前記第１拡散領域をベース領域とし、
    前記第２拡散領域を第１導電型のコレクタ領域とし、
    前記第３拡散領域をエミッタ領域とし、
    前記第４拡散領域をコンタクト領域とする絶縁ゲートバイポーラトランジスタが構成されていることを特徴とする半導体装置。
  6. 請求項１〜３のいずれか一つにおいて、
    前記第１拡散領域をベース／延長ドレイン領域とし、
    前記第２拡散領域を第１導電型のコレクタ領域と第２導電型のドレイン領域とからなるコレクタ／ドレイン領域とし、
    前記第３拡散領域をエミッタ／ソース領域とし、
    前記第４拡散領域をコンタクト領域として、ＭＯＳトランジスタと絶縁ゲートバイポーラトランジスタとが共に構成されていることを特徴とする半導体装置。
  7. 請求項１〜６のいずれか一つにおいて、
    前記第１拡散領域の電気伝導率が、１８０μＳ以上で且つ２１０μＳ以下であることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか一つにおいて、
    前記第１拡散領域内に、少なくとも一つの第１導電型の埋め込み領域が配置されていることを特徴とする半導体装置。
  9. 請求項８において、
    前記埋込領域は、前記半導体基板の深さ方向に互いに間隔をおいて複数配置されていることを特徴とする半導体装置。
  10. 請求項８又は９において、
    前記埋込領域を含む前記第１拡散領域の電気伝導率が、１８０μＳ以上で且つ２１０μＳ以下であることを特徴とする半導体装置。
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