Nothing Special   »   [go: up one dir, main page]

JP2010080671A - Electronic element package - Google Patents

Electronic element package Download PDF

Info

Publication number
JP2010080671A
JP2010080671A JP2008247283A JP2008247283A JP2010080671A JP 2010080671 A JP2010080671 A JP 2010080671A JP 2008247283 A JP2008247283 A JP 2008247283A JP 2008247283 A JP2008247283 A JP 2008247283A JP 2010080671 A JP2010080671 A JP 2010080671A
Authority
JP
Japan
Prior art keywords
wiring board
land
electronic element
solder
electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008247283A
Other languages
Japanese (ja)
Inventor
Kenji Sasaoka
賢司 笹岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2008247283A priority Critical patent/JP2010080671A/en
Publication of JP2010080671A publication Critical patent/JP2010080671A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic element package which allows an electronic element to be efficiently structured and laid out together with a peripheral passive element component required for the electronic element. <P>SOLUTION: The electronic element package includes: a first wiring board having a first land; a second wiring board which has a first surface and a second surface opposite to the first surface and has the first surface mounted on the first wiring board via the first land and has a second land provided on the second surface and has a smaller area than the first wiring board; and an electronic element electrically connected to the second wiring board via the second land. The electronic element is an element (for example, a memory element) including a semiconductor integrated circuit chip, and the second wiring board has a passive element component buried just below the electronic element, wherein the passive element component is a bypass capacitor for the electronic element, a damping resistor, a terminal resistor, a pull-up resistor, or a pull-down resistor. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電子素子が配線板に接続された電子素子実装体に係り、特に、電子素子に必要な周辺受動素子部品を含めて効率的な構造および配置を得ることに好適な電子部品実装体に関する。   The present invention relates to an electronic element mounting body in which an electronic element is connected to a wiring board, and more particularly to an electronic component mounting body suitable for obtaining an efficient structure and arrangement including peripheral passive element parts necessary for the electronic element. About.

電子機器を構成する電子回路は、半導体ICのような能動素子と、例えば、電圧や電流の安定化やノイズ低減、あるいは回路定数決定、信号のタイミング調整、特定信号の通過や遮断などの機能を持たせた回路で必要になる抵抗、キャパシタ(コンデンサ)、インダクタのような受動素子とから構成されている。このようなことから、多くの場合、半導体ICが伴われる電源回路や信号回路には、受動素子が半導体ICの周辺部品として外付けされている。   The electronic circuit that constitutes an electronic device has an active element such as a semiconductor IC and functions such as voltage and current stabilization and noise reduction, circuit constant determination, signal timing adjustment, and passage and blocking of a specific signal. It consists of passive elements such as resistors, capacitors (capacitors), and inductors that are necessary for the circuits that are provided. For this reason, in many cases, a passive element is externally attached as a peripheral component of the semiconductor IC in a power supply circuit or a signal circuit accompanied by the semiconductor IC.

近年の電子機器は、高機能、高性能化、大容量高速信号処理化の流れから、各種の機能を制御する多数の半導体ICが組み合わせされてひとつの電子機器として構成されている。これに伴い、上記機能のための受動素子が不可欠となることも多く、さらにその使用数量も非常に多くなる傾向にある。電子回路を構成する電気/電子部品は、一般に、配線板上に平面的に配置され、配線板の回路パターンを介して相互に接続されることで所望の機能を発現している。   In recent years, electronic devices are configured as a single electronic device by combining a large number of semiconductor ICs that control various functions in accordance with the trend of high functionality, high performance, and large-capacity high-speed signal processing. Along with this, passive elements for the above functions are often indispensable, and the amount of use tends to be very large. In general, electrical / electronic components constituting an electronic circuit are arranged in a plane on a wiring board and are connected to each other via a circuit pattern of the wiring board to express a desired function.

電子機器の中でもとりわけ携帯電子機器では、上記のような高機能、高性能化と、軽薄短小化とを両立することが要求される。これに対応するように、半導体ICでは、高集積化、パッケージの小型化、端子のエリア配置化などがなされてきた。また、周辺受動素子部品の小型化(1608→1005→0603→0402)や、部品配置の狭小化(部品間0.4mm→0.3mm→0.2mm→0.1mm)というような技術も進展してきた。   Among electronic devices, in particular, portable electronic devices are required to be compatible with the above-described high functions and high performance as well as light and thin. In response to this, semiconductor ICs have been highly integrated, package miniaturized, and terminal areas have been arranged. In addition, technologies such as downsizing of peripheral passive element parts (1608 → 1005 → 0603 → 0402) and narrowing of parts arrangement (0.4 mm → 0.3 mm → 0.2 mm → 0.1 mm between parts) are also progressing. I have done it.

受動素子部品の小型化については、素子自体のコストアップのほかに、これを実装するためにより高精度の実装装置が必要となって、実装設備の新設や更新といった設備投資を原因とするコスト増が発生する。また、半導体ICをより高集積化するには莫大なコストが必要であり、高集積化の速度は、技術的原因も加わって近年、鈍化の傾向にある。補助的には、半導体パッケージを多段スタック実装(チップスタック実装、パッケージオンパッケージ実装)する等の技術が使われている。   For downsizing of passive element parts, in addition to increasing the cost of the element itself, a higher-accuracy mounting device is required to mount it, which increases costs due to capital investment such as new installation or renewal of mounting equipment. Occurs. In addition, enormous costs are required to further increase the integration of semiconductor ICs, and the speed of higher integration has been on the decline in recent years due to technical reasons. Subsidiarily, techniques such as multi-stage stack mounting (chip stack mounting, package on package mounting) of semiconductor packages are used.

半導体ICの高集積化およびそのパッケージング技術を含めた補助技術によりその高密度配置や受動素子部品の小型化が進展しても、配線板上でのこれらの実装状態としては、基本的に、半導体ICとその外付けの多数の受動素子部品とが平面的に配置されている点では違いがない。これにより、電子機器のさらなる小型化、高性能、高機能化のひとつの妨げになっていると考えられる。すなわち、平面的な配置では、配線板の配線パターンを介する結線により、必然的に半導体ICと周辺受動素子部品間の配線長が長くなる傾向がある。よって、例えば、配線長による信号遅延やノイズ発生、クロストーク発生、信号の減衰等の問題が発生する。これにより本来の性能が発揮できない場合も生じる。   Even if the high-density arrangement and the miniaturization of passive component parts have progressed due to the high integration of semiconductor ICs and the auxiliary technology including the packaging technology, as the mounting state on the wiring board, basically, There is no difference in that the semiconductor IC and many external passive component parts are arranged in a plane. This is considered to be one obstacle to further miniaturization, high performance, and high functionality of electronic devices. That is, in the planar arrangement, the wiring length between the semiconductor IC and the peripheral passive element component tends to be inevitably increased due to the connection through the wiring pattern of the wiring board. Therefore, for example, problems such as signal delay, noise generation, crosstalk generation, and signal attenuation due to wiring length occur. As a result, the original performance may not be achieved.

なお、本願で開示する構造についての参考となる先行技術には、下記特許文献1に開示のものがある。この開示内容では、配線板自体が別の配線板に実装される形態について記載はない。
特開2003−197849号公報
In addition, there exists a thing disclosed by the following patent document 1 in the prior art used as the reference about the structure disclosed by this application. In this disclosure, there is no description about a form in which the wiring board itself is mounted on another wiring board.
JP 2003-197849 A

本発明は、上記の事情を考慮してなされたもので、電子素子が配線板に接続された電子素子実装体において、電子素子に必要な周辺受動素子部品を含めて効率的な構造および配置を得ることが可能な電子素子実装体を提供することを目的とする。   The present invention has been made in consideration of the above circumstances, and in an electronic element mounting body in which an electronic element is connected to a wiring board, an efficient structure and arrangement including peripheral passive element parts necessary for the electronic element are provided. An object of the present invention is to provide an electronic element mounting body that can be obtained.

上記の課題を解決するため、本発明の一態様である電子素子実装体は、第1のランドを有する第1の配線板と、第1の面と該第1の面に対向する第2の面とを有し、前記第1の面の側が前記第1のランドを介して前記第1の配線板に実装され、前記第2の面に第2のランドが設けられた、前記第1の配線板より小面積の第2の配線板と、前記第2のランドを介して前記第2の配線板に電気的に接続された電子素子と、を具備し、前記電子素子が、半導体の集積回路チップを備えた素子であり、前記第2の配線板が、前記電子素子の直下の位置に受動素子部品を埋設しており、該受動素子部品が、前記電子素子用のバイパスコンデンサであることを特徴とする。   In order to solve the above-described problem, an electronic device mounting body according to one embodiment of the present invention includes a first wiring board having a first land, a first surface, and a second surface facing the first surface. The first surface is mounted on the first wiring board via the first land, and the second land is provided on the second surface. A second wiring board having a smaller area than the wiring board; and an electronic element electrically connected to the second wiring board via the second land, wherein the electronic element is integrated in a semiconductor. An element including a circuit chip, wherein the second wiring board embeds a passive element component immediately below the electronic element, and the passive element component is a bypass capacitor for the electronic element; It is characterized by.

すなわち、この電子素子実装体は、下から、第1の配線板、これより面積の小さい第2の配線板、集積回路チップを備えた電子素子という3つの構成物を有している。第2の配線板には、電子素子の直下の位置に受動素子部品が埋設されており、この受動素子部品が、電子素子用のバイパスコンデンサとなっている。   In other words, this electronic element mounting body has three components from the bottom: a first wiring board, a second wiring board having a smaller area, and an electronic element including an integrated circuit chip. A passive element component is embedded in the second wiring board at a position directly below the electronic element, and this passive element component is a bypass capacitor for the electronic element.

したがって、本来であれば第1の配線板が担うべき受動素子部品配置の面積負担の相当分が、第2の配線板に移動していることになり、しかもこの受動素子部品は電子素子の直下の位置にある。よって、電子素子に必要な周辺受動素子部品を含めて評価すると、効率的な構造および配置になっている電子素子実装体が得られる。なお、電子素子にバイパスコンデンサはほぼすべての場合で必須の周辺部品であり、これを第1の配線板から別のところに移動できる意義は非常に大きい。   Therefore, a substantial portion of the area burden of the passive element component arrangement that should be assumed by the first wiring board is moved to the second wiring board, and this passive element component is directly under the electronic element. In the position. Therefore, when evaluation including peripheral passive element components necessary for the electronic element is made, an electronic element mounting body having an efficient structure and arrangement can be obtained. The bypass capacitor in the electronic element is an essential peripheral component in almost all cases, and it is very significant that it can be moved from the first wiring board to another place.

また、本発明の別の態様である電子素子実装体は、第1のランドを有する第1の配線板と、第1の面と該第1の面に対向する第2の面とを有し、前記第1の面の側が前記第1のランドを介して前記第1の配線板に実装され、前記第2の面に第2のランドが設けられた、前記第1の配線板より小面積の第2の配線板と、前記第2のランドを介して前記第2の配線板に電気的に接続された電子素子と、を具備し、前記電子素子が、半導体の集積回路チップを備えたメモリ素子であり、前記第2の配線板が、前記電子素子の直下の位置に受動素子部品を埋設しており、該受動素子部品が、前記電子素子用のダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗であることを特徴とする。   An electronic device mounting body according to another aspect of the present invention includes a first wiring board having a first land, a first surface, and a second surface facing the first surface. The first surface side is mounted on the first wiring board via the first land, and the second land is provided on the second surface. The area is smaller than that of the first wiring board. A second wiring board, and an electronic element electrically connected to the second wiring board through the second land, the electronic element comprising a semiconductor integrated circuit chip A memory element, wherein the second wiring board embeds a passive element component immediately below the electronic element, and the passive element component is a damping resistor, termination resistor, or pull-up for the electronic element It is a resistor or a pull-down resistor.

すなわち、この電子素子実装体は、下から、第1の配線板、これより面積の小さい第2の配線板、集積回路チップを備えたメモリ素子という3つの構成物を有している。第2の配線板には、電子素子の直下の位置に受動素子部品が埋設されており、この受動素子部品が、メモリ素子用のダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗となっている。   In other words, this electronic element mounting body has three components from the bottom: a first wiring board, a second wiring board having a smaller area, and a memory element including an integrated circuit chip. A passive element component is embedded in the second wiring board immediately below the electronic element, and this passive element component becomes a damping resistance, a termination resistance, or a pull-up resistance or pull-down resistance for the memory element. Yes.

したがって、本来であれば第1の配線板が担うべき受動素子部品配置の面積負担の相当分が、第2の配線板に移動していることになり、しかもこの受動素子部品はメモリ素子の直下の位置にある。よって、メモリ素子に必要な周辺受動素子部品を含めて評価すると、効率的な構造および配置になっている電子素子実装体が得られる。なお、メモリ素子にダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗は、そのほぼすべての場合で必須の周辺部品であり、これを第1の配線板から別のところに移動できる意義は非常に大きい。   Therefore, a substantial part of the area burden of the passive element component arrangement that should be assumed by the first wiring board is moved to the second wiring board, and this passive element component is directly under the memory element. In the position. Therefore, when evaluation including peripheral passive element components necessary for the memory element is made, an electronic element mounting body having an efficient structure and arrangement can be obtained. Note that a damping resistor, a termination resistor, or a pull-up resistor or a pull-down resistor is an essential peripheral component in almost all cases, and it is very significant that it can be moved from the first wiring board to another location. Big.

本発明によれば、電子素子が配線板に接続された電子素子実装体において、電子素子に必要な周辺受動素子部品を含めて効率的な構造および配置を得ることが可能な電子素子実装体を提供することができる。   According to the present invention, in an electronic element mounting body in which an electronic element is connected to a wiring board, an electronic element mounting body capable of obtaining an efficient structure and arrangement including peripheral passive element parts necessary for the electronic element is provided. Can be provided.

本発明の実施態様として、前記電子素子が、チップスケールパッケージ品である、とすることができる。集積回路チップを備えた電子素子がパッケージ品であれば、例えばはんだにより第2の配線板に接続(表面実装)することが可能であり、特殊な実装設備を要せず量産性に優る。とりわけチップスケールパッケージ品を用いれば、必要な面積をより小さくすることができ、小型化に貢献する。   As an embodiment of the present invention, the electronic device may be a chip scale package product. If the electronic element including the integrated circuit chip is a package product, it can be connected (surface mounted) to the second wiring board by, for example, soldering, and does not require special mounting equipment and is excellent in mass productivity. In particular, if a chip scale package product is used, the required area can be further reduced, contributing to miniaturization.

また、実施態様として、前記電子素子が、前記第2の配線板にフリップ接続されている、とすることもできる。フリップ接続を用いれば、配線長を一層短くすることが可能であり信号の高速化を特に必要とするアプリケーションに向く。   As an embodiment, the electronic element may be flip-connected to the second wiring board. If the flip connection is used, the wiring length can be further shortened, which is suitable for an application that particularly needs to increase the signal speed.

また、実施態様として、前記電子素子が、ボンディングワイヤにより前記第2のランドを介して前記第2の配線板に電気的に接続されている、とすることもできる。この態様では、電子素子と第2の配線板とでひとつの部品になっており、この部品を第1の配線板に実装するとして扱うことができる。   As an embodiment, the electronic element may be electrically connected to the second wiring board through the second land by a bonding wire. In this aspect, the electronic element and the second wiring board form one component, and this component can be handled as being mounted on the first wiring board.

また、実施態様として、前記電子素子が、BGA(ball grid array)パッケージ品である、とすることもできる。集積回路チップを備えた電子素子がパッケージ品であれば、はんだにより第2の配線板に接続(表面実装)することが可能であり、特殊な実装設備を要せず量産性に優る。とりわけBGAパッケージ品を用いれば、その面積に制約が少なく、より多くの品種の電子素子に対応することができる。   As an embodiment, the electronic device may be a BGA (ball grid array) package product. If the electronic element provided with the integrated circuit chip is a package product, it can be connected (surface mounted) to the second wiring board by soldering, and it does not require special mounting equipment and is excellent in mass productivity. In particular, if a BGA package product is used, there are few restrictions on the area, and it is possible to deal with more types of electronic devices.

また、実施態様として、前記第2の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、前記第1の配線板に前記第2の配線板を実装するために前記はんだとは異なる別のはんだが用いられ、前記はんだの融点が、前記別のはんだの融点より高い、とすることができる。このように第2の配線板に埋設される受動素子部品に使用されるはんだの融点を、第2の配線板を第1の配線板に実装するためのはんだの融点より高くすることで、この実装時において第2の配線板中でのはんだの再溶融を防ぐことができる。再溶融は接続不良などの原因になるので、これを防止できるのは好ましい。   Also, as an embodiment, solder is used for electrical connection for embedding the passive element component in the second wiring board, and the second wiring board is mounted on the first wiring board in order to mount the second wiring board. Another solder different from the solder may be used, and the melting point of the solder may be higher than the melting point of the other solder. By making the melting point of the solder used for the passive element component embedded in the second wiring board higher than the melting point of the solder for mounting the second wiring board on the first wiring board, this It is possible to prevent remelting of the solder in the second wiring board during mounting. Since remelting causes connection failure and the like, it is preferable that this can be prevented.

また、実施態様として、前記第2の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、前記電子素子を前記第2のランドを介して前記第2の配線板に電気的に接続するために前記はんだとは異なる別のはんだが用いられ、前記はんだの融点が、前記別のはんだの融点より高い、とすることができる。このように第2の配線板に埋設される受動素子部品に使用されるはんだの融点を、電子素子を第2の配線板に実装するためのはんだの融点より高くすることで、この実装時において第2の配線板中でのはんだの再溶融を防ぐことができる。再溶融は接続不良などの原因になるので、これを防止できるのは好ましい。   As an embodiment, solder is used for electrical connection for embedding the passive element component in the second wiring board, and the electronic element is connected to the second wiring board via the second land. Another solder different from the solder may be used for electrical connection, and the melting point of the solder may be higher than the melting point of the other solder. In this mounting, the melting point of the solder used for the passive element component embedded in the second wiring board is made higher than the melting point of the solder for mounting the electronic element on the second wiring board. It is possible to prevent remelting of the solder in the second wiring board. Since remelting causes connection failure and the like, it is preferable that this can be prevented.

以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図に示すように、この電子素子実装体は、通常用いられる配線板300上に、受動素子部品内蔵配線板100を介して電子素子200が実装された構造のものである。配線板300上には、受動素子部品内蔵配線板100のほかに、通常の基板と同様に、例えばチップコンデンサのような受動素子の実装部品401や、例えばパッケージ品である半導体能動素子の実装部品402などの部品が実装され得る。   Based on the above, embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view schematically showing a configuration of an electronic element mounting body according to an embodiment of the present invention. As shown in the figure, this electronic element mounting body has a structure in which an electronic element 200 is mounted on a normally used wiring board 300 via a passive element component built-in wiring board 100. On the wiring board 300, in addition to the passive element component built-in wiring board 100, a passive element mounting component 401 such as a chip capacitor, or a semiconductor active element mounting component such as a package product, in the same manner as a normal substrate. Components such as 402 may be mounted.

電子素子200は、受動素子部品内蔵配線板100を用いることなく直接に配線板300上に実装することも可能な素子であるが、この実装体では、電子素子200に必要な周辺受動素子部品を含めて効率的な構造および配置を得るために、特に、受動素子部品内蔵配線板100を介在させ、利用している。詳しくは後述する。   The electronic element 200 is an element that can be directly mounted on the wiring board 300 without using the passive element component built-in wiring board 100. In this mounted body, peripheral passive element parts necessary for the electronic element 200 are provided. In particular, in order to obtain an efficient structure and arrangement, a passive element component built-in wiring board 100 is used in particular. Details will be described later.

受動素子部品内蔵配線板100の配線板300への実装には、はんだ301が用いられる。このため、受動素子部品内蔵配線板100、配線板300の双方表面に、はんだ301に接続されるためのランドが設けられている。配線板300の側では、表面の配線層300aによりこのためのランドが形成されている。このランドを取り囲むように配線板300の表面には、はんだレジスト300bが形成されている。はんだ301による接続には、はんだのリフロー技術を利用できる。   Solder 301 is used to mount the passive element component built-in wiring board 100 on the wiring board 300. For this reason, lands for connection to the solder 301 are provided on both surfaces of the passive element component built-in wiring board 100 and the wiring board 300. On the wiring board 300 side, a land for this purpose is formed by the wiring layer 300a on the surface. A solder resist 300b is formed on the surface of the wiring board 300 so as to surround the land. For the connection by the solder 301, a solder reflow technique can be used.

電子素子200の受動素子部品内蔵配線板100への実装には、はんだ201が用いられる。このため、電子素子200の表面には、はんだ201に接続されるための、エリア配置の端子200aが設けられ、受動素子部品内蔵配線板100の表面には、はんだ201に接続されるためのランドが設けられている。エリア配置とは、グリッド状の配置をいい、電子素子200の4辺や対向する2辺に沿った1列の配置よりピッチを広げることが可能な配置である。はんだ201による上記接続には、はんだのリフロー技術を利用できる。   Solder 201 is used to mount the electronic element 200 on the passive element component built-in wiring board 100. Therefore, an area-arranged terminal 200 a for connection to the solder 201 is provided on the surface of the electronic element 200, and a land for connection to the solder 201 is provided on the surface of the passive element component built-in wiring board 100. Is provided. The area arrangement refers to a grid-like arrangement, and is an arrangement in which the pitch can be expanded more than the arrangement of one row along the four sides or two opposite sides of the electronic element 200. For the connection using the solder 201, a solder reflow technique can be used.

電子素子200は、より詳細には、ウエハレベル・チップスケールパッケージによる素子部品である。すなわち、電子素子200は、半導体の集積回路(IC)チップと、該チップ上に形成されたグリッド状配列(エリア配置)の端子200aとを少なくとも備えている。端子200aは、ICチップがもともと有する端子パッドから再配線層を介して電気的に導通しつつその位置を再配置して設けられた端子である。このような再配置により、端子としての配置密度がICチップ上の端子パッドのそれより粗くなっている。これにより、電子素子200は、表面実装技術により、配線層26によるランドにはんだ201を介して接続することができる。   More specifically, the electronic device 200 is a device component of a wafer level / chip scale package. That is, the electronic device 200 includes at least a semiconductor integrated circuit (IC) chip and a grid-like array (area arrangement) terminal 200a formed on the chip. The terminal 200a is a terminal provided by rearranging the position of the IC chip from the terminal pad that the IC chip originally has through the rewiring layer. By such rearrangement, the arrangement density as a terminal becomes coarser than that of the terminal pad on the IC chip. Thereby, the electronic element 200 can be connected to the land by the wiring layer 26 via the solder 201 by the surface mounting technique.

受動素子部品内蔵配線板100は、電子素子200を配線板300に電気的に接続するための仲介基板であるが、電子素子200の直下の内部に受動素子部品41を埋設している点に特徴がある。受動素子部品41は、例えば、電子素子200に必要なバイパスコンデンサなどのチップコンデンサ、またはデカップリングインダクタなどのチップインダクタとすることができる。特に電子素子200が例えばメモリ素子のようなバスの入出力端子を多数有する素子であれば、ダンピング抵抗、終端抵抗、プルアップ抵抗、プルダウン抵抗などのチップ抵抗部品として埋設しておくこともできる。   The passive element component built-in wiring board 100 is an intermediary board for electrically connecting the electronic element 200 to the wiring board 300, and is characterized in that the passive element component 41 is embedded directly inside the electronic element 200. There is. The passive element component 41 can be, for example, a chip capacitor such as a bypass capacitor required for the electronic element 200 or a chip inductor such as a decoupling inductor. In particular, if the electronic element 200 is an element having many input / output terminals of a bus such as a memory element, it can be embedded as a chip resistance component such as a damping resistor, a termination resistor, a pull-up resistor, or a pull-down resistor.

ダンピング抵抗は、通常、電子素子のバス出力端子に直列に接続され、駆動インピーダンスを所定に設定して信号の反射を防止する機能がある。終端抵抗は、通常、電子素子のバス入力端子とグラウンドとの間に接続され、上記ダンピング抵抗との整合により信号の反射を防止する機能がある。プルアップ抵抗は、バスと例えば電源ラインとの間に接続され、バスが電子素子から電気的に切り離された状態においてこれを電気的にハイの状態に固定しフローティング状態を回避する機能がある。プルダウン抵抗は、バスとグラウンドとの間に接続され、バスが電子素子から電気的に切り離された状態において、逆に、これを電気的にローの状態に固定しフローティング状態を回避する機能がある。   The damping resistor is normally connected in series to the bus output terminal of the electronic element, and has a function of preventing signal reflection by setting the driving impedance to a predetermined value. The termination resistor is normally connected between the bus input terminal of the electronic element and the ground, and has a function of preventing signal reflection by matching with the damping resistor. The pull-up resistor is connected between the bus and, for example, a power supply line, and has a function of avoiding a floating state by fixing the bus to an electrically high state when the bus is electrically disconnected from the electronic element. The pull-down resistor is connected between the bus and the ground, and in the state where the bus is electrically disconnected from the electronic element, conversely, it has a function of electrically fixing it to a low state and avoiding a floating state. .

このような受動素子部品内蔵配線板100を用いることで、通常であれば配線板300に求められる、上記機能の受動素子部品を配置するための面積負担が大きく軽減される。バイパスコンデンサやデカップリングインダクタなどの受動素子部品はほとんどすべての品種の電子素子に必要な外付け部品であり、バスを有するメモリ素子では、バス幅に応じて多数の抵抗が外付けされる。これらが受動素子部品内蔵配線板100に埋設されることで、配線板300における受動素子部品内蔵配線板100の周りの領域が、別の部品の実装領域として大きく開放されることになる。   By using such a passive element component built-in wiring board 100, the area burden for arranging the passive element parts having the above functions, which is normally required for the wiring board 300, is greatly reduced. Passive element parts such as a bypass capacitor and a decoupling inductor are external parts necessary for almost all types of electronic elements, and in a memory element having a bus, many resistors are externally attached according to the bus width. By embedding these in the passive element component built-in wiring board 100, the area around the passive element component built-in wiring board 100 in the wiring board 300 is largely opened as a mounting area for another component.

したがって、この実施形態では、電子素子200が配線板300に接続された電子素子実装体として見て、電子素子200に不可欠な多数の周辺受動素子部品にかかわらず効率的な配置および構造が得られる。また、電子素子200とその周辺受動素子部品との配線長がより短くなることも利点となる。配線長が短くなれば、信号遅延やノイズ発生、クロストーク発生、信号の減衰等の問題発生要因を軽減できる。   Therefore, in this embodiment, when the electronic element 200 is viewed as an electronic element mounting body connected to the wiring board 300, an efficient arrangement and structure can be obtained regardless of a large number of peripheral passive element components essential to the electronic element 200. . Further, it is also advantageous that the wiring length between the electronic element 200 and its peripheral passive element parts is shorter. If the wiring length is shortened, problems such as signal delay, noise, crosstalk, and signal attenuation can be reduced.

また、この実施形態では、電子素子200としてウエハレベル・チップスケールパッケージによる素子部品を用いているため、はんだ201により配線板100に接続(表面実装)できている。したがって、特殊な実装設備を要せず量産性に優る。とりわけチップスケールパッケージ品なので、実装に必要な面積を最低限まで小さくすることができ、応用された製品の小型化に貢献できる。   Further, in this embodiment, since an element component based on a wafer level / chip scale package is used as the electronic element 200, it can be connected (surface mounted) to the wiring board 100 by the solder 201. Therefore, it does not require special mounting equipment and is superior in mass productivity. In particular, since it is a chip scale package product, the area required for mounting can be reduced to the minimum, which can contribute to the miniaturization of applied products.

受動素子部品内蔵配線板100には、上記したように受動素子部品41が埋設されている。このため、この実施形態では、図1に示すように、6層の配線層21〜26を有する多層配線板を利用している。配線層数はこれに限られないが、以下では、図示の受動素子部品内蔵配線板100について追加的に説明する。   In the passive element component built-in wiring board 100, the passive element component 41 is embedded as described above. For this reason, in this embodiment, as shown in FIG. 1, a multilayer wiring board having six wiring layers 21 to 26 is used. Although the number of wiring layers is not limited to this, the passive element component built-in wiring board 100 will be additionally described below.

受動素子部品内蔵配線板100は、絶縁層11、同12、同13、同14、同15、配線層(配線パターン)21、同22、同23、同24、同25、同26(=合計6層)、層間接続体31、同32、同34、同35、スルーホール導電体33、受動素子部品41、はんだ51、はんだレジスト61、62を有する。   The passive element component built-in wiring board 100 includes insulating layers 11, 12, 13, 14, 15, and wiring layers (wiring patterns) 21, 22, 23, 24, 25, and 26 (= total). 6 layers), interlayer connector 31, 32, 34, 35, through-hole conductor 33, passive element component 41, solder 51, and solder resists 61, 62.

受動素子部品41は、表面実装用のチップ部品であり、すでに述べたように、例えばチップコンデンサ、チップインダクタ、あるいはチップ抵抗である。その平面的な大きさは例えば0.6mm×0.3mmである。両端に端子を有し、その下側が配線層22による実装用ランドに対向位置している。受動素子部品41の端子と実装用ランドとははんだ51により電気的、機械的に接続されている。   The passive element component 41 is a chip component for surface mounting, and as described above, for example, a chip capacitor, a chip inductor, or a chip resistor. The planar size is, for example, 0.6 mm × 0.3 mm. Terminals are provided at both ends, and the lower side thereof is opposed to the mounting land formed by the wiring layer 22. The terminals of the passive element component 41 and the mounting land are electrically and mechanically connected by solder 51.

配線層21、26は、配線板としての両主面上の配線層であってランドを含んでいる。配線層21によるランドは、配線板300に実装するためのランドであり、配線層26によるランドは、電子素子200を実装するためのランドである。実装ではんだが位置するランドの部分を除いて両主面上には、はんだ接続時に溶融したはんだをランド部分に留めかつその後は保護層として機能するはんだレジスト61、62が形成されている(厚さはそれぞれ例えば20μm程度)。ランド部分の表層には、耐腐食性の高いNi/Auのめっき層(不図示)を形成しておいてもよい。   The wiring layers 21 and 26 are wiring layers on both main surfaces as wiring boards and include lands. The land by the wiring layer 21 is a land for mounting on the wiring board 300, and the land by the wiring layer 26 is a land for mounting the electronic element 200. Solder resists 61 and 62 are formed on both main surfaces except for the land portion where the solder is located in the mounting, so that the solder melted at the time of solder connection is fixed to the land portion and then functions as a protective layer (thickness). Each is about 20 μm, for example). A Ni / Au plating layer (not shown) having high corrosion resistance may be formed on the surface layer of the land portion.

配線層22、23、24、25は、それぞれ、内層の配線層であり、順に、配線層21と配線層22の間に絶縁層11が、配線層22と配線層23の間に絶縁層12が、配線層23と配線層24との間に絶縁層13が、配線層24と配線層25との間に絶縁層14が、配線層25と配線層26との間に絶縁層15が、それぞれ位置しこれらの配線層21〜26を隔てている。各配線層21〜26は、例えばそれぞれ厚さ18μmの金属(銅)箔からなっている。   The wiring layers 22, 23, 24, and 25 are inner wiring layers, and the insulating layer 11 is disposed between the wiring layer 21 and the wiring layer 22, and the insulating layer 12 is disposed between the wiring layer 22 and the wiring layer 23, respectively. However, the insulating layer 13 is between the wiring layer 23 and the wiring layer 24, the insulating layer 14 is between the wiring layer 24 and the wiring layer 25, and the insulating layer 15 is between the wiring layer 25 and the wiring layer 26. The wiring layers 21 to 26 are spaced apart from each other. Each of the wiring layers 21 to 26 is made of, for example, a metal (copper) foil having a thickness of 18 μm.

各絶縁層11〜15は、絶縁層13を除き例えばそれぞれ厚さ100μm、絶縁層13のみ例えば厚さ300μmで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。特に絶縁層13は、内蔵された受動素子部品41に相当する位置部分が開口部となっており、受動素子部品41を埋設するための空間を提供する。絶縁層12、14は、内蔵された受動素子部品41のための絶縁層13の上記開口部および絶縁層13のスルーホール導電体33内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。   Each of the insulating layers 11 to 15 is a rigid material made of, for example, a glass epoxy resin, for example, having a thickness of 100 μm, and the insulating layer 13 only having a thickness of, for example, 300 μm. In particular, the insulating layer 13 has an opening at a position corresponding to the built-in passive element component 41, and provides a space for embedding the passive element component 41. The insulating layers 12 and 14 are deformed so as to fill the space inside the through-hole conductor 33 of the insulating layer 13 and the opening of the insulating layer 13 for the built-in passive element component 41, There is no space.

配線層21と配線層22とは、それらのパターンの面の間に挟設されかつ絶縁層11を貫通する層間接続体31により導通し得る。同様に、配線層22と配線層23とは、それらのパターンの面の間に挟設されかつ絶縁層12を貫通する層間接続体32により導通し得る。配線層23と配線層24とは、絶縁層13を貫通して設けられたスルーホール導電体33により導通し得る。配線層24と配線層25とは、それらのパターンの面の間に挟設されかつ絶縁層14を貫通する層間接続体34により導通し得る。配線層25と配線層26とは、それらのパターンの面の間に挟設されかつ絶縁層15を貫通する層間接続体35により導通し得る。   The wiring layer 21 and the wiring layer 22 can be conducted by an interlayer connector 31 that is sandwiched between the surfaces of the patterns and penetrates the insulating layer 11. Similarly, the wiring layer 22 and the wiring layer 23 can be conducted by an interlayer connector 32 that is sandwiched between the surfaces of the patterns and penetrates the insulating layer 12. The wiring layer 23 and the wiring layer 24 can be conducted by a through-hole conductor 33 provided through the insulating layer 13. The wiring layer 24 and the wiring layer 25 can be conducted by an interlayer connector 34 that is sandwiched between the surfaces of these patterns and penetrates the insulating layer 14. The wiring layer 25 and the wiring layer 26 can be conducted by an interlayer connector 35 that is sandwiched between the surfaces of these patterns and penetrates the insulating layer 15.

層間接続体31、32、34、35は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向(図1の図示で上下の積層方向)に径が変化している。その直径は、太い側で例えば200μmである。   The interlayer connectors 31, 32, 34, and 35 are derived from conductive bumps formed by screen printing of a conductive composition, respectively, and depend on the manufacturing process in the axial direction (shown in FIG. 1). The diameter changes in the upper and lower stacking directions). The diameter is, for example, 200 μm on the thick side.

次に、この受動素子部品内蔵配線板100の製造工程を、図2ないし図4を参照して説明する。図2ないし図4は、それぞれ、図1中に示した受動素子部品内蔵配線板100の製造過程の一部を模式的断面で示す工程図である。これらの図において図1中に示した構成要素と同一または同一相当のものには同一符号を付してある。   Next, a manufacturing process of the passive element component built-in wiring board 100 will be described with reference to FIGS. 2 to 4 are process diagrams schematically showing a part of the manufacturing process of the passive element component built-in wiring board 100 shown in FIG. In these figures, the same or equivalent components as those shown in FIG.

図2から説明する。図2は、受動素子部品内蔵配線板100のうち絶縁層11を中心とした部分の製造工程を示している。まず、図2(a)に示すように、厚さ例えば18μmの金属箔(電解銅箔)22A上に例えばスクリーン印刷により、層間接続体31となるペースト状の導電性組成物をほぼ円錐形のバンプ状(底面径例えば200μm、高さ例えば160μm)に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔22Aの下面に印刷しているが上面でもよい(以下の各図も同じである)。層間接続体31の印刷後これを乾燥させて硬化させる。   It demonstrates from FIG. FIG. 2 shows a manufacturing process of a portion of the passive element component built-in wiring board 100 centering on the insulating layer 11. First, as shown in FIG. 2 (a), a paste-like conductive composition to be an interlayer connection 31 is formed on a metal foil (electrolytic copper foil) 22A having a thickness of 18 μm, for example, by screen printing. It is formed in a bump shape (bottom diameter, eg 200 μm, height, eg 160 μm). This conductive composition is obtained by dispersing fine metal particles such as silver, gold and copper or fine carbon particles in a paste-like resin. For convenience of explanation, printing is performed on the lower surface of the metal foil 22A, but it may be printed on the upper surface (the following drawings are also the same). After the interlayer connector 31 is printed, it is dried and cured.

なお、図2(a)において図の左右が省略されているが、これは、多数の配線板100を同時に製造することを示すためである(いわゆる多面付けの配線板として製造して最後に個片化する)。以下の各図も同様である。   In FIG. 2A, the left and right sides of the drawing are omitted, but this is to show that a large number of wiring boards 100 are manufactured simultaneously (manufactured as a so-called multi-sided wiring board and finally individual Tidy up). The same applies to the following drawings.

層間接続体31の硬化後、次に、図2(b)に示すように、金属箔22A上に厚さ例えば公称100μmのFR−4のプリプレグ11Aを積層して層間接続体31を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい(いずれにしても層間接続体31の形状は、積層方向に一致する軸を有しその軸方向に径が変化している。)。続いて、図2(c)に示すように、プリプレグ11A上に金属箔(電解銅箔)21Aを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔21Aは層間接続体31と電気的導通状態となり、プリプレグ11Aは完全に硬化して絶縁層11になる。   After the curing of the interlayer connector 31, next, as shown in FIG. 2B, a prepreg 11A of FR-4 having a thickness of, for example, 100 μm is laminated on the metal foil 22A to penetrate the interlayer connector 31, Make sure that the head is exposed. At the time of exposure or thereafter, the tip thereof may be crushed by plastic deformation (in any case, the shape of the interlayer connection body 31 has an axis that coincides with the stacking direction, and the diameter changes in the axial direction). Subsequently, as shown in FIG. 2 (c), a metal foil (electrolytic copper foil) 21A is laminated on the prepreg 11A, and the whole is integrated by pressing and heating. At this time, the metal foil 21A is in electrical continuity with the interlayer connector 31, and the prepreg 11A is completely cured to become the insulating layer 11.

次に、図2(d)に示すように、片側の金属箔22Aに例えば周知のフォトリソグラフィによるパターニングを施し、これを、実装用ランドを含む配線パターン22に加工する。そして、加工により得られた実装用ランド上に、図2(e)に示すように、クリームはんだ51Aを適用する。クリームはんだ51Aのランド上への適用には、例えばスクリーン印刷を用いることができる。これによれば容易に効率的に所定パターンに印刷できる。スクリーン印刷に代えてディスペンサで適用することもできる。クリームはんだ51Aは、例えばSn−3Ag−0.5Cuの組成のはんだ粒子(融点217℃)がフラックス中に分散された構成のものとすることができる。   Next, as shown in FIG. 2D, patterning by, for example, well-known photolithography is performed on the metal foil 22A on one side, and this is processed into a wiring pattern 22 including mounting lands. Then, as shown in FIG. 2E, cream solder 51A is applied on the mounting land obtained by the processing. For application of the cream solder 51A onto the land, for example, screen printing can be used. According to this, it is possible to easily and efficiently print a predetermined pattern. It can also be applied by a dispenser instead of screen printing. The cream solder 51A may have a configuration in which, for example, solder particles (melting point 217 ° C.) having a composition of Sn-3Ag-0.5Cu are dispersed in a flux.

クリームはんだ51Aは、これに代えて硬化前の導電性組成物(例えば銀ペースト)を使用するとしてもよい。導電性組成物は硬化後の耐熱性が高く、完成された後の配線板100として、再溶融して接続不良が発生するのを効果的に防止できる。   Instead of this, the cream solder 51A may use a conductive composition (eg, silver paste) before curing. The conductive composition has high heat resistance after curing, and can effectively prevent re-melting and poor connection as the wiring board 100 after completion.

この意味でクリームはんだ51Aを用いる場合には、その融点が、配線板100を配線板300に接続するためのはんだ301や、配線板100上に電子素子200を接続するためのはんだ201のそれより高いものを選択するのが好ましい。これによれば、配線板100中のはんだの再溶融による接続不良を抑制できる。より具体的には、例えば、クリームはんだ51A中のはんだ粒子がSn−3Ag−0.5Cu(融点217℃)である場合には、はんだ301やはんだ201として例えばSn−58Bi(融点139℃)の組成のものを使用できる。   In this sense, when the cream solder 51A is used, the melting point thereof is that of the solder 301 for connecting the wiring board 100 to the wiring board 300 and that of the solder 201 for connecting the electronic element 200 on the wiring board 100. It is preferable to select a higher one. According to this, the connection failure by remelting of the solder in the wiring board 100 can be suppressed. More specifically, for example, when the solder particles in the cream solder 51A are Sn-3Ag-0.5Cu (melting point 217 ° C.), the solder 301 and the solder 201 are, for example, Sn-58Bi (melting point 139 ° C.). Compositions can be used.

加工により得られた実装用ランド上にクリームはんだ51Aを適用したら、続いて、受動素子部品41を、クリームはんだ51Aを介した実装用ランド上に例えばマウンタで載置する。そして、加熱してクリームはんだ51Aをリフローさせ、受動素子部品41をランド上に接続、固定する。以上により、図2(f)に示すように、はんだ51を介して受動素子部品41が配線層22の実装用ランド上に接続された状態の配線板素材1が得られる。この配線板素材1を用いる後の工程については図4で述べる。   When the cream solder 51A is applied to the mounting land obtained by processing, the passive element component 41 is subsequently placed on the mounting land via the cream solder 51A, for example, by a mounter. And it heats and reflows the cream solder 51A, and the passive element component 41 is connected and fixed on the land. As a result, as shown in FIG. 2 (f), the wiring board material 1 in a state where the passive element component 41 is connected to the mounting land of the wiring layer 22 through the solder 51 is obtained. The subsequent process using the wiring board material 1 will be described with reference to FIG.

次に、図3を参照して説明する。図3は、受動素子部品内蔵配線板100のうち絶縁層13および同12を中心とした部分の製造工程を示している。まず、図3(a)に示すように、両面に例えば厚さ18μmの金属箔(電解銅箔)23A、24Aが積層された例えば厚さ300μmのFR−4の絶縁層13を用意し、その所定位置にスルーホール導電体を形成するための貫通孔83をあけ、かつ内蔵する受動素子部品41に相当する部分に部品用開口部81、82を形成する。   Next, a description will be given with reference to FIG. FIG. 3 shows a manufacturing process of a part of the passive element component built-in wiring board 100 centering on the insulating layer 13 and the insulating layer 13. First, as shown in FIG. 3A, for example, an FR-4 insulating layer 13 having a thickness of, for example, 300 μm in which metal foils (electrolytic copper foils) 23A and 24A having a thickness of 18 μm are laminated on both surfaces is prepared. A through-hole 83 for forming a through-hole conductor is formed at a predetermined position, and component openings 81 and 82 are formed in a portion corresponding to the built-in passive element component 41.

次に、無電解めっきおよび電解めっきを行い、図3(b)に示すように、貫通孔83の内壁にスルーホール導電体33を形成する。このとき開口部81、82の内壁にも導電体が形成される。さらに、図3(c)に示すように、金属箔23A、24Aを周知のフォトリソグラフィを利用して所定にパターニングして配線層23、24を形成する。配線層23、24のパターニング形成により、開口部81、82の内壁に形成された導電体も除去される。   Next, electroless plating and electrolytic plating are performed to form a through-hole conductor 33 on the inner wall of the through-hole 83 as shown in FIG. At this time, a conductor is also formed on the inner walls of the openings 81 and 82. Further, as shown in FIG. 3C, the metal foils 23A and 24A are patterned in a predetermined manner using well-known photolithography to form wiring layers 23 and 24. By patterning the wiring layers 23 and 24, the conductor formed on the inner walls of the openings 81 and 82 is also removed.

次に、図3(d)に示すように、配線層23上の所定の位置に層間接続体32となる導電性バンプ(底面径例えば200μm、高さ例えば160μm)をペースト状導電性組成物のスクリーン印刷により形成する。続いて、図3(e)に示すように、絶縁層12とすべきFR−4のプリプレグ12A(公称厚さ例えば100μm)を配線層23側にプレス機を用い積層する。プリプレグ12Aには、絶縁層13と同様の、内蔵するチップ部品41および半導体素子42に相当する部分の開口部をあらかじめ設けておく。   Next, as shown in FIG. 3D, conductive bumps (bottom diameter, for example, 200 μm, height, for example, 160 μm) to be the interlayer connector 32 are formed at predetermined positions on the wiring layer 23 with the paste-like conductive composition. It is formed by screen printing. Subsequently, as shown in FIG. 3E, an FR-4 prepreg 12A (nominal thickness, for example, 100 μm) to be the insulating layer 12 is laminated on the wiring layer 23 side using a press. In the prepreg 12 </ b> A, openings similar to the insulating layer 13 are provided in advance corresponding to the built-in chip component 41 and the semiconductor element 42.

図3(e)の積層工程では、層間接続体32の頭部をプリプレグ12Aに貫通させる。なお、図3(e)における層間接続体32の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。以上により得られた配線板素材を配線板素材2とする。   In the stacking step of FIG. 3 (e), the head of the interlayer connector 32 is penetrated through the prepreg 12A. In addition, the broken line of the head part of the interlayer connection body 32 in FIG. 3 (e) indicates that there are both cases where the head part is plastically deformed and crushed at this stage and when it is not plastically deformed. The wiring board material obtained as described above is referred to as a wiring board material 2.

以上の図3に示した工程は、以下のような手順とすることも可能である。図3(a)の段階では、貫通孔83のみ形成し内蔵部品用の開口部81、82を形成せずに続く図3(b)から図3(d)までの工程を行う。次に、図3(e)に相当する工程として、プリプレグ12A(開口のないもの)の積層を行う。そして、絶縁層13およびプリプレグ12Aに部品内蔵用の開口部を同時に形成する、という工程である。   The steps shown in FIG. 3 can be performed as follows. In the stage of FIG. 3A, only the through hole 83 is formed and the subsequent steps from FIG. 3B to FIG. 3D are performed without forming the openings 81 and 82 for the built-in components. Next, as a process corresponding to FIG. 3E, prepreg 12A (without opening) is stacked. And it is the process of forming simultaneously the opening part for components incorporation in the insulating layer 13 and the prepreg 12A.

次に、図4を参照して説明する。図4は、上記で得られた配線板素材1、2などを積層する配置関係を示す図である。ここで、図示上側の配線板素材3は、下側の配線板素材1と同様な工程を適用し、かつそのあと層間接続体34およびプリプレグ14Aを、図示中間の配線板素材2における層間接続体32およびプリプレグ12Aと同様にして形成し得られたものである。   Next, a description will be given with reference to FIG. FIG. 4 is a diagram showing an arrangement relationship in which the wiring board materials 1 and 2 obtained as described above are stacked. Here, the upper wiring board material 3 shown in the figure applies the same process as that of the lower wiring board material 1, and thereafter, the interlayer connector 34 and the prepreg 14A are connected to the interlayer connector in the intermediate wiring board material 2 shown in the figure. 32 and the prepreg 12A.

ただし、配線板素材3は、部品(受動素子部品41)およびこれを接続するための部位(実装用ランド)のない構成であり、さらにプリプレグ14Aには受動素子部品41用の開口部を設けない。そのほかは、金属箔(電解銅箔)26A、絶縁層15、層間接続体35、配線層25、プリプレグ14A、層間接続体34とも、それぞれ配線板素材1の金属箔21A、絶縁層11、層間接続体31、配線層22、配線板素材2のプリプレグ12A、層間接続体32と同じである。   However, the wiring board material 3 is configured without a component (passive element component 41) and a portion (mounting land) for connecting the component, and the prepreg 14A is not provided with an opening for the passive element component 41. . Other than that, the metal foil (electrolytic copper foil) 26A, the insulating layer 15, the interlayer connection body 35, the wiring layer 25, the prepreg 14A, and the interlayer connection body 34 are the metal foil 21A of the wiring board material 1, the insulating layer 11, and the interlayer connection, respectively. The same as the body 31, the wiring layer 22, the prepreg 12 </ b> A of the wiring board material 2, and the interlayer connection body 32.

図4に示すような配置で各配線板素材1、2、3を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ12A、14Aが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ12A、14Aの流動性により、受動素子部品41の周りの空間およびスルーホール導電体33内部の空間にはプリプレグ12A、14Aが変形進入し空隙は発生しない。また、配線層22、24は、層間接続体32、34にそれぞれ電気的に接続される。   The wiring board materials 1, 2, and 3 are stacked and arranged in the arrangement as shown in FIG. Thereby, the prepregs 12A and 14A are completely cured, and the whole is laminated and integrated. At this time, due to the fluidity of the prepregs 12 </ b> A and 14 </ b> A obtained by heating, the prepregs 12 </ b> A and 14 </ b> A are deformed into the space around the passive element component 41 and the space inside the through-hole conductor 33, and no gap is generated. The wiring layers 22 and 24 are electrically connected to the interlayer connectors 32 and 34, respectively.

図4に示す積層工程の後、上下両面の金属箔26A、21Aを周知のフォトリソグラフィを利用して所定にパターニングし、続いてはんだレジスト61、62の層を形成し、さらに続いて多面付けの板を個片化することにより、図1中に示したような受動素子部品内蔵配線板100を得ることができる。   After the laminating process shown in FIG. 4, the upper and lower metal foils 26A and 21A are patterned in a predetermined manner by using well-known photolithography, followed by forming layers of solder resists 61 and 62, and subsequently, multifaceted By separating the plates into individual pieces, the passive element component built-in wiring board 100 as shown in FIG. 1 can be obtained.

変形例として、中間の絶縁層13に設けられたスルーホール導電体33については、層間接続体31や同32と同様なものとする構成も当然ながらあり得る。また、層間接続体31、32、34、35について、説明した導電性組成物印刷による導電性バンプを由来とするもの以外に、例えば、金属板エッチングにより形成された金属バンプ、導電性組成物充填による接続体、めっきにより形成された導体バンプなどを由来とするものなどのうちから適宜選択、採用することもできる。また、外側の配線層21、26は、最後の積層工程のあとにパターニングして得る以外に、各配線板素材1、3の段階で(例えば図2(d)の段階で)形成するようにしてもよい。   As a modification, the through-hole conductor 33 provided in the intermediate insulating layer 13 can naturally have a configuration similar to the interlayer connector 31 or 32. Further, for the interlayer connectors 31, 32, 34, and 35, in addition to those derived from the conductive bumps printed by the conductive composition described above, for example, metal bumps formed by metal plate etching, conductive composition filling It is also possible to appropriately select and employ a connection body obtained from the above, a conductor bump formed by plating, or the like. Further, the outer wiring layers 21 and 26 are formed at the stage of each wiring board material 1 and 3 (for example, at the stage of FIG. 2D) other than patterning after the last lamination step. May be.

また、図4に示した積層工程において、配線板素材1、2については、プリプレグ12Aおよび層間接続体32の部分を配線板素材2の側ではなく配線板素材1の側に設けておくようにしてもよい。すなわち、層間接続体32の形成およびプリプレグ12Aの積層を、配線板素材1の配線層22上(絶縁層11上)であらかじめ行うようにする。この場合、実装された受動素子部品41が、一見、層間接続体32をスクリーン印刷で形成するときに干渉要因となるように見えるが、受動素子部品41として十分薄い部品の場合は実際上干渉要因とはならない。プリプレグ12Aの積層工程のときには、受動素子部品41の厚さを吸収できるクッション材を介在させて加圧・加熱すれば面内方向均一にプリプレグ12Aを積層できる。   In the laminating process shown in FIG. 4, for the wiring board materials 1 and 2, the prepreg 12A and the interlayer connector 32 are provided on the wiring board material 1 side instead of the wiring board material 2 side. May be. That is, the formation of the interlayer connector 32 and the lamination of the prepreg 12A are performed in advance on the wiring layer 22 (on the insulating layer 11) of the wiring board material 1. In this case, the mounted passive element component 41 seems to be an interference factor when the interlayer connection body 32 is formed by screen printing at first glance. However, in the case where the passive element component 41 is a sufficiently thin component, it is actually an interference factor. It will not be. In the step of laminating the prepreg 12A, the prepreg 12A can be uniformly laminated in the in-plane direction by pressing and heating with a cushioning material capable of absorbing the thickness of the passive element component 41 interposed therebetween.

以上、図1中に示した受動素子部品内蔵配線板100について製造工程を含めて説明したが、要は、受動素子部品が内蔵、埋設され、これらと電気的な接続がされるような上下両主面上のはんだ接続用のランドを有する配線板であれば、使用することができる。   The passive element component built-in wiring board 100 shown in FIG. 1 has been described above including the manufacturing process. The point is that both the upper and lower sides in which the passive element components are embedded and embedded and are electrically connected thereto. Any wiring board having lands for solder connection on the main surface can be used.

次に、本発明の別の実施形態について図5を参照して説明する。図5は、本発明の別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。   Next, another embodiment of the present invention will be described with reference to FIG. FIG. 5 is a cross-sectional view schematically showing a configuration of an electronic element mounting body according to another embodiment of the present invention. In the figure, the same or equivalent parts as those shown in the already described figures are designated by the same reference numerals, and the description thereof is omitted.

この実施形態は、電子素子210として、受動素子部品内蔵配線板100上にワイヤボンディングで直接接続されたICチップ210aを備えるようにしたものである。すなわち、受動素子部品内蔵配線板100をインターポーザー機能の基板としても用い、その上面の配線層26を、ICチップ210aの端子パッド(不図示)からのボンディングワイヤ210bを接続するためのランドとして機能させている。さらに、ボンディングワイヤ210bおよびICチップ210aを封止、保護するためモールド樹脂210cを備えている。なお、図示のものは、高機能化のためICチップ210aはスタック構成になっている。   In this embodiment, an IC chip 210a directly connected to the passive element component built-in wiring board 100 by wire bonding is provided as the electronic element 210. That is, the passive element component built-in wiring board 100 is also used as a substrate for an interposer function, and the wiring layer 26 on the upper surface functions as a land for connecting a bonding wire 210b from a terminal pad (not shown) of the IC chip 210a. I am letting. Further, a mold resin 210c is provided for sealing and protecting the bonding wire 210b and the IC chip 210a. In the example shown in the figure, the IC chip 210a has a stack configuration for higher functionality.

この電子部品実装体では、電子素子210が受動素子部品内蔵配線板100を伴ってあらかじめひとつの部品になっており、これを配線板300に実装するとして扱うことができる。この一体化されたひとつの部品は、受動素子部品内蔵配線板100を伴うことで付加価値が非常に高くなっている。   In this electronic component mounting body, the electronic element 210 is already a single component with the passive element component built-in wiring board 100, and can be handled as being mounted on the wiring board 300. This integrated component is accompanied by the passive element component built-in wiring board 100, so that the added value is very high.

次に、本発明のさらに別の実施形態について図6を参照して説明する。図6は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。   Next, still another embodiment of the present invention will be described with reference to FIG. FIG. 6 is a cross-sectional view schematically showing a configuration of an electronic element mounting body according to still another embodiment of the present invention. In the figure, the same or equivalent parts as those shown in the already described figures are designated by the same reference numerals, and the description thereof is omitted.

この実施形態は、電子素子220として、エリア配置の端子220eを有するパッケージ品(例えばBGAパッケージ品やLGA(land grid array)パッケージ品)を用いている。ただし、図1に示したものとは異なり、インターポーザー220dを有したパッケージであり、インターポーザー220dの下面に端子220eを配置させ、同じくその上面に、ICチップ220aの端子パッド(不図示)からのボンディングワイヤ220bを接続するためのランド(不図示)を設けている。このランドは、インターポーザー220dを貫通する方向において、端子220eに電気的に導通されている。   In this embodiment, a package product (for example, a BGA package product or an LGA (land grid array) package product) having area-arranged terminals 220e is used as the electronic element 220. However, unlike the package shown in FIG. 1, the package has an interposer 220d, and a terminal 220e is disposed on the lower surface of the interposer 220d, and the terminal pad (not shown) of the IC chip 220a is also disposed on the upper surface. A land (not shown) for connecting the bonding wire 220b is provided. This land is electrically connected to the terminal 220e in a direction passing through the interposer 220d.

また、電子素子220は、ボンディングワイヤ220bおよびICチップ220aを封止、保護するためモールド樹脂220cを備えている。なお、図示のものは、高機能化のためICチップ210aがスタック構成になっている。   The electronic element 220 includes a mold resin 220c for sealing and protecting the bonding wire 220b and the IC chip 220a. In the figure, the IC chip 210a has a stack configuration for high functionality.

この電子部品実装体では、はんだにより電子素子220を配線板100に接続(表面実装)することが可能であり、特殊な実装設備を要せず量産性に優る。とりわけ、インターポーザー220dを備えたBGAパッケージ品を用いれば、ICチップ220aの面積にかかわらず電子素子220としてはインターポーザー220dの面積に制約が少なく、より多くの品種のICチップ220aに対応することができる。   In this electronic component mounting body, it is possible to connect (surface mount) the electronic element 220 to the wiring board 100 with solder, which is superior in mass productivity without requiring special mounting equipment. In particular, if a BGA package product having an interposer 220d is used, the electronic element 220 has less restrictions on the area of the interposer 220d regardless of the area of the IC chip 220a, and can accommodate more types of IC chips 220a. Can do.

次に、本発明のさらに別の実施形態について図7を参照して説明する。図7は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。   Next, still another embodiment of the present invention will be described with reference to FIG. FIG. 7 is a cross-sectional view schematically showing a configuration of an electronic device mounting body according to still another embodiment of the present invention. In the figure, the same or equivalent parts as those shown in the already described figures are designated by the same reference numerals, and the description thereof is omitted.

この実施形態は、電子素子230として、エリア配置の端子230eを有するパッケージ品を用いている点では、図6に示したものと同様である。ただし、インターポーザー230dの上面には、ICチップ230aを例えば金のスタッド状バンプ230bを介してフリップ接続するためのランド(不図示)を設けている。インターポーザー230dとICチップ230aとの隙間にはアンダーフィル樹脂230cが充填され、フリップ接続部位を保護している。   This embodiment is the same as that shown in FIG. 6 in that a package product having area-arranged terminals 230 e is used as the electronic element 230. However, a land (not shown) for flip-connecting the IC chip 230a via, for example, a gold stud-like bump 230b is provided on the upper surface of the interposer 230d. A gap between the interposer 230d and the IC chip 230a is filled with an underfill resin 230c to protect the flip connection portion.

この実施形態も、はんだにより電子素子230を配線板100に接続(表面実装)することが可能であり、電子素子230の実装に特殊な設備を要せず量産性に優る。とりわけ、インターポーザー230dを備えたBGAパッケージ品を用いているので、ICチップ230aの面積にかかわらず電子素子230としてはインターポーザー230dの面積に制約が少なく、より多くの品種のICチップ230aに対応することができる。また、図6に示したものより、ボンディングワイヤ220bがない分、周波数特性の良好な電子素子230を利用することができる。   In this embodiment as well, the electronic element 230 can be connected (surface mounted) to the wiring board 100 by solder, and no special equipment is required for mounting the electronic element 230, which is superior in mass productivity. In particular, since the BGA package product including the interposer 230d is used, the electronic element 230 has less restrictions on the area of the interposer 230d regardless of the area of the IC chip 230a, and can support a larger variety of IC chips 230a. can do. In addition, the electronic element 230 having better frequency characteristics can be used as compared with the case shown in FIG. 6 because there is no bonding wire 220b.

次に、本発明のさらに別の実施形態について図8を参照して説明する。図8は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。   Next, still another embodiment of the present invention will be described with reference to FIG. FIG. 8 is a cross-sectional view schematically showing a configuration of an electronic element mounting body according to still another embodiment of the present invention. In the figure, the same or equivalent parts as those shown in the already described figures are designated by the same reference numerals, and the description thereof is omitted.

この実施形態は、電子素子240として、リードフレーム240dを有しこれに伴い列配置の端子240eを備えたパッケージ品を用いている。列配置の端子240eと受動素子部品内蔵配線板100上のランドとはんだ202により接続される。列配置の端子240eは、ボンディングワイヤ240bによりICチップ240a上の端子パッド(不図示)と電気的に導通している。ボンディングワイヤ240bおよびICチップ240aはモールド樹脂240cにより封止されている。   In this embodiment, a packaged product having a lead frame 240d and a terminal 240e arranged in a row along with the lead frame 240d is used as the electronic element 240. The row-arranged terminals 240e are connected to the lands on the passive element component built-in wiring board 100 by solder 202. The row-arranged terminals 240e are electrically connected to terminal pads (not shown) on the IC chip 240a by bonding wires 240b. The bonding wire 240b and the IC chip 240a are sealed with a mold resin 240c.

このように、電子素子240としては、端子がエリア配置ではなく列配置であるパッケージ品であっても利用できる。端子が列配置のパッケージ品は面積が大きくなりがちであり、したがって、これに付随する周辺受動素子部品を受動素子部品内蔵配線板100内に収める意義は上記の各実施形態より相対的には小さくなる。しかしながら一定の意義はある。   As described above, the electronic element 240 can be used even if it is a packaged product in which the terminals are arranged in an array rather than an area. A package product in which terminals are arranged in a row tends to have a large area. Therefore, the significance of accommodating peripheral passive element components associated therewith in the passive element component built-in wiring board 100 is relatively smaller than in the above embodiments. Become. However, there is a certain significance.

次に、本発明のさらに別の実施形態について図9を参照して説明する。図9は、本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図である。同図において、すでに説明した図中に示したものと同一または同一相当のものには同一符号を付し、その説明は省略する。   Next, still another embodiment of the present invention will be described with reference to FIG. FIG. 9 is a cross-sectional view schematically showing a configuration of an electronic element mounting body according to still another embodiment of the present invention. In the figure, the same or equivalent parts as those shown in the already described figures are designated by the same reference numerals, and the description thereof is omitted.

この実施形態は、電子素子250として、受動素子部品内蔵配線板100上にフリップ接続されたICチップ250aを備えるようにしたものである。受動素子部品内蔵配線板100の上面には、ICチップ250aを例えば金のスタッド状バンプ250bを介してフリップ接続するためのランドが配線層26により用意されている。受動素子部品内蔵配線板100とICチップ250aとの隙間にはアンダーフィル樹脂250cが充填され、フリップ接続部位を保護している。   In this embodiment, an IC chip 250 a flip-connected on the passive element component built-in wiring board 100 is provided as the electronic element 250. On the upper surface of the passive element component built-in wiring board 100, a land for flip-connecting the IC chip 250a via, for example, a gold stud-like bump 250b is prepared by the wiring layer 26. The gap between the passive element component built-in wiring board 100 and the IC chip 250a is filled with an underfill resin 250c to protect the flip connection part.

この電子部品実装体では、電子素子250が受動素子部品内蔵配線板100を伴ってあらかじめひとつの部品になっており、これを配線板300に実装するとして扱うことができる。この一体化されたひとつの部品は、受動素子部品内蔵配線板100を伴うことで付加価値が非常に高くなっている。この点は、図5に示した実施形態と同様である。また、この電子部品実装体は、電子素子250としてボンディングワイヤを含まないので、その分、周波数特性をより良好にすることができる。   In this electronic component mounting body, the electronic element 250 is already a single component with the passive element component built-in wiring board 100, and can be handled as being mounted on the wiring board 300. This integrated component is accompanied by the passive element component built-in wiring board 100, so that the added value is very high. This point is the same as the embodiment shown in FIG. In addition, since the electronic component mounting body does not include a bonding wire as the electronic element 250, the frequency characteristics can be further improved accordingly.

以上、本発明の各実施形態について説明したが、これらの電子部品実装体には以下のような利点もある。すなわち、配線板300としてその表面の配線パターンが標準化されている場合を想定したとき、電子素子を受動素子部品内蔵配線板100を介して実装している点で有用である。つまり、電子素子の形態の違い(パッケージ品か否かやパッケージの種類)に応じるように受動素子部品内蔵配線板100を製造することで、その各種の電子素子を利用することが可能になる。換言すると、各電子素子の標準化基板として受動素子部品内蔵配線板100が機能する。   As mentioned above, although each embodiment of this invention was described, these electronic component mounting bodies also have the following advantages. In other words, assuming that the wiring pattern on the surface of the wiring board 300 is standardized, it is useful in that the electronic elements are mounted via the passive element component built-in wiring board 100. That is, by manufacturing the passive element component-embedded wiring board 100 so as to correspond to the difference in the form of the electronic element (whether it is a package product or the type of package), it is possible to use the various electronic elements. In other words, the passive element component built-in wiring board 100 functions as a standardized substrate for each electronic element.

本発明の一実施形態に係る電子素子実装体の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the electronic element mounting body which concerns on one Embodiment of this invention. 図1中に示した受動素子部品内蔵配線板100の製造過程の一部を模式的断面で示す工程図。Process drawing which shows a part of manufacturing process of the passive element component built-in wiring board 100 shown in FIG. 図1中に示した受動素子部品内蔵配線板100の製造過程の別の一部を模式的断面で示す工程図。The process drawing which shows another part of manufacturing process of the passive element component built-in wiring board 100 shown in FIG. 図1中に示した受動素子部品内蔵配線板100の製造過程のさらに別の一部を模式的断面で示す工程図。FIG. 10 is a process diagram schematically showing still another part of the manufacturing process of the passive element component built-in wiring board 100 shown in FIG. 1. 本発明の別の実施形態に係る電子素子実装体の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the electronic element mounting body which concerns on another embodiment of this invention. 本発明のさらに別の実施形態に係る電子素子実装体の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the electronic element mounting body which concerns on another embodiment of this invention. 本発明のさらに別の(第4の)実施形態に係る電子素子実装体の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the electronic device mounting body which concerns on another (4th) embodiment of this invention. 本発明のさらに別の(第5の)実施形態に係る電子素子実装体の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the electronic device mounting body which concerns on another (5th) embodiment of this invention. 本発明のさらに別の(第6の)実施形態に係る電子素子実装体の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the electronic element mounting body which concerns on another (6th) embodiment of this invention.

符号の説明Explanation of symbols

1…配線板素材、2…配線板素材、3…配線板素材、11…絶縁層、11A…プリプレグ、12…絶縁層、12A…プリプレグ、13…絶縁層、14…絶縁層、14A…プリプレグ、15…絶縁層、21…配線層(配線パターン)、21A…金属箔(銅箔)、22…配線層(配線パターン)、22A…金属箔(銅箔)、23…配線層(配線パターン)、23A…金属箔(銅箔)、24…配線層(配線パターン)、24A…金属箔(銅箔)、25…配線層(配線パターン)、26…配線層(配線パターン)、26A…金属箔(銅箔)、31,32,34,35…層間接続体(導電性組成物印刷による導電性バンプ)、33…スルーホール導電体、41…受動素子部品、51…はんだ、51A…クリームはんだ、61、62…はんだレジスト、81,82…部品用開口部、83…貫通孔、100…受動素子部品内蔵配線板(第2の配線板)、200…電子素子(チップスケールパッケージ品)、200a…エリア配置端子、201…はんだ、202…はんだ、210…電子素子(受動素子部品内蔵配線板上にワイヤボンディングで接続されたICチップを含む)、210a…ICチップ、210b…ボンディングワイヤ、210c…モールド樹脂、220…電子素子(内部にボンディングワイヤを有するBGAパッケージ品)、220a…ICチップ、220b…ボンディングワイヤ、220c…モールド樹脂、220d…インターポーザー、220e…エリア配置端子、230…電子素子(フリップ接続されたICチップを含むBGAパッケージ品)、230a…ICチップ、230b…スタッド状バンプ、230c…アンダーフィル樹脂、230d…インターポーザー、230e…エリア配置端子、240…電子素子(リードフレームを有するパッケージ品)、240a…ICチップ、240b…ボンディングワイヤ、240c…モールド樹脂、240d…リードフレーム、240e…列配置の端子、250…電子素子(受動素子部品内蔵配線板上にフリップ接続されたICチップを含む)、250a…ICチップ、250b…スタッド状バンプ、250c…アンダーフィル樹脂、300…配線板(第1の配線板)、300a…配線層(第1のランドを含む)、300b…はんだレジスト、301…はんだ、401…実装部品、402…実装部品。   DESCRIPTION OF SYMBOLS 1 ... Wiring board material, 2 ... Wiring board material, 3 ... Wiring board material, 11 ... Insulating layer, 11A ... Prepreg, 12 ... Insulating layer, 12A ... Prepreg, 13 ... Insulating layer, 14 ... Insulating layer, 14A ... Prepreg, DESCRIPTION OF SYMBOLS 15 ... Insulating layer, 21 ... Wiring layer (wiring pattern), 21A ... Metal foil (copper foil), 22 ... Wiring layer (wiring pattern), 22A ... Metal foil (copper foil), 23 ... Wiring layer (wiring pattern), 23A ... Metal foil (copper foil), 24 ... Wiring layer (wiring pattern), 24A ... Metal foil (copper foil), 25 ... Wiring layer (wiring pattern), 26 ... Wiring layer (wiring pattern), 26A ... Metal foil ( (Copper foil), 31, 32, 34, 35 ... interlayer connection (conductive bump by conductive composition printing), 33 ... through-hole conductor, 41 ... passive element component, 51 ... solder, 51A ... cream solder, 61 62 ... solder resist, 8 , 82 ... Component openings, 83 ... Through holes, 100 ... Passive element component built-in wiring board (second wiring board), 200 ... Electronic elements (chip scale package products), 200a ... Area placement terminals, 201 ... Solder, 202 ... Solder, 210 ... Electronic element (including an IC chip connected by wire bonding on a passive element component built-in wiring board), 210a ... IC chip, 210b ... Bonding wire, 210c ... Mold resin, 220 ... Electronic element (internal 220a ... IC chip, 220b ... bonding wire, 220c ... mold resin, 220d ... interposer, 220e ... area placement terminal, 230 ... electronic element (BGA including flip-connected IC chip) Package product), 230a ... IC chip, 230 ... Stud-like bumps, 230c ... Underfill resin, 230d ... Interposer, 230e ... Area placement terminal, 240 ... Electronic element (package product having a lead frame), 240a ... IC chip, 240b ... Bonding wire, 240c ... Mold resin, 240d: lead frame, 240e: terminals arranged in a row, 250: electronic elements (including IC chips flip-connected on a passive element component built-in wiring board), 250a: IC chips, 250b: stud-like bumps, 250c: underfill Resin, 300 ... wiring board (first wiring board), 300a ... wiring layer (including first land), 300b ... solder resist, 301 ... solder, 401 ... mounting component, 402 ... mounting component.

Claims (8)

第1のランドを有する第1の配線板と、
第1の面と該第1の面に対向する第2の面とを有し、前記第1の面の側が前記第1のランドを介して前記第1の配線板に実装され、前記第2の面に第2のランドが設けられた、前記第1の配線板より小面積の第2の配線板と、
前記第2のランドを介して前記第2の配線板に電気的に接続された電子素子と、を具備し、
前記電子素子が、半導体の集積回路チップを備えた素子であり、
前記第2の配線板が、前記電子素子の直下の位置に受動素子部品を埋設し、該受動素子部品が、前記電子素子用のバイパスコンデンサであること
を特徴とする電子素子実装体。
A first wiring board having a first land;
A first surface and a second surface opposite to the first surface, the first surface side being mounted on the first wiring board via the first land, and the second surface A second land having a second land on the surface thereof and having a smaller area than the first wiring board;
An electronic element electrically connected to the second wiring board through the second land,
The electronic element is an element including a semiconductor integrated circuit chip;
An electronic element mounting body, wherein the second wiring board embeds a passive element component at a position directly below the electronic element, and the passive element component is a bypass capacitor for the electronic element.
第1のランドを有する第1の配線板と、
第1の面と該第1の面に対向する第2の面とを有し、前記第1の面の側が前記第1のランドを介して前記第1の配線板に実装され、前記第2の面に第2のランドが設けられた、前記第1の配線板より小面積の第2の配線板と、
前記第2のランドを介して前記第2の配線板に電気的に接続された電子素子と、を具備し、
前記電子素子が、半導体の集積回路チップを備えたメモリ素子であり、
前記第2の配線板が、前記電子素子の直下の位置に受動素子部品を埋設し、該受動素子部品が、前記電子素子用のダンピング抵抗、終端抵抗、またはプルアップ抵抗もしくはプルダウン抵抗であること
を特徴とする電子素子実装体。
A first wiring board having a first land;
A first surface and a second surface opposite to the first surface, the first surface side being mounted on the first wiring board via the first land, and the second surface A second land having a second land on the surface thereof and having a smaller area than the first wiring board;
An electronic element electrically connected to the second wiring board through the second land,
The electronic element is a memory element including a semiconductor integrated circuit chip;
The second wiring board embeds a passive element component immediately below the electronic element, and the passive element component is a damping resistor, a termination resistor, or a pull-up resistor or a pull-down resistor for the electronic device. An electronic element mounting body characterized by the above.
前記電子素子が、チップスケールパッケージ品であることを特徴とする請求項1または2記載の電子素子実装体。   The electronic device package according to claim 1, wherein the electronic device is a chip scale package product. 前記電子素子が、前記第2の配線板にフリップ接続されていることを特徴とする請求項1または2記載の電子素子実装体。   The electronic device package according to claim 1, wherein the electronic device is flip-connected to the second wiring board. 前記電子素子が、ボンディングワイヤにより前記第2のランドを介して前記第2の配線板に電気的に接続されていることを特徴とする請求項1または2記載の電子素子実装体。   The electronic device package according to claim 1, wherein the electronic device is electrically connected to the second wiring board through the second land by a bonding wire. 前記電子素子が、BGAパッケージ品であることを特徴とする請求項1または2記載の電子素子実装体。   The electronic device package according to claim 1, wherein the electronic device is a BGA package product. 前記第2の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、
前記第1の配線板に前記第2の配線板を実装するために前記はんだとは異なる別のはんだが用いられ、
前記はんだの融点が、前記別のはんだの融点より高いこと
を特徴とする請求項1または2記載の電子素子実装体。
Solder is used for electrical connection for embedding the passive element component in the second wiring board,
In order to mount the second wiring board on the first wiring board, another solder different from the solder is used,
The electronic element mounting body according to claim 1, wherein a melting point of the solder is higher than a melting point of the other solder.
前記第2の配線板に前記受動素子部品を埋設するための電気的接続にはんだが用いられ、
前記電子素子を前記第2のランドを介して前記第2の配線板に電気的に接続するために前記はんだとは異なる別のはんだが用いられ、
前記はんだの融点が、前記別のはんだの融点より高いこと
を特徴とする請求項1または2記載の電子素子実装体。
Solder is used for electrical connection for embedding the passive element component in the second wiring board,
Another solder different from the solder is used to electrically connect the electronic element to the second wiring board through the second land,
The electronic element mounting body according to claim 1, wherein a melting point of the solder is higher than a melting point of the other solder.
JP2008247283A 2008-09-26 2008-09-26 Electronic element package Pending JP2010080671A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008247283A JP2010080671A (en) 2008-09-26 2008-09-26 Electronic element package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008247283A JP2010080671A (en) 2008-09-26 2008-09-26 Electronic element package

Publications (1)

Publication Number Publication Date
JP2010080671A true JP2010080671A (en) 2010-04-08

Family

ID=42210786

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008247283A Pending JP2010080671A (en) 2008-09-26 2008-09-26 Electronic element package

Country Status (1)

Country Link
JP (1) JP2010080671A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9160048B2 (en) 2012-06-04 2015-10-13 Fujitsu Limited Electronic device with terminal circuits
WO2019082987A1 (en) * 2017-10-26 2019-05-02 Tdk株式会社 Electric component embedded structure
CN113764394A (en) * 2021-09-08 2021-12-07 中科芯集成电路有限公司 SIP packaging structure based on embedded integrated pull-up and pull-down resistor IPD

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244368A (en) * 2000-02-29 2001-09-07 Kyocera Corp Wiring board with built-in electric element

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244368A (en) * 2000-02-29 2001-09-07 Kyocera Corp Wiring board with built-in electric element

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9160048B2 (en) 2012-06-04 2015-10-13 Fujitsu Limited Electronic device with terminal circuits
WO2019082987A1 (en) * 2017-10-26 2019-05-02 Tdk株式会社 Electric component embedded structure
JPWO2019082987A1 (en) * 2017-10-26 2020-11-19 Tdk株式会社 Structure with built-in electronic components
JP7167933B2 (en) 2017-10-26 2022-11-09 Tdk株式会社 Structure with built-in electronic components
CN113764394A (en) * 2021-09-08 2021-12-07 中科芯集成电路有限公司 SIP packaging structure based on embedded integrated pull-up and pull-down resistor IPD

Similar Documents

Publication Publication Date Title
US8350388B2 (en) Component built-in wiring board and manufacturing method of component built-in wiring board
JP4830120B2 (en) Electronic package and manufacturing method thereof
US20090152693A1 (en) Semiconductor device
KR101516072B1 (en) Semiconductor Package and Method of Manufacturing The Same
KR20100009941A (en) Semiconductor package having stepped molding compound with conductive via, method for formation of the same and stacked semiconductor package using the same
US6441486B1 (en) BGA substrate via structure
US20090236750A1 (en) Package structure in which coreless substrate has direct electrical connections to semiconductor chip and manufacturing method thereof
US8022513B2 (en) Packaging substrate structure with electronic components embedded in a cavity of a metal block and method for fabricating the same
JP5093104B2 (en) Interposer with built-in passive components
JP2009252942A (en) Component built-in wiring board, and method of manufacturing component built-in wiring board
US20130020572A1 (en) Cap Chip and Reroute Layer for Stacked Microelectronic Module
JP2009267149A (en) Part built-in wiring board, and method for manufacturing part built-in wiring board
US20080043447A1 (en) Semiconductor package having laser-embedded terminals
JP5397012B2 (en) Component built-in wiring board, method of manufacturing component built-in wiring board
JP2009111307A (en) Wiring board with built-in components
KR100839075B1 (en) Semi-conduct package and manufacturing method thereof
JP2010080671A (en) Electronic element package
KR101167453B1 (en) A printed circuit board comprising embeded electronic component within and a method for manufacturing
JP6601055B2 (en) Printed wiring board, electronic device and mounting method
KR20150065029A (en) Printed circuit board, manufacturing method thereof and semiconductor package
JP2005243761A (en) Relay board, and substrate made of resin having the same
JP5369875B2 (en) Component built-in wiring board, method of manufacturing component built-in wiring board
JP2004193186A (en) Wiring board, its manufacturing method, and semiconductor device
JP5601413B2 (en) Component built-in wiring board, method of manufacturing component built-in wiring board
JP2008135483A (en) Substrate incorporating electronic component and its manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130401

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130726

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130802

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20131018